JPS6330022A - プログラマブル・ロジツク・デバイス - Google Patents
プログラマブル・ロジツク・デバイスInfo
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- JPS6330022A JPS6330022A JP17341986A JP17341986A JPS6330022A JP S6330022 A JPS6330022 A JP S6330022A JP 17341986 A JP17341986 A JP 17341986A JP 17341986 A JP17341986 A JP 17341986A JP S6330022 A JPS6330022 A JP S6330022A
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- 239000000872 buffer Substances 0.000 claims abstract description 47
- 239000002184 metal Substances 0.000 claims abstract description 42
- 230000005540 biological transmission Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ＡＮＤゲートアレイとＯＲゲートアレイを備
え、ユーザ側の要請によりそれらの一方又は双方にプロ
グラムを施こすことによって所望の論理回路を構成する
ことのできるフィールド・プログラマブル・ロジック・
デバイスに関するものである。
え、ユーザ側の要請によりそれらの一方又は双方にプロ
グラムを施こすことによって所望の論理回路を構成する
ことのできるフィールド・プログラマブル・ロジック・
デバイスに関するものである。
（従来技術）
フィールド・プログラマブル・ロジック・デバイスとし
ては、ＡＮＤゲートアレイがプログラム可能でＯＲゲー
トアレイが固定されたＰＡＬと称されるものや、ＡＮＤ
ゲートアレイとＯＲゲートアレイがともにプログラム可
能なＰＬＡと称されるものがある。
ては、ＡＮＤゲートアレイがプログラム可能でＯＲゲー
トアレイが固定されたＰＡＬと称されるものや、ＡＮＤ
ゲートアレイとＯＲゲートアレイがともにプログラム可
能なＰＬＡと称されるものがある。
従来のフィールド・プログラマブル・ロジック・デバイ
スでは、ＡＮＤゲートアレイとＯＲゲートアレイを含む
部分（ＡＮＤ−〇Ｒ構成部という）の積項線に、入カバ
ソファにつながる入力ラインが交差し、積項線と入力ラ
インの交差点のそれぞれにプログラム可能な素子が設け
られている。
スでは、ＡＮＤゲートアレイとＯＲゲートアレイを含む
部分（ＡＮＤ−〇Ｒ構成部という）の積項線に、入カバ
ソファにつながる入力ラインが交差し、積項線と入力ラ
インの交差点のそれぞれにプログラム可能な素子が設け
られている。
しかしながら、多くの入出力ピンを必要とする”デバイ
スでは入力ライン数が増え、積項線の数も増加してくる
。その結果、チップ面積やゲート数の上から入出力ピン
数に限界が生じてくる。
スでは入力ライン数が増え、積項線の数も増加してくる
。その結果、チップ面積やゲート数の上から入出力ピン
数に限界が生じてくる。
また、積項数の増加に伴なって演算スピードが低下し、
さらにはＡＮＤ−ＯＲ構成部内で使用されない部分も増
大してくるなどの問題がある。
さらにはＡＮＤ−ＯＲ構成部内で使用されない部分も増
大してくるなどの問題がある。
（目的）
本発明は、ＡＮＤ−ＯＲ構成部の積項数を入出力ピンの
数に無関係にすることによって人出カピンの数に対する
制約を取り除き、演算スピードを下げないようにし、ま
た、ＡＮＤ−ＯＲ構成部の使用効率を高めるようにする
ことを目的とするものである。
数に無関係にすることによって人出カピンの数に対する
制約を取り除き、演算スピードを下げないようにし、ま
た、ＡＮＤ−ＯＲ構成部の使用効率を高めるようにする
ことを目的とするものである。
本発明はまた。プログラマブル・ロジック・デバイスの
規模を大きくした場合に、必要なメタルライン数やプロ
グラム可能なスイッチ数を減少させて、チップ面積の縮
小を図るとともに、大規模化を可能にすることをも目的
とするものである。
規模を大きくした場合に、必要なメタルライン数やプロ
グラム可能なスイッチ数を減少させて、チップ面積の縮
小を図るとともに、大規模化を可能にすることをも目的
とするものである。
（構成）
本発明では、ＡＮＤ−ＯＲ構成部と入出力バッファ部と
を互いに分離するとともに、ＡＮＤ−ＯＲ構成部を単一
のものにしないで複数個の小規模のものに分割する。そ
して、ＡＮＤ−ＯＲ構成部と入出力バッファ部とを任意
に接続することができるようにする。そして、このよう
に、ＡＮＤ−ＯＲ構成部と入出力バッファ部とを含むプ
ログラマブル・ロジック・アレイを単位ユニットとし、
この単位ユニットをチップ内に複数個配置する。
を互いに分離するとともに、ＡＮＤ−ＯＲ構成部を単一
のものにしないで複数個の小規模のものに分割する。そ
して、ＡＮＤ−ＯＲ構成部と入出力バッファ部とを任意
に接続することができるようにする。そして、このよう
に、ＡＮＤ−ＯＲ構成部と入出力バッファ部とを含むプ
ログラマブル・ロジック・アレイを単位ユニットとし、
この単位ユニットをチップ内に複数個配置する。
単位ユニット相互の接続を自由に行なうことのできるメ
タルラインとプログラム可能なスイッチを設けて階層構
成とする。
タルラインとプログラム可能なスイッチを設けて階層構
成とする。
すなわち、本発明のフィールド・プログラマブル・ロジ
ック・デバイスは、論理回路を構成する部分と入出力バ
ッファを有する単位ユニットを複数個備え、各単位ユニ
ット間を第１のメタルライン群で結線し、単位ユニット
間の接続のオン・オフをプログラム可能なスイッチ群で
制御するとともに、前記単位ユニットでは、ＡＮＤゲー
トアレイと○Ｒゲートアレイを備え論理回路を任意に構
成することのできるプログラム可能なＡＮＤ−ＯＲ構成
部ブロックが複数個と、入出力バッファを備えた入出力
バッファ部ブロックが複数個と、複数本の第２のメタル
ラインとが設けられ、前記各ＡＮＤ−ＯＲ構成部ブロッ
クの入出力ライン及び前記各入出力バッファ部ブロック
の入出力ラインはそれぞれ前記各第２のメタルラインの
それぞれと交差し、各交差点には電気的接続をオン又は
オフ゛に設定することのできるプログラム可能なスイッ
チが設けられて構成されたものである。
ック・デバイスは、論理回路を構成する部分と入出力バ
ッファを有する単位ユニットを複数個備え、各単位ユニ
ット間を第１のメタルライン群で結線し、単位ユニット
間の接続のオン・オフをプログラム可能なスイッチ群で
制御するとともに、前記単位ユニットでは、ＡＮＤゲー
トアレイと○Ｒゲートアレイを備え論理回路を任意に構
成することのできるプログラム可能なＡＮＤ−ＯＲ構成
部ブロックが複数個と、入出力バッファを備えた入出力
バッファ部ブロックが複数個と、複数本の第２のメタル
ラインとが設けられ、前記各ＡＮＤ−ＯＲ構成部ブロッ
クの入出力ライン及び前記各入出力バッファ部ブロック
の入出力ラインはそれぞれ前記各第２のメタルラインの
それぞれと交差し、各交差点には電気的接続をオン又は
オフ゛に設定することのできるプログラム可能なスイッ
チが設けられて構成されたものである。
以下、実施例について具体的に説明する。
第１図は本発明の一実施例を表わす。
４個の単位ユニット７０−１〜７０−４を配列し、各単
位ユニット７０−１〜７０−４の間をグローバル・パス
ライン７２ｉ −１、７２ｉ −２、７２ｏ −１、７
２ｏ −２と入力ライン７４−及び出力ライン７６によ
り結線する。
位ユニット７０−１〜７０−４の間をグローバル・パス
ライン７２ｉ −１、７２ｉ −２、７２ｏ −１、７
２ｏ −２と入力ライン７４−及び出力ライン７６によ
り結線する。
単位ユニット７０−１〜７０−４は後述の第５図に示さ
れる構成をしており、入力ライン７４及び出力ライン７
６のそれぞれは６本のメタルラインからなり、グローバ
ル・パスライン７２ｉ−１゜７２ｉ−２，７２ｏ−１，
７２ｏ−２のそれぞれは入力ライン７４と出力ライン７
６をそれぞれ束ねた１２本のメタルラインからなる。
れる構成をしており、入力ライン７４及び出力ライン７
６のそれぞれは６本のメタルラインからなり、グローバ
ル・パスライン７２ｉ−１゜７２ｉ−２，７２ｏ−１，
７２ｏ−２のそれぞれは入力ライン７４と出力ライン７
６をそれぞれ束ねた１２本のメタルラインからなる。
グローバル゛・パスライン７２ｉ−１，７２ｉ−２゜７
２ｏ−”１，７２ｏ−２の交差部分にはインターコネク
ション・スイッチ群７８が設けられている。
２ｏ−”１，７２ｏ−２の交差部分にはインターコネク
ション・スイッチ群７８が設けられている。
このインターコネクション・スイッチ群７８により、任
意のユニット７０−１〜７ｏ−４がらの出力信号を出力
ライン７６、グローバル・パスライン７２ｏ−１又は７
２ｏ−２からグローバル・パスライン７２ｉ−１又は７
’２ｉ−２，入力ライン７４を経て任意の単位ユニット
７ ’Ｏ−１〜７ｏ−４に入力することができる。
意のユニット７０−１〜７ｏ−４がらの出力信号を出力
ライン７６、グローバル・パスライン７２ｏ−１又は７
２ｏ−２からグローバル・パスライン７２ｉ−１又は７
’２ｉ−２，入力ライン７４を経て任意の単位ユニット
７ ’Ｏ−１〜７ｏ−４に入力することができる。
第２図にインターコネクション・スイッチ群７８を示す
、 。
、 。
インターコネクション・スイッチ群７８は６個のインタ
ーコネクション・スイッチ７８−１〜７８−６からなる
。各インターコネクション・スイッチ７８−１〜７８−
６は、第３図に示されるように、入力側グローバル・パ
スライン７２ｉ−１の２本のメタルラインと出力側グロ
ーバル・パスライン７２ｏ −１、７２ｏ −２の２本
のメタルラインの間、及び入力側グローバル・パスライ
ン７２ｉ−２の２本のメタルラインと出力側グローバル
・パスライン７２ｏ −１、７２ｏ −２の各２本のメ
タルラインの間にそれぞれプログラム可能なスイッチ８
０を設けて構成されている。
ーコネクション・スイッチ７８−１〜７８−６からなる
。各インターコネクション・スイッチ７８−１〜７８−
６は、第３図に示されるように、入力側グローバル・パ
スライン７２ｉ−１の２本のメタルラインと出力側グロ
ーバル・パスライン７２ｏ −１、７２ｏ −２の２本
のメタルラインの間、及び入力側グローバル・パスライ
ン７２ｉ−２の２本のメタルラインと出力側グローバル
・パスライン７２ｏ −１、７２ｏ −２の各２本のメ
タルラインの間にそれぞれプログラム可能なスイッチ８
０を設けて構成されている。
各プログラム可能なスイッチ８０は第４図に示されるよ
うに、トランスミッション・ゲート８２とＥＰＲＯＭ及
びインバータとから構成されている。
うに、トランスミッション・ゲート８２とＥＰＲＯＭ及
びインバータとから構成されている。
第５図に単位ユニット７０−１〜７０−４を示す。
２−１〜２−３はＡＮＤゲートアレイとＯＲゲートアレ
イを備え論理回路を任意に構成することのできるプログ
ラム可能なＡＮＤ−ＯＲ構成部のブロックであり、４−
１〜４−１２は入出力パンファを備えた入出力バッファ
部のブロックである。６はＡＮＤ−〇Ｒ構成部ブロック
２−１〜２−３と入出力バッファ部ブロック４−１〜４
−１２の間の接続を行なうメタルラインであり、メタル
ライン６は複数本（例えば１２本）が平行に並べられ、
ＡＮＤ−ＯＲ構成部ブロック２−１〜２−３と入出力バ
ッファ部ブロック４−１〜４−１２の間にあってＡＮＤ
−ＯＲ構成部ブロック２−１〜２−３を取り囲むように
設けられている。メタルライン６はプログラム可能なス
イッチ８４を経て入力ライン７４及び出力ライン７６に
接続されている。
イを備え論理回路を任意に構成することのできるプログ
ラム可能なＡＮＤ−ＯＲ構成部のブロックであり、４−
１〜４−１２は入出力パンファを備えた入出力バッファ
部のブロックである。６はＡＮＤ−〇Ｒ構成部ブロック
２−１〜２−３と入出力バッファ部ブロック４−１〜４
−１２の間の接続を行なうメタルラインであり、メタル
ライン６は複数本（例えば１２本）が平行に並べられ、
ＡＮＤ−ＯＲ構成部ブロック２−１〜２−３と入出力バ
ッファ部ブロック４−１〜４−１２の間にあってＡＮＤ
−ＯＲ構成部ブロック２−１〜２−３を取り囲むように
設けられている。メタルライン６はプログラム可能なス
イッチ８４を経て入力ライン７４及び出力ライン７６に
接続されている。
ＡＮＤ−〇Ｒ構成部ブロック２−１〜２−３の入力ライ
ン８（実線）とメタルライン６との各交差点にはプログ
ラム可能なスイッチが設けられ、ＡＮＤ−ＯＲ構成部ブ
ロック２−１〜２−３の出力ライン１０（破線）とメタ
ルライン６との各交差点にもプログラム可能なスイッチ
が設けられている。また、入出力バッファ部ブロック４
−１〜４−１２の入力ライン（実線）１２とメタルライ
ン６との各交差点にもプログラム可能なスイッチが設け
られ、人出力バッフ７部ブロック４−１〜４−１２の出
力ライン（破線）１４とメタルライン６との各交差点に
もプログラム可能なスイッチが設けられている。
ン８（実線）とメタルライン６との各交差点にはプログ
ラム可能なスイッチが設けられ、ＡＮＤ−ＯＲ構成部ブ
ロック２−１〜２−３の出力ライン１０（破線）とメタ
ルライン６との各交差点にもプログラム可能なスイッチ
が設けられている。また、入出力バッファ部ブロック４
−１〜４−１２の入力ライン（実線）１２とメタルライ
ン６との各交差点にもプログラム可能なスイッチが設け
られ、人出力バッフ７部ブロック４−１〜４−１２の出
力ライン（破線）１４とメタルライン６との各交差点に
もプログラム可能なスイッチが設けられている。
メタルライン６は任意のＡＮＤ−〇Ｒ構成部ブロック２
−１〜２−３と任意の人出力バツファ部ブロック４−１
〜４−１２との間の接続を行なうために、適当な箇所（
図の例では５箇所）で分割できるようにプログラム可能
なスイッチ１６が設けられている。
−１〜２−３と任意の人出力バツファ部ブロック４−１
〜４−１２との間の接続を行なうために、適当な箇所（
図の例では５箇所）で分割できるようにプログラム可能
なスイッチ１６が設けられている。
この単位ユニットで信号の流れを簡単に説明すると、入
出力ピンから入ってきた外部信号は入出力バッファ部ブ
ロック４−１〜４−１２の入力バッファを介して出力ラ
イン１４に出る。この出力ライン１４は近くを走るメタ
ルライン６に接続されてプログラム可能なスイッチ１６
をオン又はオフとすることによって任意のＡＮＤ−ＯＲ
構成部ブロック２−１〜２−３の入力ライン８に到達す
る。
出力ピンから入ってきた外部信号は入出力バッファ部ブ
ロック４−１〜４−１２の入力バッファを介して出力ラ
イン１４に出る。この出力ライン１４は近くを走るメタ
ルライン６に接続されてプログラム可能なスイッチ１６
をオン又はオフとすることによって任意のＡＮＤ−ＯＲ
構成部ブロック２−１〜２−３の入力ライン８に到達す
る。
逆にＡＮＤ−ＯＲ構成部ブロック２−１〜２−３内で変
換された信号は、同様にしてＡＮＤ−○Ｒ構成部ブロッ
ク２−１〜２−３の出力ライン１０から近くのメタルラ
イン６に接続され、プログラム可能なスイッチ１６によ
り指定される任意の人出力バッフ７部ブロック４−１〜
４−１２の入力ライン１２に接続される。そして、人出
力バツフ７部ブロック４−１〜４−１２内の出カバソフ
ァを介することによって外部に信号を出力することがで
きる。
換された信号は、同様にしてＡＮＤ−○Ｒ構成部ブロッ
ク２−１〜２−３の出力ライン１０から近くのメタルラ
イン６に接続され、プログラム可能なスイッチ１６によ
り指定される任意の人出力バッフ７部ブロック４−１〜
４−１２の入力ライン１２に接続される。そして、人出
力バツフ７部ブロック４−１〜４−１２内の出カバソフ
ァを介することによって外部に信号を出力することがで
きる。
次にＡ Ｎ Ｄ−〇Ｒ構成部ブロック２−１〜２−３の
内部構成例を第６図に示す。
内部構成例を第６図に示す。
この基本構成は従来のＰＡＬと同じ＜ＡＮＤ−ＯＲ（固
定）の論理構成であり、ＡＮＤゲートアレイ部分はＥＰ
ＲＯＭプロセス技術によりユーザ側においてプログラム
を施こすことが可能になっている。
定）の論理構成であり、ＡＮＤゲートアレイ部分はＥＰ
ＲＯＭプロセス技術によりユーザ側においてプログラム
を施こすことが可能になっている。
入力信号を反転又は非反転して伝達する入力ライン２０
はＡＮＤセンス回路２４につながる積項線２２と交差し
ている。入力ライン２０と積項線２２との各交差点には
プログラム可能な素子１例えばＥＰＲＯＭが設けられて
おり、ＡＮＤゲートアレイにおいてプログラムが可能に
なっている。
はＡＮＤセンス回路２４につながる積項線２２と交差し
ている。入力ライン２０と積項線２２との各交差点には
プログラム可能な素子１例えばＥＰＲＯＭが設けられて
おり、ＡＮＤゲートアレイにおいてプログラムが可能に
なっている。
Ａ Ｎ Ｄセンス回路２４の出力はＯＲ回路２６に接続
される。ＡＮＤ−ＯＲ論理回路部からの出力はＤ型フリ
ップフロップ２８の入力に接続されるとともに、スイッ
チ３０の一方の入力端子に接続されている。スイッチ３
０の他方の入力端子がフリップフロップ２８のＱ出力端
子に接続されることにより、スイッチ３０によりＡＮＤ
−ＯＲ論理回路部からの出力をフリップフロップ２８を
介するか、又は直接にＡＮＤ−ＯＲ構成部ブロック外に
出力するかを選択することができる。フリップフロップ
２８にはセット端子３２とリセット端子３４が設けられ
ている。これらの端子はＡＮＤゲートアレイのプログラ
ム時に同時にプログラムすることができる。また、フリ
ップフロップ２８のクロックはスイッチ３６によって、
内部クロック又は外部クロックのいずれかを選択するこ
とができる。
される。ＡＮＤ−ＯＲ論理回路部からの出力はＤ型フリ
ップフロップ２８の入力に接続されるとともに、スイッ
チ３０の一方の入力端子に接続されている。スイッチ３
０の他方の入力端子がフリップフロップ２８のＱ出力端
子に接続されることにより、スイッチ３０によりＡＮＤ
−ＯＲ論理回路部からの出力をフリップフロップ２８を
介するか、又は直接にＡＮＤ−ＯＲ構成部ブロック外に
出力するかを選択することができる。フリップフロップ
２８にはセット端子３２とリセット端子３４が設けられ
ている。これらの端子はＡＮＤゲートアレイのプログラ
ム時に同時にプログラムすることができる。また、フリ
ップフロップ２８のクロックはスイッチ３６によって、
内部クロック又は外部クロックのいずれかを選択するこ
とができる。
このＡＮＤ−ＯＲ論理回路部にはフィードバックライン
３８が設けられている。フィードバックライン３８につ
ながるスイッチ４０の一方の入力端子にはＡＮＤ−ＯＲ
論理回路部のＯＲ回路２６の出力が接続され、他方の入
力端子にはブリッププロップ２８のＱ出力端子が接続さ
れることにより、スイッチ４０によってＡＮＤ−ＯＲ論
理回路部の出力を直接に又はフリップフロップ２８を介
してフィードバックすることができる。このＡＮＤ−Ｏ
Ｒ構成部ブロックの入力端子は入力ライン８に接続され
、出力端子は出力ライン１０に接続される。
３８が設けられている。フィードバックライン３８につ
ながるスイッチ４０の一方の入力端子にはＡＮＤ−ＯＲ
論理回路部のＯＲ回路２６の出力が接続され、他方の入
力端子にはブリッププロップ２８のＱ出力端子が接続さ
れることにより、スイッチ４０によってＡＮＤ−ＯＲ論
理回路部の出力を直接に又はフリップフロップ２８を介
してフィードバックすることができる。このＡＮＤ−Ｏ
Ｒ構成部ブロックの入力端子は入力ライン８に接続され
、出力端子は出力ライン１０に接続される。
次に、入出力バッファ部ブロック４−１〜４−１２の構
成例を第７図に示す。
成例を第７図に示す。
入出力バッファ部ブロック４−１〜４−１２（７）基本
構成は、入力バッファ４２と、出力バッファ４４と、外
部入力信号の同期をとるＤ型フリッププロップ４６であ
る。
構成は、入力バッファ４２と、出力バッファ４４と、外
部入力信号の同期をとるＤ型フリッププロップ４６であ
る。
入力バッフ７４２の入力端子は入出力ピン４８に接続さ
れ、入力バッファ４２の出力端子はフリップフロップ４
６の入力端子に接続されるとともに、スイッチ５０の一
方の入力端子に接続されている。
れ、入力バッファ４２の出力端子はフリップフロップ４
６の入力端子に接続されるとともに、スイッチ５０の一
方の入力端子に接続されている。
２スイツチ５０の他方の入力端子にはフリップフロップ
４６の出力端子が接続され、スイッチ５０につながる出
力端子は出力ライン１４に接続されている。
４６の出力端子が接続され、スイッチ５０につながる出
力端子は出力ライン１４に接続されている。
出力バッファ４４の入力端子にはスイッチ５２が接続さ
れ、そのスイッチ５２の一方の入力端子は入力ライン１
２に接続される入力端子に直接接続され、他方の入力端
子はインバータ５４を介して入力端子に接続されている
。出力バッファ４４の出力端子は入出力ピン４８に接続
されている。
れ、そのスイッチ５２の一方の入力端子は入力ライン１
２に接続される入力端子に直接接続され、他方の入力端
子はインバータ５４を介して入力端子に接続されている
。出力バッファ４４の出力端子は入出力ピン４８に接続
されている。
また、出力バッファ４４の制御端子にはスイッチ５６が
接続され、このスイッチ５６の第１の入力端子は電ｇ
（Ｖｃｃ）に接続され、第２の入力端子は３状態イネ一
ブル信号の入力端子に接続され。
接続され、このスイッチ５６の第１の入力端子は電ｇ
（Ｖｃｃ）に接続され、第２の入力端子は３状態イネ一
ブル信号の入力端子に接続され。
第３の入力端子は接地されている。
この入出力バッファ部ブロックにおいて、入出力ピン４
８が入力ピンとして用いられた場合、入出力ピン４８か
ら入力された信号は入力バッファ４２を介してスイッチ
５０により他の入力信号（Ｉ１０クロック）と同期をと
るか、独立に入力するかを選択することができる。フリ
ップフロップ４６のクロックは他の入出力バッファ部ブ
ロックと共通なりロックライン５８により入力信号の同
期をとることができる。
８が入力ピンとして用いられた場合、入出力ピン４８か
ら入力された信号は入力バッファ４２を介してスイッチ
５０により他の入力信号（Ｉ１０クロック）と同期をと
るか、独立に入力するかを選択することができる。フリ
ップフロップ４６のクロックは他の入出力バッファ部ブ
ロックと共通なりロックライン５８により入力信号の同
期をとることができる。
入出力ピン４８が出力ピンとして用いられる場合は、入
力ライン１２から入ってきた信号はスイッチ５２により
極性が選択され、さらにスイッチ５６により出力信号を
制御することができる。
力ライン１２から入ってきた信号はスイッチ５２により
極性が選択され、さらにスイッチ５６により出力信号を
制御することができる。
次に、メタルライン６を分割するために設けられる１群
のプログラム可能なスイッチ１６の構成例を第８図に示
す。
のプログラム可能なスイッチ１６の構成例を第８図に示
す。
各メタルライン６の途中にトランスミッションゲート６
０を設け、このトランスミッションゲート６０のオン又
はオフをそれぞれに接続されているＥＦＲＯＭにプログ
ラムを施こすか否かにより決定する。トランスミッショ
ンゲー６０がオンの場合、メタルライン６を通る信号は
そのまま通過し、オフの場合はトランスミッションゲー
６０を境にして信号の分断を行なうことができる。
０を設け、このトランスミッションゲート６０のオン又
はオフをそれぞれに接続されているＥＦＲＯＭにプログ
ラムを施こすか否かにより決定する。トランスミッショ
ンゲー６０がオンの場合、メタルライン６を通る信号は
そのまま通過し、オフの場合はトランスミッションゲー
６０を境にして信号の分断を行なうことができる。
次に、第９図にメタルライン６とＡＮＤ−ＯＲ構成部ブ
ロック２−１〜２−３の入カライン８及び出力ライン１
０、並びに人出力バッフ７部ブロック４−１〜４−１２
の入力ライン１２及び出力ライン１４のそれぞれとの接
続点に設けられるプログラム可能なスイッチの構成例を
示す。
ロック２−１〜２−３の入カライン８及び出力ライン１
０、並びに人出力バッフ７部ブロック４−１〜４−１２
の入力ライン１２及び出力ライン１４のそれぞれとの接
続点に設けられるプログラム可能なスイッチの構成例を
示す。
メタルライン６と入力ライン８（１２）又は出力ライン
１０（１４）との各交差点にトランスミッションゲート
６２を接続し、各トランスミッションゲート６２をデコ
ーダ６４によりオン又はオフに制御するようにしている
。トランスミッションゲート６２がオンの場合のみ入力
ライン８（１２）又は出力ライン１０（１４）とメタル
ライン６がつながり、信号の入出力が行なわれる。
１０（１４）との各交差点にトランスミッションゲート
６２を接続し、各トランスミッションゲート６２をデコ
ーダ６４によりオン又はオフに制御するようにしている
。トランスミッションゲート６２がオンの場合のみ入力
ライン８（１２）又は出力ライン１０（１４）とメタル
ライン６がつながり、信号の入出力が行なわれる。
入力ライン８（１２）又は出力ライン１０（１４）の１
本はこれに交差しているメタルライン６のいずれか１本
のみと接続されるので、デコーダ６４を用いることによ
って必要なＥＰＲＯＭの数を減らすことができる。すな
わち、メタルライン６の数が例えば８本の場合、デコー
ダ６４によってＥＦＲＯＭの数が３個ですむようになる
。
本はこれに交差しているメタルライン６のいずれか１本
のみと接続されるので、デコーダ６４を用いることによ
って必要なＥＰＲＯＭの数を減らすことができる。すな
わち、メタルライン６の数が例えば８本の場合、デコー
ダ６４によってＥＦＲＯＭの数が３個ですむようになる
。
第１０図に、単位ユニット７０−１〜７０−４と入力ラ
イン７４又は出力ライン７６を接続するプログラム可能
なスイッチ８４の例を示す。
イン７４又は出力ライン７６を接続するプログラム可能
なスイッチ８４の例を示す。
メタルライン６と入力ライン７４又は出力ライン７６の
間にＥ Ｐ ＲＯＭのプログラムによりオン・オフが決
定されるトランスミッション・ゲート８６が設けられて
いる。
間にＥ Ｐ ＲＯＭのプログラムによりオン・オフが決
定されるトランスミッション・ゲート８６が設けられて
いる。
上記の実施例において、ＡＮＤ−ＯＲ構成部ブロック２
−１〜２−３のプログラム可能な記憶素子、及びプログ
ラム可能なスイッチの記憶素子として書換え可能なＥＰ
ＲＯＭを使用しているが、他の書換え可能な記憶素子で
あるＥＥＰＲＯＭを使用することもでき、また、書換え
は不可能であるがプログラムは可能なヒユーズ素子を使
用することもできる。ＥＰＲＯＭの場合には紫外線によ
る消去を行なった後、再び書込みを行なうことことによ
って回路の変更を行なうことができ、また、ＥＥＰＲＯ
Ｍの場合には電気的に回路の変更を行なうことができる
。
−１〜２−３のプログラム可能な記憶素子、及びプログ
ラム可能なスイッチの記憶素子として書換え可能なＥＰ
ＲＯＭを使用しているが、他の書換え可能な記憶素子で
あるＥＥＰＲＯＭを使用することもでき、また、書換え
は不可能であるがプログラムは可能なヒユーズ素子を使
用することもできる。ＥＰＲＯＭの場合には紫外線によ
る消去を行なった後、再び書込みを行なうことことによ
って回路の変更を行なうことができ、また、ＥＥＰＲＯ
Ｍの場合には電気的に回路の変更を行なうことができる
。
（効果）
従来のフィールド・プログラマブル・ロジック・デバイ
スでは入出力ピンの増加に対してＡＮＤ−ＯＲ構成部の
積項数も増加してしまい、多くの入力ピンを必要とする
デバイスに対しては積項数も膨大な数となり、チップ面
積及びゲート数に限界が生じてくる。
スでは入出力ピンの増加に対してＡＮＤ−ＯＲ構成部の
積項数も増加してしまい、多くの入力ピンを必要とする
デバイスに対しては積項数も膨大な数となり、チップ面
積及びゲート数に限界が生じてくる。
これに対して１本発明ではＡＮＤ−ＯＲ構成部と入出力
バッファ部とを互いに分離するとともに、ＡＮＤ−ＯＲ
構成部を単一のものにしないで複数個の小規模のものに
分割し、また、ＡＮＤ−ＯＲ構成部と入出力バッファ部
とをメタルラインを介して任意に接続することができる
ようにしたので。
バッファ部とを互いに分離するとともに、ＡＮＤ−ＯＲ
構成部を単一のものにしないで複数個の小規模のものに
分割し、また、ＡＮＤ−ＯＲ構成部と入出力バッファ部
とをメタルラインを介して任意に接続することができる
ようにしたので。
入出力ピンの増加に対してＡＮＤ−ＯＲ構成部内部の積
項数が無関係であるため、多入力ピンを必要とするデバ
イスに対して非常に有効であり、またゲート数も従来の
フィールド・プログラマブル・ロジック・デバイスに比
べて大規模化が可能である。しかもＥＰＲＯＭ技術やＥ
ＥＰＲＯＭＥＰＲＯＭ技術ザ側でプログラム可能である
ため、開発コストを大幅に低下させ、開発期間を大幅に
短縮することができる。
項数が無関係であるため、多入力ピンを必要とするデバ
イスに対して非常に有効であり、またゲート数も従来の
フィールド・プログラマブル・ロジック・デバイスに比
べて大規模化が可能である。しかもＥＰＲＯＭ技術やＥ
ＥＰＲＯＭＥＰＲＯＭ技術ザ側でプログラム可能である
ため、開発コストを大幅に低下させ、開発期間を大幅に
短縮することができる。
本発明ではまた、ＡＮＤ−ＯＲ構成部と入出力３２７７
部とを含むプログラマブル・ロジック・アレイを単位ユ
ニットとし、この単位ユニットをチップ内に複数個配置
し、単位ユニット相互の接続を自由に行なうことのでき
るメタルラインとプログラム可能なスイッチを設けて階
層構成としたので、プログラマブル・ロジック・デバイ
スの規模を大きくした場合に、必要なメタルライン数や
プログラム可能なスイッチ数を減少させて、集積度を向
上させ、チップ面積の縮小を図ることができる。
部とを含むプログラマブル・ロジック・アレイを単位ユ
ニットとし、この単位ユニットをチップ内に複数個配置
し、単位ユニット相互の接続を自由に行なうことのでき
るメタルラインとプログラム可能なスイッチを設けて階
層構成としたので、プログラマブル・ロジック・デバイ
スの規模を大きくした場合に、必要なメタルライン数や
プログラム可能なスイッチ数を減少させて、集積度を向
上させ、チップ面積の縮小を図ることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
同実施例におけるインターコネクショク・スイッチ群を
示すブロック図、第３図は同実施例におけるインターコ
ネクショク・スイッチの例を示す概略線図、第４図はイ
ンターコネクショク・スイッチ内の１個のスイッチの例
を示す回路図。 第５図は同実施例における単位ユニットを示すブロック
図、第６図は同単位ユニットにおけるＡＮＤ−ＯＲ構成
部ブロックの一例を示す回路図、第７図は同単位ユニッ
トにおける入出力バッファ部ブロックの一例を示す回路
図、第８図は同単位ユニットのメタルラインにおけるプ
ログラム可能なスイッチの一例を示す回路図、第９図は
同単位ユニットにおけるメタルラインと入・出力ライン
の接続箇所に設けられるプログラム可能なスイッチの一
例を示す回路図、第１０図は単位ユニットと入・出力ラ
インとを接続するプログラム可能なスイッチの一例を示
す回路図である。 ２−１〜２−３・・・・・・ＡＮＤ−ＯＲ構成部ブロッ
ク、４−１〜４−１２・・・・・・入出力バソファ部ブ
ロック。 ６・・・・・・メタルライン、 ８・・・・・・ＡＮＤ−ＯＲ構成部ブロックの入力ライ
ン、１０・・・・・・ＡＮＤ−ＯＲ構成部ブロックの出
力ライン。 １２・・・・・・入出力バッファ部ブロックの入力ライ
ン、１４・・・・・・入出力バッファ部ブロックの出力
ライン、１６・・・・・・プログラム可能なスイッチ、
７０−１〜７０−４・・・・・・単位ユニット。 ７２ｉ−１，７２ｉ−２，７２ｏ−１，７２ｏ−２・・
・・・・グローバル・パスライン。 ７４・・・・・・入力ライン、 ７６・・・・・・出力ライン、 ７８・・・・・・インターコネクション・スイッチ群。
同実施例におけるインターコネクショク・スイッチ群を
示すブロック図、第３図は同実施例におけるインターコ
ネクショク・スイッチの例を示す概略線図、第４図はイ
ンターコネクショク・スイッチ内の１個のスイッチの例
を示す回路図。 第５図は同実施例における単位ユニットを示すブロック
図、第６図は同単位ユニットにおけるＡＮＤ−ＯＲ構成
部ブロックの一例を示す回路図、第７図は同単位ユニッ
トにおける入出力バッファ部ブロックの一例を示す回路
図、第８図は同単位ユニットのメタルラインにおけるプ
ログラム可能なスイッチの一例を示す回路図、第９図は
同単位ユニットにおけるメタルラインと入・出力ライン
の接続箇所に設けられるプログラム可能なスイッチの一
例を示す回路図、第１０図は単位ユニットと入・出力ラ
インとを接続するプログラム可能なスイッチの一例を示
す回路図である。 ２−１〜２−３・・・・・・ＡＮＤ−ＯＲ構成部ブロッ
ク、４−１〜４−１２・・・・・・入出力バソファ部ブ
ロック。 ６・・・・・・メタルライン、 ８・・・・・・ＡＮＤ−ＯＲ構成部ブロックの入力ライ
ン、１０・・・・・・ＡＮＤ−ＯＲ構成部ブロックの出
力ライン。 １２・・・・・・入出力バッファ部ブロックの入力ライ
ン、１４・・・・・・入出力バッファ部ブロックの出力
ライン、１６・・・・・・プログラム可能なスイッチ、
７０−１〜７０−４・・・・・・単位ユニット。 ７２ｉ−１，７２ｉ−２，７２ｏ−１，７２ｏ−２・・
・・・・グローバル・パスライン。 ７４・・・・・・入力ライン、 ７６・・・・・・出力ライン、 ７８・・・・・・インターコネクション・スイッチ群。
Claims (1)
- （１）論理回路を構成する部分と入出力バッファを有す
る単位ユニットを複数個備え、各単位ユニット間を第１
のメタルライン群で結線し、単位ユニット間の接続のオ
ン・オフをプログラム可能なスイッチ群で制御するとと
もに、前記単位ユニットでは、ＡＮＤゲートアレイとＯ
Ｒゲートアレイを備え論理回路を任意に構成することの
できるプログラム可能なＡＮＤ−ＯＲ構成部ブロックが
複数個と、入出力バッファを備えた入出力バッファ部の
ブロックが複数個と、複数本の第２のメタルラインとが
設けられ、前記各ＡＮＤ−ＯＲ構成部ブロックの入出力
ライン及び前記各入出力バッファ部ブロックの入出力ラ
インはそれぞれ前記各第２のメタルラインのそれぞれと
交差し、各交差点には電気的接続をオン又はオフに設定
することのできるプログラム可能なスイッチが設けられ
ているプログラマブル・ロジック・デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17341986A JPS6330022A (ja) | 1986-07-22 | 1986-07-22 | プログラマブル・ロジツク・デバイス |
| US07/070,786 US4772811A (en) | 1986-07-04 | 1987-07-06 | Programmable logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17341986A JPS6330022A (ja) | 1986-07-22 | 1986-07-22 | プログラマブル・ロジツク・デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6330022A true JPS6330022A (ja) | 1988-02-08 |
Family
ID=15960097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17341986A Pending JPS6330022A (ja) | 1986-07-04 | 1986-07-22 | プログラマブル・ロジツク・デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6330022A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851451A (ja) * | 1981-09-19 | 1983-03-26 | Mitsubishi Electric Corp | 受像管 |
| JPS6050940A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体集積回路 |
| EP0177261B1 (en) * | 1984-09-26 | 1990-11-22 | Xilinx, Inc. | Configurable logic array |
-
1986
- 1986-07-22 JP JP17341986A patent/JPS6330022A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851451A (ja) * | 1981-09-19 | 1983-03-26 | Mitsubishi Electric Corp | 受像管 |
| JPS6050940A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体集積回路 |
| EP0177261B1 (en) * | 1984-09-26 | 1990-11-22 | Xilinx, Inc. | Configurable logic array |
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