JPH06283996A - 形態適合可能論理アレイ用特別相互接続 - Google Patents

形態適合可能論理アレイ用特別相互接続

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JPH06283996A
JPH06283996A JP2417892A JP41789290A JPH06283996A JP H06283996 A JPH06283996 A JP H06283996A JP 2417892 A JP2417892 A JP 2417892A JP 41789290 A JP41789290 A JP 41789290A JP H06283996 A JPH06283996 A JP H06283996A
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leads
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H Freeman Ross
エイチ． フリーマン ロス
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    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns

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Abstract

(57)【要約】 （修正有） 【目的】 ＣＬＡ内の選択したＣＬＥを接続する特別相
互接続回路を提供し、一般相互接続構成体の使用を減ら
す。 【構成】 形態適合可能論理アレイは、選択された論理
機能を実施するために制御信号に応答して可変的に相互
接続される複数個の形態適合可能論理要素４０を有して
いる。アレイ内の各形態適合可能論理要素は、要素内に
入れられた制御情報に従って複数個の論理機能のいずれ
か１つを実行することができる。各形態適合可能論理要
素は、その要素内に入れられた制御情報を変化させるこ
とによって、システム内に据え付けた後においてもその
機能を変化させることができる。制御情報を格納し且つ
アレイがその一部であるシステムの動作の開始前に各形
態適合可能論理要素を適切に形態適合させることを可能
とするために格納されている制御情報へのアクセスを与
える構成を設け、各論理要素の形態適合を容易とするた
めに新規な相互接続構成体を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はプログラム可能（プログ
ラマブル）論理アレイに関するものであり、更に詳細に
は、形態適合可能論理アレイ（ＣＬＡ）内の選択された
隣接する形態適合可能論理要素間のオンチップ特別プロ
グラム可能相互接続回路に関するものである。
【０００２】
【従来技術】後に詳述する如く、「形態適合可能論理要
素（ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｅｌｅｍ
ｅｎｔ）」（以下、「論理要素」とも呼称する）は、複
数個の論理機能の任意の１つを形成する為の制御ビット
に応答して動作されるスイッチによって電気的に相互接
続されることの可能なデバイスの結合のことである。
【０００３】各形態適合可能論理要素（ＣＬＥ）は、Ａ
ＮＤゲート、フリップフロップ、ラッチ、インバータ、
ＮＯＲゲート、排他的ＯＲゲート、一層複雑な機能を形
成する為のこれら機能の結合によって与えられる機能の
１つ又はそれ以上を与えるのに必要な全ての回路要素を
有することが可能である。形態適合可能論理要素によっ
て実行される特定の機能は制御論理から形態適合可能論
理要素へ印加される制御信号によって決定される。制御
信号に依存して、形態適合可能論理要素は、物理的構造
に何等変化を発生させることなしに、ＡＮＤゲート、Ｏ
Ｒゲート、ＮＯＲゲート、ＮＡＮＤゲート、又は排他的
ＯＲゲート、又はその他の多数の論理要素の任意の１つ
として機能することが可能である。制御論理は各形態適
合可能論理要素の形態を制御する制御信号をストアし且
つ発生する。
【０００４】制御論理は典型的に形態適合可能論理要素
を包含する集積回路チップと一体的に且つその１部とし
て形成される。然しながら、所望により、制御情報はこ
の集積回路の外側でストアし 及び／又は 発生させ且
つピンを介して形態適合可能論理要素へ伝達させること
が可能である。
【０００５】一般的に、与えられた組の制御信号が１つ
の形態適合可能論理要素へ伝達されてその形態適合可能
論理要素の形態を制御する。従って、制御論理は、チッ
プ上の各形態適合可能論理要素へ複数組の制御ビットの
任意の１つの組を供給する様に配列されている。集積回
路チップ上の各形態適合可能論理要素へ供給される制御
ビットの実際の組は、該集積回路チップ又は該チップ上
の各形態適合可能論理要素によって実行される機能に依
存する。チップ上の各論理要素の形態はチップ全体の意
図した機能及び該チップの１部としてその形態適合可能
論理要素の意図した形成によって決定される。
【０００６】形態適合可能論理アレイ（ＣＬＡ）は、複
数個のＣＬＥでその各々は１つ又はそれ以上の入力リー
ドと１つ又はそれ以上の出力リードを持っているＣＬＥ
と、各入力リード用と各出力リード用の１組のアクセス
接続部と、一般相互接続構成体とを有している。該一般
相互接続構成体は、複数個の一般相互接続リードと、複
数個の一般相互接続接続部とを有している。該一般相互
接続構成体は、一般相互接続構成体内の各リードに対し
て、与えられた一般相互接続リードを一般相互接続接続
部によって１つ又はそれ以上のその他の一般相互接続リ
ードへ接続させる一般相互接続接続部のプログラミング
が存在するという特性を持っている。アクセス接続部
は、一般相互接続リードをＣＬＥの入力リードへ接続さ
せる為又はＣＬＥの出力リードを一般相互接続リードへ
接続させる為のプログラム可能接続部である。
【０００７】ＣＬＡは、常に接続部（アクセス及び一般
相互接続の両方）のプログラミングがあり従ってＣＬＡ
内の与えられたＣＬＥの与えられた出力リードはＣＬＡ
内のその他のＣＬＥの与えられた入力リードへ接続させ
ることが可能であるという特性を持っている。
【０００８】屡々あることであるが、形態適合可能論理
アレイ内の論理要素を相互接続する場合に、１つの論理
要素の出力が１つ又は２つのその他の論理要素へ接続さ
れるのみである様にアクセス接続部及び一般相互接続構
成体の接続部がプログラムされる。相互接続される論理
要素が物理的に互いに近接している場合（又、相互接続
を容易とする為に通常その様に位置される）、本発明者
の知得したところでは、選択した論理要素を相互接続さ
せることを可能とさせる特別相互接続を設けることによ
ってかなりの量の一般相互接続構成体を取り除くことが
可能であり、即ち特別相互接続は一般相互接続構成体の
使用を減少させて設けられる一般相互接続構成体の全体
的な量を減少させることが可能となり、従ってダイ寸法
を減少させる。又、経路上の接続部の数及び容量の大き
さが減少されるのでこの特別相互接続を介しての信号の
速度は改善される。このタイプの相互接続はＭＳＩタイ
プの機能、例えばシフトレジスタやカウンタで、隣接す
る論理要素を相互接続せねばならない場合に特に有用で
ある。
【０００９】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、一般相互接続構成体を使用すること無しに
ＣＬＡ内の選択したＣＬＥを接続する特別相互接続回路
を提供することを目的とする。
【００１０】
【課題を解決するための手段】少なくとも第１と第２と
第３と第４のＣＬＥを包含するＣＬＡ用の１実施例にお
いて、特別相互接続回路が設けられ、それは第２のＣＬ
Ｅの第１出力リード上の出力信号を第１の及び第３のＣ
ＬＥの選択した入力リードに接続することを可能とする
と共に第２のＣＬＥの第２出力リード上の出力信号が第
４のＣＬＥ内の選択した入力リードへ接続することを可
能としている。典型的に、第１と第３のＣＬＥは第２の
ＣＬＥと同じ列にあり且つ第４のＣＬＥは第２のＣＬＥ
と同じ行内にある。
【００１１】
【作用】本発明の特別相互接続回路を使用することによ
り一般相互接続構成体を使用することを減少させる。一
般相互接続構成体の使用における減少が著しく、従って
多くの実施例において、一般相互接続リードの数及び一
般相互接続接続部の数が減少されて、ダイ寸法が減少さ
れる。
【００１２】
【実施例】以下、添付の図面を参考に、本発明の具体的
実施の態様に付いて詳細に説明する。以下の本発明の詳
細な説明は単に例示的なものであって何等限定的なもの
を意図したものではない。以下の説明を参考に当業者等
にとって本発明のその他の実施例も自明である。１９８
４年３月１２日に出願した発明者Ｒｏｓｓ Ｈ．Ｆｒｅ
ｅｍａｎの発明に係わる米国特許出願第５８８，４７８
号「形態適合可能論理アレイ（Ｃｏｎｆｉｇｕｒａｂｌ
ｅ Ｌｏｇｉｃ Ａｒｒａｙ）」が本発明に関係するも
のとして引用する。本発明の特別相互接続構成体を説明
する為に上述した特許出願に記載されている形態適合可
能論理アレイの形態適合可能論理要素及び一般相互接続
構成体に付いて説明することが必要である。
【００１３】第１図は形態適合可能論理要素によって実
施可能な或る論理機能を示している。第１図に示してあ
る２８個の機能は単に例示的なものであり、図示してい
ないその他の要素を所望により形態適合可能論理要素に
よって実施することが可能である。次の機能が示されて
いる。要 素 機 能 １ ＡＮＤゲート ２ ＮＡＮＤゲート ３ 反転入力付ＡＮＤゲート ４ 反転入力付ＡＮＤゲート ５ ＯＲゲート ６ ＮＯＲゲート ７ 排他的ＯＲゲート ８ 排他的ＮＯＲゲート ９ ３入力ＡＮＤゲート １０ ３入力ＮＡＮＤゲート １１ ３入力ＯＲゲート １２ ３入力ＮＯＲゲート １３ ＡＮＤゲートを有する１入力付ＯＲゲート １４ ＡＮＤゲートを有する１入力付ＮＯＲゲート １５ ＯＲゲートを有する１入力付ＡＮＤゲート １６ ＯＲゲートを有する１入力付ＮＡＮＤゲート １７ １反転入力付３入力ＡＮＤゲート １８ １反転入力付３入力ＮＡＮＤゲート １９ １反転入力付３入力ＯＲゲート ２０ １反転入力付３リードＮＯＲゲート ２１ ２入力の１マルチプレクサ ２２ ２入力の１反転マルチプレクサ ２３ リセット付“Ｄ”フリップフロップ ２４ セット・リセットラッチ ２５ リセッ卜及び反転出力付“Ｄ”フリップフロップ ２６ リセット及び反転出力付セット・リセットラッチ ２７ セット付“Ｄ”フリップフロップ ２８ セット及び反転出力付“Ｄ”フリップフロップ 勿論、形態適合可能論理要素においてその他の論理機能
も実施させることが可能である。
【００１４】第２図は、２つの変数Ａ及びＢの全ての有
用な基本的機能を実施することの可能な１つの可能な形
態適合可能論理要素の内部論理構造を示しており、これ
らの機能は制御リードＣ０、Ｃ０、…、Ｃ５上の形態制
御信号Ｃ０、Ｃ０、Ｃ１、Ｃ１、…、Ｃ５によって選択
される。この例においては、各制御リードはＮチャンネ
ルエンハンスメント型パストランジスタのゲートに接続
されている。第２図に示した構造を使用してＡＮＤゲー
ト機能を実行する為に、Ａ及びＢとして示した入力リー
ドが夫々インバータ２１及び２２を通過してＣ１及びＣ
０形態制御リード上の高レベル信号によってＡＮＤゲー
ト２５へシャントされ、それはＮチャンネルエンハンス
メント型パストランジスタ２９ｃ及び２９ｄのゲートに
接続されてパストランジスタ２９ｃ及び２９ｄをターン
オンさせる。
【００１５】低レベル信号が形態制御リードＣ０及びＣ
１へ印加され、従って、ＡＮＤゲート２５からのインバ
ータ２１及び２２の出力信号を阻止する。更に、リード
Ｃ５上の高レベル信号がイネーブルＡＮＤゲート２５へ
印加される。従って、３入力ＡＮＤゲート２５は信号Ａ
及びＢに関して２入力ＡＮＤゲートとして機能する。Ａ
ＮＤゲート２５の出力信号はＮＯＲゲート２６への１入
力信号を供給する。ＮＯＲゲート２６への第２の入力信
号はＡＮＤゲート２４の出力信号によって与えられる。
ＡＮＤゲート２４の出力信号は論理０を形態制御リード
Ｃ４へ印加することによって論理０に保持される。従っ
て、制御信号Ｃ２及びＣ３は「ｄｏｎ’ｔ ｃａｒｅ」
であり、即ちこれらの信号はＡＮＤゲート２４の出力信
号に影響を与えることなしに高又は低となることが可能
である。ＡＮＤゲート２４の出力信号は論理０であり且
つＮＯＲゲート２６へのトライステート制御入力信号は
論理０であるので、ＡＮＤゲート２５とＡＮＤゲート２
４とＮＯＲゲート２６とは一体となって入力信号Ａ及び
Ｂに関しＮＡＮＤゲートとして機能することを理解する
ことは容易である。ＮＯＲゲート２７へ入力されるトラ
イステート制御信号は論理０ （リセット期間を除いて）であるので、ＮＯＲゲート２
７はＮ０Ｒゲート２６の出力信号に関してインバータと
して作用する。ＮＯＲゲート２６の出力信号はＮチャン
ネルトランジスタ２９ａ（そのソースは接地され且つド
レインは出力リード２８に接続されている）のゲートへ
印加され、且つＮＯＲゲート２６の出力信号の補元はＮ
チャンネルトランジスタ２９ｂ（そのソースは電源に接
続され且つドレインは出力リード２８とＮチャンネルト
ランジスタ２９ａのドレインの両方に接続されている）
のゲートへ印加される。従って、上述した如く形態に適
合された第２図の構造は信号Ａ及びＢに関してＡＮＤゲ
ートの機能を行なう。本構造内の適宜のパストランジス
タ及びゲートを活性化させる為に形態制御リードＣ０乃
至Ｃ５へ供給される制御信号の適宜の選択によってその
他の論理機能を発生させることも可能である。
【００１６】第３Ａ図は、入力信号の１６個の可能な組
み合せの任意の１つに応答して出力信号を発生すること
の可能な１６ビットＲＡＭを示している。従って、入力
信号Ａ及びＢがＸデコーダを制御して１６ビットＲＡＭ
内の４つの列の任意の１つを選択する。入力信号Ｃ及び
ＤはＹデコーダを制御して１６ビットＲＡＭ内の４つの
行の任意の１つを選択する。１６ビットＲＡＭは選択さ
れた行及び列の交差点におけるビットを表わす出力信号
を発生する。この様な交差点は１６個あり、従ってこの
様なビットは１６個ある。１６ビットによって表わすこ
との可能な機能の可能な組み合せは２１６個ある。従っ
て、ＮＯＲゲートがＲＡＭ内の１６ビッ卜によってシミ
ユレートする場合、ＲＡＭ用のカルノーマップは第３Ｃ
図に示した如くなる。第３Ｃ図において、第１行（Ａ＝
０、Ｂ＝０）及び第１列（Ｃ＝０、Ｄ＝０）の交差点に
おけるビットを除いて全てのビットは「０」である。１
６ビットＲＡＭによってより頻繁にでなく使用される機
能を発生させることが望まれる場合、（例えば、「１」
出力信号がＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ＝０に対して所
望される場合）、二進数「１」が第２行と第１列の交差
点にストアされる。Ａ＝０、Ｂ＝０、Ｃ＝０、Ｄ＝０で
あるとき及びＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ＝０であると
きの両方に二進数「１」が所望される場合、二進数
「１」は第１列と第１行及び第２行との各交差点にスト
アされる。ＲＡＭのこのローディングによって表わされ
る論理回路は第３Ｄ図に示してある。従って、第３Ａ図
のＲＡＭは２１６論理機能の任意の１つのエレガントで
簡単な実施態様を表わしている。
【００１７】第３Ｂ図は１６個のセレクトビットの任意
の１つを発生する為の別の構成を示している。左側に
「１６セレクトビット」として付してある垂直列内の各
レジスタ０〜１５は二進数１か又は０の選択された信号
を有している。Ａ、Ｂ、Ｃ、Ｄの適切な組み合せを選択
することによって、１６セレクトビットレジスタ内の１
６個の位置の特定の１つの内にストアされている特定の
ビットは出力リードへ伝達される。従って、例えば、
「１」レジスタ内のビットを出力リードへ伝達させる為
に、信号Ａ、Ｂ、Ｃ、Ｄがその様に符号を付けたリード
へ印加される。１６セレクトビットレジスタ内の１６番
目の位置内の「１５」と番号付けした信号を出力リード
へ伝達する為に、信号Ａ、Ｂ、Ｃ、Ｄが適宜の列へ印加
される。再度、２１６論理関数の任意の１つをこの構成
を使用して実施することが可能である。
【００１８】第４Ａ図は９個の形態適合可能論理要素を
包含する形態適合可能論理アレイを示している。第４ａ
図に示した如く、９個のＣＬＥ４０−１乃至４０−９の
各ＣＬＥは複数個の入力リードと１つ又はそれ以上の出
力リードとを持って７る。各入力リードは複数個のアク
セス接続部を持っており、その各々は選択した一般相互
接続リードを入力リードへ接続させる。ＣＬＥ４０−７
の入力リード２用のアクセス接続部は第４ａ図中におい
てＡ１乃至Ａ４と番号が付けてある。その他の入力リー
ド用のアクセス接続部は概略示してあるが簡単化の為に
番号を付けていない。同様に、各ＣＬＥの各出力リード
は複数個のアクセス接続部を持っており、その各々は出
力リードを一般相互接続リードの対応する１つに接続さ
せる。アクセス接続部は第４ａ図中各ＣＬＥの各出力リ
ードに対して概略示してある。ＣＬＥ４０−７の出力リ
ード用のアクセス接続部はＢ１乃至Ｂ５として番号付け
してある。入力リードでもなく又出力リードでもない第
４ａ図中のリードは一般相互接続リードと呼ばれ、入力
リード及び出力リード用のアクセス接続部でない第４ａ
図中の接続部は一般相互接続接続部と呼ばれる。第４Ａ
図に示した如く、９個の論理要素が、プログラム可能ア
クセス接続部及び一般相互接続リードと種々のリードを
他のリードに接続する為のプログラム可能一般相互接続
接続部とを有する一般相互接続構成体と共に、集積回路
チップ上に配置される。一般相互接続リードと該一般相
互接続リードを相互接続するプログラム可能接続部との
一般相互接続構成体セットは、一般相互接続構成体内の
各一般相互接続リードに対して、与えられた一般相互接
続リードを一般相互接続構成体内の１つ又はそれ以上の
リードに接続する一般相互接続接続部のプログラミング
があるという特性を持っている。更に、ＣＬＡ内の任意
のＣＬＥの任意の与えられた出力リードに対して且つＣ
ＬＡ内の任意のその他のＣＬＥの任意の与えられた入力
リードに対して、該与えられた出力リードが該与えられ
た入力リードに接続される様な接続部のプログラミング
がある様な接続部（アクセス及び一般相互接続の両方）
のプログラミングがある。与えられた出力リードから与
えられた入力リードへの電気的経路は少なくとも２つの
アクセス接続部と一般相互接続リードの少なくとも１部
とを常に包含している。例えば、ＣＬＥ４０−８の出力
リードからＣＬＥ４０−９の第２入力リードへの電気的
経路はアクセス接続部Ａ７及びＢ７と一般相互接続リー
ドのマークを付けた部分Ｐとを包含している。典型的
に、１つのＣＬＥの出力リードから別のＣＬＥの入力リ
ードへの電気的経路は又１つ又はそれ以上の一般相互接
続接続部を包含する。論理要素４０−１乃至４０−９の
各々は、第２図内に示した如き回路又は多数の論理機能
の任意の１つを実施する為に第２図において上述した如
く形態を適合可能な同様の構造の集合を表わしている。
該回路をプログラムする為に、（形態適合可能相互接続
スイッチと形態適合可能論理要素の両方）、選択した信
号を形態制御入力リードとして識別される入力リードへ
印加してその際に該論理要素の各々の内に所望の論理関
数を発生させ且つ該論理要素を所望の如く相互接続させ
る。第４Ａ図において、形態制御信号用の入力リードと
してどの特定のリードも識別していなかった。然しなが
ら、任意のいずれのＩ／Ｏパッドもこの目的の為に選択
することが可能である。典型的にはプログラム用レジス
タ（不図示）内にストアされている設計考量に依存し
て、形態制御ビットは直列又は並列の何れかで形態適合
可能論理アレイ内に入力させることが可能である。一
方、形態制御ビットはチップ上のメモリ内にストアさせ
ることが可能である。更に、形態制御信号のプログラム
用レジスタ内へのローディングの為に特に使用される入
力クロック信号に関して別のＩ／Ｏパッドを使用する。
第４Ａ図に示した形態適合可能論理アレイの形態が適合
されると、論理要素４０−１乃至４０−９の選択された
出力信号が選択されたＩ／Ｏパッドへ供給される。第４
Ｂ図は第４Ａ図に使用された接続部記号の意味を示して
いる。
【００１９】論理要素４０−１（第４Ａ図、第４Ｂ図）
の如き論理要素の形態とする為には、例えば、第２図に
示した如く、リードＣ０乃至Ｃ５の如き形態制御リード
へ多数のビットを印加せねばならない。これを行なう為
に、例えば、シフトレジスタを各形態適合可能論理要素
の１部として使用する。第５図は使用することの可能な
シフトレジスタを示している。第５図のシフトレジスタ
は２個の基本的記憶セルを示している。各記憶セルは１
ビット情報をストアすることが可能である。勿論、実際
のシフトレジスタは所望の形態の為にそのシフトレジス
タが１部である論理要素の形態とするのに必要とされる
数の記憶セルを有している。動作において、入力信号が
入力リード５８へ印加される。この入力信号（第６Ｄ図
に図示）は、所望の論理機能を行なう為に形態適合可能
論理要素を構成するか又は以下に説明する態様でアクセ
ス接続部又は一般相互接続リード間の一般相互接続接続
部を構成（プログラム）する為に形態制御ビットとして
シフトレジスタ内にストアされるべきビット列を有して
いる。従って、入力リード５８へ印加されるパルスのシ
ーケンスは、シフトレジスタの記憶セル内にストアされ
る場合に適切な態様で形態制御ビットを活性化させて所
望の機能的 及び／又 は相互接続結果を達成するパル
スを表わしている。例えば、第２図の回路がＡＮＤゲー
トを形成する為に形態が適合される場合、パルスＣ０、
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５は１、１、Ｘ、Ｘ、０、
１で表わされる。
【００２０】入力リード５８に印加されるパルスシーケ
ンスは夫々リード５７及び５９へ印加されるクロックパ
ルスφ１及びφ２と同期される。従って、動作の第１周
期において、クロックパルスφ１は高となり（第６Ａ
図）、クロックパルスφ２は低となり（第６Ｂ図）、ホ
ールド信号はシフト動作の間低となりその際にシフトレ
ジスタの逐次接続されているセル５−１，５−２等を介
してのデータの通過を容易とする。パターン０１０１０
をシフトレジスタ内にシフトする為には、次の動作が行
われる。クロック周期ｔ１の略最初の半サイクルの間に
リード５８上の入力信号は低である。インバータ５１−
１の出力信号Ｑ１は低レベル入力信号とφ１高とに応答
して高レベルとなり、パストランジスタ５３−１をイネ
ーブルさせる。最初のクロック周期ｔ１の間のいつか
に、クロック信号φ１が低となり（第６Ａ図）、クロッ
ク信号φ２は僅かその後に高となり（第６Ｂ図）パスト
ランジスタ５５−１をイネーブルさせる。その結果、高
レベル出力信号Ｑ１はイネーブルされたパストランジス
タ５５−１によってインバータ５２−１の入力リードへ
伝達され、その際にインバータ５２−１の出力リード上
に低レベル出力信号Ｑ１を発生する。従って、周期ｔ１
の終端において、インバータ５２−１からの出力信号Ｑ
１（第６Ｆ図）は低レベルとなる。第２セル内のインバ
ータ５１−２及び５２−２からの出力信号Ｑ２及びＱ２
は未だ不定である。何故ならば、既知の信号が未だ第２
記憶セル５−２へ伝播してこれらのインバータの信号を
既知の状態へ変化させていないからである。
【００２１】第２周期（第６Ａ図中「ｔ２」として示し
てある）の開始において、φ１は高となり（第６Ａ図）
且つφ２は低（第６Ｂ図）となり、それは周期ｔ１が終
了する前に低となる。入力信号（第６Ｄ図）は高レベル
となり、二進数１を表し、従ってインバータ５１−１の
出力信号Ｑ１は低となる。インバータ５２−１の出力信
号Ｑ１は低のままであるが、それはパストランジスタ５
５−１が低レベルφ２信号によってオフに保持されるか
らである。第２周期の間のいつかに、φ１が低となり、
その後僅かの時間の後にφ２が高となる。この時点にお
いて、出力信号Ｑ１はパストランジスタ５５−１を介し
てインバータ５２−１へ伝達され、その際にインバータ
５２−１からの出力信号Ｑ１を高レベルへドライブす
る。一方、周期ｔ２の間、Ｑ１上の以前の低レベル信号
はＱ１が高レベルにある時にインバータ５１−２の出力
信号Ｑ２を高レベルへドライブして、パストランジスタ
５３−２をイネーブルし、且つパストランジスタ５５−
２をイネーブルする為のφ２における低レベルから高レ
ベルへの変化はインバータ５２−２からの出力信号Ｑ２
を低レベルへドライブする。この様に、リード５８上の
入力信号（第６Ｄ図）はシフトレジスタ内のセル５−
１、５−２、５−３等の各々を介して伝達される。所望
の情報をシフトレジスタ内に転送すると、ホールド信号
（第６Ｃ図）がイネーブルされ（即ち、高レベルへドラ
イブされる）、その際にインバータ５２の出力リードか
らのフィードバックリード５０−１、５０−２及び５０
−３等をインバータ５１の入力リードへ接続させ、その
時の情報を各セル内に無期限に保持させる。動作上、与
えられたセル、例えば５−１、内にストアされた信号は
形態制御又は相互接続パスデバイスへ接続される。
【００２２】シフトレジスタのＱ１，Ｑ１，Ｑ２，Ｑ２
等は論理要素又は一般相互接続接続部のパスデバイスの
（形態）制御入力へ直接的に接続される。
【００２３】φ１が低であると、φ２及びホールドは高
とされ、従ってそのデータを無期限にホールドする。φ
１及びφ２の両方が高でホールドが低で入力をセット又
はクリアすることによってシフトレジスタ全体をセット
又はクリアさせることが可能である。この様にして信号
がシフトレジスタの全長を伝播してシフトレジスタをク
リアする為に充分なセット／リセット時間が与えられね
ばならない。当然、この時間はシフトレジスタの長さに
依存する。
【００２４】シフトレジスタは動的態様で動作し、シフ
トレジスタのインバータ５１−１、５２−１、５１−
２、５２−２等からなるトランジスタ（第５図には示し
てないが公知）のゲート上の電荷としてシフトされてい
る情報をストアする。これらのインバータは公知の構成
であり、ここでの詳細な説明は割愛する。動的シフトレ
ジスタの使用は重要であり、何故ならば動的シフトレジ
スタは６個のトランジスタを使用しており、従ってあま
り面積を占有することがないからである。動的シフトレ
ジスタはただ１個のトランジスタを付加するだけで静的
ラッチへ変換される。従って、動的シフトレジスタ（静
的ラッチ）は、回路に著しい複雑性を付加させたり又著
しい半導体面積を消費したりすること無く、形態適合可
能論理要素の一部として容易に製造することが可能であ
る。「ホールド」信号の為に、動的シフトレジスタは静
的ラッチとなることが可能である。何故ならば、シフト
レジスタをホールドにさせることは自動的にデータをリ
フレッシュさせるからである。従って、別のリフレッシ
ュ回路は不要である。
【００２５】上述した説明から明らかであるが、動的シ
フトレジスタ（静的ラッチ）回路は、それが一度ホール
ド位置にラッチされるとリフレッシュ動作を必要としな
い。このことは、例えば、セル５−１内のリード５−１
とパストランジスタ５４−１からなるフイードバック回
路を使用することによって達成される。
【００２６】第７Ａ図は、複数個の形態適合可能論理要
素を包含する付加的な形態適合可能論理アレイを示して
いる。特に、形態適合可能論理要素７０−１、７０−
２、７０−４、７０−５はその全体を示してあるが、形
態適合可能論理要素７０−３、７０−６、７０−７乃至
７０−９は部分的に示してある。特に、これら最後の５
個の論理要素の完全な相互接続は示していない。第７Ａ
図に示した構造は単に形態及び接続のタイプの例示であ
って、それは本発明の形態適合論理アレイを使用して実
施可能であり、意図した機能を実施する為の形態とされ
た実際の回路を図示するものではない。
【００２７】第７Ａ図に示す如く、一般相互接続構造に
おける与えられたリードは種々の一般相互接続接続部に
よって相互接続させることが可能である。第７Ａ図に示
されている相互接続接続部を表す記号を第７Ｂ図に示し
てある。特に、種々の相互接続接続部を表す概略図は或
る程度自明であるが、第７Ｂ−１図乃至第７Ｂ−７図に
おいて使用した記号法は更に第８Ａ図乃至第８Ｇ図にお
いて説明してある。
【００２８】第８Ａ図は、接続点にやってくる４つのリ
ード、即ち水平リード９０−１及び９０−４と垂直リー
ド９０−２及び９０−３、の間の多数の異なった相互接
続を行う為の回路の概略図である。従って、パストラン
ジスタ２は、導通状態に活性化されると、リード９０−
３をリード９０−１へ接続させる。パストランジスタ１
は、導通状態であると、リード９０−３をリード９０−
４へ接続させる。パストランジスタ４は、導通状態であ
ると、リード９０−４をリード９０−２へ接続させ、且
つパツトランジスタ３は、導通状態にあると、リード９
０−１をリード９０−２へ接続させる。パストランジス
タ５及び６は、オフであると、リード９０−４をリード
９０−１から分離し且つリード９０−２をリード９０−
３から分離する。従って、垂直リード９０−２を垂直リ
ード９０−３へ接続させることが所望させる場合に、パ
ストランジスタ６が活性化される。同様に、水平リード
９０−１を水平リード９０−４へ接続させることが所望
される場合には、パストランジスタ５が活性化される。
複数個のリード間の可能な接続を表す為に使用される用
語はかなり複雑なものとなることがある。従って、第８
Ｂ図乃至第８Ｄ図に示した簡単化した記号方式を採用し
てある。
【００２９】第８Ｂ図において、複数個のパストランジ
スタ９２−１乃至９２−１３を示してある。第８Ｂ図に
採用した記号法は、与えられたパストランジスタを単一
の短い線で表すことである。従って、９２−１で示した
線はパストランジスタを表している。パストランジスタ
９２−１は、その２つの端点がパストランジスタ９２−
１によって相互接続されるリード９１−５及び９１−６
の端部へ向かう様に描かれている。同様に、パストラン
ジスタ９２−１の右端９３ａはリード９１−５の端部９
４ａへ向けられている。パストランジスタ９２−１の左
端９３ｂはリード９１−６の端部９４ｂへ向けられてい
る。簡単化の為及び第８Ｂ図を複雑にすることを回避す
る為に、トランジスタのその他の端部には符号を付して
いない。然し乍ら、与えられたパストランジスタを表す
線をリード９１−１乃至９１−６の端部と視覚的に整合
させることによって、そのパストランジスタによって相
互接続される特定の２つのリードを決定することが可能
である。従って、パストランジスタ９２−７は水平リー
ド９１−４を水平リード９１−１と相互接続させる。パ
ストランジスタ９２−１３は水平リード９１−４を水平
リード９１−２と相互接続させる。パストランジスタ９
２−１２はリード９１−３をリード９１−５と相互接続
させる。同様な接続をその他のパストランジスタとその
他のリードとの間で行うことが可能である。第１１図内
の表はリードＡをリードＢと接続させるパストランジス
タをリストしている。
【００３０】上述した説明では、２つのリードのみが相
互接続されることを仮定している。３つ以上のリードを
相互接続させる場合には、第８Ｂ図の構造もこの目的の
為に使用することが可能である。従って、パストランジ
スタ９１−３をターンオンさせることによってリード９
１−３をリード９１−２へ接続させることが可能であ
る。同時に、パストランジスタ９２−１３をターンオン
させることによってリード９１−３をリード９１−４へ
接続させることが可能である。一方、パストランジスタ
９２−１１をターンオンさせることによってリード９１
−３をリード９１−４へ接続させることが可能である。
勿論、これは更にリード９１−４乃至リード９１−３及
びパストランジスタ９２−１０をリード９１−２へ接続
させる。更に、例えば、リード９１−６は、パストラン
ジスタ９２−８をターンオンさせることによって３本の
リード９１−２、９１−３、９１−４へ接続させること
が可能である。この構造を使用して構成することの可能
な相互接続の数は設計者の想像力によってのみ制限され
る。限界において、全てのパストランジスタがターンオ
ンされると、全てのリード９１−１乃至９１−６が相互
接続される。その結果得られる構造は大きな容量を持っ
ており、それは実際に部品として回路内において使用す
ることが可能である。勿論、第８Ｂ図における全てのリ
ードを最小５本リードをターンオンさせることによって
相互接続させることが可能である。第８Ｂ図において注
意すべきことであるが、リード９１−１及び９１−２は
互いに直接接続させることは可能ではなく、又別のリー
ドを使用すること無しにリード９１−４をリード９１−
５へ直接接続させることも不可能である。然し乍ら、一
般的に、集積回路において、２本の水平なリードが同じ
信号を担持することは必要ではないので、この省略は重
要である。勿論、第８Ｂ図が交差するリードの象徴的な
表現に過ぎず又リード９１−１及び９１−２が単に便宜
的に平行である様に示してあるが実際は集積回路上の非
平行なリードを表すものである場合、第８Ｂ図の構造に
２つの付加的なパストランジスタを付加することが可能
である。
【００３１】第８Ｃ図には別の可能な相互接続トポロジ
ーを示してある。第８Ｃ図において、リード１乃至８は
複雑な接続部へやってくる様に示してある。リード１及
び８は平行水平で左側へ延在し、リード４及び５は平行
水平で右側へ延在し、リード２及び３は平行垂直で上方
へ延在し、リード６及び７は平行垂直で下方へ延在して
いる。リード６に注目すると、リード６の端部６ａはリ
ード１，２，３，４，５，８の端部「ａ」へ接続させる
ことに意味がある。しかし、リード６をリード７へ接続
させることに意味はない。何故ならば、理論的に、２つ
のリードが１つの方向へ延在することになるが、その方
向へ必要な情報を担持するには１つのリードのみが必要
だからである。リード６は６つの所望の可能な接続を持
っており且つその他７つのリードの各々も６つの可能な
接続を持っているので、第８Ｃ図の８本のリードの間に
は全部で４８個の所望の可能な接続がある。与えられた
パストランジスタは２つの端部を接続するので、所望の
４８個の接続を行う為には２４個のパストランジスタが
必要である。各パストランジスタは、その端部に第８Ｃ
図に示した如く符号が付けられており、与えられたパス
トランジスタによって接続されるリードを示している。
従って、パストランジスタ６−８はリード６の端部６ａ
をリード８の端部８ａへ相互接続させる。パストランジ
スタ７−５はリード７の端部７ａをリード５の端部５ａ
へ相互接続させている。第８Ｄ図の構造が複雑であるか
ら、第８Ｂ図に関連して上に説明したものとのは多少異
なる記号法（線と両端部の番号）を採用してパストラン
ジスタを表している。
【００３２】第８Ｄ図は、第８Ｃ図内の接続部に対して
示した２４個ではなく２０個の相互接続トランジスタの
みを使用する第８Ｃ図のものと類似した形態を示してい
る。第８Ｄ図に示した如く、パストランジスタ１−６、
７−４、２−５、８−３は第８Ｃ図内に示したトランジ
スタから削除している。
【００３３】第８Ｅ図は、第８Ｃ図から削除した４個の
パストランジスタが実際に設けられた場合に可能となる
直接接続を示している。（ＡとＢとが単一のパストラン
ジスタによって接続される場合、リードＡとリードＢと
の間の接続は直接的である。）点線はこれらの削除され
たトランジスタによって可能な直接的相互接続を示して
いる。然し乍ら、第８Ｆ図は、第８Ｅ図に示した４個の
トランジスタ接続が存在すること無しにリード４及び７
を相互接続することの可能な方法を示している。従っ
て、例えば、リード４をリード７へ接続する為に、リー
ド４はトランジスタ４−８によってリード８へ直接接続
され、一方リード８はパストランジスタ８−７によって
リード７へ接続される。
【００３４】第８Ａ図乃至第８Ｅ図において上に説明し
た相互接続の各々は、１つの接続リードを別の接続リー
ドへ接続させるのにただ１つのパストランジスタが必要
であり、一方第８Ｆ図に示した特定の形態に対しては、
２個のパストランジスタが必要であるということに注意
すべきである。
【００３５】第８Ｇ図は可能な相互接続のタイプを示し
ている。相互接続されたリードは、連続的な直線セグメ
ントを合流させることによって示されている。これらの
相互接続は自明である。
【００３６】第７Ｂ−１図乃至第７Ｂ−７図に使用した
記号法は第８Ａ図乃至第８Ｇ図に関連して説明した記号
法と同一である。従って、例えば、第７Ｂ−７図は２０
個のパストランジスタ接続部を持った黒塗ブロックを図
示している。第７Ｂ−７図に示した２０個のトランジス
タ交換は、第８Ｄ図に関連して上に詳細に説明した交換
と精密に対応している。
【００３７】第７Ｂ−１図はＴ接続又は交差接続を行う
ことが可能であるが完全な相互接続を行なうことはない
３つのトランジスタを示している。完全な相互接続と
は、接続部にやってくるリード（第７Ｂ−１においては
４本リード）の各々を該接続部へやってくるその他のリ
ードの任意の組合せに接続する能力のことを意味する。
【００３８】第７Ｂ−２図は行を列と接続させる為の１
個のトランジスタの接続部を示している。第７Ｂ−３図
は６個のトランジスタの完全相互接続を示しており、接
続部へやってくる４本のリードの任意の１本を該接続部
へやってくるその他の３本のリードの任意の１本へ接続
させることが可能である。第７Ｂ−４図は接続部へやっ
てくる６本のリードを示しており、１０個のパストラン
ジスタを使用して６本の入力リードの任意の１本を該接
続部の５本のその他のリードの任意の１本へ相互接続さ
せている。第７Ｂ−５図は４本リード接続部を示してお
り、２本の水平連続リードは５個のパストランジスタを
使用して２本の別の垂直リードと相互接続されている。
【００３９】第７Ｂ−６図は３個のトランジスタの接続
部を示しており、接続部へやってくる３本のリードの任
意の１本はその他の２本のリードの任意の１本と相互接
続させることが可能である。第７Ｂ−７図は、第８Ｄ図
に示されている如く相互接続されているリードと平行で
且つ隣接するリードを除き且つ第８Ｅ図に示した４個の
相互接続部を除いて（それも第７Ｂ−７図の構造を使用
して直接行なうことは不可能）、８本の入力リードの任
意の１本をその他の８本の入力リードの任意の１本へ相
互接続させる為の２０個のトランジスタの接続部を示し
ている。
【００４０】ＣＭＯＳ伝達ゲートを上述した相互接続を
実施する上でパストランジスタの代りに使用することが
可能である。
【００４１】屡々、形態適合可能論理要素４０−１乃至
４０９とそれらの入力リード及び出力リードとそれらの
アクセス接続部と一般相互接続リードと種々の一般相互
接続接続部を有する第４Ａ図に示した論理アレイの如き
形態適合可能論理アレイ内の論理要素を相互接続させる
場合、１つの形態適合可能論理要素からの出力信号が１
つ又は２つのその他の形態適合可能論理要素へのみ接続
されることが望ましい。目安として、相互接続を容易と
する為に、１つの論理要素をそれを接続すべきその他の
論理要素へ可及的に近接させて位置させることが望まし
い。
【００４２】第９図は、形態適合可能論理要素９−１乃
至９−６及び一般相互接続リードＬ１乃至Ｌ５０と一般
相互接続接続部Ｊ１乃至Ｊ１２を具備する形態適合可能
論理アレイの一部を示している。第９図における接続部
記号は第４Ｂ図において説明したものと同じ意味を持っ
ている。３０個のアクセストランジスタの１組は第９図
に点線で示してある。この組はＣＬＥ９−２の４本の入
力リード用の２０個のアクセス接続部とＣＬＥ９−１の
出力リード用の１０個のアクセス接続部を有している。
このアクセス接続部は簡単化の為に個々には符号を付し
ていない。第９図を参照して、例えば、形態適合可能論
理要素９−３の出力リード１上の信号を形態適合可能論
理要素９−１の入力リード４へ接続させることが望まれ
るものと仮定し、且つ同時に、ＣＬＥ９−３の出力リー
ド１上の出力信号をＣＬＥ９−５の入力リード１へ接続
することが望まれるものと仮定する。ＣＬＥ９−３の出
力リード１上の出力信号がＣＬＥ９−１の入力リード４
に到達する為には、その信号は少なくとも４個の接続
部、例えば、アクセス接続部Ａ１０、一般相互接続部Ｊ
４、一般相互接続部Ｊ１、アクセス接続部Ａ２０を介し
て通過させることが必要である。同様に、ＣＬＥ９−５
の入力リード１に到達する為には、ＣＬＥ９−３の出力
リード１上の信号が少なくとも４個の接続部を通過する
ことが必要である。例えば、アクセス接続部１０、一般
相互接続部Ｊ１０、一般相互接続部Ｊ７、アクセス接続
部Ａ３０である。同様に、ＣＬＥ９−３の出力リード２
上の出力信号がＣＬＥ９−４の入力リード４へ接続する
ことを望まれる場合、その信号は少なくとも２つの接続
部とこれら２つの接続部の間の一般相互接続リードＬ３
８の少なくとも一部Ｐを介して通過することが必要であ
る。例えば、ＣＬＥ９−３のリード２上の出力信号は一
般相互接続リードＬ３９のマークを付けた部分Ｐを介し
てアクセス接続部Ａ４０を介して出力リード２からＣＬ
Ｅ９−４の入力リード４上のアクセス接続部Ａ５０へ通
過する場合がある。従って、形態適合可能論理要素９−
３が第９図に示した形態適合可能論理アレイ内に位置さ
れており従ってそれが形態適合可能論理アレイ９−１、
９−５、９−４の次であっても、ＣＬＥ９−３からの出
力信号は適切な入力リードに到達する為には幾つかの接
続部及び一般相互接続リードの少なくとも一部を介して
通過することが必要である。この一般相互接続リードの
使用は、各形態適合可能論理要素の１つの出力リードを
該形態適合可能論理内のその直上方又は下方の形態適合
可能論理要素の任意の入力リードへ直接接続させること
を可能とする特別垂直リードを各ＣＬＥに設けると共に
各ＣＬＥの第２出力を形態適合可能論理アレイ内のその
直接右側のＣＬＥの選択した入力リードへ直接接続させ
る特別水平リード回路を設けることによって、本発明の
１実施例において減少されている。例えば、第１０図
は、出力リード１をＣＬＥ９−３の直上方及び下方のＣ
ＬＥ９−１及び９−５の各入力リードへ選択的に接続さ
せる本発明の特別垂直リード回路（ＳＶＣ）を具備した
ＣＬＥ９−３を示している。このＳＶＣ回路は、出力リ
ード１に接続されたリードＳ１と、リードＳ１をＣＬＥ
９−１の所望の入力リードと選択的に接続させる為のプ
ログラム可能アクセス接続部Ｐ１、Ｐ２、Ｐ３、Ｐ４を
有している。このＳＶＣは又、ＣＬＥ９−３のリードＳ
１をＣＬＥ９−５の所望の入力リードと選択的に接続さ
せる為のプログラム可能アクセス接続部Ｐ５、Ｐ６、Ｐ
７、Ｐ８を有している。同様に、特別水平リード回路
（ＳＨＣ）は、ＣＬＥ９−３の出力リード２に接続され
たリードＳ２と、ＣＬＥ９−３の出力リード２をＣＬＥ
９−４の所望の入力リードと選択的に接続させる為のプ
ログラム可能アクセス接続部Ｐ９、Ｐ１０、Ｐ１１、Ｐ
１２を有している。アクセス接続部Ｐ９乃至Ｐ１２は第
１０図中に概略示されているが、これらの各々は単一の
パストランジスタで構成することが可能であり、且つ一
般相互接続構造の接続部に対して上述した態様でプログ
ラムさせることが可能である。この様な特別相互接続回
路を設けることは少なくとも２つの利点がある。第１
に、形態適合可能論理アレイから幾つかのリード及び接
続部を排除される点に迄一般相互接続リード及び接続部
の全体的な使用を減少させることが可能である。このこ
とは、勿論、ＣＬＡ内のその他のＣＬＥの相互接続要求
に依存する。第２に、伝達ゲート又はパストランジスタ
の数及び経路上の容量の大きさが減少されるので、これ
らの特別相互接続回路を介しての信号の速度は改善され
る。特別相互接続回路を設けることは、隣接する論理要
素が相互接続されねばならないシフトレジスタやカウン
タ等のＭＳＩ型機能を実施する場合に特に有用である。
【００４３】以上、本発明の具体的実施の態様に付いて
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものでは無く、本発明の技術的範囲を逸脱する
こと無しに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 形態適合可能論理アレイ内の各論理要素内
で実施することの可能な種々の論理機能を幾つかを示し
た説明図。
【図２】 ２つの変数Ａ及びＢの多数の有用な機能を
実施することの可能な１つの可能な形態適合可能論理要
素の内部論理構造を示した説明図。
【図３Ａ】 １６個の可能な入力状態の任意の１つを識
別することが可能であり且つ２１６個の機能を実施する
ことの可能な１６ビットＲＡＭ回路の説明図。
【図３Ｂ】 出力リードへ伝送する為に２１６個の機能
を実施することの可能な１６個のビットの任意の１つを
選択する選択構造を示した説明図。
【図３Ｃ】 図３Ａの構造に対する１つの可能なカルノ
マップの説明図。
【図３Ｄ】 第１及び第２行と第１列の交点に第３Ｃ図
のカルノマップ内に二進数１を配置させることによって
表された論理ゲートを示した説明図。
【図４Ａ】 選択した入出力パッド及び論理要素間のリ
ードの相互接続と共に又所望の論理機能を発生させる為
に選択したリード間に形成したプログラム可能相互接続
と共に集積回路チップ上に形成した複数個の形態適合可
能論理要素（９個の論理要素として示してある）を示し
た説明図。
【図４Ｂ】 図４Ａ内の交差する導電性リード間の交差
接続の記号を示した説明図。
【図５】 本発明の形態適合可能論理アレイに使用す
るのに適した新規な結合型静的・動的シフトレジスタの
回路の一部を示した説明図。
【図６】 図５の構造の動作を説明する為の各波形線
図。
【図７Ａ】 Ｎを９よりも大きな選択した整数で且つ導
電性リード間の選択した相互接続であるとしてＮ個の形
態適合可能論理要素の９つを示した形態適合可能論理ア
レイの概略図。
【図７Ｂ】 図７Ａに示した記号によってなされる相互
接続のタイプを示した説明図。
【図８Ａ】 形態適合可能論理アレイの２つ又はそれ以
上のリード間に相互接続を形成する為の種々のトポロジ
ーを示した説明図。
【図８Ｂ】 形態適合可能論理アレイの２つ又はそれ以
上のリード間に相互接続を形成する為の種々のトポロジ
ーを示した説明図。
【図８Ｃ】 形態適合可能論理アレイの２つ又はそれ以
上のリード間に相互接続を形成する為の種々のトポロジ
ーを示した説明図。
【図８Ｄ】 形態適合可能論理アレイの２つ又はそれ以
上のリード間に相互接続を形成する為の種々のトポロジ
ーを示した説明図。
【図８Ｅ】 形態適合可能論理アレイの２つ又はそれ以
上のリード間に相互接続を形成する為の種々のトポロジ
ーを示した説明図。
【図８Ｆ】 形態適合可能論理アレイの２つ又はそれ以
上のリード間に相互接続を形成する為の種々のトポロジ
ーを示した説明図。
【図８Ｇ】 形態適合可能論理アレイの２つ又はそれ以
上のリード間に相互接続を形成する為の種々のトポロジ
ーを示した説明図。
【図９】 本発明の特別相互接続回路無しでの形態適
合可能論理アレイを示した説明図。
【図１０】 本発明の特別相互接続回路を持った図９の
形態適合可能論理アレイの説明図。
【図１１】 図８ＢにおけるリードＡとリードＢとを接
続するパストランジスタをリストした説明図。
【符合の説明】
２９ パストランジスタ ４０ ＣＬＥ ５８ 入力リード ７０ 形態適合可
能論理要素 ９０、９１ リード

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 プログラム可能集積回路において、複数
    個の論理要素が設けられており、各論理要素は複数個の
    入力リードと少なくとも１個の出力リードを具備すると
    共に前記論理要素をして選択した論理機能を実施させる
    手段を具備しており、一群の相互接続線が設けられてお
    り、複数個の入／出力ポートが設けられており、前記論
    理要素の前記入力リード及び出力リードを互いに及び／
    又は前記相互接続線を介して前記入／出力ポートヘプロ
    グラム可能に接続させる手段が設けられていることを特
    徴とするプログラム可能集積回路。
  2. 【請求項２】 請求項１において、前記論理要素をして
    選択した論理機能を実施させる手段が論理要素パストラ
    ンジスタを有していることを特徴とするプログラム可能
    集積回路。
  3. 【請求項３】 請求項２において、前記論理要素をして
    選択した論理機能を実施させる手段が複数個のメモリセ
    ルを有しており、且つ前記論理要素パストランジスタの
    各々が前記複数個のメモリセルの対応するひとつによっ
    て制御されることを特徴とするプログラム可能集積回
    路。
  4. 【請求項４】 請求項３において、前記複数個のメモリ
    セルが、各信号が前記メモリセルの対応するひとつの中
    に適切に位置される迄、シフトレジスタを介して転送さ
    れることにより前記メモリセル内にロードされるシフト
    レジスタ制御信号の少なくとも一部を形成することを特
    徴とするプログラム可能集積回路。
  5. 【請求項５】 請求項３において、前記メモリセルは再
    プログラム可能であることを特徴とするプログラム可能
    集積回路。
  6. 【請求項６】 請求項１において、前記各相互接続線は
    １つ又はそれ以上の他の相互接続線へ、前記入／出力ポ
    ートの１つ又はそれ以上へ、前記入力リードの１つ又は
    それ以上へ、及び前記出力リードの１つ又はそれ以上
    へ、直接的に又は間接的に接続することが可能であり、
    その際にユーザが前記リード及び線を所望の状態に接続
    させることを許容することを特徴とするプログラム可能
    集積回路。
  7. 【請求項７】 請求項１において、前記プログラム可能
    に接続する手段が、パストランジスタを有することを特
    徴とするプログラム可能集積回路。
  8. 【請求項８】 請求項７において、前記プログラム可能
    に接続する手段が、更に、メモリセルを有しており、前
    記メモリセルは少なくともシフトレジスタの一部を形成
    しており、前記各パストランジスタは前記メモリセルの
    ひとつによって制御されるものであり、前記プログラム
    可能に接続する手段が、更に、各信号が前記パストラン
    ジスタのひとつに個別的に結合されている前記メモリセ
    ルの関連するひとつの中に適切に位置される迄前記シフ
    トレジスタを介して一連の信号を転送する手段を有して
    いることを特徴とするプログラム可能集積回路。
  9. 【請求項９】 請求項８において、前記プログラム可能
    に接続する手段が前記メモリセルの内容を変化させる手
    段を有しており、その際に本プログラム可能集積回路の
    形態を再変更させることを特徴とするプログラム可能集
    積回路。
  10. 【請求項１０】 集積回路内の配線をプログラム可能に
    相互接続させる相互接続構成体において、第１組と、第
    ２組と、第３組とを包含する少なくとも３組の相互接続
    線、及び前記第１組内の配線の少なくとも１つを前記第
    ２組内の配線の少なくとも１つへ接続させ、前記第１組
    内の配線の少なくとも１つを前記第３組内の配線の少な
    くとも１つへ接続させ、且つ前記第２組内の配線の少な
    くとも１つを前記第３組内の配線の少なくとも１つへ接
    続させる接続プログラム可能手段、を有することを特徴
    とする相互接続構成体。
  11. 【請求項１１】 請求項１０において、前記接続プログ
    ラム可能手段が前記組の相互接続線を包含することがな
    いことを特徴とする相互接続構成体。
  12. 【請求項１２】 請求項１０において、前記相互接続構
    成体が複数個アレイ状に配設されており、アレイ内の各
    相互接続構成体はそれ自身の選択した数の相互接続線及
    びそれ自身の第１、第２及び第３組において相互接続線
    を接続するためのそれ自身のプログラム可能手段を具備
    することを特徴とする相互接続構成体。
  13. 【請求項１３】 請求項１０において、前記第１組が２
    本の配線を有しており、前記接続プログラム可能手段
    が、前記第１組における２本の配線の各々を前記第２組
    内の少なくとも１つの配線へ接続させる手段と、前記第
    １組内の２本の配線の各々を前記第３組内の少なくとも
    １つの配線へ接続させる手段とを有することを特徴とす
    る相互接続構成体。
  14. 【請求項１４】 請求項１３において、前記相互接続構
    成体が複数個アレイ状に配設されており、アレイ内の各
    相互接続構成体はそれ自身の選択した数の相互接続線及
    びそれ自身の第１、第２及び第３組において相互接続線
    を接続するためのそれ自身のプログラム可能手段を具備
    することを特徴とする相互接続構成体。
  15. 【請求項１５】 請求項１３において、前記第２組が２
    本の配線を有しており、且つ前記第３組が２本の配線を
    有しており、且つ前記接続プログラム可能手段が、前記
    第１組内の２本の配線の各々を前記第２組内の２本の配
    線の各々へ接続させる手段と、前記第１組内の２本の配
    線の各々を前記第３組内の２本の配線の各々へ接続させ
    る手段と、前記第２組内の２本の配線の各々を前記第３
    組内の２本の配線の各々へ接続させる手段、を有するこ
    とを特徴とする相互接続構成体。
  16. 【請求項１６】 請求項１５において、前記相互接続構
    成体が複数個アレイ状に配設されており、アレイ内の各
    相互接続構成体はそれ自身の選択した数の相互接続線及
    びそれ自身の第１、第２及び第３組において相互接続線
    を接続するためのそれ自身のプログラム可能手段を具備
    することを特徴とする相互接続構成体。
  17. 【請求項１７】 請求項１５において、前記少なくとも
    ３組の相互接続線が第４組を有しており、且つ前記相互
    接続構成体が、更に、前記第４組内の配線の少なくとも
    １つを前記第１、第２及び第３組における配線の少なく
    とも１つへ接続させるためのプログラム可能手段を有す
    ることを特徴とする相互接続構成体。
  18. 【請求項１８】 請求項１７において、前記相互接続構
    成体が複数個アレイ状に配設されており、アレイ内の各
    相互接続構成体はそれ自身の選択した数の相互接続線及
    びそれ自身の第１、第２及び第３組において相互接続線
    を接続するためのそれ自身のプログラム可能手段を具備
    することを特徴とする相互接続構成体。
  19. 【請求項１９】 請求項１７において、前記第１、第
    ２、第３及び第４組内の配線の少なくとも１つを接続さ
    せるプログラム可能手段が、前記第１組内の２つの配線
    を前記第２組内の２つの配線の各々へ接続させ、前記第
    １組内の２つの配線を前記第３組内の２つの配線の各々
    へ接続させ、前記第１組内の２つの配線を前記第４組内
    の２つの配線の各々へ接続させ、前記第２組内の２つの
    配線を前記第３組内の２つの配線の各々へ接続させ、前
    記第２組内の２つの配線を前記第４組内の２つの配線の
    各々へ接続させ、且つ前記第３組内の２つの配線を前記
    第４組内の２つの配線の各々へ接続させるプログラム手
    段を有していることを特徴とする相互接続構成体。
  20. 【請求項２０】 請求項１９において、前記相互接続構
    成体が複数個アレイ状に配設されており、アレイ内の各
    相互接続構成体は、それ自身の選択した数の相互接続線
    とそれ自身の接続プログラム可能手段とを有することを
    特徴とする相互接続構成体。
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