JPH0446488B2 - - Google Patents
Info
- Publication number
- JPH0446488B2 JPH0446488B2 JP61030608A JP3060886A JPH0446488B2 JP H0446488 B2 JPH0446488 B2 JP H0446488B2 JP 61030608 A JP61030608 A JP 61030608A JP 3060886 A JP3060886 A JP 3060886A JP H0446488 B2 JPH0446488 B2 JP H0446488B2
- Authority
- JP
- Japan
- Prior art keywords
- signals
- storage
- binary
- reconfigurable
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000006870 function Effects 0.000 claims description 72
- 230000004044 response Effects 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims 2
- 210000000352 storage cell Anatomy 0.000 description 7
- 238000003708 edge detection Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 101100452680 Arabidopsis thaliana INVC gene Proteins 0.000 description 3
- 101000998711 Homo sapiens Inversin Proteins 0.000 description 3
- 102100033257 Inversin Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229930091051 Arenine Natural products 0.000 description 1
- 101000993813 Homo sapiens Protein inscuteable homolog Proteins 0.000 description 1
- 102100031729 Protein inscuteable homolog Human genes 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はコンフイグラブル論理要素に関し、特
にコンフイグラブル組合せ論理要素とコンフイグ
ラブル記憶要素とコンフイグラブル出力選択論理
回路とを有するコンフイグラブル論理要素に関す
る。コンフイグラブル記憶要素の出力信号は、コ
ンフイグラブル組合せ論理回路及び出力選択論理
回路両者の入力信号となる。出力選択論理回路の
出力信号は、組合せ論理要素の出力信号と記憶要
素の出力信号とから選択される。
にコンフイグラブル組合せ論理要素とコンフイグ
ラブル記憶要素とコンフイグラブル出力選択論理
回路とを有するコンフイグラブル論理要素に関す
る。コンフイグラブル記憶要素の出力信号は、コ
ンフイグラブル組合せ論理回路及び出力選択論理
回路両者の入力信号となる。出力選択論理回路の
出力信号は、組合せ論理要素の出力信号と記憶要
素の出力信号とから選択される。
〈従来の技術〉
同一出願人による特願昭60−121357号明細書に
は、最終的に製造される集積回路のコンフイギユ
レーシヨン(configuration)即ち構成を、該集
積回路がシステム内に組み付けられた場合であつ
ても、適宜変更して、同一の集積回路について複
数の論理機能の中からいずれか任意のものを実現
することができる、所謂コンフイグラブル
(configurable)な構造が開示されている。これ
は、それぞれに、要求されるタスク・目的に応じ
て複数の論理機能のいずれをも実現し得るように
構成(configure)することができる複数の「コ
ンフイグラブル」即ち「構成を変更可能な」論理
要素(以下、コンフイグラブル論理要素という)
を提供することにより達成される。
は、最終的に製造される集積回路のコンフイギユ
レーシヨン(configuration)即ち構成を、該集
積回路がシステム内に組み付けられた場合であつ
ても、適宜変更して、同一の集積回路について複
数の論理機能の中からいずれか任意のものを実現
することができる、所謂コンフイグラブル
(configurable)な構造が開示されている。これ
は、それぞれに、要求されるタスク・目的に応じ
て複数の論理機能のいずれをも実現し得るように
構成(configure)することができる複数の「コ
ンフイグラブル」即ち「構成を変更可能な」論理
要素(以下、コンフイグラブル論理要素という)
を提供することにより達成される。
コンフイグラブル論理要素とは、複数の論理機
能のいずれをも実現し得るようにチツプに記憶さ
れた制御ビツトもしくはチツプに伝送された制御
ビツトに応じて作動するスイツチにより電気的に
相互接続し得る複数のデバイスの組合せを意味す
る。前記特許出願明細書中に開示されているコン
フイグラブル論理要素は、例えば、ANDゲート、
フリツプフロツプ、インバータ、NORゲート、
エクスクルーシブORゲート及び更に複雑な機能
を実現するべくこれらの基礎的機能を組合せてな
るものなどにより提供される1個又は複数の機能
を提供するために必要なすべての回路要素を備え
ている。コンフイグラブル論理要素により達成さ
れるべき特定の機能は、制御論理回路からコンフ
イグラブル論理要素に供給される制御信号により
定められる。この制御信号に応じて、コンフイグ
ラブル論理要素は、ANDゲート、ORゲート、
NORゲート、NANDゲート、エクスクルーシブ
ORゲートその他複数の論理機能のいずれかを、
その物理的構造を変化させることなく実現するこ
とができる。
能のいずれをも実現し得るようにチツプに記憶さ
れた制御ビツトもしくはチツプに伝送された制御
ビツトに応じて作動するスイツチにより電気的に
相互接続し得る複数のデバイスの組合せを意味す
る。前記特許出願明細書中に開示されているコン
フイグラブル論理要素は、例えば、ANDゲート、
フリツプフロツプ、インバータ、NORゲート、
エクスクルーシブORゲート及び更に複雑な機能
を実現するべくこれらの基礎的機能を組合せてな
るものなどにより提供される1個又は複数の機能
を提供するために必要なすべての回路要素を備え
ている。コンフイグラブル論理要素により達成さ
れるべき特定の機能は、制御論理回路からコンフ
イグラブル論理要素に供給される制御信号により
定められる。この制御信号に応じて、コンフイグ
ラブル論理要素は、ANDゲート、ORゲート、
NORゲート、NANDゲート、エクスクルーシブ
ORゲートその他複数の論理機能のいずれかを、
その物理的構造を変化させることなく実現するこ
とができる。
コンフイグラブル論理要素により実現されるべ
きこのような複数の機能の任意のものを実現し得
るような構造がチツプ上に形成される。これは、
コンフイグラブル論理要素のコンフイギユレーシ
ヨンを制御するような制御信号を記憶及び発生す
る制御論理回路を準備することにより可能とな
る。
きこのような複数の機能の任意のものを実現し得
るような構造がチツプ上に形成される。これは、
コンフイグラブル論理要素のコンフイギユレーシ
ヨンを制御するような制御信号を記憶及び発生す
る制御論理回路を準備することにより可能とな
る。
或る実施例に於ては、制御信号が、コンフイグ
ラブル論理要素を含む集積回路チツプの一部とし
て一体的に形成された制御論理回路により記憶及
び伝送される。しかしながら、必要に応じて、制
御信号をコンフイグラブル論理要素が形成されて
いる集積回路の外部に於いて記憶及び又は生成さ
れるようにし、これをコンフイグラブル論理要素
のピンに伝送されるようにすることもできる。
ラブル論理要素を含む集積回路チツプの一部とし
て一体的に形成された制御論理回路により記憶及
び伝送される。しかしながら、必要に応じて、制
御信号をコンフイグラブル論理要素が形成されて
いる集積回路の外部に於いて記憶及び又は生成さ
れるようにし、これをコンフイグラブル論理要素
のピンに伝送されるようにすることもできる。
一般に、コントロールビツトとしての特定の組
の制御信号が、コンフイグラブル論理要素のコン
フイギユレーシヨンを制御するべく、制御論理回
路からコンフイグラブル論理要素に伝送される。
集積回路チツプ上のコンフイグラブル論理要素に
供給されるべき実際の制御ビツトの組の内容は、
チツプ上のコンフイグラブル論理要素により実現
されるべき機能に依存する。
の制御信号が、コンフイグラブル論理要素のコン
フイギユレーシヨンを制御するべく、制御論理回
路からコンフイグラブル論理要素に伝送される。
集積回路チツプ上のコンフイグラブル論理要素に
供給されるべき実際の制御ビツトの組の内容は、
チツプ上のコンフイグラブル論理要素により実現
されるべき機能に依存する。
〈発明が解決しようとする問題点〉
本発明の主な目的は、極めて多様な機能を実現
し得るコンフイグラブル論理要素を提供すること
にある。
し得るコンフイグラブル論理要素を提供すること
にある。
〈問題点を解決するための手段〉
本発明に基づくコンフイグラブル論理要素は、
極めて多様な機能を実現し得るものである。この
コンフイグラブル論理要素は、組合せ論理要素、
記憶要素及び出力選択論理回路を有し、これら各
要素のコンフイギユレーシヨンは制御ビツトによ
つて構成(configure)される。記憶要素からの
選択されたフイードバツク信号と共にコンフイグ
ラブル論理要素に送られる選択された入力信号
は、組合せ論理要素への入力信号となる。組合せ
論理要素の出力信号と共にコンフイグラブル論理
要素の入力信号は、コンフイグラブル記憶要素の
入力信号となる。出力選択論理回路は、組合せ論
理要素及び記憶要素の出力信号から選択された出
力信号を供給する。
極めて多様な機能を実現し得るものである。この
コンフイグラブル論理要素は、組合せ論理要素、
記憶要素及び出力選択論理回路を有し、これら各
要素のコンフイギユレーシヨンは制御ビツトによ
つて構成(configure)される。記憶要素からの
選択されたフイードバツク信号と共にコンフイグ
ラブル論理要素に送られる選択された入力信号
は、組合せ論理要素への入力信号となる。組合せ
論理要素の出力信号と共にコンフイグラブル論理
要素の入力信号は、コンフイグラブル記憶要素の
入力信号となる。出力選択論理回路は、組合せ論
理要素及び記憶要素の出力信号から選択された出
力信号を供給する。
〈実施例〉
以下、本発明の好適実施例を添付の図面につい
て詳しく説明する。
て詳しく説明する。
第1図はコンフイグラブル論理要素により実現
し得る論理機能を示すもので、第1図に示された
28個の機能は、単に例示のために列挙されたもの
で、所望に応じて列挙されていない機能をもコン
フイグラブル論理要素により実現することも可能
である。
し得る論理機能を示すもので、第1図に示された
28個の機能は、単に例示のために列挙されたもの
で、所望に応じて列挙されていない機能をもコン
フイグラブル論理要素により実現することも可能
である。
第 1 表要 素
機 能
1 ANDゲート
2 NANDゲート
3 反転入力を有するANDゲート
4 反転入力を有するNANDゲート
5 ORゲート
6 NORゲート
7 エクスクルーシブORゲート
8 エクスクルーシブNORゲート
9 3入力ANDゲート
10 3入力NANDゲート
11 3入力ORゲート
12 3入力NORゲート
13 ANDゲートを有する1つの入力を有す
るORゲート 14 ANDゲートを有する1つの入力を有す
るNORゲート 15 ORゲートを有する1つの入力を有する
ANDゲート 16 ORゲートを有する1つの入力を有する
NANDゲート 17 1つの反転入力を有する3入力ANDゲ
ート 18 1つの反転入力を有する3入力NAND
ゲート 19 1つの反転入力を有する3入力ORゲー
ト 20 1つの反転入力を有する3入力NORゲ
ート 21 2者択一入力のマルチプレクサ 22 2者択一反転入力のマルチプレクサ 23 リセツトを有する“D”フリツプフロツ
プ 24 セツトリセツトラツチ 25 リセツト及び反転出力を有する“D”フ
リツプフロツプ 26 リセツト及び反転出力を有するセツトリ
セツトラツチ 27 セツトを有する“D“フリツプフロツプ 28 セツト及び反転出力を有する“D”フリ
ツプフロツプ 第2図は、2つの変数A及びBについてもすべ
ての有用な基本的機能を実現し得る1つの態様の
内部論理構造を示す。この機能は、制御リードC
0、0、C2、2、……に加えられたコンフ
イギユレーシヨン制御信号C0、0、C2、
2、……により選択される。本実施例の場合、す
べての制御リードは、Nチヤンネルエンハンスメ
ントモードパストランジスタのゲートに接続され
ている。第2図に示された構造によりANDゲー
トの機能を実現するためには、NチヤンネルNハ
ンスメントモードパストランジスタ29cおよび
29dのゲートに接続されたコンフイギユレーシ
ヨン制御リードC1及びC0にハイレベル信号を
加えることによりパストランジスタ29c及び2
9dを導通させ、符号A及びBが付された入力リ
ードをインバータ21及び22の前後端に亘つて
シヤントする。
るORゲート 14 ANDゲートを有する1つの入力を有す
るNORゲート 15 ORゲートを有する1つの入力を有する
ANDゲート 16 ORゲートを有する1つの入力を有する
NANDゲート 17 1つの反転入力を有する3入力ANDゲ
ート 18 1つの反転入力を有する3入力NAND
ゲート 19 1つの反転入力を有する3入力ORゲー
ト 20 1つの反転入力を有する3入力NORゲ
ート 21 2者択一入力のマルチプレクサ 22 2者択一反転入力のマルチプレクサ 23 リセツトを有する“D”フリツプフロツ
プ 24 セツトリセツトラツチ 25 リセツト及び反転出力を有する“D”フ
リツプフロツプ 26 リセツト及び反転出力を有するセツトリ
セツトラツチ 27 セツトを有する“D“フリツプフロツプ 28 セツト及び反転出力を有する“D”フリ
ツプフロツプ 第2図は、2つの変数A及びBについてもすべ
ての有用な基本的機能を実現し得る1つの態様の
内部論理構造を示す。この機能は、制御リードC
0、0、C2、2、……に加えられたコンフ
イギユレーシヨン制御信号C0、0、C2、
2、……により選択される。本実施例の場合、す
べての制御リードは、Nチヤンネルエンハンスメ
ントモードパストランジスタのゲートに接続され
ている。第2図に示された構造によりANDゲー
トの機能を実現するためには、NチヤンネルNハ
ンスメントモードパストランジスタ29cおよび
29dのゲートに接続されたコンフイギユレーシ
ヨン制御リードC1及びC0にハイレベル信号を
加えることによりパストランジスタ29c及び2
9dを導通させ、符号A及びBが付された入力リ
ードをインバータ21及び22の前後端に亘つて
シヤントする。
ローレベル信号がコンフイギユレーシヨン制御
リード0及び1に加えられ、インバータ21
及び22の出力信号をANDゲート25から遮断
する。更に、リードC5のハイレベル信号が
ANDゲート25に加えられ、このANDゲート2
5をイネーブルさせる。このようにして、3入力
ANDゲート25が、信号A及びBに対して2入
力ANDゲートとして機能するようになる。AND
ゲート25の出力信号は、NORゲート26の入
力信号を提供する。NORゲート26に加えられ
る第2の入力信号は、ANDゲート24の出力信
号から得られる。ANDゲート24の出力信号は、
コンフイギユレーシヨン制御リードC4に論理0
信号を加えることにより論理0状態に保持され
る。制御信号C2及びC3は、どのレベルにあつ
ても良いものであつて、これらの信号がハイ及び
ローのいずれであつてもANDゲート24の出力
信号に対して影響を与えない。ANDゲート24
の出力信号が論理0であり、NORゲート26へ
の3状態制御入力信号が論理0であるため、
ANDゲート25、ANDゲート24及びNORゲ
ート26が互いに共同して、入力信号A及びBに
対して1つのNANDゲートとして機能すること
が容易に理解されよう。NORゲート27に加え
られる3状態制御信号が(リセツト時を除いて)
論理0であるため、NORゲート27は、NORゲ
ート26の出力信号に対してインバータとして機
能する。NORゲート26の出力信号は、Nチヤ
ンネルトランジスタ29Aのゲートに加えられ
る。このトランジスタ29Aのソースは接地さ
れ、そのドレーンは出力リード28に接続されて
いる。そして、NORゲート26の出力信号は、
Nチヤンネルトランジスタ29bのゲートに加え
られる。トランジスタ29bのソースは、電源に
接続され、このトランジスタのドレーンは、出力
リード28及びNチヤンネルトランジスタ29a
のドレーンに接続されている。従つて、トランジ
スタ29a及び29bは、NORゲート26の出
力信号に対してインバータとして機能する。この
ように、上記したよう構成された第2図の構造
は、信号A及びBに対してANDゲートとして機
能する。このような要領にて、コンフイギユレー
シヨン制御リードC0〜C5に適切な制御信号を
加え、該構造内の適切なパストランジスタ及びゲ
ートを作動させることにより他の論理機能を実現
することができる。
リード0及び1に加えられ、インバータ21
及び22の出力信号をANDゲート25から遮断
する。更に、リードC5のハイレベル信号が
ANDゲート25に加えられ、このANDゲート2
5をイネーブルさせる。このようにして、3入力
ANDゲート25が、信号A及びBに対して2入
力ANDゲートとして機能するようになる。AND
ゲート25の出力信号は、NORゲート26の入
力信号を提供する。NORゲート26に加えられ
る第2の入力信号は、ANDゲート24の出力信
号から得られる。ANDゲート24の出力信号は、
コンフイギユレーシヨン制御リードC4に論理0
信号を加えることにより論理0状態に保持され
る。制御信号C2及びC3は、どのレベルにあつ
ても良いものであつて、これらの信号がハイ及び
ローのいずれであつてもANDゲート24の出力
信号に対して影響を与えない。ANDゲート24
の出力信号が論理0であり、NORゲート26へ
の3状態制御入力信号が論理0であるため、
ANDゲート25、ANDゲート24及びNORゲ
ート26が互いに共同して、入力信号A及びBに
対して1つのNANDゲートとして機能すること
が容易に理解されよう。NORゲート27に加え
られる3状態制御信号が(リセツト時を除いて)
論理0であるため、NORゲート27は、NORゲ
ート26の出力信号に対してインバータとして機
能する。NORゲート26の出力信号は、Nチヤ
ンネルトランジスタ29Aのゲートに加えられ
る。このトランジスタ29Aのソースは接地さ
れ、そのドレーンは出力リード28に接続されて
いる。そして、NORゲート26の出力信号は、
Nチヤンネルトランジスタ29bのゲートに加え
られる。トランジスタ29bのソースは、電源に
接続され、このトランジスタのドレーンは、出力
リード28及びNチヤンネルトランジスタ29a
のドレーンに接続されている。従つて、トランジ
スタ29a及び29bは、NORゲート26の出
力信号に対してインバータとして機能する。この
ように、上記したよう構成された第2図の構造
は、信号A及びBに対してANDゲートとして機
能する。このような要領にて、コンフイギユレー
シヨン制御リードC0〜C5に適切な制御信号を
加え、該構造内の適切なパストランジスタ及びゲ
ートを作動させることにより他の論理機能を実現
することができる。
第3A図は、入力信号の16通りの組合せのいず
れに対してもある出力信号を発生し得るような16
ビツトRAMを示す。入力信号A及びBは、Xデ
コーダを制御することにより、16ビツトRAM内
の4つのコラムのいずれかを選択する。入力信号
C及びDは、Yデコーダを制御し、16ビツト
RAMの4つのローのいずれか1つを選択する。
このようにして、16ビツトRAMは、選択された
ロー及びコラムの交点のビツトに対応する出力信
号を発生する。このような交点が16個あり、従つ
て16種のビツトを発生することができる。16ビツ
トにより表される機能の組合せとして2**16
(216)通りが可能である。従つて、RAM内の16
ビツトによりNORゲートがシミユレートされる
場合、RAMのためのカルノーマツプは第3図に
示されるようなものとなる。
れに対してもある出力信号を発生し得るような16
ビツトRAMを示す。入力信号A及びBは、Xデ
コーダを制御することにより、16ビツトRAM内
の4つのコラムのいずれかを選択する。入力信号
C及びDは、Yデコーダを制御し、16ビツト
RAMの4つのローのいずれか1つを選択する。
このようにして、16ビツトRAMは、選択された
ロー及びコラムの交点のビツトに対応する出力信
号を発生する。このような交点が16個あり、従つ
て16種のビツトを発生することができる。16ビツ
トにより表される機能の組合せとして2**16
(216)通りが可能である。従つて、RAM内の16
ビツトによりNORゲートがシミユレートされる
場合、RAMのためのカルノーマツプは第3図に
示されるようなものとなる。
第3C図に於て、第1のロー(A=0及びB=
0を表す)及び第1のコラム(C=0及びD=0
を示す)の交点のビツトを除いてすべてのビツト
が0である。16ビツトRAMによりごく希に用い
られる機能を実現したい場合(例えば、A=1、
B=0、C=0及びD=0に対して入力信号
「1」)を得たい場合、第2のロー及び第1のコラ
ムの交点にバイナリ「1」が記憶される。A=
0、B=0、C=0及びD=0の時及びA=1、
B=0、C=0及D=0の時のいずれかにあつて
もバイナリ「1」が得られるようにしたい場合、
バイナリ「1」が、第1のコラムの第1のロー及
び第2のローとの交点に記憶される。このような
RAMの記憶状態に対応する論理回路が第3D図
に示されている。このように、第3A図のRAM
は、2**16通りの論理機能のいずれをも旨くし
かも単純に表すことができる。
0を表す)及び第1のコラム(C=0及びD=0
を示す)の交点のビツトを除いてすべてのビツト
が0である。16ビツトRAMによりごく希に用い
られる機能を実現したい場合(例えば、A=1、
B=0、C=0及びD=0に対して入力信号
「1」)を得たい場合、第2のロー及び第1のコラ
ムの交点にバイナリ「1」が記憶される。A=
0、B=0、C=0及びD=0の時及びA=1、
B=0、C=0及D=0の時のいずれかにあつて
もバイナリ「1」が得られるようにしたい場合、
バイナリ「1」が、第1のコラムの第1のロー及
び第2のローとの交点に記憶される。このような
RAMの記憶状態に対応する論理回路が第3D図
に示されている。このように、第3A図のRAM
は、2**16通りの論理機能のいずれをも旨くし
かも単純に表すことができる。
第3B図は、16個のセレクトビツトのいずれを
も生成し得るような別の構造を示す。「16セレク
トビツト」というラベルが付された左側の垂直コ
ラムのレジスタ0〜15はそれぞれバイナリ「1」
又は「0」からなる選択された信号を有する。
A、B、C及びDの適切な組合せを選択すること
により、16セレクトビツトレジスタの16個の位置
の或る位置に記憶されている或るビツトが出力リ
ードに伝送される。例えば、「1」レジスタのビ
ツトを出力リードに伝送する場合、信号A、B、
C及びDが、そのようなラベルが付されたリード
に加えられる。16セレクトビツトレジスタの16個
の位置の内「15」というラベルが付された信号を
出力リードに伝送する場合、信号A、B、C、及
びDが適切なコラムに加えられる。このようにし
て、この構造を用いて、2**16個の論理機能の
いずれをも実現することができる。
も生成し得るような別の構造を示す。「16セレク
トビツト」というラベルが付された左側の垂直コ
ラムのレジスタ0〜15はそれぞれバイナリ「1」
又は「0」からなる選択された信号を有する。
A、B、C及びDの適切な組合せを選択すること
により、16セレクトビツトレジスタの16個の位置
の或る位置に記憶されている或るビツトが出力リ
ードに伝送される。例えば、「1」レジスタのビ
ツトを出力リードに伝送する場合、信号A、B、
C及びDが、そのようなラベルが付されたリード
に加えられる。16セレクトビツトレジスタの16個
の位置の内「15」というラベルが付された信号を
出力リードに伝送する場合、信号A、B、C、及
びDが適切なコラムに加えられる。このようにし
て、この構造を用いて、2**16個の論理機能の
いずれをも実現することができる。
第4A図は、9個のコンフイグラブル論理要素
を有するコンフイグラブル論理アレイを示す。第
4A図に示されているように、9つのコンフイグ
ラブル論理要素40−1〜40−9のそれぞれ
が、複数の入力リードと1つ又は複数の出力リー
ドとを有する。各入力リードは、選択された一般
的相互接続リードを入力リードに接続する複数の
アクセスジヤンクシヨンを有する。第4A図に於
ては、コンフイグラブル論理要素40−7の入力
リード2のアクセスジヤンクシヨンにはA1〜A
4というラベルが付されている。他の入力リード
のためのアクセスジヤンクシヨンは、図示されて
いるのみで、図面の繁雑化を避けるために格別ラ
ベルが付されていない。同様に、各コンフイグラ
ブル論理要素の各出力リードは、当該出力リード
を一般的相互接続リードの対応するものに接続す
る複数のアクセスジヤンクシヨンを有する。第4
A図に於て、これらのアクセスジヤンクシヨン
が、各コンフイグラブル論理要素の各出力リード
について図示されている。コンフイグラブル論理
要素40−7の出力リードのためのアクセスジヤ
ンクシヨンにはB1〜B5というラベルが付され
ている。入力リード及び出力リードのいずれでも
ない第4A図に示されているリードは、一般的相
互接続リードと呼ばれるもので、入力リード及び
出力リードのためのアクセスジヤンクシヨンでな
い第4A図に示されているジヤンクシヨンは、一
般的相互接続ジヤンクシヨンと呼ばれるものであ
る。
を有するコンフイグラブル論理アレイを示す。第
4A図に示されているように、9つのコンフイグ
ラブル論理要素40−1〜40−9のそれぞれ
が、複数の入力リードと1つ又は複数の出力リー
ドとを有する。各入力リードは、選択された一般
的相互接続リードを入力リードに接続する複数の
アクセスジヤンクシヨンを有する。第4A図に於
ては、コンフイグラブル論理要素40−7の入力
リード2のアクセスジヤンクシヨンにはA1〜A
4というラベルが付されている。他の入力リード
のためのアクセスジヤンクシヨンは、図示されて
いるのみで、図面の繁雑化を避けるために格別ラ
ベルが付されていない。同様に、各コンフイグラ
ブル論理要素の各出力リードは、当該出力リード
を一般的相互接続リードの対応するものに接続す
る複数のアクセスジヤンクシヨンを有する。第4
A図に於て、これらのアクセスジヤンクシヨン
が、各コンフイグラブル論理要素の各出力リード
について図示されている。コンフイグラブル論理
要素40−7の出力リードのためのアクセスジヤ
ンクシヨンにはB1〜B5というラベルが付され
ている。入力リード及び出力リードのいずれでも
ない第4A図に示されているリードは、一般的相
互接続リードと呼ばれるもので、入力リード及び
出力リードのためのアクセスジヤンクシヨンでな
い第4A図に示されているジヤンクシヨンは、一
般的相互接続ジヤンクシヨンと呼ばれるものであ
る。
第4A図に示されているように、プログラマブ
ルアクセスジヤンクシヨン及び、一般的相互接続
リード及び種々のリードを他のリードに接続する
プログラマブル一般相互接続ジヤンクシヨンを有
する一般相互接続構造と共に9つの論理要素が集
積回路チツプ上に集積されている。一般相互接続
構造は、1組の一般相互接続リード及びプログラ
マブルジヤンクシヨンを有し、プログラマブルジ
ヤンクシヨンは、一般相互接続構造内の各一般相
互接続リードについて特定の一般相互接続リード
を一般相互接続構造内の1つ又は複数のリードに
接続する一般相互接続ジヤンクシヨンを支配する
プログラムが存在するような特性を有する一般相
互接続リードを相互接続する。更に、コンフイグ
ラブル論理アレイ内の任意のコンフイグラブル論
理要素の特定の出力リードについてそしてコンフ
イグラブル論理アレイ内の任意のコンフイグラブ
ル論理要素の特定の入力リードによいて、前記し
た特定の出力リードが前記した特定の入力リード
に接続されるような当該ジヤンクシヨンを支配す
るプログラムが存在する。特定の出力リードから
特定の入力リードに至る導電路は、常に2つのア
クセスジヤンクシヨン及び一般相互接続リードの
少なくとも一部を含む。例えば、コンフイグラブ
ル論理要素40−8の出力リードからコンフイグ
ラブル論理要素40−7の第2の入力リードに至
る導電路は、アクセスジヤンクシヨンA7及びB
7及び一般相互接続リードの部分Pを有する。一
般に、1つのコンフイグラブル論理要素の出力リ
ードから他のコンフイグラブル論理要素の入力リ
ードに至る導電路は、更に1つ又は複数の一般相
互接続ジヤンクシヨンを含む。
ルアクセスジヤンクシヨン及び、一般的相互接続
リード及び種々のリードを他のリードに接続する
プログラマブル一般相互接続ジヤンクシヨンを有
する一般相互接続構造と共に9つの論理要素が集
積回路チツプ上に集積されている。一般相互接続
構造は、1組の一般相互接続リード及びプログラ
マブルジヤンクシヨンを有し、プログラマブルジ
ヤンクシヨンは、一般相互接続構造内の各一般相
互接続リードについて特定の一般相互接続リード
を一般相互接続構造内の1つ又は複数のリードに
接続する一般相互接続ジヤンクシヨンを支配する
プログラムが存在するような特性を有する一般相
互接続リードを相互接続する。更に、コンフイグ
ラブル論理アレイ内の任意のコンフイグラブル論
理要素の特定の出力リードについてそしてコンフ
イグラブル論理アレイ内の任意のコンフイグラブ
ル論理要素の特定の入力リードによいて、前記し
た特定の出力リードが前記した特定の入力リード
に接続されるような当該ジヤンクシヨンを支配す
るプログラムが存在する。特定の出力リードから
特定の入力リードに至る導電路は、常に2つのア
クセスジヤンクシヨン及び一般相互接続リードの
少なくとも一部を含む。例えば、コンフイグラブ
ル論理要素40−8の出力リードからコンフイグ
ラブル論理要素40−7の第2の入力リードに至
る導電路は、アクセスジヤンクシヨンA7及びB
7及び一般相互接続リードの部分Pを有する。一
般に、1つのコンフイグラブル論理要素の出力リ
ードから他のコンフイグラブル論理要素の入力リ
ードに至る導電路は、更に1つ又は複数の一般相
互接続ジヤンクシヨンを含む。
論理要素40−1〜40−9のそれぞれは、第
2図に示されたような回路又は複数の論理機能の
いずれをも実現し得るような第2図に示されたよ
うに構成される同様の構造を有する回路の集合か
らなる。この回路をプログラムするためには(コ
ンフイグラブル相互接続スイツチ及びコンフイグ
ラブル論理要素の両者をプログラムするために
は)、コンフイグラブル制御入力リードとして特
定される入力リードに、選択されれた信号を加え
ることにより、論理要素のそれぞれに所望の論理
機能を実現させ、所望に応じて論理要素を相互接
続する。第4A図に於て、コンフイギユレーシヨ
ン制御信号の為の入力リードとしてのリードが特
に特定されていない。しかしながら、このリード
として、任意のI/Oパツドを用いることができ
る。
2図に示されたような回路又は複数の論理機能の
いずれをも実現し得るような第2図に示されたよ
うに構成される同様の構造を有する回路の集合か
らなる。この回路をプログラムするためには(コ
ンフイグラブル相互接続スイツチ及びコンフイグ
ラブル論理要素の両者をプログラムするために
は)、コンフイグラブル制御入力リードとして特
定される入力リードに、選択されれた信号を加え
ることにより、論理要素のそれぞれに所望の論理
機能を実現させ、所望に応じて論理要素を相互接
続する。第4A図に於て、コンフイギユレーシヨ
ン制御信号の為の入力リードとしてのリードが特
に特定されていない。しかしながら、このリード
として、任意のI/Oパツドを用いることができ
る。
コンフイギユレーシヨン制御ビツトは、第5図
に示されているプログラム用レジスタに通常記憶
されている種々の設計条件に応じて直列又は並列
にコンフイグラブル論理アレイに入力される。或
いは、コンフイギユレーシヨン制御ビツトをチツ
プ上のメモリーに記憶しておいても良い。更に、
特にプログラム用のレジスタにコンフイギユレー
シヨン制御信号を伝送するために用いられるよう
な入力クロツク信号のために別のI/Oパツドを
用いると良い。第4A図に示されたコンフイグラ
ブル論理アレイが構成された時、論理要素40−
1〜40−9の選択された出力信号が選択された
I/Oパツドに供給される。第4B図は第4A図
に用いられたジヤンクシヨンのシンボルの意味を
示す。
に示されているプログラム用レジスタに通常記憶
されている種々の設計条件に応じて直列又は並列
にコンフイグラブル論理アレイに入力される。或
いは、コンフイギユレーシヨン制御ビツトをチツ
プ上のメモリーに記憶しておいても良い。更に、
特にプログラム用のレジスタにコンフイギユレー
シヨン制御信号を伝送するために用いられるよう
な入力クロツク信号のために別のI/Oパツドを
用いると良い。第4A図に示されたコンフイグラ
ブル論理アレイが構成された時、論理要素40−
1〜40−9の選択された出力信号が選択された
I/Oパツドに供給される。第4B図は第4A図
に用いられたジヤンクシヨンのシンボルの意味を
示す。
論理要素40−1(第4A図)などの論理要素
を構成するために、例えば第2図に示されたよう
なリードC0〜C5などのコンフイギユレーシヨ
ン制御リードに或る数のビツトを供給しなければ
ならない。このために、例えば、シフトレジスタ
が、各コンフイグラブル論理要素の一部として用
いられる。第5図は、このような目的に用いるこ
とのできるシフトレジスタを示す。第5A図のシ
フトレジスタは2つの基本的な記憶セルを有す
る。各記憶セルは、1ビツトの情報を記憶するこ
とができる。云うまでもなく、実際のシフトレジ
スタは、それが一部を成す論理要素をその所望の
コンフイギユレーシヨンに構成するために必要な
数の記憶セルを有するものであつて良い。実際の
作動に際して、入力信号が入力リード58に加え
られる。
を構成するために、例えば第2図に示されたよう
なリードC0〜C5などのコンフイギユレーシヨ
ン制御リードに或る数のビツトを供給しなければ
ならない。このために、例えば、シフトレジスタ
が、各コンフイグラブル論理要素の一部として用
いられる。第5図は、このような目的に用いるこ
とのできるシフトレジスタを示す。第5A図のシ
フトレジスタは2つの基本的な記憶セルを有す
る。各記憶セルは、1ビツトの情報を記憶するこ
とができる。云うまでもなく、実際のシフトレジ
スタは、それが一部を成す論理要素をその所望の
コンフイギユレーシヨンに構成するために必要な
数の記憶セルを有するものであつて良い。実際の
作動に際して、入力信号が入力リード58に加え
られる。
第6D図に示されているように、この入力信号
は、所望の論理機能を実現するコンフイグラブル
論理要素を構成するように、かつアクセスジヤン
クシヨン又は後述する一般相互接続リード間の一
般相互接続ジヤンクシヨンを構成する(プログラ
ムする)ようにコンフイギユレーシヨン制御ビツ
トとしてシフトレジスタに供給されるべきビツト
列を有する。このようにして、入力リード58に
加えられる一連のパルスは、シフトレジスタの記
憶セルに記憶された場合に、所望の機能及び又は
相互接続状態を適切な要領にて達成するようなコ
ンフイギユレーシヨン制御ビツトを生成する。例
えば、第2図の回路をANDゲートを形成するよ
うに構成する場合、パルスC0,C1,C2,C
3,C4及びC5は1、1、X、X、0及び1に
より表される。
は、所望の論理機能を実現するコンフイグラブル
論理要素を構成するように、かつアクセスジヤン
クシヨン又は後述する一般相互接続リード間の一
般相互接続ジヤンクシヨンを構成する(プログラ
ムする)ようにコンフイギユレーシヨン制御ビツ
トとしてシフトレジスタに供給されるべきビツト
列を有する。このようにして、入力リード58に
加えられる一連のパルスは、シフトレジスタの記
憶セルに記憶された場合に、所望の機能及び又は
相互接続状態を適切な要領にて達成するようなコ
ンフイギユレーシヨン制御ビツトを生成する。例
えば、第2図の回路をANDゲートを形成するよ
うに構成する場合、パルスC0,C1,C2,C
3,C4及びC5は1、1、X、X、0及び1に
より表される。
入力リード58に加えられるパルス列は、リー
ド57及び59にそれぞれ加えられるクロツクパ
ルスφ1及びφ2に同期している。従つて、作動の
初期段階に於て、クロツクパルスφ1がハイとな
り(第6A図)、クロツクパルスφ2がローとな
ると(第6B図)、ホールド信号(第6C図)が、
シフト中にローとなり、直列接続されたシフトレ
ジスタの記憶セル5−1,5−2などを通過する
データの流れが容易化される。
ド57及び59にそれぞれ加えられるクロツクパ
ルスφ1及びφ2に同期している。従つて、作動の
初期段階に於て、クロツクパルスφ1がハイとな
り(第6A図)、クロツクパルスφ2がローとな
ると(第6B図)、ホールド信号(第6C図)が、
シフト中にローとなり、直列接続されたシフトレ
ジスタの記憶セル5−1,5−2などを通過する
データの流れが容易化される。
パターン「01010」をシフトレジスタ内にシフ
トする場合、以下の動作が行われる。即ち、クロ
ツク周期t1の第1の略半周期の間リード58上
の入力信号がローとなる。インバータ51−1の
出力信号1は、入力信号がローレベルとなり、
φ1かハイレベルとなるのに応答してパストラン
ジスタ50−1をイネーブルする。第1のクロツ
ク周期t1が或る時間経過すると、クロツク信号
のφ1がローとなり(第6A図)、クロツク信号
φ2がその直後にハイとなり(第6B図)、パス
トランジスタ55−1をイネーブルする。このよ
うにして、ハイレベル出力信号1が、イネーブ
ルされたパストランジスタ55−1を介してイン
バータ52−1の入力リードに伝送され、インバ
ータ52−1の出力リード上にローレベル出力信
号Q1を発生させる。
トする場合、以下の動作が行われる。即ち、クロ
ツク周期t1の第1の略半周期の間リード58上
の入力信号がローとなる。インバータ51−1の
出力信号1は、入力信号がローレベルとなり、
φ1かハイレベルとなるのに応答してパストラン
ジスタ50−1をイネーブルする。第1のクロツ
ク周期t1が或る時間経過すると、クロツク信号
のφ1がローとなり(第6A図)、クロツク信号
φ2がその直後にハイとなり(第6B図)、パス
トランジスタ55−1をイネーブルする。このよ
うにして、ハイレベル出力信号1が、イネーブ
ルされたパストランジスタ55−1を介してイン
バータ52−1の入力リードに伝送され、インバ
ータ52−1の出力リード上にローレベル出力信
号Q1を発生させる。
このようにして、周期t1の最後の段階に於て
は、インバータ52−1からの出力信号Q1(第
6F図)がローレベルとなる。第2のセル内のイ
ンバータ51−2及び52−2からの出力信号
2及びQ2は、これらのインバータの信号を既知
の状態に変更するために既知信号が第2の記憶セ
ル5−2に伝送されていないため、依然不確定の
状態にある。
は、インバータ52−1からの出力信号Q1(第
6F図)がローレベルとなる。第2のセル内のイ
ンバータ51−2及び52−2からの出力信号
2及びQ2は、これらのインバータの信号を既知
の状態に変更するために既知信号が第2の記憶セ
ル5−2に伝送されていないため、依然不確定の
状態にある。
第2の周期(第6A図に符号t2により示され
る)の初期の段階に於て、φ1はハイとなり(第
6A図)、φ2は、周期t1が終了する前に既に
ローとなつていることから、ローとなつている
(第6B図)。入力信号(第6D図)は、バイナリ
「1」を表すハイレベルに上昇しており、従つて
インバータ51−1の出力信号1がローレベル
となつている。インバータ52−1の出力信号Q
1は、パストランジスタ55−1がローレベルで
あるφ2信号により遮断されているため、依然ロ
ーの状態にある。第2の周期に於てある時間が経
過した後、先ずφ1がローとなり、短時間の後に
φ2がハイとなる。この時、出力信号1は、パ
ストランジスタ55−1を経てインバータ52−
1に伝送され、インバータ52−1からの出力信
号Q1をハイレベルに押上げる。
る)の初期の段階に於て、φ1はハイとなり(第
6A図)、φ2は、周期t1が終了する前に既に
ローとなつていることから、ローとなつている
(第6B図)。入力信号(第6D図)は、バイナリ
「1」を表すハイレベルに上昇しており、従つて
インバータ51−1の出力信号1がローレベル
となつている。インバータ52−1の出力信号Q
1は、パストランジスタ55−1がローレベルで
あるφ2信号により遮断されているため、依然ロ
ーの状態にある。第2の周期に於てある時間が経
過した後、先ずφ1がローとなり、短時間の後に
φ2がハイとなる。この時、出力信号1は、パ
ストランジスタ55−1を経てインバータ52−
1に伝送され、インバータ52−1からの出力信
号Q1をハイレベルに押上げる。
Q1がハイレベルであつてパストランジスタ5
3−2をイネーブルした時に、Q1の前回のロー
レベル信号がインバータ51−2の出力信号2
をハイレベルに押上げてあり、パストランジスタ
55−2をイネーブルするべく周期t2の後半に
於てφ2がローレレベルからハイレベルに変化す
ることにより、インバータ52−2からの出力信
号Q2がローレベルに押下げられる。このように
して、リード58の入力信号(第6D図)が、シ
フトレジスタ内の各記憶セル5−1,5−2,5
−3などへと伝送される。
3−2をイネーブルした時に、Q1の前回のロー
レベル信号がインバータ51−2の出力信号2
をハイレベルに押上げてあり、パストランジスタ
55−2をイネーブルするべく周期t2の後半に
於てφ2がローレレベルからハイレベルに変化す
ることにより、インバータ52−2からの出力信
号Q2がローレベルに押下げられる。このように
して、リード58の入力信号(第6D図)が、シ
フトレジスタ内の各記憶セル5−1,5−2,5
−3などへと伝送される。
所望の情報がシフトレジスタに伝送されると、
ホールド信号(第6C図)がイネーブルされ(即
ちハイレベルに押上げられ)、インバータ52の
出力リードからのフイードバツクリード50−
1,50−2,50−3などをインバータ51の
入力リードに接続し、情報を各セル内に半永久的
にホールドする。実際の作動に際して、特定のセ
ル、例えば5−1に記憶された信号は、コンフイ
ギユレーシヨン制御回路又は相互接続パスデバイ
スに接続される。
ホールド信号(第6C図)がイネーブルされ(即
ちハイレベルに押上げられ)、インバータ52の
出力リードからのフイードバツクリード50−
1,50−2,50−3などをインバータ51の
入力リードに接続し、情報を各セル内に半永久的
にホールドする。実際の作動に際して、特定のセ
ル、例えば5−1に記憶された信号は、コンフイ
ギユレーシヨン制御回路又は相互接続パスデバイ
スに接続される。
シフトレジスタの出力信号Q1,1,Q2,
Q2などは、論理要素の(コンフイギユレーシヨ
ン)制御入力又は一般相互接続ジヤンクシヨンの
パスデバイスに直接接続されている。
Q2などは、論理要素の(コンフイギユレーシヨ
ン)制御入力又は一般相互接続ジヤンクシヨンの
パスデバイスに直接接続されている。
φ1がローの時、φ1及びホールド信号をハイ
に押上げ、データを半永久的にホールドすること
ができる。φ1及びφ2をハイとし、ホールドを
ローとすることにより、シフトレジスタの入力を
セツト又はクリアすることによりシフトレジスタ
全体をセツト又はクリアすることができる。この
信号がシフトレジスタの全体に及び、各レジスタ
をクリアするためにある一定のセツト/リセツト
時間が必要となる。言うまでもなく、この時間
は、シフトレジスタの全長に依存する。
に押上げ、データを半永久的にホールドすること
ができる。φ1及びφ2をハイとし、ホールドを
ローとすることにより、シフトレジスタの入力を
セツト又はクリアすることによりシフトレジスタ
全体をセツト又はクリアすることができる。この
信号がシフトレジスタの全体に及び、各レジスタ
をクリアするためにある一定のセツト/リセツト
時間が必要となる。言うまでもなく、この時間
は、シフトレジスタの全長に依存する。
シフトレジスタは、その動的過程にあつては、
シフトされる情報を、シフトレジスタのインバー
タ51−1,52−1,51−2,52−2など
を有する(第5図に示されていないが公知の)ト
ランジスタのゲートの電荷として記憶するように
して作動する。これらのインバータは公知型式の
ものであつて、その詳細な説明を省略する。ダイ
ナミツクシフトレジスタは、6個のトランジスタ
を用い、従つてその必要とする面積が小さいた
め、ダイナミツクシフトレジスタを用いることに
意味がある。ダイナミツクシフトレジスタは、1
つのトランジスタを付加するのみによりスタチツ
クラツチに変更される。従つて、ダイナミツクシ
フトレジスタ(スタチツクラツチ)は、回路を大
幅に複雑化することなく、また半導体の面積を多
く必要とすることなく、コンフイグラブル論理要
素の一部として容易に製造することができる。ホ
ールド信号が存在することから、またシフトレジ
スタをホールドすることによりデータが自動的に
リフレツシユされることから、ダイナミツクシフ
トレジスタはスタチツクラツチとなることができ
る。従つて、別個のリフレツシユ回路が不必要と
なる。
シフトされる情報を、シフトレジスタのインバー
タ51−1,52−1,51−2,52−2など
を有する(第5図に示されていないが公知の)ト
ランジスタのゲートの電荷として記憶するように
して作動する。これらのインバータは公知型式の
ものであつて、その詳細な説明を省略する。ダイ
ナミツクシフトレジスタは、6個のトランジスタ
を用い、従つてその必要とする面積が小さいた
め、ダイナミツクシフトレジスタを用いることに
意味がある。ダイナミツクシフトレジスタは、1
つのトランジスタを付加するのみによりスタチツ
クラツチに変更される。従つて、ダイナミツクシ
フトレジスタ(スタチツクラツチ)は、回路を大
幅に複雑化することなく、また半導体の面積を多
く必要とすることなく、コンフイグラブル論理要
素の一部として容易に製造することができる。ホ
ールド信号が存在することから、またシフトレジ
スタをホールドすることによりデータが自動的に
リフレツシユされることから、ダイナミツクシフ
トレジスタはスタチツクラツチとなることができ
る。従つて、別個のリフレツシユ回路が不必要と
なる。
上記から、ダイナミツクシフトレジスタ(スタ
チツクラツチ)は、一旦ホールド状態にラツチさ
れればリフレツシユされる必要がないことが理解
出来よう。これは、例えばリード50−1を含む
フイードバツク回路及び記憶セル5−1のパスト
ランジスタ54−1を用いることにより達成する
ことができる。
チツクラツチ)は、一旦ホールド状態にラツチさ
れればリフレツシユされる必要がないことが理解
出来よう。これは、例えばリード50−1を含む
フイードバツク回路及び記憶セル5−1のパスト
ランジスタ54−1を用いることにより達成する
ことができる。
第7図は、コンフイグラブル組合せ論理回路1
00、コンフイグラブル記憶回路120及びコン
フイグラブル出力セレクト論理回路140を有す
る本発明に基づくコンフイグラブル論理要素99
を示すブロツク図である。組合せ論理回路100
は、コンフイグラブル論理要素99に加えられる
N個のバイナリ入力信号及び論理回路120から
のM個のバイナリフイードバツク信号を受ける。
組合せ論理回路100は、複数のコンフイギユレ
ーシヨンに構成(configure)することができる。
各状態は、組合せ論理回路への入力信号の1つ又
は複数の選択された部分集合としての1つ又は複
数の選択された組合せ論理機能を実現することが
できる。組合せ論理回路100のコンフイギユレ
ーシヨンが変更可能であるため、異なる複数の機
能を実現するために用いることができる。しか
も、2つ以上の機能を同時に実現し、これらをコ
ンフイグラブル論理要素100の異なる出力リー
ドに出現させることができる。
00、コンフイグラブル記憶回路120及びコン
フイグラブル出力セレクト論理回路140を有す
る本発明に基づくコンフイグラブル論理要素99
を示すブロツク図である。組合せ論理回路100
は、コンフイグラブル論理要素99に加えられる
N個のバイナリ入力信号及び論理回路120から
のM個のバイナリフイードバツク信号を受ける。
組合せ論理回路100は、複数のコンフイギユレ
ーシヨンに構成(configure)することができる。
各状態は、組合せ論理回路への入力信号の1つ又
は複数の選択された部分集合としての1つ又は複
数の選択された組合せ論理機能を実現することが
できる。組合せ論理回路100のコンフイギユレ
ーシヨンが変更可能であるため、異なる複数の機
能を実現するために用いることができる。しか
も、2つ以上の機能を同時に実現し、これらをコ
ンフイグラブル論理要素100の異なる出力リー
ドに出現させることができる。
詳しく言うと、組合せ論理回路100は、M+
N個のバイナリ入力信号からK個(K≦M+N)
のバイナリ入力信号を選択する。組合せ論理回路
100は、組合せ論理回路100がそれぞれ前記
K個のバイナリ信号の部分集合の関数である第1
の組の機能を実現するような第1の組の値と、前
記第1の組の機能と等しくない第2の組の機能を
実現するような第2の組の値とを少なくとも含む
ような第1の組のコンフイギユレーシヨン制御信
号からなる複数の組の値に応答する。
N個のバイナリ入力信号からK個(K≦M+N)
のバイナリ入力信号を選択する。組合せ論理回路
100は、組合せ論理回路100がそれぞれ前記
K個のバイナリ信号の部分集合の関数である第1
の組の機能を実現するような第1の組の値と、前
記第1の組の機能と等しくない第2の組の機能を
実現するような第2の組の値とを少なくとも含む
ような第1の組のコンフイギユレーシヨン制御信
号からなる複数の組の値に応答する。
或る実施例に於ては、組合せ論理回路100
は、K個のバイナリ信号の関数としての2**
(2**K)(22k)個のバイナリ値の1つを選択
するような第1のコンフイギユレーシヨンと、K
個の選択されたバイナリ入力信号の第1の選択さ
れたK−1個の入力信号の関数として2**[2
**(K−1)](即ち22(k-1))個の値の1つを選
択しかつK個の選択されたバイナリ入力信号から
選ばれた第2のK−1個の入力信号の関数として
の2**[2**(K−1)]個のバイナリ値の
1つを選択するような第2のコンフイギユレーシ
ヨンとを有する。(第2の組のK−1個の信号は、
第1のK−1個の信号と必ずしも異なるものであ
る必要はない。)このような組合せ論理回路10
0の作動の要領は、後記する第8図の実施例を参
照することにより一層容易に理解されよう。
は、K個のバイナリ信号の関数としての2**
(2**K)(22k)個のバイナリ値の1つを選択
するような第1のコンフイギユレーシヨンと、K
個の選択されたバイナリ入力信号の第1の選択さ
れたK−1個の入力信号の関数として2**[2
**(K−1)](即ち22(k-1))個の値の1つを選
択しかつK個の選択されたバイナリ入力信号から
選ばれた第2のK−1個の入力信号の関数として
の2**[2**(K−1)]個のバイナリ値の
1つを選択するような第2のコンフイギユレーシ
ヨンとを有する。(第2の組のK−1個の信号は、
第1のK−1個の信号と必ずしも異なるものであ
る必要はない。)このような組合せ論理回路10
0の作動の要領は、後記する第8図の実施例を参
照することにより一層容易に理解されよう。
記憶回路120もそのコンフイギユレーシヨン
を変更可能であつて、そのコンフイギユレーシヨ
ンに応じて、例えばセツト及びリセツトを有する
透明なラツチ回路、セツト及びリセツトを有する
Dフリツプフロツプ回路、エツジ検出回路、シフ
トレジスタの1つのステージ、カウンターの1つ
のステージなどであつて良い1つ又は複数の記憶
要素を実現するようにプログラムすることができ
る。コンフイグラブル記憶回路120は、バス1
61上の組合せ論理回路100からの出力信号及
び入力バス160上の組合せ論理回路のN個の入
力信号から選択された信号及びクロツク信号を受
ける。出力選択論理回路140は、組合せ論理要
素及び記憶回路の出力信号から選ばれた信号とし
ての出力信号を供給するように構成される。
を変更可能であつて、そのコンフイギユレーシヨ
ンに応じて、例えばセツト及びリセツトを有する
透明なラツチ回路、セツト及びリセツトを有する
Dフリツプフロツプ回路、エツジ検出回路、シフ
トレジスタの1つのステージ、カウンターの1つ
のステージなどであつて良い1つ又は複数の記憶
要素を実現するようにプログラムすることができ
る。コンフイグラブル記憶回路120は、バス1
61上の組合せ論理回路100からの出力信号及
び入力バス160上の組合せ論理回路のN個の入
力信号から選択された信号及びクロツク信号を受
ける。出力選択論理回路140は、組合せ論理要
素及び記憶回路の出力信号から選ばれた信号とし
ての出力信号を供給するように構成される。
第8図は、第9図に示されたコンフイグラブル
論理要素の一実施例を示す。第8図に於て、コン
フイグラブル論理要素99の4つの入力信号が
A、B、C及びD(即ちN=4)として示されて
いる。記憶回路120がスイツチ107に1つの
フイードバツク信号Qを供給するのみであるた
め、M=1である。第8図に於て、信号A、B及
びC及びD又はQが、5つの信号A、B、C、D
及びQから選択されるため、K=4である。組合
せ論理回路要素100はコンフイグラブルスイツ
チ101〜107,113,114、8ビツト
RAM108及び109、1−8選択論理回路1
10,111、マルチプレクサ112及び、スイ
ツチ113及び114に対するコンフイギユレー
シヨン制御リード115を有する。各コンフイグ
ラブルスイツチは、前記したようにリード(リー
ド115以外は図示省略されている)上の図示さ
れないプログラム用レジスタからの制御ビツトに
より構成される。スイツチ101は、その出力信
号として信号Aを供給するように、又は、その出
力信号として信号Bを供給するように構成するこ
とができる。同様にして、スイツチ102〜10
7は、その出力信号としてその2つの入力信号か
ら選ばれた一方を供給するように構成することが
できる。
論理要素の一実施例を示す。第8図に於て、コン
フイグラブル論理要素99の4つの入力信号が
A、B、C及びD(即ちN=4)として示されて
いる。記憶回路120がスイツチ107に1つの
フイードバツク信号Qを供給するのみであるた
め、M=1である。第8図に於て、信号A、B及
びC及びD又はQが、5つの信号A、B、C、D
及びQから選択されるため、K=4である。組合
せ論理回路要素100はコンフイグラブルスイツ
チ101〜107,113,114、8ビツト
RAM108及び109、1−8選択論理回路1
10,111、マルチプレクサ112及び、スイ
ツチ113及び114に対するコンフイギユレー
シヨン制御リード115を有する。各コンフイグ
ラブルスイツチは、前記したようにリード(リー
ド115以外は図示省略されている)上の図示さ
れないプログラム用レジスタからの制御ビツトに
より構成される。スイツチ101は、その出力信
号として信号Aを供給するように、又は、その出
力信号として信号Bを供給するように構成するこ
とができる。同様にして、スイツチ102〜10
7は、その出力信号としてその2つの入力信号か
ら選ばれた一方を供給するように構成することが
できる。
従つて、例えば、コンフイギユレーシヨン制御
ビツトとして或る選択を行つた場合、スイツチ1
07は信号Dを供給し、バイナリ信号A、C及び
Dが、1−8選択論理回路110及び1−8選択
論理回路111に対してスイツチ101〜10
3,104〜107を介して供給される。バイナ
リ信号A、C及びDの8つの可能な組合せのそれ
ぞれについて選択論理回路110は、RAM10
8内の異なる記憶要素を選択し、選択された位置
に記憶されたビツトを出力する。1−8選択論理
回路111は、8ビツトRAM109に対して同
様の動作を行う。マルチプレクサ112は、信号
Bの状態に応じて、選択論理回路110からの出
力信号又は選択論理回路111からの出力信号を
供給する。このコンフイギユレーシヨンに於て
は、リード115に加えられた制御ビツトによ
り、スイツチ113及び114が、マルチプレク
サ112からの出力信号を組合せ論理要素100
の出力リードF1及びF2に同時に伝送するよう
になる。2つの8ビツトRAM108及び109
は、バイナリビツトにより2**16通りの異なる
状態にプログラム可能である。8ビツトRAMに
プログラムされた状態に応じて、4つのバイナリ
変数A、B、C及びDについて2**16=2**
(2**4)通りの可能な論理機能のいずれか1
つをコンフイグラブル論理要素100により実現
し得るようになる。この場合K=4であり、論理
機能は、バイナリ値を有するバイナリ変数の関数
からなる。
ビツトとして或る選択を行つた場合、スイツチ1
07は信号Dを供給し、バイナリ信号A、C及び
Dが、1−8選択論理回路110及び1−8選択
論理回路111に対してスイツチ101〜10
3,104〜107を介して供給される。バイナ
リ信号A、C及びDの8つの可能な組合せのそれ
ぞれについて選択論理回路110は、RAM10
8内の異なる記憶要素を選択し、選択された位置
に記憶されたビツトを出力する。1−8選択論理
回路111は、8ビツトRAM109に対して同
様の動作を行う。マルチプレクサ112は、信号
Bの状態に応じて、選択論理回路110からの出
力信号又は選択論理回路111からの出力信号を
供給する。このコンフイギユレーシヨンに於て
は、リード115に加えられた制御ビツトによ
り、スイツチ113及び114が、マルチプレク
サ112からの出力信号を組合せ論理要素100
の出力リードF1及びF2に同時に伝送するよう
になる。2つの8ビツトRAM108及び109
は、バイナリビツトにより2**16通りの異なる
状態にプログラム可能である。8ビツトRAMに
プログラムされた状態に応じて、4つのバイナリ
変数A、B、C及びDについて2**16=2**
(2**4)通りの可能な論理機能のいずれか1
つをコンフイグラブル論理要素100により実現
し得るようになる。この場合K=4であり、論理
機能は、バイナリ値を有するバイナリ変数の関数
からなる。
コンフイギユレーシヨン制御ビツトの別の組合
せを選択した場合、スイツチ107が、記憶回路
120からのフイードバツク信号9を供給し、ス
イツチ101〜103及び104〜107,11
3,114のコンフイギユレーシヨンは前記と同
様である。コンフイグラブル論理要素100は、
2つの8ビツトRAM108及び109の各プロ
グラム状態について4つのバイナリ変数A、B、
C及びQに於ける2**16=2**(2**4)
通りの可能な論理機能のいずれか1つを実現す
る。この場合もK=4である。
せを選択した場合、スイツチ107が、記憶回路
120からのフイードバツク信号9を供給し、ス
イツチ101〜103及び104〜107,11
3,114のコンフイギユレーシヨンは前記と同
様である。コンフイグラブル論理要素100は、
2つの8ビツトRAM108及び109の各プロ
グラム状態について4つのバイナリ変数A、B、
C及びQに於ける2**16=2**(2**4)
通りの可能な論理機能のいずれか1つを実現す
る。この場合もK=4である。
更に異なるコンフイギユレーシヨン制御ビツト
を選択した場合、スイツチ101〜103は、信
号A、C及びQを供給し、スイツチ104〜10
6は信号B、C及びQを供給し、リード115に
加えられた制御信号が、スイツチ113及び11
4を切替えることにより、リードF2に選択回路
110の出力信号をそしてリードF1に選択回路
111の出力信号をそれぞれ供給する。このよう
にして、リードF1上に、8ビツトRAM108
の2**8=2**(2**3)通りのプログラ
ム状態のそれぞれについて3つのバイナリ変数
A、C及びQについての2**8=2**(2*
*3)通りの論理機能のいずれかを実現し、リー
ドF2上にて、RAM109の2**8通りのプ
ログラム状態のそれぞれについて3つのバイナリ
変数B、C及びQの2**8=2**(2**
3)通りの論理機能のいずれかを実現する。
を選択した場合、スイツチ101〜103は、信
号A、C及びQを供給し、スイツチ104〜10
6は信号B、C及びQを供給し、リード115に
加えられた制御信号が、スイツチ113及び11
4を切替えることにより、リードF2に選択回路
110の出力信号をそしてリードF1に選択回路
111の出力信号をそれぞれ供給する。このよう
にして、リードF1上に、8ビツトRAM108
の2**8=2**(2**3)通りのプログラ
ム状態のそれぞれについて3つのバイナリ変数
A、C及びQについての2**8=2**(2*
*3)通りの論理機能のいずれかを実現し、リー
ドF2上にて、RAM109の2**8通りのプ
ログラム状態のそれぞれについて3つのバイナリ
変数B、C及びQの2**8=2**(2**
3)通りの論理機能のいずれかを実現する。
一般に、4つの変数A、B、C及びD/Qから
3つの変数を第1の選択として選択し、4つの変
数A、B、C及びD/Qから3つの変数を第1の
選択として選択選択する場合について、8ビツト
RAM108の2**8通りの可能なプログラム
状態のそれぞれについてリードF2上に第1の選
択として選ばれた3つの変数の2**(2**
3)通りの論理機能を実現し、かつRAM109
の2**8通りの可能なプログラム状態のそれぞ
れについて出力リードF1上に第2の選択として
選ばれた3つの変数の2**(2**3)通りの
論理機能のいずれかを実現するようなコンフイグ
ラブル論理要素100のコンフイギユレーシヨン
がそれぞれ存在する。
3つの変数を第1の選択として選択し、4つの変
数A、B、C及びD/Qから3つの変数を第1の
選択として選択選択する場合について、8ビツト
RAM108の2**8通りの可能なプログラム
状態のそれぞれについてリードF2上に第1の選
択として選ばれた3つの変数の2**(2**
3)通りの論理機能を実現し、かつRAM109
の2**8通りの可能なプログラム状態のそれぞ
れについて出力リードF1上に第2の選択として
選ばれた3つの変数の2**(2**3)通りの
論理機能のいずれかを実現するようなコンフイグ
ラブル論理要素100のコンフイギユレーシヨン
がそれぞれ存在する。
図示されない別の実施例に於ては、変数A、
B、C及びD/Qから選ばれた2つの変数につい
ての任意の4つのバイナリ関数がコンフイグラブ
ル論理要素の4つの追加の出力リードに実現する
べく各8ビツトRAMに2つの1−4選択論理回
路を追加するように各8ビツトRAMを再分割す
るようにしている。同様にして、図示されない別
の実施例に於ては、32ビツトRAM、信号A、
B、C及びD、及びフイードバツク信号Qがすべ
て、32ビツトRAMの各プログラム状態に対応す
るような2**(2**5)通りのバイナリ関数
のいずれか1つを実現するようなコンフイギユレ
ーシヨンを可能にするために用いられる。(この
場合N=4、M=1及びK=5となる)。別の図
示されないコンフイギユレーシヨンにあつては、
N=4、M=1及びK=5であつた、変数A、B
及びCについての第1のバイナリ関数、変数B、
C及びDについての第2のバイナリ関数F2、及
び変数B、C、D及びQについての第3のバイナ
リ関数F3が実現される。ここで重要なことは、 2K1′+2K2′+2K3′=2K (但し、Ki′は、i=1、2、3について関数Fi
の変数の数である。)という関係が成立すること
である。
B、C及びD/Qから選ばれた2つの変数につい
ての任意の4つのバイナリ関数がコンフイグラブ
ル論理要素の4つの追加の出力リードに実現する
べく各8ビツトRAMに2つの1−4選択論理回
路を追加するように各8ビツトRAMを再分割す
るようにしている。同様にして、図示されない別
の実施例に於ては、32ビツトRAM、信号A、
B、C及びD、及びフイードバツク信号Qがすべ
て、32ビツトRAMの各プログラム状態に対応す
るような2**(2**5)通りのバイナリ関数
のいずれか1つを実現するようなコンフイギユレ
ーシヨンを可能にするために用いられる。(この
場合N=4、M=1及びK=5となる)。別の図
示されないコンフイギユレーシヨンにあつては、
N=4、M=1及びK=5であつた、変数A、B
及びCについての第1のバイナリ関数、変数B、
C及びDについての第2のバイナリ関数F2、及
び変数B、C、D及びQについての第3のバイナ
リ関数F3が実現される。ここで重要なことは、 2K1′+2K2′+2K3′=2K (但し、Ki′は、i=1、2、3について関数Fi
の変数の数である。)という関係が成立すること
である。
再び第8図に於て、重要なことは、コンフイグ
ラブルスイツチ101,102及び103が、こ
れらの入力信号の部分集合を選択し、入力信号の
部分集合を、回路110の選択された入力リード
に1対1の対応を以て供給する点にある。例え
ば、コンフイギユレーシヨン制御信号の1つの値
の組に応じて、コンフイグラブルスイツチ10
1,102及び102が、信号Aをリード110
−3に、信号Bをリード110−2に、そして信
号Cをリード110−1に供給する。
ラブルスイツチ101,102及び103が、こ
れらの入力信号の部分集合を選択し、入力信号の
部分集合を、回路110の選択された入力リード
に1対1の対応を以て供給する点にある。例え
ば、コンフイギユレーシヨン制御信号の1つの値
の組に応じて、コンフイグラブルスイツチ10
1,102及び102が、信号Aをリード110
−3に、信号Bをリード110−2に、そして信
号Cをリード110−1に供給する。
リードF1及びF2上の出力信号は、コンフイ
グラブル記憶回路120に対する入力信号であ
る。信号A、C及びDは、記憶回路120の入力
信号でもある。コンフイグラブル記憶回路120
は、プログラマブルスイツチ122,123,1
26〜128、エクスクルーシブORゲート12
4,129及び130、ANDゲート125,1
31及び132、及び記憶要素121を有する。
記憶要素121は、それぞれS,R,D及びCk
により示されるセツト、リセツト、データ及びク
ロツク入力リードを有すると共に、出力リード
QFF及びQLAを有する。
グラブル記憶回路120に対する入力信号であ
る。信号A、C及びDは、記憶回路120の入力
信号でもある。コンフイグラブル記憶回路120
は、プログラマブルスイツチ122,123,1
26〜128、エクスクルーシブORゲート12
4,129及び130、ANDゲート125,1
31及び132、及び記憶要素121を有する。
記憶要素121は、それぞれS,R,D及びCk
により示されるセツト、リセツト、データ及びク
ロツク入力リードを有すると共に、出力リード
QFF及びQLAを有する。
スイツチ123,126〜128は、それぞれ
の入力信号のいずれか1つを出力信号として選択
するようにそれぞれが構成されている。記憶要素
121のセツト、クロツク及びリセツト入力リー
ドに対応するセツト、クロツク及びリセツト機能
は、すべてハイ状態にあり、それぞれ論理1信号
をエクスクルーシブORゲート124,129及
び130のINVS、INVC及びINVRリードに加
えることによりスイツチ123,127及び12
9の出力信号に対してロー状態とすることができ
る。論理0信号がリードINVS、INVC及び
INVRに加えられた場合、エクスクルーシブOR
ゲート124,129及び130の出力信号の極
性が入力信号の極性と等しくなる。論理1信号が
INVS、INSC及びINVRリードに加えられた時、
エクスクルーシブORゲート124,129及び
130の出力信号は入力信号の反転信号となる。
の入力信号のいずれか1つを出力信号として選択
するようにそれぞれが構成されている。記憶要素
121のセツト、クロツク及びリセツト入力リー
ドに対応するセツト、クロツク及びリセツト機能
は、すべてハイ状態にあり、それぞれ論理1信号
をエクスクルーシブORゲート124,129及
び130のINVS、INVC及びINVRリードに加
えることによりスイツチ123,127及び12
9の出力信号に対してロー状態とすることができ
る。論理0信号がリードINVS、INVC及び
INVRに加えられた場合、エクスクルーシブOR
ゲート124,129及び130の出力信号の極
性が入力信号の極性と等しくなる。論理1信号が
INVS、INSC及びINVRリードに加えられた時、
エクスクルーシブORゲート124,129及び
130の出力信号は入力信号の反転信号となる。
ANDゲート125,131及び132は、論
理1信号をENS、ENC及びENRリードに加える
ことによりイネーブルされる。これらのリードに
論理0信号が加えられた場合これらのゲートがデ
イスエーブルされる。入力リードENS、ENC又
はENRのいれか1つの論理0信号が加えられる
と、ANDゲートの出力が論理0レベルとなり、
記憶回路121の対応する機能が、対応するOR
ゲートの状態に関わりなくデイスエーブルされ
る。QFFは、フリツプフロツプ出力信号を発生
し、QLAは、第9図について前記したようにラツ
チ出力信号を供給する。コンフイグラブルスイツ
チ122は、リードQFF及びQLAのバイナリ信号
のいずれか1つを選択し、スイツチ122の出力
信号Qは、出力選択論理回路140及びコンフイ
グラブル組合せ論理回路100の入力信号とな
る。
理1信号をENS、ENC及びENRリードに加える
ことによりイネーブルされる。これらのリードに
論理0信号が加えられた場合これらのゲートがデ
イスエーブルされる。入力リードENS、ENC又
はENRのいれか1つの論理0信号が加えられる
と、ANDゲートの出力が論理0レベルとなり、
記憶回路121の対応する機能が、対応するOR
ゲートの状態に関わりなくデイスエーブルされ
る。QFFは、フリツプフロツプ出力信号を発生
し、QLAは、第9図について前記したようにラツ
チ出力信号を供給する。コンフイグラブルスイツ
チ122は、リードQFF及びQLAのバイナリ信号
のいずれか1つを選択し、スイツチ122の出力
信号Qは、出力選択論理回路140及びコンフイ
グラブル組合せ論理回路100の入力信号とな
る。
第9図は記憶回路121の一実施例を示す。記
憶要素121は、フリツプフロツプを構成するよ
うに直列接続された2つのDラツチLA1及びLA
2を有する。ラツチLA1はNチヤンネルパスト
ランジスタP1及びP2とNORゲートG1及び
G2を有する。パストランジスタP1及びP2の
ゲートは、信号Ck及びkにより制御されてい
る。同様にして、ラツチLA2はNチヤンネルパ
ストランジスタP3及びP4とNORゲートG3
及びG4を有する。トランジスタP3及びP4の
ゲートは、信号Ck及び信号kにより制御され
る。D入力リードは、ラツチLA1のデータ入力
リードである。S入力リードは、ラツチLA1の
セツト入力リード及びラツチLA2のリセツト入
力リードとして機能する。R入力リードは、ラツ
チLA1のリセツト入力リード及びラツチLA2の
セツト入力リードとして機能する。
憶要素121は、フリツプフロツプを構成するよ
うに直列接続された2つのDラツチLA1及びLA
2を有する。ラツチLA1はNチヤンネルパスト
ランジスタP1及びP2とNORゲートG1及び
G2を有する。パストランジスタP1及びP2の
ゲートは、信号Ck及びkにより制御されてい
る。同様にして、ラツチLA2はNチヤンネルパ
ストランジスタP3及びP4とNORゲートG3
及びG4を有する。トランジスタP3及びP4の
ゲートは、信号Ck及び信号kにより制御され
る。D入力リードは、ラツチLA1のデータ入力
リードである。S入力リードは、ラツチLA1の
セツト入力リード及びラツチLA2のリセツト入
力リードとして機能する。R入力リードは、ラツ
チLA1のリセツト入力リード及びラツチLA2の
セツト入力リードとして機能する。
NORゲートG1の出力信号LAは、ラツチLA
2のデータ入力リードに接続されている。出力リ
ードQLAは、ラツチLA1のNORゲートG2の出
力リードに接続され、出力リードQFFは、ラツチ
LA2のNORゲートG3の出力リードに接続され
ている。
2のデータ入力リードに接続されている。出力リ
ードQLAは、ラツチLA1のNORゲートG2の出
力リードに接続され、出力リードQFFは、ラツチ
LA2のNORゲートG3の出力リードに接続され
ている。
コンフイグラブル記憶回路120(第8図)
は、スイツチ122を、出力リードQと出力リー
ドQLAとを接続させるように構成することにより
セツト及びリセツトを有する透明なラツチとして
機能する。クロツク信号Ckがローの間リードQLA
の出力信号は入力信号に従う。クロツク信号Ck
がハイとなると、QLAの出力信号がホールドさ
れ、パストランジスタP1を遮断し、パストラン
ジスタP2を導通させる。このようにして、デー
タ信号が出力リードQLAに伝送される。
は、スイツチ122を、出力リードQと出力リー
ドQLAとを接続させるように構成することにより
セツト及びリセツトを有する透明なラツチとして
機能する。クロツク信号Ckがローの間リードQLA
の出力信号は入力信号に従う。クロツク信号Ck
がハイとなると、QLAの出力信号がホールドさ
れ、パストランジスタP1を遮断し、パストラン
ジスタP2を導通させる。このようにして、デー
タ信号が出力リードQLAに伝送される。
記憶回路120は、セツト及びリセツトを有す
るDフリツプフロツプ回路として機能するように
構成することができる。このコンフイギユレーシ
ヨンにあつては、スイツチ126のコンフイギユ
レーシヨンが、リードF1の信号を選択するよう
に定められ、ゲート125,131及び132が
論理1信号をリードENS,ENC及びENRに加え
ることによりイネーブルされる。最後に、スイツ
チ122のコンフイギユレーシヨンが、記憶要素
121のリードQFFの出力信号を選択するように
定められる。記憶要素120は、論理0信号をリ
ードENS及びENRに加えることにより上記した
コンフイギユレーシヨンを変更することによりセ
ツト及びリセツトを有さないDフリツプフロツプ
回路として構成することができる。
るDフリツプフロツプ回路として機能するように
構成することができる。このコンフイギユレーシ
ヨンにあつては、スイツチ126のコンフイギユ
レーシヨンが、リードF1の信号を選択するよう
に定められ、ゲート125,131及び132が
論理1信号をリードENS,ENC及びENRに加え
ることによりイネーブルされる。最後に、スイツ
チ122のコンフイギユレーシヨンが、記憶要素
121のリードQFFの出力信号を選択するように
定められる。記憶要素120は、論理0信号をリ
ードENS及びENRに加えることにより上記した
コンフイギユレーシヨンを変更することによりセ
ツト及びリセツトを有さないDフリツプフロツプ
回路として構成することができる。
コンフイグラブル記憶回路120は、記憶要素
121のCk入力リードに論理0入力信号が発生
するようにANDゲート125及び132をイネ
ーブルしかつANDゲート131をデイスエーブ
ルすることによりRスラツチとなるように構成す
ることができる。リードCk上の論理0信号は、
パストランジスタP3を遮断すると共にパストラ
ンジスタP4を導通させる。次いで、スイツチ1
22が、QFF上の出力信号を選択するように構成
される。
121のCk入力リードに論理0入力信号が発生
するようにANDゲート125及び132をイネ
ーブルしかつANDゲート131をデイスエーブ
ルすることによりRスラツチとなるように構成す
ることができる。リードCk上の論理0信号は、
パストランジスタP3を遮断すると共にパストラ
ンジスタP4を導通させる。次いで、スイツチ1
22が、QFF上の出力信号を選択するように構成
される。
最後に、記憶回路120は、エツジ検知回路と
して機能するように構成することができる。例え
ば、記憶要素120を、立上りエツジ検出回路と
して構成する場合、ANDゲート125が、論理
0信号を入力リードSに加えることによりデイス
エーブルされ、ANDゲート131がイネーブル
され、クロツク信号が入力リードCkに伝送され
るようにし、スイツチ126が、論理1信号が入
力リードDに加えられるように入力リード126
aを選択するように構成される。ANDゲート1
32はイネーブルされる。論理1リセツト信号
は、QFF上の出力信号を論理0信号に押下げる。
クロツク信号がローであれば、パストランジスタ
P2及びP3が遮断され、パストランジスタP1
が導通する。その結果、NORゲートG1がリー
ドD上の論理1信号を反転し、ノードQ LA上に論
理0信号を生成する。クロツク信号がハイ状態に
押上げられると、トランジスタP1及びP4が遮
断し、トランジスタP2及びP3が導通し、ノー
ドLA上の論理0信号がNORゲート23により
反転され、出力リードQFF上に論理1信号が生成
され、その結果立上りエツジが検出されることと
なる。次いでリセツト入力を用いてQFFを0にリ
セツトし、エツジ検出回路が次の立上りエツジを
検出し得る待機状態となる。クロツク信号が押下
げられると、トランジスタP2及びP3が遮断さ
れ、トランジスタP4が導通し、QFF上の信号が
論理0状態のままとなり、次の立上りエツジまで
状態が変化しない。
して機能するように構成することができる。例え
ば、記憶要素120を、立上りエツジ検出回路と
して構成する場合、ANDゲート125が、論理
0信号を入力リードSに加えることによりデイス
エーブルされ、ANDゲート131がイネーブル
され、クロツク信号が入力リードCkに伝送され
るようにし、スイツチ126が、論理1信号が入
力リードDに加えられるように入力リード126
aを選択するように構成される。ANDゲート1
32はイネーブルされる。論理1リセツト信号
は、QFF上の出力信号を論理0信号に押下げる。
クロツク信号がローであれば、パストランジスタ
P2及びP3が遮断され、パストランジスタP1
が導通する。その結果、NORゲートG1がリー
ドD上の論理1信号を反転し、ノードQ LA上に論
理0信号を生成する。クロツク信号がハイ状態に
押上げられると、トランジスタP1及びP4が遮
断し、トランジスタP2及びP3が導通し、ノー
ドLA上の論理0信号がNORゲート23により
反転され、出力リードQFF上に論理1信号が生成
され、その結果立上りエツジが検出されることと
なる。次いでリセツト入力を用いてQFFを0にリ
セツトし、エツジ検出回路が次の立上りエツジを
検出し得る待機状態となる。クロツク信号が押下
げられると、トランジスタP2及びP3が遮断さ
れ、トランジスタP4が導通し、QFF上の信号が
論理0状態のままとなり、次の立上りエツジまで
状態が変化しない。
同様にして、記憶回路120を、論理1信号を
エクスクルーシブORゲート129のINVCリー
ドに加えることにより立ち下がりエツジ検出回路
となるように構成することができる。同様に、記
憶回路120は、シフトレジスタ又はカウンタの
1ステージとしての機能を果すこともできる。
エクスクルーシブORゲート129のINVCリー
ドに加えることにより立ち下がりエツジ検出回路
となるように構成することができる。同様に、記
憶回路120は、シフトレジスタ又はカウンタの
1ステージとしての機能を果すこともできる。
出力選択論理回路140は、組合せ論理回路1
00から得られたリードF1及びF2上に現れる
出力信号及び記憶要素120の出力信号から1つ
の信号を選択するように構成し得るようにコンフ
イグラブルスイツチ141及び142を有する。
00から得られたリードF1及びF2上に現れる
出力信号及び記憶要素120の出力信号から1つ
の信号を選択するように構成し得るようにコンフ
イグラブルスイツチ141及び142を有する。
以上本発明の好適実施例について説明したが、
当業者であれば、本発明の概念から逸脱すること
なく種々の変形変更を加えて本発明を実施するこ
とができる。
当業者であれば、本発明の概念から逸脱すること
なく種々の変形変更を加えて本発明を実施するこ
とができる。
第1図は、コンフイグラブル論理アレイ内のコ
ンフイグラブル論理要素により実現し得る種々の
論理機能の幾つかを示す。第2図は、2つの変数
A、Bについての有用な或る数の関数を実現し得
るような1つの可能なコンフイグラブル論理要素
の実施例の内部論理構造を示す。第3A図は、16
通りの入力状態の任意のものを特定することがで
き、かつ2の16乗通りの機能を実現し得るような
16ビツトRAMを示す。第3B図は、2の16乗通
りの機能を実現し得るような16個のビツトの任意
の1つを、外部端子に伝送するべく選択するため
の選択構造を示す。第3C図は、第3A図の構造
についての1つの可能なカルノーマツプを示す。
第3D図は、第3C図のカルノーマツプに於て第
1及び第2のローと第1のコラムとの交点にバイ
ナリ0を置いた場合の論理ゲートを示す。第4A
図は、所望の論理機能を実現するように選択され
たリード間に形成されたプログラマブル相互接続
線及び論理要素間の選択された入力/出力パツド
及びリードの相互接続線と共に集積回路チツプ上
に形成された9つの論理要素からなる複数のコン
フイグラブル論理要素を示す。第4B図は、第4
B図に於て交差するリードの接続状態を表すキー
である。第5図は、本発明に基づくコンフイグラ
ブル論理要素と共に用いることのできる新規な組
合せスタチツク及びダイナミツクシフトレジスタ
の回路の一部を示す。第6A図〜第6H図は第5
図の構造の作動を示すための波形図である。第7
図は、本発明に基づくコンフイグラブル論理要素
を示す。第8図は第7図のコンフイグラブル論理
要素の一実施例を示す。第9図は第8図の記憶要
素121の一実施例を示す。 21,22…インバータ、25…ANDゲート、
26…NORゲート、29〜D…トランジスタ。
ンフイグラブル論理要素により実現し得る種々の
論理機能の幾つかを示す。第2図は、2つの変数
A、Bについての有用な或る数の関数を実現し得
るような1つの可能なコンフイグラブル論理要素
の実施例の内部論理構造を示す。第3A図は、16
通りの入力状態の任意のものを特定することがで
き、かつ2の16乗通りの機能を実現し得るような
16ビツトRAMを示す。第3B図は、2の16乗通
りの機能を実現し得るような16個のビツトの任意
の1つを、外部端子に伝送するべく選択するため
の選択構造を示す。第3C図は、第3A図の構造
についての1つの可能なカルノーマツプを示す。
第3D図は、第3C図のカルノーマツプに於て第
1及び第2のローと第1のコラムとの交点にバイ
ナリ0を置いた場合の論理ゲートを示す。第4A
図は、所望の論理機能を実現するように選択され
たリード間に形成されたプログラマブル相互接続
線及び論理要素間の選択された入力/出力パツド
及びリードの相互接続線と共に集積回路チツプ上
に形成された9つの論理要素からなる複数のコン
フイグラブル論理要素を示す。第4B図は、第4
B図に於て交差するリードの接続状態を表すキー
である。第5図は、本発明に基づくコンフイグラ
ブル論理要素と共に用いることのできる新規な組
合せスタチツク及びダイナミツクシフトレジスタ
の回路の一部を示す。第6A図〜第6H図は第5
図の構造の作動を示すための波形図である。第7
図は、本発明に基づくコンフイグラブル論理要素
を示す。第8図は第7図のコンフイグラブル論理
要素の一実施例を示す。第9図は第8図の記憶要
素121の一実施例を示す。 21,22…インバータ、25…ANDゲート、
26…NORゲート、29〜D…トランジスタ。
Claims (1)
- 【特許請求の範囲】 1 構成を変更可能な論理要素であつて、 N個の第1のバイナリ入力信号を受ける手段
と、 M個の第2のバイナリフイードバツク信号を受
ける手段と、 前記M+N個のバイナリ信号(但しK≦N+
M)の内からK個の信号を選択する手段と、 前記選択手段から前記K個のバイナリ信号を受
ける組合せ論理手段と、 構成変更可能な記憶回路と、 構成変更可能な選択論理回路とを備え、 前記組合せ論理手段が、前記K個のバイナリ信
号の少なくとも一部の関数としての第1の組のバ
イナリ出力信号を発生するような第1の構成と、
前記K個のバイナリ信号の少なくとも一部の関数
としての第2の組のバイナリ出力信号を発生する
ような第2の構成とを少なくとも含む複数の構成
を有し、しかも前記第1の組のバイナリ信号によ
り表される機能の集合が、前記第2の組のバイナ
リ信号により表される機能の集合とは異なり、 前記構成変更可能な記憶回路が、前記組合せ論
理手段の前記バイナリ出力信号の選択されたもの
と、前記N個のバイナリ入力信号から選択された
ものとを含むような複数の入力信号を、1対1に
対応するように受ける複数の入力リードと、少な
くとも第1及び第2の入力リードと少なくとも1
つの出力リードとを有するデータ記憶用の記憶手
段と、前記構成変更可能な記憶回路の前記入力信
号から選択された第1の入力信号を前記記憶手段
の前記第1の入力リードに供給するような第1の
構成を有する第1の手段と、前記構成変更可能な
記憶回路の前記入力信号から選択された第2及び
第3の信号を前記記憶手段の前記第2の入力リー
ドに供給するような第1及び第2の構成を有する
第2の手段とを有し、 前記記憶手段が、前記第1及び第2の手段によ
り供給される前記信号に応答してM個の前記第2
のバイナリ信号を発生し、 前記構成変更可能な選択論理回路が、前記組合
せ論理手段により発生した前記出力信号及び前記
構成変更可能な記憶回路により発生した前記M個
のバイナリ信号を受ける手段と、該選択論理回路
が受けた信号から出力信号を選択するための手段
とを備えることを特徴とする構成を変更可能な論
理要素。 2 前記構成変更可能な記憶回路の前記第2の手
段が、前記入力信号から選択された第2の信号の
補数を前記記憶手段の前記第2の入力リードに供
給するような第3の構成を有することを特徴とす
る特許請求の範囲第1項に記載の構成を変更可能
な論理要素。 3 構成を変更可能な論理要素であつて、 N個の第1のバイナリ入力信号を受ける手段
と、 M個の第2のバイナリフイードバツク信号を受
ける手段と、 前記M+N個のバイナリ信号(但しK≦N+
M)の内からK個の信号を選択する手段と、 前記選択手段から前記K個のバイナリ信号を受
ける構成変更可能な組合せ論理手段と、 構成変更可能な記憶回路と、 構成変更可能な選択論理回路とを備え、 前記組合せ論理手段が、 前記K個のバイナリ信号の部分集合としての第
1の組のバイナリ出力信号を発生するような第1
の構成と、前記K個のバイナリ信号の第2の部分
集合としての第2の組のバイナリ出力信号を発生
するような第2の構成とを少なくとも有し、しか
も前記第1の組のバイナリ信号により表される機
能の集合が、前記第2の組のバイナリ信号により
表される機能の集合とは異なるような第1の構成
変更可能な手段と、 バイナリビツトを記憶するための複数の記憶位
置を有する第1の記憶手段と、 前記第1の構成変更可能な手段の前記出力信号
を受け、前記第1の構成変更可能な手段の前記出
力信号に応答して前記第1の記憶手段内にて1つ
の記憶位置を選択し、前記第1の記憶手段内にて
選択された前記記憶位置に記憶されたバイナリビ
ツトを表わす第1の出力信号を発生する第1の記
憶位置選択手段とを有し、 前記構成変更可能な記憶回路が、 前記第1の記憶位置選択手段の前記バイナリ出
力信号の選択されたものと、前記N個のバイナリ
入力信号から選択されたものとを含むような複数
の入力信号を、1対1に対応するように受ける複
数の入力リードと、 少なくとも第1及び第2の入力リードと少なく
とも1つの出力リードとを有するデータ記憶用の
記憶手段と、 前記構成変更可能な記憶回路の前記入力信号か
ら選択された第1の入力信号を前記記憶手段の前
記第1の入力リードに供給するような第1の構成
を有する第1の手段と、 前記構成変更可能な記憶回路の前記入力信号か
ら選択された第2及び第3の信号を前記記憶手段
の前記第2の入力リードに供給するような第1及
び第2の構成を有する第2の手段とを有し、 前記記憶手段が、前記第1及び第2の手段によ
り供給される前記信号に応答してM個の前記第2
のバイナリ信号を発生し、 前記構成変更可能な選択論理回路が、 前記組合せ論理手段の前記第1の記憶位置選択
手段により発生した前記出力信号及び前記M個の
バイナリ信号を受ける手段と、 該選択論理回路が受けた信号から出力信号を選
択するための手段とを備えることを特徴とする構
成を変更可能な論理要素。 4 前記構成変更可能な組合せ論理手段が、 前記K個の入力信号の第3の部分集合であるよ
うな第3の組の出力信号を発生するような第1の
構成と、前記K個の入力信号の第4の部分集合で
あつてしかも前記第3の組の出力信号と等しくな
いような第4の組の出力信号を発生するような第
2の構成を有するような、K個の前記バイナリ入
力信号を受けるための第2の構成変更可能な手段
と、 バイナリビツトを記憶するための複数の記憶位
置を有する第2の記憶手段と、 前記第2の構成変更可能な手段の前記出力信号
に応答して前記第2の記憶手段内の1つの記憶位
置を選択し、前記第2の記憶手段内にて選択され
た記憶位置に記憶されたデータビツトを表す第2
の出力信号を供給するような、前記第2の構成変
更可能な手段の出力信号を受けるための第2の記
憶位置選択手段と、 前記第1の記憶位置選択手段の前記第1の出力
信号に等しい第1の出力信号と前記第2の記憶位
置選択手段の前記第2の出力信号に等しい第2の
出力信号とを供給するような第1の構成と、前記
第1及び第2の記憶位置選択手段の前記第1及び
第2の出力信号のいずれか一方に等しい出力信号
を供給するような第2の構成を有するような、前
記第1及び第2の記憶位置選択手段の前記第1及
び第2の出力信号を受けるための論理手段とを有
し、 前記構成変更可能な記憶回路の前記入力信号
が、前記論理手段の前記出力信号から選ばれた信
号を含み、 前記構成変更可能な選択論理回路の信号受取手
段が、前記論理手段の前記出力信号を受けること
を特徴とする特許請求の範囲第3項に記載の構成
を変更可能な論理要素。 5 前記第2の構成変更可能な記憶回路の前記第
2の手段が、前記入力信号から選ばれた第2の信
号の補数を前記記憶手段の前記第2の入力リード
に供給するような第3の構成を有することを特徴
とする特許請求の範囲第4項に記載の構成を変更
可能な論理要素。 6 前記構成変更可能な組合せ論理手段の前記第
1及び第2の構成変更可能な手段の前記第1、第
2、第3及び第4の組の出力信号の数が、それぞ
れLであつて、LがK以下の正の整数からなるこ
とを特徴とする特許請求の範囲第4項に記載の構
成を変更可能な論理要素。 7 L=K−1であることを特徴とする特許請求
の範囲第6項に記載の構成を変更可能な論理要
素。 8 前記第1の記憶手段が2K-1の記憶位置を有
し、前記各記憶位置がプログラム及び再プログラ
ム可能であつて、前記第2の記憶手段が2K-1の記
憶位置を有し、前記各記憶位置がプログラム及び
再プログラム可能であることを特徴とする特許請
求の範囲第7項に記載の構成を変更可能な論理要
素。 9 前記構成変更可能な記憶回路の前記第2の手
段が、第1の一定な信号を発生するための手段を
備え、かつ前記第2の手段が前記第2のリードに
前記第1の一定な信号を供給するような第4の構
成を有することを特徴とする特許請求の範囲第
1、2、6、7もしくは第8項のいずれかに記載
の構成を変更可能な論理要素。 10 前記構成変更可能な記憶回路の前記第1の
手段が、第2の一定な信号を発生するための手段
と、第3の一定な信号を発生するための手段とを
備え、かつ前記第1の手段が、前記第1の入力リ
ードに前記第2及び前記第3の一定な信号をそれ
ぞれ供給するような第2及び第3の構成を有する
ことを特徴とする特許請求の範囲第9項に記載の
構成を変更可能な論理要素。 11 前記構成変更可能な記憶回路の前記記憶手
段の前記第1の入力リードが、データ入力リード
からなり、前記構成変更可能な記憶回路の前記記
憶手段の前記第2の入力リードがクロツク入力リ
ードからなり、前記記憶手段が、更にセツト入力
リード及びリセツト入力リードを有することを特
徴とする特許請求の範囲第10項に記載の構成を
変更可能な論理要素。 12 構成を変更可能な組合せ論理回路であつ
て、 K個のバイナリ信号の第1の部分集合としての
第1の組のバイナリ出力信号を発生するような第
1の構成と、前記K個のバイナリ信号の第2の部
分集合としての第2の組のバイナリ出力信号を発
生するような第2の構成とを少なくとも有し、し
かも前記第1の部分集合が、前記第2の部分集合
とは異なるような第1の構成変更可能な手段と、 バイナリビツトを記憶するための複数の記憶位
置を有する第1の記憶手段と、 前記第1の構成変更可能な手段の前記出力信号
を受け、前記第1の構成変更可能な手段の前記出
力信号に応答して前記第1の記憶手段内にて1つ
の記憶位置を選択し、前記第1の記憶手段内にて
選択された前記記憶位置に記憶されたバイナリビ
ツトを表わす第1の出力信号を発生する第1の記
憶位置選択手段とを有することを特徴とする構成
を変更可能な組合せ論理回路。 13 前記K個の入力信号の第3の部分集合とし
ての第3の組の出力信号を発生するような第1の
構成と、第3の部分集合と等しくないような前記
K個の入力信号の第4の部分集合としての第4の
組の出力信号を発生するような第2の構成を有す
るような、K個の前記バイナリ入力信号を受ける
ための第2の構成変更可能な手段と、 バイナリビツトを記憶するための複数の記憶位
置を有する第2の記憶手段と、 前記第2の構成変更可能な手段の前記出力信号
に応答して前記第2の記憶手段内の1つの記憶位
置を選択し、前記第2の記憶手段内にて選択され
た記憶位置に記憶されたデータビツトを表す第2
の出力信号を供給するような、前記第2の構成変
更可能な手段の出力信号を受けるための第2の記
憶位置選択手段と、 前記第1の記憶位置選択手段の前記第1の出力
信号に等しい第1の出力信号と前記第2の記憶位
置選択手段の前記第2の出力信号に等しい第2の
出力信号とを供給するような第1の構成と、前記
第1及び第2の記憶位置選択手段の前記第1及び
第2の出力信号のいずれか一方に等しい出力信号
を供給するような第2の構成とを有するような、
前記第1及び第2の記憶位置選択手段の前記第1
及び第2の出力信号を受けるための論理手段とを
有することを特徴とする特許請求の範囲第12項
に記載の構成を変更可能な組合せ論理回路。 14 前記第1及び第2の構成変更可能な手段の
前記第1、第2、第3及び第4の組の出力信号の
数が、それぞれLであつて、LがK以下の正の整
数からなることを特徴とする特許請求の範囲第1
3項に記載の構成を変更可能な組合せ論理回路。 15 L=K−1であることを特徴とする特許請
求の範囲第14項に記載の構成を変更可能な組合
せ論理回路。 16 前記第1の記憶手段が2K-1の記憶位置を有
し、前記各記憶位置がプログラム及び再プログラ
ム可能であつて、前記第2の記憶手段が2K-1の記
憶位置を有し、前記各記憶位置がプログラム及び
再プログラム可能であることを特徴とする特許請
求の範囲第7項に記載の構成を変更可能な論理要
素。 17 構成を変更可能な論理要素であつて、 N個の第1のバイナリ入力信号を受ける手段
と、 M個の第2のバイナリフイードバツク信号を受
ける手段と、 前記M+N個のバイナリ信号(但しK≦N+
M)の内からK個の信号を選択する手段と、 前記選択手段から前記K個のバイナリ信号を受
け、かつバイナリ出力信号を発生する複数の構成
を有する組合せ論理手段と、 前記組合せ論理手段の前記バイナリ出力信号か
ら選ばれたもの及び前記N個のバイナリ入力信号
から選ばれたものを受け、前記M個のバイナリフ
イードバツク信号を発生し、かつ複数の構成を有
する構成変更可能な記憶回路と、 前記組合せ論理手段により発生した前記出力信
号及び前記構成変更可能な記憶回路により発生し
た前記M個のバイナリ信号を受ける手段と、該選
択論理回路が受けた信号から出力信号を選択する
ための手段とを有する構成変更可能な選択論理回
路とを備えることを特徴とする構成を変更可能な
論理要素。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/706,429 US4706216A (en) | 1985-02-27 | 1985-02-27 | Configurable logic element |
US706429 | 1985-02-27 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3290528A Division JPH0645912A (ja) | 1985-02-27 | 1991-10-09 | 構成を変更可能な記憶回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61224520A JPS61224520A (ja) | 1986-10-06 |
JPH0446488B2 true JPH0446488B2 (ja) | 1992-07-30 |
Family
ID=24837522
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61030608A Granted JPS61224520A (ja) | 1985-02-27 | 1986-02-14 | 構成を変更可能な論理要素 |
JP3290528A Pending JPH0645912A (ja) | 1985-02-27 | 1991-10-09 | 構成を変更可能な記憶回路 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3290528A Pending JPH0645912A (ja) | 1985-02-27 | 1991-10-09 | 構成を変更可能な記憶回路 |
Country Status (5)
Country | Link |
---|---|
US (2) | US4706216A (ja) |
JP (2) | JPS61224520A (ja) |
CA (1) | CA1255364A (ja) |
DE (3) | DE3606406A1 (ja) |
GB (1) | GB2171546B (ja) |
Families Citing this family (409)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5225719A (en) * | 1985-03-29 | 1993-07-06 | Advanced Micro Devices, Inc. | Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix |
US5151623A (en) * | 1985-03-29 | 1992-09-29 | Advanced Micro Devices, Inc. | Programmable logic device with multiple, flexible asynchronous programmable logic blocks interconnected by a high speed switch matrix |
ATE71762T1 (de) * | 1985-07-12 | 1992-02-15 | Anamartic Ltd | Scheibenbereichsschaltungsintegrierter speicher. |
DE3630835C2 (de) * | 1985-09-11 | 1995-03-16 | Pilkington Micro Electronics | Integrierte Halbleiterkreisanordnungen und Systeme |
GB2184268B (en) * | 1985-12-13 | 1989-11-22 | Anamartic Ltd | Fault tolerant memory system |
GB8621357D0 (en) * | 1986-09-04 | 1986-10-15 | Mcallister R I | Hinged barrier semiconductor integrated circuits |
US5187393A (en) * | 1986-09-19 | 1993-02-16 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US5172014A (en) * | 1986-09-19 | 1992-12-15 | Actel Corporation | Programmable interconnect architecture |
US5451887A (en) * | 1986-09-19 | 1995-09-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
US5477165A (en) * | 1986-09-19 | 1995-12-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
US4983959A (en) * | 1986-10-01 | 1991-01-08 | Texas Instruments Incorporated | Logic output macrocell |
IT1206265B (it) * | 1987-02-27 | 1989-04-14 | Texas Instruments Italia Spa | Complesso di memoria ram a doppia porta con organizzazione variabile a misura di utente |
JP2567463B2 (ja) * | 1987-10-02 | 1996-12-25 | 川崎製鉄株式会社 | プロブラマブル入出力回路 |
US5068603A (en) * | 1987-10-07 | 1991-11-26 | Xilinx, Inc. | Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays |
EP0317287B1 (en) * | 1987-11-20 | 1992-11-11 | Kawasaki Steel Corporation | Programmable logic device |
JPH0646707B2 (ja) * | 1988-06-30 | 1994-06-15 | 川崎製鉄株式会社 | プログラマブル論理素子 |
JPH01171321A (ja) * | 1987-12-25 | 1989-07-06 | Kawasaki Steel Corp | プログラマブル論理要素 |
JPH0611113B2 (ja) * | 1988-01-14 | 1994-02-09 | 川崎製鉄株式会社 | プログラマブル論理素子 |
US4864161A (en) * | 1988-05-05 | 1989-09-05 | Altera Corporation | Multifunction flip-flop-type circuit |
DE68929518T2 (de) * | 1988-10-05 | 2005-06-09 | Quickturn Design Systems, Inc., Mountain View | Verfahren zur Verwendung einer elektronisch wiederkonfigurierbaren Gatterfeld-Logik und dadurch hergestelltes Gerät |
US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
US4984192A (en) * | 1988-12-02 | 1991-01-08 | Ultrasystems Defense Inc. | Programmable state machines connectable in a reconfiguration switching network for performing real-time data processing |
GB8828828D0 (en) * | 1988-12-09 | 1989-01-18 | Pilkington Micro Electronics | Semiconductor integrated circuit |
IT1225638B (it) * | 1988-12-28 | 1990-11-22 | Sgs Thomson Microelectronics | Dispositivo logico integrato come una rete di maglie di memorie distribuite |
JPH02222217A (ja) * | 1989-02-22 | 1990-09-05 | Toshiba Corp | プログラマブル論理回路 |
GB8906145D0 (en) * | 1989-03-17 | 1989-05-04 | Algotronix Ltd | Configurable cellular array |
US4940909A (en) * | 1989-05-12 | 1990-07-10 | Plus Logic, Inc. | Configuration control circuit for programmable logic devices |
US5343406A (en) * | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
US5212652A (en) * | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
US5233539A (en) * | 1989-08-15 | 1993-08-03 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure, input/output structure and configurable logic block |
US5231588A (en) * | 1989-08-15 | 1993-07-27 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having symmetrical input/output structures |
US5255203A (en) * | 1989-08-15 | 1993-10-19 | Advanced Micro Devices, Inc. | Interconnect structure for programmable logic device |
US5644496A (en) * | 1989-08-15 | 1997-07-01 | Advanced Micro Devices, Inc. | Programmable logic device with internal time-constant multiplexing of signals from external interconnect buses |
US5260881A (en) * | 1989-10-30 | 1993-11-09 | Advanced Micro Devices, Inc. | Programmable gate array with improved configurable logic block |
US5185706A (en) * | 1989-08-15 | 1993-02-09 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having configurable output enable |
JPH0654873B2 (ja) * | 1989-09-04 | 1994-07-20 | 株式会社東芝 | プログラマブル型論理装置 |
US5400262A (en) * | 1989-09-20 | 1995-03-21 | Aptix Corporation | Universal interconnect matrix array |
US5377124A (en) * | 1989-09-20 | 1994-12-27 | Aptix Corporation | Field programmable printed circuit board |
US5099453A (en) * | 1989-09-29 | 1992-03-24 | Sgs-Thomson Microelectronics, Inc. | Configuration memory for programmable logic device |
US5003204A (en) * | 1989-12-19 | 1991-03-26 | Bull Hn Information Systems Inc. | Edge triggered D-type flip-flop scan latch cell with recirculation capability |
US5140193A (en) * | 1990-03-27 | 1992-08-18 | Xilinx, Inc. | Programmable connector for programmable logic device |
CA2037142C (en) * | 1990-05-10 | 1996-05-07 | Hung-Cheng Hsieh | Logic structure and circuit for fast carry |
US5267187A (en) * | 1990-05-10 | 1993-11-30 | Xilinx Inc | Logic structure and circuit for fast carry |
US5295090A (en) * | 1992-05-10 | 1994-03-15 | Xilinx, Inc. | Logic structure and circuit for fast carry |
US5198705A (en) * | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
US5055718A (en) * | 1990-05-11 | 1991-10-08 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
DE69029390T2 (de) * | 1990-09-15 | 1997-06-12 | Ibm | Programmierbare Schaltung für eine neurale Logik |
US5363319A (en) * | 1990-09-29 | 1994-11-08 | Kabushiki Kaisha Toshiba | Logic simulator |
DE69133311T2 (de) * | 1990-10-15 | 2004-06-24 | Aptix Corp., San Jose | Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung |
US5321704A (en) * | 1991-01-16 | 1994-06-14 | Xilinx, Inc. | Error detection structure and method using partial polynomial check |
US5107146A (en) * | 1991-02-13 | 1992-04-21 | Actel Corporation | Mixed mode analog/digital programmable interconnect architecture |
US5122685A (en) * | 1991-03-06 | 1992-06-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
US5416367A (en) * | 1991-03-06 | 1995-05-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
US5220213A (en) * | 1991-03-06 | 1993-06-15 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
US5322812A (en) * | 1991-03-20 | 1994-06-21 | Crosspoint Solutions, Inc. | Improved method of fabricating antifuses in an integrated circuit device and resulting structure |
US5255221A (en) * | 1991-04-02 | 1993-10-19 | At&T Bell Laboratories | Fully configurable versatile field programmable function element |
DE69227144T2 (de) * | 1991-05-10 | 1999-03-18 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Programmierbare logische Einheit |
US5338984A (en) * | 1991-08-29 | 1994-08-16 | National Semiconductor Corp. | Local and express diagonal busses in a configurable logic array |
US5550782A (en) * | 1991-09-03 | 1996-08-27 | Altera Corporation | Programmable logic array integrated circuits |
US20020130681A1 (en) * | 1991-09-03 | 2002-09-19 | Cliff Richard G. | Programmable logic array integrated circuits |
US5883850A (en) * | 1991-09-03 | 1999-03-16 | Altera Corporation | Programmable logic array integrated circuits |
US5436575A (en) * | 1991-09-03 | 1995-07-25 | Altera Corporation | Programmable logic array integrated circuits |
US6759870B2 (en) | 1991-09-03 | 2004-07-06 | Altera Corporation | Programmable logic array integrated circuits |
US5371422A (en) * | 1991-09-03 | 1994-12-06 | Altera Corporation | Programmable logic device having multiplexers and demultiplexers randomly connected to global conductors for interconnections between logic elements |
US5633830A (en) * | 1995-11-08 | 1997-05-27 | Altera Corporation | Random access memory block circuitry for programmable logic array integrated circuit devices |
US5260611A (en) * | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic array having local and long distance conductors |
US5260610A (en) * | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic element interconnections for programmable logic array integrated circuits |
EP0609264A4 (en) * | 1991-09-23 | 1997-10-01 | Aptix Corp | Universal interconnect matrix array. |
US5513124A (en) * | 1991-10-30 | 1996-04-30 | Xilinx, Inc. | Logic placement using positionally asymmetrical partitioning method |
DE9114200U1 (de) * | 1991-11-14 | 1993-03-18 | Siemens AG, 8000 München | Zeitrelais mit integrierter Signalverarbeitung |
US5258668A (en) * | 1992-05-08 | 1993-11-02 | Altera Corporation | Programmable logic array integrated circuits with cascade connections between logic modules |
USRE35977E (en) * | 1992-05-08 | 1998-12-01 | Altera Corporation | Look up table implementation of fast carry arithmetic and exclusive-or operations |
US5274581A (en) * | 1992-05-08 | 1993-12-28 | Altera Corporation | Look up table implementation of fast carry for adders and counters |
US5254886A (en) * | 1992-06-19 | 1993-10-19 | Actel Corporation | Clock distribution scheme for user-programmable logic array architecture |
US5331226A (en) * | 1992-07-23 | 1994-07-19 | Xilinx, Inc. | Logic cell for field programmable gate array having optional input inverters |
US5386154A (en) * | 1992-07-23 | 1995-01-31 | Xilinx, Inc. | Compact logic cell for field programmable gate array chip |
US5365125A (en) * | 1992-07-23 | 1994-11-15 | Xilinx, Inc. | Logic cell for field programmable gate array having optional internal feedback and optional cascade |
US5646547A (en) * | 1994-04-28 | 1997-07-08 | Xilinx, Inc. | Logic cell which can be configured as a latch without static one's problem |
US5304871A (en) * | 1992-07-24 | 1994-04-19 | Actel Corporation | Programmable interconnect architecture employing leaky programmable elements |
DE4224804C1 (de) * | 1992-07-27 | 1994-01-13 | Siemens Ag | Programmierbare logische Schaltungsanordnung |
DE4224805A1 (de) * | 1992-07-27 | 1994-02-03 | Siemens Ag | Konfigurierbare Logikzelle |
EP0653123A4 (en) * | 1992-07-29 | 1995-12-20 | Xilinx Inc | LOGIC CELL FOR USER PROGRAMMABLE DOOR NETWORK PROVIDED WITH OPTIONAL INVERTERS. |
CA2091860A1 (en) * | 1992-07-29 | 1994-01-30 | F. Erich Goetting | Configuration control unit for programming a field programmable gate array and reading array status |
US5317698A (en) * | 1992-08-18 | 1994-05-31 | Actel Corporation | FPGA architecture including direct logic function circuit to I/O interconnections |
JP2746502B2 (ja) * | 1992-08-20 | 1998-05-06 | 三菱電機株式会社 | 半導体集積回路装置の製造装置及び製造方法並びに電子回路装置 |
JP3462534B2 (ja) * | 1992-08-28 | 2003-11-05 | テキサス インスツルメンツ インコーポレイテツド | プログラマブル論理回路および方法 |
US5425036A (en) * | 1992-09-18 | 1995-06-13 | Quickturn Design Systems, Inc. | Method and apparatus for debugging reconfigurable emulation systems |
US5329179A (en) * | 1992-10-05 | 1994-07-12 | Lattice Semiconductor Corporation | Arrangement for parallel programming of in-system programmable IC logical devices |
JPH06125067A (ja) * | 1992-10-12 | 1994-05-06 | Mitsubishi Electric Corp | 半導体集積回路及びその設計方法 |
GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
US5434514A (en) * | 1992-11-19 | 1995-07-18 | Altera Corporation | Programmable logic devices with spare circuits for replacement of defects |
US5414377A (en) * | 1992-12-21 | 1995-05-09 | Xilinx, Inc. | Logic block with look-up table for configuration and memory |
GB9303084D0 (en) * | 1993-02-16 | 1993-03-31 | Inmos Ltd | Programmable logic circuit |
US5317212A (en) * | 1993-03-19 | 1994-05-31 | Wahlstrom Sven E | Dynamic control of configurable logic |
US5311080A (en) * | 1993-03-26 | 1994-05-10 | At&T Bell Laboratories | Field programmable gate array with direct input/output connection |
US5483178A (en) * | 1993-03-29 | 1996-01-09 | Altera Corporation | Programmable logic device with logic block outputs coupled to adjacent logic block output multiplexers |
US5809281A (en) * | 1993-03-30 | 1998-09-15 | Altera Corporation | Field programmable gate array with high speed SRAM based configurable function block configurable as high performance logic or block of SRAM |
US5432467A (en) * | 1993-05-07 | 1995-07-11 | Altera Corporation | Programmable logic device with low power voltage level translator |
US5381058A (en) * | 1993-05-21 | 1995-01-10 | At&T Corp. | FPGA having PFU with programmable output driver inputs |
WO1994028475A1 (en) * | 1993-05-28 | 1994-12-08 | Regents Of The University Of California | Field programmable logic device with dynamic interconnections to a dynamic logic core |
IL109921A (en) * | 1993-06-24 | 1997-09-30 | Quickturn Design Systems | Method and apparatus for configuring memory circuits |
US5399922A (en) * | 1993-07-02 | 1995-03-21 | Altera Corporation | Macrocell comprised of two look-up tables and two flip-flops |
JP3176482B2 (ja) * | 1993-07-07 | 2001-06-18 | 富士通株式会社 | 論理シミュレーション装置 |
US5444394A (en) * | 1993-07-08 | 1995-08-22 | Altera Corporation | PLD with selective inputs from local and global conductors |
GB2280293B (en) * | 1993-07-19 | 1997-12-10 | Hewlett Packard Co | Architecture for programmable logic |
US6460131B1 (en) | 1993-08-03 | 2002-10-01 | Xilinx Inc. | FPGA input output buffer with registered tristate enable |
EP0665998A4 (en) * | 1993-08-03 | 1996-06-12 | Xilinx Inc | FPGA CIRCUIT WITH MICROPROCESSOR. |
US5457410A (en) * | 1993-08-03 | 1995-10-10 | Btr, Inc. | Architecture and interconnect scheme for programmable logic circuits |
US5410194A (en) * | 1993-08-11 | 1995-04-25 | Xilinx, Inc. | Asynchronous or synchronous load multifunction flip-flop |
US5523705A (en) * | 1993-08-24 | 1996-06-04 | Intel Corporation | Apparatus and method for selecting and buffering inputs of programmable logic devices |
US5506517A (en) * | 1993-09-01 | 1996-04-09 | Lattice Semiconductor Corporation | Output enable structure and method for a programmable logic device |
US5349250A (en) * | 1993-09-02 | 1994-09-20 | Xilinx, Inc. | Logic structure and circuit for fast carry |
US6154053A (en) * | 1993-09-02 | 2000-11-28 | Xilinx, Inc. | Look-ahead carry structure with homogeneous CLB structure and pitch larger than CLB pitch |
US5481206A (en) | 1993-09-02 | 1996-01-02 | Xilinx, Inc. | Circuit for fast carry and logic |
US5629886A (en) * | 1993-09-02 | 1997-05-13 | Xilinx, Inc. | Method and structure for providing fast propagation of a carry signal in a field programmable gate array |
US6288570B1 (en) | 1993-09-02 | 2001-09-11 | Xilinx, Inc. | Logic structure and circuit for fast carry |
US5898319A (en) * | 1993-09-02 | 1999-04-27 | Xilinx, Inc. | Method and structure for providing fast conditional sum in a field programmable gate array |
US5546018A (en) * | 1993-09-02 | 1996-08-13 | Xilinx, Inc. | Fast carry structure with synchronous input |
DE69430320T2 (de) * | 1993-12-13 | 2002-10-10 | Lattice Semiconductor Corp., Hillsboro | Anwendungsspezifische module in einem programmierbaren logikbaustein |
US5742179A (en) | 1994-01-27 | 1998-04-21 | Dyna Logic Corporation | High speed programmable logic architecture |
US5614844A (en) * | 1994-01-27 | 1997-03-25 | Dyna Logic Corporation | High speed programmable logic architecture |
US5504440A (en) * | 1994-01-27 | 1996-04-02 | Dyna Logic Corporation | High speed programmable logic architecture |
US5680583A (en) * | 1994-02-16 | 1997-10-21 | Arkos Design, Inc. | Method and apparatus for a trace buffer in an emulation system |
US5369314A (en) * | 1994-02-22 | 1994-11-29 | Altera Corporation | Programmable logic device with redundant circuitry |
US5581200A (en) * | 1994-03-04 | 1996-12-03 | Gudger; Keith H. | Stored and combinational logic function generator without dedicated storage elements |
US5805834A (en) * | 1994-03-30 | 1998-09-08 | Zilog, Inc. | Hot reconfigurable parallel bus bridging circuit |
US5781756A (en) * | 1994-04-01 | 1998-07-14 | Xilinx, Inc. | Programmable logic device with partially configurable memory cells and a method for configuration |
US5550843A (en) * | 1994-04-01 | 1996-08-27 | Xilinx, Inc. | Programmable scan chain testing structure and method |
US5682107A (en) * | 1994-04-01 | 1997-10-28 | Xilinx, Inc. | FPGA architecture with repeatable tiles including routing matrices and logic matrices |
US5453706A (en) * | 1994-04-01 | 1995-09-26 | Xilinx, Inc. | Field programmable gate array providing contention free configuration and reconfiguration |
US5430687A (en) * | 1994-04-01 | 1995-07-04 | Xilinx, Inc. | Programmable logic device including a parallel input device for loading memory cells |
US5504439A (en) * | 1994-04-01 | 1996-04-02 | Xilinx, Inc. | I/O interface cell for use with optional pad |
US6294928B1 (en) | 1996-04-05 | 2001-09-25 | Altera Corporation | Programmable logic device with highly routable interconnect |
US6181162B1 (en) | 1994-04-10 | 2001-01-30 | Altera Corporation | Programmable logic device with highly routable interconnect |
US5802540A (en) * | 1995-11-08 | 1998-09-01 | Altera Corporation | Programming and verification address generation for random access memory blocks in programmable logic array integrated circuit devices |
US5617573A (en) * | 1994-05-23 | 1997-04-01 | Xilinx, Inc. | State splitting for level reduction |
US5442306A (en) * | 1994-09-09 | 1995-08-15 | At&T Corp. | Field programmable gate array using look-up tables, multiplexers and decoders |
US5450022A (en) * | 1994-10-07 | 1995-09-12 | Xilinx Inc. | Structure and method for configuration of a field programmable gate array |
DE9417335U1 (de) * | 1994-10-28 | 1994-12-15 | Bäuerle, Karin, 75181 Pforzheim | Koppelbaustein |
US5898318A (en) * | 1994-11-04 | 1999-04-27 | Altera Corporation | Programmable logic array integrated circuits with enhanced cascade |
US5815726A (en) * | 1994-11-04 | 1998-09-29 | Altera Corporation | Coarse-grained look-up table architecture |
US5581199A (en) * | 1995-01-04 | 1996-12-03 | Xilinx, Inc. | Interconnect architecture for field programmable gate array using variable length conductors |
US5592105A (en) * | 1995-01-20 | 1997-01-07 | Xilinx, Inc. | Configuration logic to eliminate signal contention during reconfiguration |
US6181158B1 (en) * | 1995-01-20 | 2001-01-30 | Xilinx, Inc. | Configuration logic to eliminate signal contention during reconfiguration |
US5742180A (en) * | 1995-02-10 | 1998-04-21 | Massachusetts Institute Of Technology | Dynamically programmable gate array with multiple contexts |
US5537057A (en) * | 1995-02-14 | 1996-07-16 | Altera Corporation | Programmable logic array device with grouped logic regions and three types of conductors |
US5847577A (en) * | 1995-02-24 | 1998-12-08 | Xilinx, Inc. | DRAM memory cell for programmable logic devices |
US5581198A (en) * | 1995-02-24 | 1996-12-03 | Xilinx, Inc. | Shadow DRAM for programmable logic devices |
US6049223A (en) * | 1995-03-22 | 2000-04-11 | Altera Corporation | Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory |
US5757207A (en) * | 1995-03-22 | 1998-05-26 | Altera Corporation | Programmable logic array integrated circuit incorporating a first-in first-out memory |
GB2290895A (en) * | 1995-04-10 | 1996-01-10 | Memory Corp Plc | Shift register with comparator |
WO1996034346A1 (en) * | 1995-04-28 | 1996-10-31 | Xilinx, Inc. | Microprocessor with distributed registers accessible by programmable logic device |
US5625301A (en) * | 1995-05-18 | 1997-04-29 | Actel Corporation | Flexible FPGA input/output architecture |
US5646546A (en) * | 1995-06-02 | 1997-07-08 | International Business Machines Corporation | Programmable logic cell having configurable gates and multiplexers |
US5751165A (en) * | 1995-08-18 | 1998-05-12 | Chip Express (Israel) Ltd. | High speed customizable logic array device |
US5784313A (en) * | 1995-08-18 | 1998-07-21 | Xilinx, Inc. | Programmable logic device including configuration data or user data memory slices |
US5821773A (en) * | 1995-09-06 | 1998-10-13 | Altera Corporation | Look-up table based logic element with complete permutability of the inputs to the secondary signals |
US5777489A (en) * | 1995-10-13 | 1998-07-07 | Mentor Graphics Corporation | Field programmable gate array with integrated debugging facilities |
US5592102A (en) * | 1995-10-19 | 1997-01-07 | Altera Corporation | Means and apparatus to minimize the effects of silicon processing defects in programmable logic devices |
US5712806A (en) * | 1995-10-30 | 1998-01-27 | International Business Machines Corporation | Optimized multiplexer structure for emulation systems |
US5943242A (en) * | 1995-11-17 | 1999-08-24 | Pact Gmbh | Dynamically reconfigurable data processing system |
US5650734A (en) * | 1995-12-11 | 1997-07-22 | Altera Corporation | Programming programmable transistor devices using state machines |
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
IL116792A (en) * | 1996-01-16 | 2000-01-31 | Chip Express Israel Ltd | Customizable integrated circuit device |
US5744980A (en) * | 1996-02-16 | 1998-04-28 | Actel Corporation | Flexible, high-performance static RAM architecture for field-programmable gate arrays |
US5726484A (en) * | 1996-03-06 | 1998-03-10 | Xilinx, Inc. | Multilayer amorphous silicon antifuse |
US5726584A (en) * | 1996-03-18 | 1998-03-10 | Xilinx, Inc. | Virtual high density programmable integrated circuit having addressable shared memory cells |
US5869979A (en) * | 1996-04-05 | 1999-02-09 | Altera Corporation | Technique for preconditioning I/Os during reconfiguration |
US6107822A (en) | 1996-04-09 | 2000-08-22 | Altera Corporation | Logic element for a programmable logic integrated circuit |
US5977791A (en) | 1996-04-15 | 1999-11-02 | Altera Corporation | Embedded memory block with FIFO mode for programmable logic device |
US5894565A (en) * | 1996-05-20 | 1999-04-13 | Atmel Corporation | Field programmable gate array with distributed RAM and increased cell utilization |
JPH09320284A (ja) * | 1996-05-31 | 1997-12-12 | Nec Corp | 半導体集積回路およびその端子状態設定方法 |
US5952847A (en) * | 1996-06-25 | 1999-09-14 | Actel Corporation | Multiple logic family compatible output driver |
US6624658B2 (en) * | 1999-02-04 | 2003-09-23 | Advantage Logic, Inc. | Method and apparatus for universal program controlled bus architecture |
US6034547A (en) | 1996-09-04 | 2000-03-07 | Advantage Logic, Inc. | Method and apparatus for universal program controlled bus |
US5781032A (en) * | 1996-09-09 | 1998-07-14 | International Business Machines Corporation | Programmable inverter circuit used in a programmable logic cell |
US5805477A (en) * | 1996-09-26 | 1998-09-08 | Hewlett-Packard Company | Arithmetic cell for field programmable devices |
US5825202A (en) * | 1996-09-26 | 1998-10-20 | Xilinx, Inc. | Integrated circuit with field programmable and application specific logic areas |
DE19639935C1 (de) | 1996-09-27 | 1998-04-23 | Siemens Ag | Schaltungsanordnung mit zwischen Registern angeordneten kombinatorischen Blöcken |
DE19639937C1 (de) * | 1996-09-27 | 1998-03-12 | Siemens Ag | Schaltungsanordnung mit zwischen Registern angeordneten kombinatorischen Blöcken |
US5841967A (en) * | 1996-10-17 | 1998-11-24 | Quickturn Design Systems, Inc. | Method and apparatus for design verification using emulation and simulation |
US5883526A (en) * | 1997-04-17 | 1999-03-16 | Altera Corporation | Hierarchical interconnect for programmable logic devices |
US5760611A (en) * | 1996-10-25 | 1998-06-02 | International Business Machines Corporation | Function generator for programmable gate array |
US6005410A (en) * | 1996-12-05 | 1999-12-21 | International Business Machines Corporation | Interconnect structure between heterogeneous core regions in a programmable array |
DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
DE19654593A1 (de) * | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
DE19654846A1 (de) | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
DE59710317D1 (de) | 1996-12-27 | 2003-07-24 | Pact Inf Tech Gmbh | VERFAHREN ZUM SELBSTÄNDIGEN DYNAMISCHEN UMLADEN VON DATENFLUSSPROZESSOREN (DFPs) SOWIE BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN (FPGAs, DPGAs, o.dgl.) |
US5841296A (en) * | 1997-01-21 | 1998-11-24 | Xilinx, Inc. | Programmable delay element |
US6133751A (en) | 1998-08-05 | 2000-10-17 | Xilinx, Inc. | Programmable delay element |
US6029236A (en) * | 1997-01-28 | 2000-02-22 | Altera Corporation | Field programmable gate array with high speed SRAM based configurable function block configurable as high performance logic or block of SRAM |
US5936426A (en) * | 1997-02-03 | 1999-08-10 | Actel Corporation | Logic function module for field programmable array |
DE19704044A1 (de) * | 1997-02-04 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine |
US6034536A (en) * | 1997-02-05 | 2000-03-07 | Altera Corporation | Redundancy circuitry for logic circuits |
US6091258A (en) * | 1997-02-05 | 2000-07-18 | Altera Corporation | Redundancy circuitry for logic circuits |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
DE19704728A1 (de) | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
DE19704742A1 (de) * | 1997-02-11 | 1998-09-24 | Pact Inf Tech Gmbh | Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand |
US5963050A (en) * | 1997-02-26 | 1999-10-05 | Xilinx, Inc. | Configurable logic element with fast feedback paths |
US5889411A (en) * | 1997-02-26 | 1999-03-30 | Xilinx, Inc. | FPGA having logic element carry chains capable of generating wide XOR functions |
US5914616A (en) * | 1997-02-26 | 1999-06-22 | Xilinx, Inc. | FPGA repeatable interconnect structure with hierarchical interconnect lines |
US6204689B1 (en) | 1997-02-26 | 2001-03-20 | Xilinx, Inc. | Input/output interconnect circuit for FPGAs |
US5920202A (en) * | 1997-02-26 | 1999-07-06 | Xilinx, Inc. | Configurable logic element with ability to evaluate five and six input functions |
US6201410B1 (en) | 1997-02-26 | 2001-03-13 | Xilinx, Inc. | Wide logic gate implemented in an FPGA configurable logic element |
US5942913A (en) * | 1997-03-20 | 1999-08-24 | Xilinx, Inc. | FPGA repeatable interconnect structure with bidirectional and unidirectional interconnect lines |
US6014038A (en) * | 1997-03-21 | 2000-01-11 | Lightspeed Semiconductor Corporation | Function block architecture for gate array |
US6389379B1 (en) | 1997-05-02 | 2002-05-14 | Axis Systems, Inc. | Converification system and method |
US6321366B1 (en) | 1997-05-02 | 2001-11-20 | Axis Systems, Inc. | Timing-insensitive glitch-free logic system and method |
US6421251B1 (en) | 1997-05-02 | 2002-07-16 | Axis Systems Inc | Array board interconnect system and method |
US6134516A (en) * | 1997-05-02 | 2000-10-17 | Axis Systems, Inc. | Simulation server system and method |
US6009256A (en) * | 1997-05-02 | 1999-12-28 | Axis Systems, Inc. | Simulation/emulation system and method |
US6026230A (en) * | 1997-05-02 | 2000-02-15 | Axis Systems, Inc. | Memory simulation system and method |
US6249143B1 (en) | 1997-05-23 | 2001-06-19 | Altera Corporation | Programmable logic array integrated circuit with distributed random access memory array |
JP3865789B2 (ja) | 1997-05-23 | 2007-01-10 | アルテラ コーポレイション | インタリーブされた入力回路を備えるプログラマブル論理装置のための冗長回路 |
US5960191A (en) | 1997-05-30 | 1999-09-28 | Quickturn Design Systems, Inc. | Emulation system with time-multiplexed interconnect |
US6006321A (en) * | 1997-06-13 | 1999-12-21 | Malleable Technologies, Inc. | Programmable logic datapath that may be used in a field programmable device |
US5970240A (en) * | 1997-06-25 | 1999-10-19 | Quickturn Design Systems, Inc. | Method and apparatus for configurable memory emulation |
US6128215A (en) | 1997-08-19 | 2000-10-03 | Altera Corporation | Static random access memory circuits |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
US9092595B2 (en) | 1997-10-08 | 2015-07-28 | Pact Xpp Technologies Ag | Multiprocessor having associated RAM units |
US6072332A (en) * | 1997-10-14 | 2000-06-06 | Altera Corporation | Variable depth memories for programmable logic devices |
US6157210A (en) * | 1997-10-16 | 2000-12-05 | Altera Corporation | Programmable logic device with circuitry for observing programmable logic circuit signals and for preloading programmable logic circuits |
US6191611B1 (en) | 1997-10-16 | 2001-02-20 | Altera Corporation | Driver circuitry for programmable logic devices with hierarchical interconnection resources |
US6185724B1 (en) | 1997-12-02 | 2001-02-06 | Xilinx, Inc. | Template-based simulated annealing move-set that improves FPGA architectural feature utilization |
US6069490A (en) * | 1997-12-02 | 2000-05-30 | Xilinx, Inc. | Routing architecture using a direct connect routing mesh |
US6611932B2 (en) | 1997-12-05 | 2003-08-26 | Lightspeed Semiconductor Corporation | Method and apparatus for controlling and observing data in a logic block-based ASIC |
US6223313B1 (en) | 1997-12-05 | 2001-04-24 | Lightspeed Semiconductor Corporation | Method and apparatus for controlling and observing data in a logic block-based asic |
US6172519B1 (en) * | 1997-12-18 | 2001-01-09 | Xilinx, Inc. | Bus-hold circuit having a defined state during set-up of an in-system programmable device |
DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
DE19807872A1 (de) | 1998-02-25 | 1999-08-26 | Pact Inf Tech Gmbh | Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl. |
US6177808B1 (en) * | 1998-04-30 | 2001-01-23 | Compaq Computer Corporation | Integration of bidirectional switches with programmable logic |
US6467017B1 (en) | 1998-06-23 | 2002-10-15 | Altera Corporation | Programmable logic device having embedded dual-port random access memory configurable as single-port memory |
US6201404B1 (en) | 1998-07-14 | 2001-03-13 | Altera Corporation | Programmable logic device with redundant circuitry |
US6184707B1 (en) | 1998-10-07 | 2001-02-06 | Altera Corporation | Look-up table based logic element with complete permutability of the inputs to the secondary signals |
KR100301809B1 (ko) * | 1998-11-24 | 2001-09-06 | 김영환 | 데이터 입출력 버퍼 제어회로_ |
US6400180B2 (en) * | 1999-02-25 | 2002-06-04 | Xilinix, Inc. | Configurable lookup table for programmable logic devices |
US6150838A (en) | 1999-02-25 | 2000-11-21 | Xilinx, Inc. | FPGA configurable logic block with multi-purpose logic/memory circuit |
US6245634B1 (en) | 1999-10-28 | 2001-06-12 | Easic Corporation | Method for design and manufacture of semiconductors |
US6236229B1 (en) | 1999-05-13 | 2001-05-22 | Easic Corporation | Integrated circuits which employ look up tables to provide highly efficient logic cells and logic functionalities |
US6331733B1 (en) | 1999-08-10 | 2001-12-18 | Easic Corporation | Semiconductor device |
US6697387B1 (en) * | 1999-06-07 | 2004-02-24 | Micron Technology, Inc. | Apparatus for multiplexing signals through I/O pins |
DE10081643D2 (de) | 1999-06-10 | 2002-05-29 | Pact Inf Tech Gmbh | Sequenz-Partitionierung auf Zellstrukturen |
US20040225865A1 (en) * | 1999-09-03 | 2004-11-11 | Cox Richard D. | Integrated database indexing system |
US6947882B1 (en) * | 1999-09-24 | 2005-09-20 | Mentor Graphics Corporation | Regionally time multiplexed emulation system |
US6331790B1 (en) | 2000-03-10 | 2001-12-18 | Easic Corporation | Customizable and programmable cell array |
US6756811B2 (en) | 2000-03-10 | 2004-06-29 | Easic Corporation | Customizable and programmable cell array |
JP2004506261A (ja) | 2000-06-13 | 2004-02-26 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | パイプラインctプロトコルおよびct通信 |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
JP2004517386A (ja) | 2000-10-06 | 2004-06-10 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | 方法および装置 |
US7484081B1 (en) | 2000-10-10 | 2009-01-27 | Altera Corporation | Method and apparatus for protecting designs in SRAM-based programmable logic devices |
US6507212B1 (en) | 2000-11-02 | 2003-01-14 | Lattice Semiconductor Corporation | Wide input programmable logic system and method |
US6990555B2 (en) | 2001-01-09 | 2006-01-24 | Pact Xpp Technologies Ag | Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.) |
US9141390B2 (en) | 2001-03-05 | 2015-09-22 | Pact Xpp Technologies Ag | Method of processing data with an array of data processors according to application ID |
US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US9436631B2 (en) | 2001-03-05 | 2016-09-06 | Pact Xpp Technologies Ag | Chip including memory element storing higher level memory data on a page by page basis |
US9552047B2 (en) | 2001-03-05 | 2017-01-24 | Pact Xpp Technologies Ag | Multiprocessor having runtime adjustable clock and clock dependent power supply |
US9250908B2 (en) | 2001-03-05 | 2016-02-02 | Pact Xpp Technologies Ag | Multi-processor bus and cache interconnection system |
US7210129B2 (en) | 2001-08-16 | 2007-04-24 | Pact Xpp Technologies Ag | Method for translating programs for reconfigurable architectures |
US7581076B2 (en) | 2001-03-05 | 2009-08-25 | Pact Xpp Technologies Ag | Methods and devices for treating and/or processing data |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US7400668B2 (en) | 2001-03-22 | 2008-07-15 | Qst Holdings, Llc | Method and system for implementing a system acquisition function for use with a communication device |
US6836839B2 (en) | 2001-03-22 | 2004-12-28 | Quicksilver Technology, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
US7433909B2 (en) * | 2002-06-25 | 2008-10-07 | Nvidia Corporation | Processing architecture for a reconfigurable arithmetic node |
US7624204B2 (en) * | 2001-03-22 | 2009-11-24 | Nvidia Corporation | Input/output controller node in an adaptable computing environment |
US7962716B2 (en) | 2001-03-22 | 2011-06-14 | Qst Holdings, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
US7752419B1 (en) | 2001-03-22 | 2010-07-06 | Qst Holdings, Llc | Method and system for managing hardware resources to implement system functions using an adaptive computing architecture |
US6720796B1 (en) | 2001-05-06 | 2004-04-13 | Altera Corporation | Multiple size memories in a programmable logic device |
US6605962B2 (en) * | 2001-05-06 | 2003-08-12 | Altera Corporation | PLD architecture for flexible placement of IP function blocks |
US6577678B2 (en) | 2001-05-08 | 2003-06-10 | Quicksilver Technology | Method and system for reconfigurable channel coding |
US7076595B1 (en) * | 2001-05-18 | 2006-07-11 | Xilinx, Inc. | Programmable logic device including programmable interface core and central processing unit |
US10031733B2 (en) | 2001-06-20 | 2018-07-24 | Scientia Sol Mentis Ag | Method for processing data |
US7657877B2 (en) | 2001-06-20 | 2010-02-02 | Pact Xpp Technologies Ag | Method for processing data |
JP3580785B2 (ja) | 2001-06-29 | 2004-10-27 | 株式会社半導体理工学研究センター | ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、および、ルックアップテーブルの構成方法 |
US20030020082A1 (en) * | 2001-07-25 | 2003-01-30 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices for optical switching |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US7420392B2 (en) * | 2001-09-28 | 2008-09-02 | Xilinx, Inc. | Programmable gate array and embedded circuitry initialization and processing |
US6781407B2 (en) | 2002-01-09 | 2004-08-24 | Xilinx, Inc. | FPGA and embedded circuitry initialization and processing |
US6798239B2 (en) * | 2001-09-28 | 2004-09-28 | Xilinx, Inc. | Programmable gate array having interconnecting logic to support embedded fixed logic circuitry |
US6696856B1 (en) | 2001-10-30 | 2004-02-24 | Lightspeed Semiconductor Corporation | Function block architecture with variable drive strengths |
US6489806B1 (en) * | 2001-11-14 | 2002-12-03 | Lattice Semiconductor Corporation | Zero-power logic cell for use in programmable logic devices |
US6983405B1 (en) | 2001-11-16 | 2006-01-03 | Xilinx, Inc., | Method and apparatus for testing circuitry embedded within a field programmable gate array |
US6996758B1 (en) | 2001-11-16 | 2006-02-07 | Xilinx, Inc. | Apparatus for testing an interconnecting logic fabric |
US6886092B1 (en) | 2001-11-19 | 2005-04-26 | Xilinx, Inc. | Custom code processing in PGA by providing instructions from fixed logic processor portion to programmable dedicated processor portion |
US8412915B2 (en) | 2001-11-30 | 2013-04-02 | Altera Corporation | Apparatus, system and method for configuration of adaptive integrated circuitry having heterogeneous computational elements |
US6986021B2 (en) * | 2001-11-30 | 2006-01-10 | Quick Silver Technology, Inc. | Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements |
US7602740B2 (en) | 2001-12-10 | 2009-10-13 | Qst Holdings, Inc. | System for adapting device standards after manufacture |
US7215701B2 (en) | 2001-12-12 | 2007-05-08 | Sharad Sambhwani | Low I/O bandwidth method and system for implementing detection and identification of scrambling codes |
US20030108012A1 (en) * | 2001-12-12 | 2003-06-12 | Quicksilver Technology, Inc. | Method and system for detecting and identifying scrambling codes |
US7577822B2 (en) | 2001-12-14 | 2009-08-18 | Pact Xpp Technologies Ag | Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization |
US7403981B2 (en) * | 2002-01-04 | 2008-07-22 | Quicksilver Technology, Inc. | Apparatus and method for adaptive multimedia reception and transmission in communication environments |
WO2003060747A2 (de) | 2002-01-19 | 2003-07-24 | Pact Xpp Technologies Ag | Reconfigurierbarer prozessor |
US6820248B1 (en) | 2002-02-14 | 2004-11-16 | Xilinx, Inc. | Method and apparatus for routing interconnects to devices with dissimilar pitches |
EP2043000B1 (de) | 2002-02-18 | 2011-12-21 | Richter, Thomas | Bussysteme und Rekonfigurationsverfahren |
US6754882B1 (en) | 2002-02-22 | 2004-06-22 | Xilinx, Inc. | Method and system for creating a customized support package for an FPGA-based system-on-chip (SoC) |
US6976160B1 (en) | 2002-02-22 | 2005-12-13 | Xilinx, Inc. | Method and system for controlling default values of flip-flops in PGA/ASIC-based designs |
US6934922B1 (en) | 2002-02-27 | 2005-08-23 | Xilinx, Inc. | Timing performance analysis |
US7007121B1 (en) | 2002-02-27 | 2006-02-28 | Xilinx, Inc. | Method and apparatus for synchronized buses |
US6839874B1 (en) | 2002-02-28 | 2005-01-04 | Xilinx, Inc. | Method and apparatus for testing an embedded device |
US7111217B1 (en) | 2002-02-28 | 2006-09-19 | Xilinx, Inc. | Method and system for flexibly nesting JTAG TAP controllers for FPGA-based system-on-chip (SoC) |
US7111220B1 (en) | 2002-03-01 | 2006-09-19 | Xilinx, Inc. | Network physical layer with embedded multi-standard CRC generator |
US7088767B1 (en) | 2002-03-01 | 2006-08-08 | Xilinx, Inc. | Method and apparatus for operating a transceiver in different data rates |
US7187709B1 (en) | 2002-03-01 | 2007-03-06 | Xilinx, Inc. | High speed configurable transceiver architecture |
US6961919B1 (en) | 2002-03-04 | 2005-11-01 | Xilinx, Inc. | Method of designing integrated circuit having both configurable and fixed logic circuitry |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US9170812B2 (en) | 2002-03-21 | 2015-10-27 | Pact Xpp Technologies Ag | Data processing system having integrated pipelined array data processor |
US7493375B2 (en) | 2002-04-29 | 2009-02-17 | Qst Holding, Llc | Storage and delivery of device features |
US6777977B1 (en) * | 2002-05-01 | 2004-08-17 | Actel Corporation | Three input field programmable gate array logic circuit configurable as a three input look up table, a D-latch or a D flip-flop |
US6774667B1 (en) | 2002-05-09 | 2004-08-10 | Actel Corporation | Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays |
US7328414B1 (en) | 2003-05-13 | 2008-02-05 | Qst Holdings, Llc | Method and system for creating and programming an adaptive computing engine |
US7660984B1 (en) | 2003-05-13 | 2010-02-09 | Quicksilver Technology | Method and system for achieving individualized protected space in an operating system |
US6973405B1 (en) | 2002-05-22 | 2005-12-06 | Xilinx, Inc. | Programmable interactive verification agent |
US6891394B1 (en) | 2002-06-04 | 2005-05-10 | Actel Corporation | Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers |
US7378867B1 (en) | 2002-06-04 | 2008-05-27 | Actel Corporation | Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers |
US6970012B2 (en) * | 2002-06-10 | 2005-11-29 | Xilinx, Inc. | Programmable logic device having heterogeneous programmable logic blocks |
US6772405B1 (en) | 2002-06-13 | 2004-08-03 | Xilinx, Inc. | Insertable block tile for interconnecting to a device embedded in an integrated circuit |
US6844757B2 (en) | 2002-06-28 | 2005-01-18 | Lattice Semiconductor Corp. | Converting bits to vectors in a programmable logic device |
US6992503B2 (en) * | 2002-07-08 | 2006-01-31 | Viciciv Technology | Programmable devices with convertibility to customizable devices |
US7112994B2 (en) | 2002-07-08 | 2006-09-26 | Viciciv Technology | Three dimensional integrated circuits |
US20040004251A1 (en) * | 2002-07-08 | 2004-01-08 | Madurawe Raminda U. | Insulated-gate field-effect thin film transistors |
US7673273B2 (en) * | 2002-07-08 | 2010-03-02 | Tier Logic, Inc. | MPGA products based on a prototype FPGA |
US7129744B2 (en) * | 2003-10-23 | 2006-10-31 | Viciciv Technology | Programmable interconnect structures |
US7312109B2 (en) * | 2002-07-08 | 2007-12-25 | Viciciv, Inc. | Methods for fabricating fuse programmable three dimensional integrated circuits |
US7085973B1 (en) | 2002-07-09 | 2006-08-01 | Xilinx, Inc. | Testing address lines of a memory controller |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
AU2003286131A1 (en) | 2002-08-07 | 2004-03-19 | Pact Xpp Technologies Ag | Method and device for processing data |
US6765427B1 (en) | 2002-08-08 | 2004-07-20 | Actel Corporation | Method and apparatus for bootstrapping a programmable antifuse circuit |
US8108656B2 (en) | 2002-08-29 | 2012-01-31 | Qst Holdings, Llc | Task definition for specifying resource requirements |
US7043511B1 (en) | 2002-08-30 | 2006-05-09 | Lattice Semiconductor Corporation | Performing conditional operations in a programmable logic device |
US7099426B1 (en) | 2002-09-03 | 2006-08-29 | Xilinx, Inc. | Flexible channel bonding and clock correction operations on a multi-block data path |
US7434080B1 (en) | 2002-09-03 | 2008-10-07 | Actel Corporation | Apparatus for interfacing and testing a phase locked loop in a field programmable gate array |
US7394284B2 (en) | 2002-09-06 | 2008-07-01 | Pact Xpp Technologies Ag | Reconfigurable sequencer structure |
US7092865B1 (en) | 2002-09-10 | 2006-08-15 | Xilinx, Inc. | Method and apparatus for timing modeling |
US6803787B1 (en) | 2002-09-25 | 2004-10-12 | Lattice Semiconductor Corp. | State machine in a programmable logic device |
US6750674B1 (en) | 2002-10-02 | 2004-06-15 | Actel Corporation | Carry chain for use between logic modules in a field programmable gate array |
US7269814B1 (en) | 2002-10-08 | 2007-09-11 | Actel Corporation | Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA |
US6885218B1 (en) | 2002-10-08 | 2005-04-26 | Actel Corporation | Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA |
US8643162B2 (en) | 2007-11-19 | 2014-02-04 | Raminda Udaya Madurawe | Pads and pin-outs in three dimensional integrated circuits |
US7812458B2 (en) * | 2007-11-19 | 2010-10-12 | Tier Logic, Inc. | Pad invariant FPGA and ASIC devices |
US7042756B2 (en) * | 2002-10-18 | 2006-05-09 | Viciciv Technology | Configurable storage device |
US7084666B2 (en) * | 2002-10-21 | 2006-08-01 | Viciciv Technology | Programmable interconnect structures |
US6937064B1 (en) * | 2002-10-24 | 2005-08-30 | Altera Corporation | Versatile logic element and logic array block |
US7937591B1 (en) | 2002-10-25 | 2011-05-03 | Qst Holdings, Llc | Method and system for providing a device which can be adapted on an ongoing basis |
US8276135B2 (en) * | 2002-11-07 | 2012-09-25 | Qst Holdings Llc | Profiling of software and circuit designs utilizing data operation analyses |
US6727726B1 (en) | 2002-11-12 | 2004-04-27 | Actel Corporation | Field programmable gate array architecture including a buffer module and a method of distributing buffer modules in a field programmable gate array |
US7225301B2 (en) | 2002-11-22 | 2007-05-29 | Quicksilver Technologies | External memory controller node |
US7111110B1 (en) * | 2002-12-10 | 2006-09-19 | Altera Corporation | Versatile RAM for programmable logic device |
US6946871B1 (en) * | 2002-12-18 | 2005-09-20 | Actel Corporation | Multi-level routing architecture in a field programmable gate array having transmitters and receivers |
US7385420B1 (en) | 2002-12-27 | 2008-06-10 | Actel Corporation | Repeatable block producing a non-uniform routing architecture in a field programmable gate array having segmented tracks |
US6891396B1 (en) | 2002-12-27 | 2005-05-10 | Actel Corporation | Repeatable block producing a non-uniform routing architecture in a field programmable gate array having segmented tracks |
US7255437B2 (en) * | 2003-10-09 | 2007-08-14 | Howell Thomas A | Eyeglasses with activity monitoring |
US6825690B1 (en) | 2003-05-28 | 2004-11-30 | Actel Corporation | Clock tree network in a field programmable gate array |
US6838902B1 (en) * | 2003-05-28 | 2005-01-04 | Actel Corporation | Synchronous first-in/first-out block memory for a field programmable gate array |
US7375553B1 (en) | 2003-05-28 | 2008-05-20 | Actel Corporation | Clock tree network in a field programmable gate array |
US6867615B1 (en) | 2003-05-30 | 2005-03-15 | Actel Corporation | Dedicated input/output first in/first out module for a field programmable gate array |
US7385419B1 (en) | 2003-05-30 | 2008-06-10 | Actel Corporation | Dedicated input/output first in/first out module for a field programmable gate array |
EP1634182A2 (en) * | 2003-06-17 | 2006-03-15 | PACT XPP Technologies AG | Data processing device and method |
US7609297B2 (en) | 2003-06-25 | 2009-10-27 | Qst Holdings, Inc. | Configurable hardware based digital imaging apparatus |
US7693703B2 (en) * | 2003-08-01 | 2010-04-06 | Mentor Graphics Corporation | Configuration of reconfigurable interconnect portions |
EP1676208A2 (en) | 2003-08-28 | 2006-07-05 | PACT XPP Technologies AG | Data processing device and method |
US7421014B2 (en) * | 2003-09-11 | 2008-09-02 | Xilinx, Inc. | Channel bonding of a plurality of multi-gigabit transceivers |
US7176716B2 (en) * | 2003-12-24 | 2007-02-13 | Viciciv Technology | Look-up table structure with embedded carry logic |
US7019557B2 (en) * | 2003-12-24 | 2006-03-28 | Viciciv Technology | Look-up table based logic macro-cells |
US7317264B2 (en) * | 2003-11-25 | 2008-01-08 | Eaton Corporation | Method and apparatus to independently control contactors in a multiple contactor configuration |
US7030651B2 (en) * | 2003-12-04 | 2006-04-18 | Viciciv Technology | Programmable structured arrays |
US7336097B2 (en) * | 2003-12-24 | 2008-02-26 | Viciciv, Inc. | Look-up table structure with embedded carry logic |
US7176713B2 (en) * | 2004-01-05 | 2007-02-13 | Viciciv Technology | Integrated circuits with RAM and ROM fabrication options |
KR100564611B1 (ko) * | 2004-02-14 | 2006-03-29 | 삼성전자주식회사 | 하드 디스크 드라이브의 완충 구조체 |
US7030652B1 (en) | 2004-04-23 | 2006-04-18 | Altera Corporation | LUT-based logic element with support for Shannon decomposition and associated method |
US7489164B2 (en) * | 2004-05-17 | 2009-02-10 | Raminda Udaya Madurawe | Multi-port memory devices |
US8566616B1 (en) | 2004-09-10 | 2013-10-22 | Altera Corporation | Method and apparatus for protecting designs in SRAM-based programmable logic devices and the like |
US8612772B1 (en) | 2004-09-10 | 2013-12-17 | Altera Corporation | Security core using soft key |
DE102005048525A1 (de) * | 2005-10-07 | 2007-04-12 | Micronas Gmbh | Schaltungsarchitektur für eine integrierte Schaltung |
US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
US7486111B2 (en) * | 2006-03-08 | 2009-02-03 | Tier Logic, Inc. | Programmable logic devices comprising time multiplexed programmable interconnect |
US7555424B2 (en) | 2006-03-16 | 2009-06-30 | Quickturn Design Systems, Inc. | Method and apparatus for rewinding emulated memory circuits |
US8067970B2 (en) * | 2006-03-31 | 2011-11-29 | Masleid Robert P | Multi-write memory circuit with a data input and a clock input |
US20080024165A1 (en) * | 2006-07-28 | 2008-01-31 | Raminda Udaya Madurawe | Configurable embedded multi-port memory |
US20080182021A1 (en) * | 2007-01-31 | 2008-07-31 | Simka Harsono S | Continuous ultra-thin copper film formed using a low thermal budget |
US7456653B2 (en) * | 2007-03-09 | 2008-11-25 | Altera Corporation | Programmable logic device having logic array block interconnect lines that can interconnect logic elements in different logic blocks |
US7508231B2 (en) | 2007-03-09 | 2009-03-24 | Altera Corporation | Programmable logic device having redundancy with logic element granularity |
US7743296B1 (en) | 2007-03-26 | 2010-06-22 | Lattice Semiconductor Corporation | Logic analyzer systems and methods for programmable logic devices |
US7536615B1 (en) | 2007-03-26 | 2009-05-19 | Lattice Semiconductor Corporation | Logic analyzer systems and methods for programmable logic devices |
US7635988B2 (en) * | 2007-11-19 | 2009-12-22 | Tier Logic, Inc. | Multi-port thin-film memory devices |
US20090128189A1 (en) * | 2007-11-19 | 2009-05-21 | Raminda Udaya Madurawe | Three dimensional programmable devices |
US7602213B2 (en) * | 2007-12-26 | 2009-10-13 | Tier Logic, Inc. | Using programmable latch to implement logic |
US7573294B2 (en) * | 2007-12-26 | 2009-08-11 | Tier Logic, Inc. | Programmable logic based latches and shift registers |
US7795913B2 (en) * | 2007-12-26 | 2010-09-14 | Tier Logic | Programmable latch based multiplier |
US7573293B2 (en) * | 2007-12-26 | 2009-08-11 | Tier Logic, Inc. | Programmable logic based latches and shift registers |
US7735045B1 (en) * | 2008-03-12 | 2010-06-08 | Xilinx, Inc. | Method and apparatus for mapping flip-flop logic onto shift register logic |
US20100272811A1 (en) * | 2008-07-23 | 2010-10-28 | Alkermes,Inc. | Complex of trospium and pharmaceutical compositions thereof |
US8230375B2 (en) | 2008-09-14 | 2012-07-24 | Raminda Udaya Madurawe | Automated metal pattern generation for integrated circuits |
US8661394B1 (en) | 2008-09-24 | 2014-02-25 | Iowa State University Research Foundation, Inc. | Depth-optimal mapping of logic chains in reconfigurable fabrics |
US8438522B1 (en) | 2008-09-24 | 2013-05-07 | Iowa State University Research Foundation, Inc. | Logic element architecture for generic logic chains in programmable devices |
US8159265B1 (en) | 2010-11-16 | 2012-04-17 | Raminda Udaya Madurawe | Memory for metal configurable integrated circuits |
US8159268B1 (en) | 2010-11-16 | 2012-04-17 | Raminda Udaya Madurawe | Interconnect structures for metal configurable integrated circuits |
US8159266B1 (en) | 2010-11-16 | 2012-04-17 | Raminda Udaya Madurawe | Metal configurable integrated circuits |
US8959010B1 (en) | 2011-12-08 | 2015-02-17 | Cadence Design Systems, Inc. | Emulation system with improved reliability of interconnect and a method for programming such interconnect |
US8743735B1 (en) | 2012-01-18 | 2014-06-03 | Cadence Design Systems, Inc. | Emulation system for verifying a network device |
CN102611431B (zh) * | 2012-03-08 | 2014-12-24 | 无锡华大国奇科技有限公司 | 带组合逻辑通路的寄存器 |
US8595683B1 (en) | 2012-04-12 | 2013-11-26 | Cadence Design Systems, Inc. | Generating user clocks for a prototyping environment |
US10425082B2 (en) | 2015-10-27 | 2019-09-24 | Andapt, Inc. | Adaptive analog blocks with digital wrappers integrated onto programmable fabric |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4911432A (ja) * | 1972-05-30 | 1974-01-31 | ||
US3967251A (en) * | 1975-04-17 | 1976-06-29 | Xerox Corporation | User variable computer memory module |
US4357678A (en) * | 1979-12-26 | 1982-11-02 | International Business Machines Corporation | Programmable sequential logic array mechanism |
DE3342354A1 (de) | 1983-04-14 | 1984-10-18 | Control Data Corp., Minneapolis, Minn. | Weich programmierbare logikanordnung |
-
1985
- 1985-02-27 US US06/706,429 patent/US4706216A/en not_active Expired - Lifetime
-
1986
- 1986-02-14 JP JP61030608A patent/JPS61224520A/ja active Granted
- 1986-02-26 CA CA000502720A patent/CA1255364A/en not_active Expired
- 1986-02-26 GB GB8604761A patent/GB2171546B/en not_active Expired
- 1986-02-27 DE DE19863606406 patent/DE3606406A1/de active Granted
- 1986-02-27 DE DE3645224A patent/DE3645224C2/de not_active Expired - Lifetime
- 1986-02-27 DE DE3645221A patent/DE3645221C2/de not_active Expired - Lifetime
- 1986-03-28 US US06/845,287 patent/US4758985A/en not_active Expired - Lifetime
-
1991
- 1991-10-09 JP JP3290528A patent/JPH0645912A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US4706216A (en) | 1987-11-10 |
GB8604761D0 (en) | 1986-04-03 |
GB2171546B (en) | 1989-10-18 |
US4758985A (en) | 1988-07-19 |
CA1255364A (en) | 1989-06-06 |
JPS61224520A (ja) | 1986-10-06 |
DE3645224C2 (ja) | 1992-02-20 |
JPH0645912A (ja) | 1994-02-18 |
GB2171546A (en) | 1986-08-28 |
DE3645221C2 (ja) | 1992-04-23 |
DE3606406A1 (de) | 1986-08-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0446488B2 (ja) | ||
US4642487A (en) | Special interconnect for configurable logic array | |
USRE34363E (en) | Configurable electrical circuit having configurable logic elements and configurable interconnects | |
US4442508A (en) | Storage cells for use in two conductor data column storage logic arrays | |
US4870302A (en) | Configurable electrical circuit having configurable logic elements and configurable interconnects | |
US6373779B1 (en) | Block RAM having multiple configurable write modes for use in a field programmable gate array | |
US6014038A (en) | Function block architecture for gate array | |
EP0204034B1 (en) | Configurable logic array | |
JPS587931A (ja) | Pla装置 | |
GB2202355A (en) | Configurable storage circuit | |
US5636161A (en) | Eprom bit-line interface for implementing programming, verification and testing | |
US20110072326A1 (en) | Sram macro test flop | |
JPH01137500A (ja) | 埋込み2進パターンを有するメモリ・アレイ装置 | |
US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
JPH0447492B2 (ja) | ||
CA1274882A (en) | Configurable electrical circuit having configurable logic elements and configurable interconnects | |
JPS61280120A (ja) | コンフイグラブルロジツクアレイ | |
US5381378A (en) | Semiconductor memory device | |
GB2149989A (en) | Data storage cell | |
JPH1116345A (ja) | カウンタ回路及びそれを用いた半導体メモリ装置 | |
GB2105938A (en) | Clocked logic array with memory cells |