JPH0446488B2 - - Google Patents

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JPH0446488B2
JPH0446488B2 JP61030608A JP3060886A JPH0446488B2 JP H0446488 B2 JPH0446488 B2 JP H0446488B2 JP 61030608 A JP61030608 A JP 61030608A JP 3060886 A JP3060886 A JP 3060886A JP H0446488 B2 JPH0446488 B2 JP H0446488B2
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binary
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Esu Kaataa Uiriamu
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Xilinx Inc
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Publication of JPH0446488B2 publication Critical patent/JPH0446488B2/ja
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はコンフイグラブル論理要素に関し、特
にコンフイグラブル組合せ論理要素とコンフイグ
ラブル記憶要素とコンフイグラブル出力選択論理
回路とを有するコンフイグラブル論理要素に関す
る。コンフイグラブル記憶要素の出力信号は、コ
ンフイグラブル組合せ論理回路及び出力選択論理
回路両者の入力信号となる。出力選択論理回路の
出力信号は、組合せ論理要素の出力信号と記憶要
素の出力信号とから選択される。
〈従来の技術〉 同一出願人による特願昭60−121357号明細書に
は、最終的に製造される集積回路のコンフイギユ
レーシヨン（configuration）即ち構成を、該集
積回路がシステム内に組み付けられた場合であつ
ても、適宜変更して、同一の集積回路について複
数の論理機能の中からいずれか任意のものを実現
することができる、所謂コンフイグラブル
（configurable）な構造が開示されている。これ
は、それぞれに、要求されるタスク・目的に応じ
て複数の論理機能のいずれをも実現し得るように
構成（configure）することができる複数の「コ
ンフイグラブル」即ち「構成を変更可能な」論理
要素（以下、コンフイグラブル論理要素という）
を提供することにより達成される。
コンフイグラブル論理要素とは、複数の論理機
能のいずれをも実現し得るようにチツプに記憶さ
れた制御ビツトもしくはチツプに伝送された制御
ビツトに応じて作動するスイツチにより電気的に
相互接続し得る複数のデバイスの組合せを意味す
る。前記特許出願明細書中に開示されているコン
フイグラブル論理要素は、例えば、ANDゲート、
フリツプフロツプ、インバータ、NORゲート、
エクスクルーシブORゲート及び更に複雑な機能
を実現するべくこれらの基礎的機能を組合せてな
るものなどにより提供される１個又は複数の機能
を提供するために必要なすべての回路要素を備え
ている。コンフイグラブル論理要素により達成さ
れるべき特定の機能は、制御論理回路からコンフ
イグラブル論理要素に供給される制御信号により
定められる。この制御信号に応じて、コンフイグ
ラブル論理要素は、ANDゲート、ORゲート、
NORゲート、NANDゲート、エクスクルーシブ
ORゲートその他複数の論理機能のいずれかを、
その物理的構造を変化させることなく実現するこ
とができる。
コンフイグラブル論理要素により実現されるべ
きこのような複数の機能の任意のものを実現し得
るような構造がチツプ上に形成される。これは、
コンフイグラブル論理要素のコンフイギユレーシ
ヨンを制御するような制御信号を記憶及び発生す
る制御論理回路を準備することにより可能とな
る。
或る実施例に於ては、制御信号が、コンフイグ
ラブル論理要素を含む集積回路チツプの一部とし
て一体的に形成された制御論理回路により記憶及
び伝送される。しかしながら、必要に応じて、制
御信号をコンフイグラブル論理要素が形成されて
いる集積回路の外部に於いて記憶及び又は生成さ
れるようにし、これをコンフイグラブル論理要素
のピンに伝送されるようにすることもできる。
一般に、コントロールビツトとしての特定の組
の制御信号が、コンフイグラブル論理要素のコン
フイギユレーシヨンを制御するべく、制御論理回
路からコンフイグラブル論理要素に伝送される。
集積回路チツプ上のコンフイグラブル論理要素に
供給されるべき実際の制御ビツトの組の内容は、
チツプ上のコンフイグラブル論理要素により実現
されるべき機能に依存する。
〈発明が解決しようとする問題点〉 本発明の主な目的は、極めて多様な機能を実現
し得るコンフイグラブル論理要素を提供すること
にある。
〈問題点を解決するための手段〉 本発明に基づくコンフイグラブル論理要素は、
極めて多様な機能を実現し得るものである。この
コンフイグラブル論理要素は、組合せ論理要素、
記憶要素及び出力選択論理回路を有し、これら各
要素のコンフイギユレーシヨンは制御ビツトによ
つて構成（configure）される。記憶要素からの
選択されたフイードバツク信号と共にコンフイグ
ラブル論理要素に送られる選択された入力信号
は、組合せ論理要素への入力信号となる。組合せ
論理要素の出力信号と共にコンフイグラブル論理
要素の入力信号は、コンフイグラブル記憶要素の
入力信号となる。出力選択論理回路は、組合せ論
理要素及び記憶要素の出力信号から選択された出
力信号を供給する。
〈実施例〉 以下、本発明の好適実施例を添付の図面につい
て詳しく説明する。
第１図はコンフイグラブル論理要素により実現
し得る論理機能を示すもので、第１図に示された
28個の機能は、単に例示のために列挙されたもの
で、所望に応じて列挙されていない機能をもコン
フイグラブル論理要素により実現することも可能
である。
第 １ 表要 素 機 能 1 ANDゲート 2 NANDゲート 3 反転入力を有するANDゲート 4 反転入力を有するNANDゲート 5 ORゲート 6 NORゲート 7 エクスクルーシブORゲート 8 エクスクルーシブNORゲート 9 ３入力ANDゲート 10 ３入力NANDゲート 11 ３入力ORゲート 12 ３入力NORゲート 13 ANDゲートを有する１つの入力を有す
るORゲート 14 ANDゲートを有する１つの入力を有す
るNORゲート 15 ORゲートを有する１つの入力を有する
ANDゲート 16 ORゲートを有する１つの入力を有する
NANDゲート 17 １つの反転入力を有する３入力ANDゲ
ート 18 １つの反転入力を有する３入力NAND
ゲート 19 １つの反転入力を有する３入力ORゲー
ト 20 １つの反転入力を有する３入力NORゲ
ート 21 ２者択一入力のマルチプレクサ 22 ２者択一反転入力のマルチプレクサ 23 リセツトを有する“Ｄ”フリツプフロツ
プ 24 セツトリセツトラツチ 25 リセツト及び反転出力を有する“Ｄ”フ
リツプフロツプ 26 リセツト及び反転出力を有するセツトリ
セツトラツチ 27 セツトを有する“Ｄ“フリツプフロツプ 28 セツト及び反転出力を有する“Ｄ”フリ
ツプフロツプ 第２図は、２つの変数Ａ及びＢについてもすべ
ての有用な基本的機能を実現し得る１つの態様の
内部論理構造を示す。この機能は、制御リードＣ
０、０、Ｃ２、２、……に加えられたコンフ
イギユレーシヨン制御信号Ｃ０、０、Ｃ２、
２、……により選択される。本実施例の場合、す
べての制御リードは、Ｎチヤンネルエンハンスメ
ントモードパストランジスタのゲートに接続され
ている。第２図に示された構造によりANDゲー
トの機能を実現するためには、ＮチヤンネルＮハ
ンスメントモードパストランジスタ２９ｃおよび
２９ｄのゲートに接続されたコンフイギユレーシ
ヨン制御リードＣ１及びＣ０にハイレベル信号を
加えることによりパストランジスタ２９ｃ及び２
９ｄを導通させ、符号Ａ及びＢが付された入力リ
ードをインバータ２１及び２２の前後端に亘つて
シヤントする。
ローレベル信号がコンフイギユレーシヨン制御
リード０及び１に加えられ、インバータ２１
及び２２の出力信号をANDゲート２５から遮断
する。更に、リードＣ５のハイレベル信号が
ANDゲート２５に加えられ、このANDゲート２
５をイネーブルさせる。このようにして、３入力
ANDゲート２５が、信号Ａ及びＢに対して２入
力ANDゲートとして機能するようになる。AND
ゲート２５の出力信号は、NORゲート２６の入
力信号を提供する。NORゲート２６に加えられ
る第２の入力信号は、ANDゲート２４の出力信
号から得られる。ANDゲート２４の出力信号は、
コンフイギユレーシヨン制御リードＣ４に論理０
信号を加えることにより論理０状態に保持され
る。制御信号Ｃ２及びＣ３は、どのレベルにあつ
ても良いものであつて、これらの信号がハイ及び
ローのいずれであつてもANDゲート２４の出力
信号に対して影響を与えない。ANDゲート２４
の出力信号が論理０であり、NORゲート２６へ
の３状態制御入力信号が論理０であるため、
ANDゲート２５、ANDゲート２４及びNORゲ
ート２６が互いに共同して、入力信号Ａ及びＢに
対して１つのNANDゲートとして機能すること
が容易に理解されよう。NORゲート２７に加え
られる３状態制御信号が（リセツト時を除いて）
論理０であるため、NORゲート２７は、NORゲ
ート２６の出力信号に対してインバータとして機
能する。NORゲート２６の出力信号は、Ｎチヤ
ンネルトランジスタ２９Ａのゲートに加えられ
る。このトランジスタ２９Ａのソースは接地さ
れ、そのドレーンは出力リード２８に接続されて
いる。そして、NORゲート２６の出力信号は、
Ｎチヤンネルトランジスタ２９ｂのゲートに加え
られる。トランジスタ２９ｂのソースは、電源に
接続され、このトランジスタのドレーンは、出力
リード２８及びＮチヤンネルトランジスタ２９ａ
のドレーンに接続されている。従つて、トランジ
スタ２９ａ及び２９ｂは、NORゲート２６の出
力信号に対してインバータとして機能する。この
ように、上記したよう構成された第２図の構造
は、信号Ａ及びＢに対してANDゲートとして機
能する。このような要領にて、コンフイギユレー
シヨン制御リードＣ０〜Ｃ５に適切な制御信号を
加え、該構造内の適切なパストランジスタ及びゲ
ートを作動させることにより他の論理機能を実現
することができる。
第３Ａ図は、入力信号の16通りの組合せのいず
れに対してもある出力信号を発生し得るような16
ビツトRAMを示す。入力信号Ａ及びＢは、Ｘデ
コーダを制御することにより、16ビツトRAM内
の４つのコラムのいずれかを選択する。入力信号
Ｃ及びＤは、Ｙデコーダを制御し、16ビツト
RAMの４つのローのいずれか１つを選択する。
このようにして、16ビツトRAMは、選択された
ロー及びコラムの交点のビツトに対応する出力信
号を発生する。このような交点が16個あり、従つ
て16種のビツトを発生することができる。16ビツ
トにより表される機能の組合せとして２＊＊16
（216）通りが可能である。従つて、RAM内の16
ビツトによりNORゲートがシミユレートされる
場合、RAMのためのカルノーマツプは第３図に
示されるようなものとなる。
第３Ｃ図に於て、第１のロー（Ａ＝０及びＢ＝
０を表す）及び第１のコラム（Ｃ＝０及びＤ＝０
を示す）の交点のビツトを除いてすべてのビツト
が０である。16ビツトRAMによりごく希に用い
られる機能を実現したい場合（例えば、Ａ＝１、
Ｂ＝０、Ｃ＝０及びＤ＝０に対して入力信号
「１」）を得たい場合、第２のロー及び第１のコラ
ムの交点にバイナリ「１」が記憶される。Ａ＝
０、Ｂ＝０、Ｃ＝０及びＤ＝０の時及びＡ＝１、
Ｂ＝０、Ｃ＝０及Ｄ＝０の時のいずれかにあつて
もバイナリ「１」が得られるようにしたい場合、
バイナリ「１」が、第１のコラムの第１のロー及
び第２のローとの交点に記憶される。このような
RAMの記憶状態に対応する論理回路が第３Ｄ図
に示されている。このように、第３Ａ図のRAM
は、２＊＊16通りの論理機能のいずれをも旨くし
かも単純に表すことができる。
第３Ｂ図は、16個のセレクトビツトのいずれを
も生成し得るような別の構造を示す。「16セレク
トビツト」というラベルが付された左側の垂直コ
ラムのレジスタ０〜15はそれぞれバイナリ「１」
又は「０」からなる選択された信号を有する。
Ａ、Ｂ、Ｃ及びＤの適切な組合せを選択すること
により、16セレクトビツトレジスタの16個の位置
の或る位置に記憶されている或るビツトが出力リ
ードに伝送される。例えば、「１」レジスタのビ
ツトを出力リードに伝送する場合、信号Ａ、Ｂ、
Ｃ及びＤが、そのようなラベルが付されたリード
に加えられる。16セレクトビツトレジスタの16個
の位置の内「15」というラベルが付された信号を
出力リードに伝送する場合、信号Ａ、Ｂ、Ｃ、及
びＤが適切なコラムに加えられる。このようにし
て、この構造を用いて、２＊＊16個の論理機能の
いずれをも実現することができる。
第４Ａ図は、９個のコンフイグラブル論理要素
を有するコンフイグラブル論理アレイを示す。第
４Ａ図に示されているように、９つのコンフイグ
ラブル論理要素４０−１〜４０−９のそれぞれ
が、複数の入力リードと１つ又は複数の出力リー
ドとを有する。各入力リードは、選択された一般
的相互接続リードを入力リードに接続する複数の
アクセスジヤンクシヨンを有する。第４Ａ図に於
ては、コンフイグラブル論理要素４０−７の入力
リード２のアクセスジヤンクシヨンにはＡ１〜Ａ
４というラベルが付されている。他の入力リード
のためのアクセスジヤンクシヨンは、図示されて
いるのみで、図面の繁雑化を避けるために格別ラ
ベルが付されていない。同様に、各コンフイグラ
ブル論理要素の各出力リードは、当該出力リード
を一般的相互接続リードの対応するものに接続す
る複数のアクセスジヤンクシヨンを有する。第４
Ａ図に於て、これらのアクセスジヤンクシヨン
が、各コンフイグラブル論理要素の各出力リード
について図示されている。コンフイグラブル論理
要素４０−７の出力リードのためのアクセスジヤ
ンクシヨンにはＢ１〜Ｂ５というラベルが付され
ている。入力リード及び出力リードのいずれでも
ない第４Ａ図に示されているリードは、一般的相
互接続リードと呼ばれるもので、入力リード及び
出力リードのためのアクセスジヤンクシヨンでな
い第４Ａ図に示されているジヤンクシヨンは、一
般的相互接続ジヤンクシヨンと呼ばれるものであ
る。
第４Ａ図に示されているように、プログラマブ
ルアクセスジヤンクシヨン及び、一般的相互接続
リード及び種々のリードを他のリードに接続する
プログラマブル一般相互接続ジヤンクシヨンを有
する一般相互接続構造と共に９つの論理要素が集
積回路チツプ上に集積されている。一般相互接続
構造は、１組の一般相互接続リード及びプログラ
マブルジヤンクシヨンを有し、プログラマブルジ
ヤンクシヨンは、一般相互接続構造内の各一般相
互接続リードについて特定の一般相互接続リード
を一般相互接続構造内の１つ又は複数のリードに
接続する一般相互接続ジヤンクシヨンを支配する
プログラムが存在するような特性を有する一般相
互接続リードを相互接続する。更に、コンフイグ
ラブル論理アレイ内の任意のコンフイグラブル論
理要素の特定の出力リードについてそしてコンフ
イグラブル論理アレイ内の任意のコンフイグラブ
ル論理要素の特定の入力リードによいて、前記し
た特定の出力リードが前記した特定の入力リード
に接続されるような当該ジヤンクシヨンを支配す
るプログラムが存在する。特定の出力リードから
特定の入力リードに至る導電路は、常に２つのア
クセスジヤンクシヨン及び一般相互接続リードの
少なくとも一部を含む。例えば、コンフイグラブ
ル論理要素４０−８の出力リードからコンフイグ
ラブル論理要素４０−７の第２の入力リードに至
る導電路は、アクセスジヤンクシヨンＡ７及びＢ
７及び一般相互接続リードの部分Ｐを有する。一
般に、１つのコンフイグラブル論理要素の出力リ
ードから他のコンフイグラブル論理要素の入力リ
ードに至る導電路は、更に１つ又は複数の一般相
互接続ジヤンクシヨンを含む。
論理要素４０−１〜４０−９のそれぞれは、第
２図に示されたような回路又は複数の論理機能の
いずれをも実現し得るような第２図に示されたよ
うに構成される同様の構造を有する回路の集合か
らなる。この回路をプログラムするためには（コ
ンフイグラブル相互接続スイツチ及びコンフイグ
ラブル論理要素の両者をプログラムするために
は）、コンフイグラブル制御入力リードとして特
定される入力リードに、選択されれた信号を加え
ることにより、論理要素のそれぞれに所望の論理
機能を実現させ、所望に応じて論理要素を相互接
続する。第４Ａ図に於て、コンフイギユレーシヨ
ン制御信号の為の入力リードとしてのリードが特
に特定されていない。しかしながら、このリード
として、任意のＩ／Ｏパツドを用いることができ
る。
コンフイギユレーシヨン制御ビツトは、第５図
に示されているプログラム用レジスタに通常記憶
されている種々の設計条件に応じて直列又は並列
にコンフイグラブル論理アレイに入力される。或
いは、コンフイギユレーシヨン制御ビツトをチツ
プ上のメモリーに記憶しておいても良い。更に、
特にプログラム用のレジスタにコンフイギユレー
シヨン制御信号を伝送するために用いられるよう
な入力クロツク信号のために別のＩ／Ｏパツドを
用いると良い。第４Ａ図に示されたコンフイグラ
ブル論理アレイが構成された時、論理要素４０−
１〜４０−９の選択された出力信号が選択された
Ｉ／Ｏパツドに供給される。第４Ｂ図は第４Ａ図
に用いられたジヤンクシヨンのシンボルの意味を
示す。
論理要素４０−１（第４Ａ図）などの論理要素
を構成するために、例えば第２図に示されたよう
なリードＣ０〜Ｃ５などのコンフイギユレーシヨ
ン制御リードに或る数のビツトを供給しなければ
ならない。このために、例えば、シフトレジスタ
が、各コンフイグラブル論理要素の一部として用
いられる。第５図は、このような目的に用いるこ
とのできるシフトレジスタを示す。第５Ａ図のシ
フトレジスタは２つの基本的な記憶セルを有す
る。各記憶セルは、１ビツトの情報を記憶するこ
とができる。云うまでもなく、実際のシフトレジ
スタは、それが一部を成す論理要素をその所望の
コンフイギユレーシヨンに構成するために必要な
数の記憶セルを有するものであつて良い。実際の
作動に際して、入力信号が入力リード５８に加え
られる。
第６Ｄ図に示されているように、この入力信号
は、所望の論理機能を実現するコンフイグラブル
論理要素を構成するように、かつアクセスジヤン
クシヨン又は後述する一般相互接続リード間の一
般相互接続ジヤンクシヨンを構成する（プログラ
ムする）ようにコンフイギユレーシヨン制御ビツ
トとしてシフトレジスタに供給されるべきビツト
列を有する。このようにして、入力リード５８に
加えられる一連のパルスは、シフトレジスタの記
憶セルに記憶された場合に、所望の機能及び又は
相互接続状態を適切な要領にて達成するようなコ
ンフイギユレーシヨン制御ビツトを生成する。例
えば、第２図の回路をANDゲートを形成するよ
うに構成する場合、パルスＣ０，Ｃ１，Ｃ２，Ｃ
３，Ｃ４及びＣ５は１、１、Ｘ、Ｘ、０及び１に
より表される。
入力リード５８に加えられるパルス列は、リー
ド５７及び５９にそれぞれ加えられるクロツクパ
ルスφ1及びφ2に同期している。従つて、作動の
初期段階に於て、クロツクパルスφ１がハイとな
り（第６Ａ図）、クロツクパルスφ２がローとな
ると（第６Ｂ図）、ホールド信号（第６Ｃ図）が、
シフト中にローとなり、直列接続されたシフトレ
ジスタの記憶セル５−１，５−２などを通過する
データの流れが容易化される。
パターン「01010」をシフトレジスタ内にシフ
トする場合、以下の動作が行われる。即ち、クロ
ツク周期ｔ１の第１の略半周期の間リード５８上
の入力信号がローとなる。インバータ５１−１の
出力信号１は、入力信号がローレベルとなり、
φ１かハイレベルとなるのに応答してパストラン
ジスタ５０−１をイネーブルする。第１のクロツ
ク周期ｔ１が或る時間経過すると、クロツク信号
のφ１がローとなり（第６Ａ図）、クロツク信号
φ２がその直後にハイとなり（第６Ｂ図）、パス
トランジスタ５５−１をイネーブルする。このよ
うにして、ハイレベル出力信号１が、イネーブ
ルされたパストランジスタ５５−１を介してイン
バータ５２−１の入力リードに伝送され、インバ
ータ５２−１の出力リード上にローレベル出力信
号Ｑ１を発生させる。
このようにして、周期ｔ１の最後の段階に於て
は、インバータ５２−１からの出力信号Ｑ１（第
６Ｆ図）がローレベルとなる。第２のセル内のイ
ンバータ５１−２及び５２−２からの出力信号
２及びＱ２は、これらのインバータの信号を既知
の状態に変更するために既知信号が第２の記憶セ
ル５−２に伝送されていないため、依然不確定の
状態にある。
第２の周期（第６Ａ図に符号ｔ２により示され
る）の初期の段階に於て、φ１はハイとなり（第
６Ａ図）、φ２は、周期ｔ１が終了する前に既に
ローとなつていることから、ローとなつている
（第６Ｂ図）。入力信号（第６Ｄ図）は、バイナリ
「１」を表すハイレベルに上昇しており、従つて
インバータ５１−１の出力信号１がローレベル
となつている。インバータ５２−１の出力信号Ｑ
１は、パストランジスタ５５−１がローレベルで
あるφ２信号により遮断されているため、依然ロ
ーの状態にある。第２の周期に於てある時間が経
過した後、先ずφ１がローとなり、短時間の後に
φ２がハイとなる。この時、出力信号１は、パ
ストランジスタ５５−１を経てインバータ５２−
１に伝送され、インバータ５２−１からの出力信
号Ｑ１をハイレベルに押上げる。
Ｑ１がハイレベルであつてパストランジスタ５
３−２をイネーブルした時に、Ｑ１の前回のロー
レベル信号がインバータ５１−２の出力信号２
をハイレベルに押上げてあり、パストランジスタ
５５−２をイネーブルするべく周期ｔ２の後半に
於てφ２がローレレベルからハイレベルに変化す
ることにより、インバータ５２−２からの出力信
号Ｑ２がローレベルに押下げられる。このように
して、リード５８の入力信号（第６Ｄ図）が、シ
フトレジスタ内の各記憶セル５−１，５−２，５
−３などへと伝送される。
所望の情報がシフトレジスタに伝送されると、
ホールド信号（第６Ｃ図）がイネーブルされ（即
ちハイレベルに押上げられ）、インバータ５２の
出力リードからのフイードバツクリード５０−
１，５０−２，５０−３などをインバータ５１の
入力リードに接続し、情報を各セル内に半永久的
にホールドする。実際の作動に際して、特定のセ
ル、例えば５−１に記憶された信号は、コンフイ
ギユレーシヨン制御回路又は相互接続パスデバイ
スに接続される。
シフトレジスタの出力信号Ｑ１，１，Ｑ２，
Ｑ２などは、論理要素の（コンフイギユレーシヨ
ン）制御入力又は一般相互接続ジヤンクシヨンの
パスデバイスに直接接続されている。
φ１がローの時、φ１及びホールド信号をハイ
に押上げ、データを半永久的にホールドすること
ができる。φ１及びφ２をハイとし、ホールドを
ローとすることにより、シフトレジスタの入力を
セツト又はクリアすることによりシフトレジスタ
全体をセツト又はクリアすることができる。この
信号がシフトレジスタの全体に及び、各レジスタ
をクリアするためにある一定のセツト／リセツト
時間が必要となる。言うまでもなく、この時間
は、シフトレジスタの全長に依存する。
シフトレジスタは、その動的過程にあつては、
シフトされる情報を、シフトレジスタのインバー
タ５１−１，５２−１，５１−２，５２−２など
を有する（第５図に示されていないが公知の）ト
ランジスタのゲートの電荷として記憶するように
して作動する。これらのインバータは公知型式の
ものであつて、その詳細な説明を省略する。ダイ
ナミツクシフトレジスタは、６個のトランジスタ
を用い、従つてその必要とする面積が小さいた
め、ダイナミツクシフトレジスタを用いることに
意味がある。ダイナミツクシフトレジスタは、１
つのトランジスタを付加するのみによりスタチツ
クラツチに変更される。従つて、ダイナミツクシ
フトレジスタ（スタチツクラツチ）は、回路を大
幅に複雑化することなく、また半導体の面積を多
く必要とすることなく、コンフイグラブル論理要
素の一部として容易に製造することができる。ホ
ールド信号が存在することから、またシフトレジ
スタをホールドすることによりデータが自動的に
リフレツシユされることから、ダイナミツクシフ
トレジスタはスタチツクラツチとなることができ
る。従つて、別個のリフレツシユ回路が不必要と
なる。
上記から、ダイナミツクシフトレジスタ（スタ
チツクラツチ）は、一旦ホールド状態にラツチさ
れればリフレツシユされる必要がないことが理解
出来よう。これは、例えばリード５０−１を含む
フイードバツク回路及び記憶セル５−１のパスト
ランジスタ５４−１を用いることにより達成する
ことができる。
第７図は、コンフイグラブル組合せ論理回路１
００、コンフイグラブル記憶回路１２０及びコン
フイグラブル出力セレクト論理回路１４０を有す
る本発明に基づくコンフイグラブル論理要素９９
を示すブロツク図である。組合せ論理回路１００
は、コンフイグラブル論理要素９９に加えられる
Ｎ個のバイナリ入力信号及び論理回路１２０から
のＭ個のバイナリフイードバツク信号を受ける。
組合せ論理回路１００は、複数のコンフイギユレ
ーシヨンに構成（configure）することができる。
各状態は、組合せ論理回路への入力信号の１つ又
は複数の選択された部分集合としての１つ又は複
数の選択された組合せ論理機能を実現することが
できる。組合せ論理回路１００のコンフイギユレ
ーシヨンが変更可能であるため、異なる複数の機
能を実現するために用いることができる。しか
も、２つ以上の機能を同時に実現し、これらをコ
ンフイグラブル論理要素１００の異なる出力リー
ドに出現させることができる。
詳しく言うと、組合せ論理回路１００は、Ｍ＋
Ｎ個のバイナリ入力信号からＫ個（Ｋ≦Ｍ＋Ｎ）
のバイナリ入力信号を選択する。組合せ論理回路
１００は、組合せ論理回路１００がそれぞれ前記
Ｋ個のバイナリ信号の部分集合の関数である第１
の組の機能を実現するような第１の組の値と、前
記第１の組の機能と等しくない第２の組の機能を
実現するような第２の組の値とを少なくとも含む
ような第１の組のコンフイギユレーシヨン制御信
号からなる複数の組の値に応答する。
或る実施例に於ては、組合せ論理回路１００
は、Ｋ個のバイナリ信号の関数としての２＊＊
（２＊＊Ｋ）（22k）個のバイナリ値の１つを選択
するような第１のコンフイギユレーシヨンと、Ｋ
個の選択されたバイナリ入力信号の第１の選択さ
れたＫ−１個の入力信号の関数として２＊＊［２
＊＊（Ｋ−１）］（即ち22(k-1)）個の値の１つを選
択しかつＫ個の選択されたバイナリ入力信号から
選ばれた第２のＫ−１個の入力信号の関数として
の２＊＊［２＊＊（Ｋ−１）］個のバイナリ値の
１つを選択するような第２のコンフイギユレーシ
ヨンとを有する。（第２の組のＫ−１個の信号は、
第１のＫ−１個の信号と必ずしも異なるものであ
る必要はない。）このような組合せ論理回路１０
０の作動の要領は、後記する第８図の実施例を参
照することにより一層容易に理解されよう。
記憶回路１２０もそのコンフイギユレーシヨン
を変更可能であつて、そのコンフイギユレーシヨ
ンに応じて、例えばセツト及びリセツトを有する
透明なラツチ回路、セツト及びリセツトを有する
Ｄフリツプフロツプ回路、エツジ検出回路、シフ
トレジスタの１つのステージ、カウンターの１つ
のステージなどであつて良い１つ又は複数の記憶
要素を実現するようにプログラムすることができ
る。コンフイグラブル記憶回路１２０は、バス１
６１上の組合せ論理回路１００からの出力信号及
び入力バス１６０上の組合せ論理回路のＮ個の入
力信号から選択された信号及びクロツク信号を受
ける。出力選択論理回路１４０は、組合せ論理要
素及び記憶回路の出力信号から選ばれた信号とし
ての出力信号を供給するように構成される。
第８図は、第９図に示されたコンフイグラブル
論理要素の一実施例を示す。第８図に於て、コン
フイグラブル論理要素９９の４つの入力信号が
Ａ、Ｂ、Ｃ及びＤ（即ちＮ＝４）として示されて
いる。記憶回路１２０がスイツチ１０７に１つの
フイードバツク信号Ｑを供給するのみであるた
め、Ｍ＝１である。第８図に於て、信号Ａ、Ｂ及
びＣ及びＤ又はＱが、５つの信号Ａ、Ｂ、Ｃ、Ｄ
及びＱから選択されるため、Ｋ＝４である。組合
せ論理回路要素１００はコンフイグラブルスイツ
チ１０１〜１０７，１１３，１１４、８ビツト
RAM１０８及び１０９、１−８選択論理回路１
１０，１１１、マルチプレクサ１１２及び、スイ
ツチ１１３及び１１４に対するコンフイギユレー
シヨン制御リード１１５を有する。各コンフイグ
ラブルスイツチは、前記したようにリード（リー
ド１１５以外は図示省略されている）上の図示さ
れないプログラム用レジスタからの制御ビツトに
より構成される。スイツチ１０１は、その出力信
号として信号Ａを供給するように、又は、その出
力信号として信号Ｂを供給するように構成するこ
とができる。同様にして、スイツチ１０２〜１０
７は、その出力信号としてその２つの入力信号か
ら選ばれた一方を供給するように構成することが
できる。
従つて、例えば、コンフイギユレーシヨン制御
ビツトとして或る選択を行つた場合、スイツチ１
０７は信号Ｄを供給し、バイナリ信号Ａ、Ｃ及び
Ｄが、１−８選択論理回路１１０及び１−８選択
論理回路１１１に対してスイツチ１０１〜１０
３，１０４〜１０７を介して供給される。バイナ
リ信号Ａ、Ｃ及びＤの８つの可能な組合せのそれ
ぞれについて選択論理回路１１０は、RAM１０
８内の異なる記憶要素を選択し、選択された位置
に記憶されたビツトを出力する。１−８選択論理
回路１１１は、８ビツトRAM１０９に対して同
様の動作を行う。マルチプレクサ１１２は、信号
Ｂの状態に応じて、選択論理回路１１０からの出
力信号又は選択論理回路１１１からの出力信号を
供給する。このコンフイギユレーシヨンに於て
は、リード１１５に加えられた制御ビツトによ
り、スイツチ１１３及び１１４が、マルチプレク
サ１１２からの出力信号を組合せ論理要素１００
の出力リードＦ１及びＦ２に同時に伝送するよう
になる。２つの８ビツトRAM１０８及び１０９
は、バイナリビツトにより２＊＊16通りの異なる
状態にプログラム可能である。８ビツトRAMに
プログラムされた状態に応じて、４つのバイナリ
変数Ａ、Ｂ、Ｃ及びＤについて２＊＊16＝２＊＊
（２＊＊４）通りの可能な論理機能のいずれか１
つをコンフイグラブル論理要素１００により実現
し得るようになる。この場合Ｋ＝４であり、論理
機能は、バイナリ値を有するバイナリ変数の関数
からなる。
コンフイギユレーシヨン制御ビツトの別の組合
せを選択した場合、スイツチ１０７が、記憶回路
１２０からのフイードバツク信号９を供給し、ス
イツチ１０１〜１０３及び１０４〜１０７，１１
３，１１４のコンフイギユレーシヨンは前記と同
様である。コンフイグラブル論理要素１００は、
２つの８ビツトRAM１０８及び１０９の各プロ
グラム状態について４つのバイナリ変数Ａ、Ｂ、
Ｃ及びＱに於ける２＊＊16＝２＊＊（２＊＊４）
通りの可能な論理機能のいずれか１つを実現す
る。この場合もＫ＝４である。
更に異なるコンフイギユレーシヨン制御ビツト
を選択した場合、スイツチ１０１〜１０３は、信
号Ａ、Ｃ及びＱを供給し、スイツチ１０４〜１０
６は信号Ｂ、Ｃ及びＱを供給し、リード１１５に
加えられた制御信号が、スイツチ１１３及び１１
４を切替えることにより、リードＦ２に選択回路
１１０の出力信号をそしてリードＦ１に選択回路
１１１の出力信号をそれぞれ供給する。このよう
にして、リードＦ１上に、８ビツトRAM１０８
の２＊＊８＝２＊＊（２＊＊３）通りのプログラ
ム状態のそれぞれについて３つのバイナリ変数
Ａ、Ｃ及びＱについての２＊＊８＝２＊＊（２＊
＊３）通りの論理機能のいずれかを実現し、リー
ドＦ２上にて、RAM１０９の２＊＊８通りのプ
ログラム状態のそれぞれについて３つのバイナリ
変数Ｂ、Ｃ及びＱの２＊＊８＝２＊＊（２＊＊
３）通りの論理機能のいずれかを実現する。
一般に、４つの変数Ａ、Ｂ、Ｃ及びＤ／Ｑから
３つの変数を第１の選択として選択し、４つの変
数Ａ、Ｂ、Ｃ及びＤ／Ｑから３つの変数を第１の
選択として選択選択する場合について、８ビツト
RAM１０８の２＊＊８通りの可能なプログラム
状態のそれぞれについてリードＦ２上に第１の選
択として選ばれた３つの変数の２＊＊（２＊＊
３）通りの論理機能を実現し、かつRAM１０９
の２＊＊８通りの可能なプログラム状態のそれぞ
れについて出力リードＦ１上に第２の選択として
選ばれた３つの変数の２＊＊（２＊＊３）通りの
論理機能のいずれかを実現するようなコンフイグ
ラブル論理要素１００のコンフイギユレーシヨン
がそれぞれ存在する。
図示されない別の実施例に於ては、変数Ａ、
Ｂ、Ｃ及びＤ／Ｑから選ばれた２つの変数につい
ての任意の４つのバイナリ関数がコンフイグラブ
ル論理要素の４つの追加の出力リードに実現する
べく各８ビツトRAMに２つの１−４選択論理回
路を追加するように各８ビツトRAMを再分割す
るようにしている。同様にして、図示されない別
の実施例に於ては、32ビツトRAM、信号Ａ、
Ｂ、Ｃ及びＤ、及びフイードバツク信号Ｑがすべ
て、32ビツトRAMの各プログラム状態に対応す
るような２＊＊（２＊＊５）通りのバイナリ関数
のいずれか１つを実現するようなコンフイギユレ
ーシヨンを可能にするために用いられる。（この
場合Ｎ＝４、Ｍ＝１及びＫ＝５となる）。別の図
示されないコンフイギユレーシヨンにあつては、
Ｎ＝４、Ｍ＝１及びＫ＝５であつた、変数Ａ、Ｂ
及びＣについての第１のバイナリ関数、変数Ｂ、
Ｃ及びＤについての第２のバイナリ関数Ｆ２、及
び変数Ｂ、Ｃ、Ｄ及びＱについての第３のバイナ
リ関数Ｆ３が実現される。ここで重要なことは、 2K1′＋2K2′＋2K3′＝2K （但し、Ki′は、ｉ＝１、２、３について関数Fi
の変数の数である。）という関係が成立すること
である。
再び第８図に於て、重要なことは、コンフイグ
ラブルスイツチ１０１，１０２及び１０３が、こ
れらの入力信号の部分集合を選択し、入力信号の
部分集合を、回路１１０の選択された入力リード
に１対１の対応を以て供給する点にある。例え
ば、コンフイギユレーシヨン制御信号の１つの値
の組に応じて、コンフイグラブルスイツチ１０
１，１０２及び１０２が、信号Ａをリード１１０
−３に、信号Ｂをリード１１０−２に、そして信
号Ｃをリード１１０−１に供給する。
リードＦ１及びＦ２上の出力信号は、コンフイ
グラブル記憶回路１２０に対する入力信号であ
る。信号Ａ、Ｃ及びＤは、記憶回路１２０の入力
信号でもある。コンフイグラブル記憶回路１２０
は、プログラマブルスイツチ１２２，１２３，１
２６〜１２８、エクスクルーシブORゲート１２
４，１２９及び１３０、ANDゲート１２５，１
３１及び１３２、及び記憶要素１２１を有する。
記憶要素１２１は、それぞれＳ，Ｒ，Ｄ及びCk
により示されるセツト、リセツト、データ及びク
ロツク入力リードを有すると共に、出力リード
QFF及びQLAを有する。
スイツチ１２３，１２６〜１２８は、それぞれ
の入力信号のいずれか１つを出力信号として選択
するようにそれぞれが構成されている。記憶要素
１２１のセツト、クロツク及びリセツト入力リー
ドに対応するセツト、クロツク及びリセツト機能
は、すべてハイ状態にあり、それぞれ論理１信号
をエクスクルーシブORゲート１２４，１２９及
び１３０のINVS、INVC及びINVRリードに加
えることによりスイツチ１２３，１２７及び１２
９の出力信号に対してロー状態とすることができ
る。論理０信号がリードINVS、INVC及び
INVRに加えられた場合、エクスクルーシブOR
ゲート１２４，１２９及び１３０の出力信号の極
性が入力信号の極性と等しくなる。論理１信号が
INVS、INSC及びINVRリードに加えられた時、
エクスクルーシブORゲート１２４，１２９及び
１３０の出力信号は入力信号の反転信号となる。
ANDゲート１２５，１３１及び１３２は、論
理１信号をENS、ENC及びENRリードに加える
ことによりイネーブルされる。これらのリードに
論理０信号が加えられた場合これらのゲートがデ
イスエーブルされる。入力リードENS、ENC又
はENRのいれか１つの論理０信号が加えられる
と、ANDゲートの出力が論理０レベルとなり、
記憶回路１２１の対応する機能が、対応するOR
ゲートの状態に関わりなくデイスエーブルされ
る。QFFは、フリツプフロツプ出力信号を発生
し、QLAは、第９図について前記したようにラツ
チ出力信号を供給する。コンフイグラブルスイツ
チ１２２は、リードQFF及びQLAのバイナリ信号
のいずれか１つを選択し、スイツチ１２２の出力
信号Ｑは、出力選択論理回路１４０及びコンフイ
グラブル組合せ論理回路１００の入力信号とな
る。
第９図は記憶回路１２１の一実施例を示す。記
憶要素１２１は、フリツプフロツプを構成するよ
うに直列接続された２つのＤラツチLA１及びLA
２を有する。ラツチLA１はＮチヤンネルパスト
ランジスタＰ１及びＰ２とNORゲートＧ１及び
Ｇ２を有する。パストランジスタＰ１及びＰ２の
ゲートは、信号Ck及びｋにより制御されてい
る。同様にして、ラツチLA２はＮチヤンネルパ
ストランジスタＰ３及びＰ４とNORゲートＧ３
及びＧ４を有する。トランジスタＰ３及びＰ４の
ゲートは、信号Ck及び信号ｋにより制御され
る。Ｄ入力リードは、ラツチLA１のデータ入力
リードである。Ｓ入力リードは、ラツチLA１の
セツト入力リード及びラツチLA２のリセツト入
力リードとして機能する。Ｒ入力リードは、ラツ
チLA１のリセツト入力リード及びラツチLA２の
セツト入力リードとして機能する。
NORゲートＧ１の出力信号LAは、ラツチLA
２のデータ入力リードに接続されている。出力リ
ードQLAは、ラツチLA１のNORゲートＧ２の出
力リードに接続され、出力リードQFFは、ラツチ
LA２のNORゲートＧ３の出力リードに接続され
ている。
コンフイグラブル記憶回路１２０（第８図）
は、スイツチ１２２を、出力リードＱと出力リー
ドQLAとを接続させるように構成することにより
セツト及びリセツトを有する透明なラツチとして
機能する。クロツク信号Ckがローの間リードQLA
の出力信号は入力信号に従う。クロツク信号Ck
がハイとなると、QLAの出力信号がホールドさ
れ、パストランジスタＰ１を遮断し、パストラン
ジスタＰ２を導通させる。このようにして、デー
タ信号が出力リードQLAに伝送される。
記憶回路１２０は、セツト及びリセツトを有す
るＤフリツプフロツプ回路として機能するように
構成することができる。このコンフイギユレーシ
ヨンにあつては、スイツチ１２６のコンフイギユ
レーシヨンが、リードＦ１の信号を選択するよう
に定められ、ゲート１２５，１３１及び１３２が
論理１信号をリードENS，ENC及びENRに加え
ることによりイネーブルされる。最後に、スイツ
チ１２２のコンフイギユレーシヨンが、記憶要素
１２１のリードQFFの出力信号を選択するように
定められる。記憶要素１２０は、論理０信号をリ
ードENS及びENRに加えることにより上記した
コンフイギユレーシヨンを変更することによりセ
ツト及びリセツトを有さないＤフリツプフロツプ
回路として構成することができる。
コンフイグラブル記憶回路１２０は、記憶要素
１２１のCk入力リードに論理０入力信号が発生
するようにANDゲート１２５及び１３２をイネ
ーブルしかつANDゲート１３１をデイスエーブ
ルすることによりＲスラツチとなるように構成す
ることができる。リードCk上の論理０信号は、
パストランジスタＰ３を遮断すると共にパストラ
ンジスタＰ４を導通させる。次いで、スイツチ１
２２が、QFF上の出力信号を選択するように構成
される。
最後に、記憶回路１２０は、エツジ検知回路と
して機能するように構成することができる。例え
ば、記憶要素１２０を、立上りエツジ検出回路と
して構成する場合、ANDゲート１２５が、論理
０信号を入力リードＳに加えることによりデイス
エーブルされ、ANDゲート１３１がイネーブル
され、クロツク信号が入力リードCkに伝送され
るようにし、スイツチ１２６が、論理１信号が入
力リードＤに加えられるように入力リード１２６
ａを選択するように構成される。ANDゲート１
３２はイネーブルされる。論理１リセツト信号
は、QFF上の出力信号を論理０信号に押下げる。
クロツク信号がローであれば、パストランジスタ
Ｐ２及びＰ３が遮断され、パストランジスタＰ１
が導通する。その結果、NORゲートＧ１がリー
ドＤ上の論理１信号を反転し、ノードＱ LA上に論
理０信号を生成する。クロツク信号がハイ状態に
押上げられると、トランジスタＰ１及びＰ４が遮
断し、トランジスタＰ２及びＰ３が導通し、ノー
ドLA上の論理０信号がNORゲート２３により
反転され、出力リードQFF上に論理１信号が生成
され、その結果立上りエツジが検出されることと
なる。次いでリセツト入力を用いてQFFを０にリ
セツトし、エツジ検出回路が次の立上りエツジを
検出し得る待機状態となる。クロツク信号が押下
げられると、トランジスタＰ２及びＰ３が遮断さ
れ、トランジスタＰ４が導通し、QFF上の信号が
論理０状態のままとなり、次の立上りエツジまで
状態が変化しない。
同様にして、記憶回路１２０を、論理１信号を
エクスクルーシブORゲート１２９のINVCリー
ドに加えることにより立ち下がりエツジ検出回路
となるように構成することができる。同様に、記
憶回路１２０は、シフトレジスタ又はカウンタの
１ステージとしての機能を果すこともできる。
出力選択論理回路１４０は、組合せ論理回路１
００から得られたリードＦ１及びＦ２上に現れる
出力信号及び記憶要素１２０の出力信号から１つ
の信号を選択するように構成し得るようにコンフ
イグラブルスイツチ１４１及び１４２を有する。
以上本発明の好適実施例について説明したが、
当業者であれば、本発明の概念から逸脱すること
なく種々の変形変更を加えて本発明を実施するこ
とができる。
【図面の簡単な説明】
第１図は、コンフイグラブル論理アレイ内のコ
ンフイグラブル論理要素により実現し得る種々の
論理機能の幾つかを示す。第２図は、２つの変数
Ａ、Ｂについての有用な或る数の関数を実現し得
るような１つの可能なコンフイグラブル論理要素
の実施例の内部論理構造を示す。第３Ａ図は、16
通りの入力状態の任意のものを特定することがで
き、かつ２の16乗通りの機能を実現し得るような
16ビツトRAMを示す。第３Ｂ図は、２の16乗通
りの機能を実現し得るような16個のビツトの任意
の１つを、外部端子に伝送するべく選択するため
の選択構造を示す。第３Ｃ図は、第３Ａ図の構造
についての１つの可能なカルノーマツプを示す。
第３Ｄ図は、第３Ｃ図のカルノーマツプに於て第
１及び第２のローと第１のコラムとの交点にバイ
ナリ０を置いた場合の論理ゲートを示す。第４Ａ
図は、所望の論理機能を実現するように選択され
たリード間に形成されたプログラマブル相互接続
線及び論理要素間の選択された入力／出力パツド
及びリードの相互接続線と共に集積回路チツプ上
に形成された９つの論理要素からなる複数のコン
フイグラブル論理要素を示す。第４Ｂ図は、第４
Ｂ図に於て交差するリードの接続状態を表すキー
である。第５図は、本発明に基づくコンフイグラ
ブル論理要素と共に用いることのできる新規な組
合せスタチツク及びダイナミツクシフトレジスタ
の回路の一部を示す。第６Ａ図〜第６Ｈ図は第５
図の構造の作動を示すための波形図である。第７
図は、本発明に基づくコンフイグラブル論理要素
を示す。第８図は第７図のコンフイグラブル論理
要素の一実施例を示す。第９図は第８図の記憶要
素１２１の一実施例を示す。 ２１，２２…インバータ、２５…ANDゲート、
２６…NORゲート、２９〜Ｄ…トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 構成を変更可能な論理要素であつて、 Ｎ個の第１のバイナリ入力信号を受ける手段
    と、 Ｍ個の第２のバイナリフイードバツク信号を受
    ける手段と、 前記Ｍ＋Ｎ個のバイナリ信号（但しＫ≦Ｎ＋
    Ｍ）の内からＫ個の信号を選択する手段と、 前記選択手段から前記Ｋ個のバイナリ信号を受
    ける組合せ論理手段と、 構成変更可能な記憶回路と、 構成変更可能な選択論理回路とを備え、 前記組合せ論理手段が、前記Ｋ個のバイナリ信
    号の少なくとも一部の関数としての第１の組のバ
    イナリ出力信号を発生するような第１の構成と、
    前記Ｋ個のバイナリ信号の少なくとも一部の関数
    としての第２の組のバイナリ出力信号を発生する
    ような第２の構成とを少なくとも含む複数の構成
    を有し、しかも前記第１の組のバイナリ信号によ
    り表される機能の集合が、前記第２の組のバイナ
    リ信号により表される機能の集合とは異なり、 前記構成変更可能な記憶回路が、前記組合せ論
    理手段の前記バイナリ出力信号の選択されたもの
    と、前記Ｎ個のバイナリ入力信号から選択された
    ものとを含むような複数の入力信号を、１対１に
    対応するように受ける複数の入力リードと、少な
    くとも第１及び第２の入力リードと少なくとも１
    つの出力リードとを有するデータ記憶用の記憶手
    段と、前記構成変更可能な記憶回路の前記入力信
    号から選択された第１の入力信号を前記記憶手段
    の前記第１の入力リードに供給するような第１の
    構成を有する第１の手段と、前記構成変更可能な
    記憶回路の前記入力信号から選択された第２及び
    第３の信号を前記記憶手段の前記第２の入力リー
    ドに供給するような第１及び第２の構成を有する
    第２の手段とを有し、 前記記憶手段が、前記第１及び第２の手段によ
    り供給される前記信号に応答してＭ個の前記第２
    のバイナリ信号を発生し、 前記構成変更可能な選択論理回路が、前記組合
    せ論理手段により発生した前記出力信号及び前記
    構成変更可能な記憶回路により発生した前記Ｍ個
    のバイナリ信号を受ける手段と、該選択論理回路
    が受けた信号から出力信号を選択するための手段
    とを備えることを特徴とする構成を変更可能な論
    理要素。 ２ 前記構成変更可能な記憶回路の前記第２の手
    段が、前記入力信号から選択された第２の信号の
    補数を前記記憶手段の前記第２の入力リードに供
    給するような第３の構成を有することを特徴とす
    る特許請求の範囲第１項に記載の構成を変更可能
    な論理要素。 ３ 構成を変更可能な論理要素であつて、 Ｎ個の第１のバイナリ入力信号を受ける手段
    と、 Ｍ個の第２のバイナリフイードバツク信号を受
    ける手段と、 前記Ｍ＋Ｎ個のバイナリ信号（但しＫ≦Ｎ＋
    Ｍ）の内からＫ個の信号を選択する手段と、 前記選択手段から前記Ｋ個のバイナリ信号を受
    ける構成変更可能な組合せ論理手段と、 構成変更可能な記憶回路と、 構成変更可能な選択論理回路とを備え、 前記組合せ論理手段が、 前記Ｋ個のバイナリ信号の部分集合としての第
    １の組のバイナリ出力信号を発生するような第１
    の構成と、前記Ｋ個のバイナリ信号の第２の部分
    集合としての第２の組のバイナリ出力信号を発生
    するような第２の構成とを少なくとも有し、しか
    も前記第１の組のバイナリ信号により表される機
    能の集合が、前記第２の組のバイナリ信号により
    表される機能の集合とは異なるような第１の構成
    変更可能な手段と、 バイナリビツトを記憶するための複数の記憶位
    置を有する第１の記憶手段と、 前記第１の構成変更可能な手段の前記出力信号
    を受け、前記第１の構成変更可能な手段の前記出
    力信号に応答して前記第１の記憶手段内にて１つ
    の記憶位置を選択し、前記第１の記憶手段内にて
    選択された前記記憶位置に記憶されたバイナリビ
    ツトを表わす第１の出力信号を発生する第１の記
    憶位置選択手段とを有し、 前記構成変更可能な記憶回路が、 前記第１の記憶位置選択手段の前記バイナリ出
    力信号の選択されたものと、前記Ｎ個のバイナリ
    入力信号から選択されたものとを含むような複数
    の入力信号を、１対１に対応するように受ける複
    数の入力リードと、 少なくとも第１及び第２の入力リードと少なく
    とも１つの出力リードとを有するデータ記憶用の
    記憶手段と、 前記構成変更可能な記憶回路の前記入力信号か
    ら選択された第１の入力信号を前記記憶手段の前
    記第１の入力リードに供給するような第１の構成
    を有する第１の手段と、 前記構成変更可能な記憶回路の前記入力信号か
    ら選択された第２及び第３の信号を前記記憶手段
    の前記第２の入力リードに供給するような第１及
    び第２の構成を有する第２の手段とを有し、 前記記憶手段が、前記第１及び第２の手段によ
    り供給される前記信号に応答してＭ個の前記第２
    のバイナリ信号を発生し、 前記構成変更可能な選択論理回路が、 前記組合せ論理手段の前記第１の記憶位置選択
    手段により発生した前記出力信号及び前記Ｍ個の
    バイナリ信号を受ける手段と、 該選択論理回路が受けた信号から出力信号を選
    択するための手段とを備えることを特徴とする構
    成を変更可能な論理要素。 ４ 前記構成変更可能な組合せ論理手段が、 前記Ｋ個の入力信号の第３の部分集合であるよ
    うな第３の組の出力信号を発生するような第１の
    構成と、前記Ｋ個の入力信号の第４の部分集合で
    あつてしかも前記第３の組の出力信号と等しくな
    いような第４の組の出力信号を発生するような第
    ２の構成を有するような、Ｋ個の前記バイナリ入
    力信号を受けるための第２の構成変更可能な手段
    と、 バイナリビツトを記憶するための複数の記憶位
    置を有する第２の記憶手段と、 前記第２の構成変更可能な手段の前記出力信号
    に応答して前記第２の記憶手段内の１つの記憶位
    置を選択し、前記第２の記憶手段内にて選択され
    た記憶位置に記憶されたデータビツトを表す第２
    の出力信号を供給するような、前記第２の構成変
    更可能な手段の出力信号を受けるための第２の記
    憶位置選択手段と、 前記第１の記憶位置選択手段の前記第１の出力
    信号に等しい第１の出力信号と前記第２の記憶位
    置選択手段の前記第２の出力信号に等しい第２の
    出力信号とを供給するような第１の構成と、前記
    第１及び第２の記憶位置選択手段の前記第１及び
    第２の出力信号のいずれか一方に等しい出力信号
    を供給するような第２の構成を有するような、前
    記第１及び第２の記憶位置選択手段の前記第１及
    び第２の出力信号を受けるための論理手段とを有
    し、 前記構成変更可能な記憶回路の前記入力信号
    が、前記論理手段の前記出力信号から選ばれた信
    号を含み、 前記構成変更可能な選択論理回路の信号受取手
    段が、前記論理手段の前記出力信号を受けること
    を特徴とする特許請求の範囲第３項に記載の構成
    を変更可能な論理要素。 ５ 前記第２の構成変更可能な記憶回路の前記第
    ２の手段が、前記入力信号から選ばれた第２の信
    号の補数を前記記憶手段の前記第２の入力リード
    に供給するような第３の構成を有することを特徴
    とする特許請求の範囲第４項に記載の構成を変更
    可能な論理要素。 ６ 前記構成変更可能な組合せ論理手段の前記第
    １及び第２の構成変更可能な手段の前記第１、第
    ２、第３及び第４の組の出力信号の数が、それぞ
    れＬであつて、ＬがＫ以下の正の整数からなるこ
    とを特徴とする特許請求の範囲第４項に記載の構
    成を変更可能な論理要素。 ７ Ｌ＝Ｋ−１であることを特徴とする特許請求
    の範囲第６項に記載の構成を変更可能な論理要
    素。 ８ 前記第１の記憶手段が2K-1の記憶位置を有
    し、前記各記憶位置がプログラム及び再プログラ
    ム可能であつて、前記第２の記憶手段が2K-1の記
    憶位置を有し、前記各記憶位置がプログラム及び
    再プログラム可能であることを特徴とする特許請
    求の範囲第７項に記載の構成を変更可能な論理要
    素。 ９ 前記構成変更可能な記憶回路の前記第２の手
    段が、第１の一定な信号を発生するための手段を
    備え、かつ前記第２の手段が前記第２のリードに
    前記第１の一定な信号を供給するような第４の構
    成を有することを特徴とする特許請求の範囲第
    １、２、６、７もしくは第８項のいずれかに記載
    の構成を変更可能な論理要素。 １０ 前記構成変更可能な記憶回路の前記第１の
    手段が、第２の一定な信号を発生するための手段
    と、第３の一定な信号を発生するための手段とを
    備え、かつ前記第１の手段が、前記第１の入力リ
    ードに前記第２及び前記第３の一定な信号をそれ
    ぞれ供給するような第２及び第３の構成を有する
    ことを特徴とする特許請求の範囲第９項に記載の
    構成を変更可能な論理要素。 １１ 前記構成変更可能な記憶回路の前記記憶手
    段の前記第１の入力リードが、データ入力リード
    からなり、前記構成変更可能な記憶回路の前記記
    憶手段の前記第２の入力リードがクロツク入力リ
    ードからなり、前記記憶手段が、更にセツト入力
    リード及びリセツト入力リードを有することを特
    徴とする特許請求の範囲第１０項に記載の構成を
    変更可能な論理要素。 １２ 構成を変更可能な組合せ論理回路であつ
    て、 Ｋ個のバイナリ信号の第１の部分集合としての
    第１の組のバイナリ出力信号を発生するような第
    １の構成と、前記Ｋ個のバイナリ信号の第２の部
    分集合としての第２の組のバイナリ出力信号を発
    生するような第２の構成とを少なくとも有し、し
    かも前記第１の部分集合が、前記第２の部分集合
    とは異なるような第１の構成変更可能な手段と、 バイナリビツトを記憶するための複数の記憶位
    置を有する第１の記憶手段と、 前記第１の構成変更可能な手段の前記出力信号
    を受け、前記第１の構成変更可能な手段の前記出
    力信号に応答して前記第１の記憶手段内にて１つ
    の記憶位置を選択し、前記第１の記憶手段内にて
    選択された前記記憶位置に記憶されたバイナリビ
    ツトを表わす第１の出力信号を発生する第１の記
    憶位置選択手段とを有することを特徴とする構成
    を変更可能な組合せ論理回路。 １３ 前記Ｋ個の入力信号の第３の部分集合とし
    ての第３の組の出力信号を発生するような第１の
    構成と、第３の部分集合と等しくないような前記
    Ｋ個の入力信号の第４の部分集合としての第４の
    組の出力信号を発生するような第２の構成を有す
    るような、Ｋ個の前記バイナリ入力信号を受ける
    ための第２の構成変更可能な手段と、 バイナリビツトを記憶するための複数の記憶位
    置を有する第２の記憶手段と、 前記第２の構成変更可能な手段の前記出力信号
    に応答して前記第２の記憶手段内の１つの記憶位
    置を選択し、前記第２の記憶手段内にて選択され
    た記憶位置に記憶されたデータビツトを表す第２
    の出力信号を供給するような、前記第２の構成変
    更可能な手段の出力信号を受けるための第２の記
    憶位置選択手段と、 前記第１の記憶位置選択手段の前記第１の出力
    信号に等しい第１の出力信号と前記第２の記憶位
    置選択手段の前記第２の出力信号に等しい第２の
    出力信号とを供給するような第１の構成と、前記
    第１及び第２の記憶位置選択手段の前記第１及び
    第２の出力信号のいずれか一方に等しい出力信号
    を供給するような第２の構成とを有するような、
    前記第１及び第２の記憶位置選択手段の前記第１
    及び第２の出力信号を受けるための論理手段とを
    有することを特徴とする特許請求の範囲第１２項
    に記載の構成を変更可能な組合せ論理回路。 １４ 前記第１及び第２の構成変更可能な手段の
    前記第１、第２、第３及び第４の組の出力信号の
    数が、それぞれＬであつて、ＬがＫ以下の正の整
    数からなることを特徴とする特許請求の範囲第１
    ３項に記載の構成を変更可能な組合せ論理回路。 １５ Ｌ＝Ｋ−１であることを特徴とする特許請
    求の範囲第１４項に記載の構成を変更可能な組合
    せ論理回路。 １６ 前記第１の記憶手段が2K-1の記憶位置を有
    し、前記各記憶位置がプログラム及び再プログラ
    ム可能であつて、前記第２の記憶手段が2K-1の記
    憶位置を有し、前記各記憶位置がプログラム及び
    再プログラム可能であることを特徴とする特許請
    求の範囲第７項に記載の構成を変更可能な論理要
    素。 １７ 構成を変更可能な論理要素であつて、 Ｎ個の第１のバイナリ入力信号を受ける手段
    と、 Ｍ個の第２のバイナリフイードバツク信号を受
    ける手段と、 前記Ｍ＋Ｎ個のバイナリ信号（但しＫ≦Ｎ＋
    Ｍ）の内からＫ個の信号を選択する手段と、 前記選択手段から前記Ｋ個のバイナリ信号を受
    け、かつバイナリ出力信号を発生する複数の構成
    を有する組合せ論理手段と、 前記組合せ論理手段の前記バイナリ出力信号か
    ら選ばれたもの及び前記Ｎ個のバイナリ入力信号
    から選ばれたものを受け、前記Ｍ個のバイナリフ
    イードバツク信号を発生し、かつ複数の構成を有
    する構成変更可能な記憶回路と、 前記組合せ論理手段により発生した前記出力信
    号及び前記構成変更可能な記憶回路により発生し
    た前記Ｍ個のバイナリ信号を受ける手段と、該選
    択論理回路が受けた信号から出力信号を選択する
    ための手段とを有する構成変更可能な選択論理回
    路とを備えることを特徴とする構成を変更可能な
    論理要素。
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