JPH09320284A - 半導体集積回路およびその端子状態設定方法 - Google Patents
半導体集積回路およびその端子状態設定方法Info
- Publication number
- JPH09320284A JPH09320284A JP13863196A JP13863196A JPH09320284A JP H09320284 A JPH09320284 A JP H09320284A JP 13863196 A JP13863196 A JP 13863196A JP 13863196 A JP13863196 A JP 13863196A JP H09320284 A JPH09320284 A JP H09320284A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- circuit
- semiconductor integrated
- integrated circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 セット基盤上に実装した状態で、ＰＲＯＭに
データを書き込む事が可能な半導体集積回路において、
ＰＲＯＭへのデータ書き込み時、半導体集積回路の入出
力端子の状態から起こるセット基盤上の周辺回路への影
響を防ぐ。 【解決手段】 メモリ２５には端子モード設定データが
格納されている。モード検出回路２１がＰＲＯＭ２４へ
のデータ書き込みを検出すると、端子モード設定データ
転送回路２７は、メモリ２５に記憶された端子モード設
定データを端子モード設定回路２６に転送し、それによ
り入出力端子１３ｅの状態を設定する。
データを書き込む事が可能な半導体集積回路において、
ＰＲＯＭへのデータ書き込み時、半導体集積回路の入出
力端子の状態から起こるセット基盤上の周辺回路への影
響を防ぐ。 【解決手段】 メモリ２５には端子モード設定データが
格納されている。モード検出回路２１がＰＲＯＭ２４へ
のデータ書き込みを検出すると、端子モード設定データ
転送回路２７は、メモリ２５に記憶された端子モード設
定データを端子モード設定回路２６に転送し、それによ
り入出力端子１３ｅの状態を設定する。
Description
【０００１】
【発明の属する技術分野】本発明はプログラマブル・リ
ード・オンリ・メモリ（以下、ＰＲＯＭと記す）を内蔵
する半導体集積回路に関し、特にセット基盤上に実装し
た状態で、内蔵したＰＲＯＭにデータを書込み可能な半
導体集積回路に関する。
ード・オンリ・メモリ（以下、ＰＲＯＭと記す）を内蔵
する半導体集積回路に関し、特にセット基盤上に実装し
た状態で、内蔵したＰＲＯＭにデータを書込み可能な半
導体集積回路に関する。
【０００２】
【従来の技術】図８に従来のシリアルインターフェイス
のセット基盤の全体構成を示す。従来のセット基盤７０
上には、ＰＲＯＭ（後述する）を内蔵した半導体集積回
路７３と、この半導体集積回路７３と電気信号のやりと
りを行う第１及び第２の周辺回路７２および７６からな
る周辺装置と、第１および第２の周辺回路７２および７
６を駆動させる第１の電源７４と、半導体集積回路７３
を駆動させる第２の電源７５が配置されている。セット
基盤７０にはＰＲＯＭへのデータ書込みを行う書込み装
置７１が接続される。
のセット基盤の全体構成を示す。従来のセット基盤７０
上には、ＰＲＯＭ（後述する）を内蔵した半導体集積回
路７３と、この半導体集積回路７３と電気信号のやりと
りを行う第１及び第２の周辺回路７２および７６からな
る周辺装置と、第１および第２の周辺回路７２および７
６を駆動させる第１の電源７４と、半導体集積回路７３
を駆動させる第２の電源７５が配置されている。セット
基盤７０にはＰＲＯＭへのデータ書込みを行う書込み装
置７１が接続される。
【０００３】半導体集積回路７３はモード切換信号が供
給される外部接続用端子７３ａと、シリアルデータ入出
力端子７３ｂと、シリアルクロック入出力端子７４ｃ
と、電源供給端子７３ｄと、第２の周辺回路７６と接続
される複数の入出力端子７３ｅとを持つ。第１の周辺回
路７２はシリアルデータ入出力端子７２ａと、シリアル
クロック入出力端子７２ｂと、電源供給端子７２ｃとを
持つ。第２の周辺回路７６は半導体集積回路７３と接続
される複数の入出力端子７６ａと、電源供給端子７６ｂ
とを持つ。
給される外部接続用端子７３ａと、シリアルデータ入出
力端子７３ｂと、シリアルクロック入出力端子７４ｃ
と、電源供給端子７３ｄと、第２の周辺回路７６と接続
される複数の入出力端子７３ｅとを持つ。第１の周辺回
路７２はシリアルデータ入出力端子７２ａと、シリアル
クロック入出力端子７２ｂと、電源供給端子７２ｃとを
持つ。第２の周辺回路７６は半導体集積回路７３と接続
される複数の入出力端子７６ａと、電源供給端子７６ｂ
とを持つ。
【０００４】図９を参照すると、従来の半導体集積回路
７３は、その内部に、ＰＲＯＭ８４と、ＰＲＯＭ８４の
データ書込みモードを検出するモード検出回路８１と、
ＰＲＯＭ８４の書込み／消去を制御するＰＲＯＭコント
ロール回路８２と、書込み装置７１（図８）のデータを
読込むシリアルインターフェイス回路８３と、入出力端
子の状態と出力値を決定する端子設定回路８５とを有す
る。モード検出回路８１は、ＰＲＯＭ８４へのデータ書
込みモードを検出すると、ＰＲＯＭコントロール回路８
２とシリアルインターフェイス回路８３に、それらを書
込み準備状態にするライト・レディ信号を送出する。
７３は、その内部に、ＰＲＯＭ８４と、ＰＲＯＭ８４の
データ書込みモードを検出するモード検出回路８１と、
ＰＲＯＭ８４の書込み／消去を制御するＰＲＯＭコント
ロール回路８２と、書込み装置７１（図８）のデータを
読込むシリアルインターフェイス回路８３と、入出力端
子の状態と出力値を決定する端子設定回路８５とを有す
る。モード検出回路８１は、ＰＲＯＭ８４へのデータ書
込みモードを検出すると、ＰＲＯＭコントロール回路８
２とシリアルインターフェイス回路８３に、それらを書
込み準備状態にするライト・レディ信号を送出する。
【０００５】このライト・レディ信号に応答して、シリ
アルインタフェース回路８３はデータ読込みの準備状態
になり、ＰＲＯＭコントロール回路８２はＰＲＯＭ８２
にクリア信号を送出して消去を開始する。ＰＲＯＭ８４
の全アドレス消去後に、シリアルインタフェース回路８
３より書込み装置７１（図８）からの書込みデータを読
み込み、ＰＲＯＭ８４にデータ書込みを開始する。
アルインタフェース回路８３はデータ読込みの準備状態
になり、ＰＲＯＭコントロール回路８２はＰＲＯＭ８２
にクリア信号を送出して消去を開始する。ＰＲＯＭ８４
の全アドレス消去後に、シリアルインタフェース回路８
３より書込み装置７１（図８）からの書込みデータを読
み込み、ＰＲＯＭ８４にデータ書込みを開始する。
【０００６】ＰＲＯＭ８４のデータ消去及びデータ書込
みの際に、従来では、ＰＲＯＭ８４を内蔵した半導体集
積回路７３の構成上、ＰＲＯＭ８４と端子モード設定回
路８５とは独立しているために、端子設定回路８５によ
り入出力端子７３ｅの状態及び出力値を設定している。
例えば、入出力端子７３ｅは入力モードに、出力値はロ
ウレベル出力等に設定させている。
みの際に、従来では、ＰＲＯＭ８４を内蔵した半導体集
積回路７３の構成上、ＰＲＯＭ８４と端子モード設定回
路８５とは独立しているために、端子設定回路８５によ
り入出力端子７３ｅの状態及び出力値を設定している。
例えば、入出力端子７３ｅは入力モードに、出力値はロ
ウレベル出力等に設定させている。
【０００７】通常のセット動作状態では、半導体集積回
路７３の端子状態は、第１及び第２の周辺回路７２およ
び７６との信号のやりとりの状態に応じて端子の状態を
変化させて動作する。一方、半導体集積回路７３のＰＲ
ＯＭ８４へのデータ書込み時、半導体集積回路７３の端
子状態は、第１及び第２の周辺回路７２および７６の動
作とは無関係に、ある一定の端子状態に強制的に設定さ
れる。
路７３の端子状態は、第１及び第２の周辺回路７２およ
び７６との信号のやりとりの状態に応じて端子の状態を
変化させて動作する。一方、半導体集積回路７３のＰＲ
ＯＭ８４へのデータ書込み時、半導体集積回路７３の端
子状態は、第１及び第２の周辺回路７２および７６の動
作とは無関係に、ある一定の端子状態に強制的に設定さ
れる。
【０００８】図１０に端子設定回路８５の一部の構成を
示す。端子設定回路８５は、ｐチャネルＭＯＳＦＥＴ８
５−１およびｎチャネルＭＯＳＦＥＴ８５−２から成る
相補形ＭＯＳインバータと、ｎチャネルＭＯＳＦＥＴ８
５−３とを有する。相補形ＭＯＳインバータの出力端は
入出力端子７３ｅに接続され、入出力端子７３ｅにｎチ
ャネルＭＯＳＦＥＴ８５−３のドレインが接続され、ｎ
チャネルＭＯＳＦＥＴ８５−３のソースは接地され、ｎ
チャネルＭＯＳＦＥＴ８５−３のゲートにはモード検出
回路８１からモード切換信号が供給される。
示す。端子設定回路８５は、ｐチャネルＭＯＳＦＥＴ８
５−１およびｎチャネルＭＯＳＦＥＴ８５−２から成る
相補形ＭＯＳインバータと、ｎチャネルＭＯＳＦＥＴ８
５−３とを有する。相補形ＭＯＳインバータの出力端は
入出力端子７３ｅに接続され、入出力端子７３ｅにｎチ
ャネルＭＯＳＦＥＴ８５−３のドレインが接続され、ｎ
チャネルＭＯＳＦＥＴ８５−３のソースは接地され、ｎ
チャネルＭＯＳＦＥＴ８５−３のゲートにはモード検出
回路８１からモード切換信号が供給される。
【０００９】図９および図１０を参照して、半導体集積
回路７３は、外部からの書き込みモードになるためのモ
ード切換信号をモード検出回路８１で検出すると、その
モード切換信号を端子設定回路８５に伝送する。端子設
定回路８５は、そのモード切換信号を受けて、例えば、
次の様に入出力端子７３ｅの状態を固定化する。書き込
みモード時のモード切換信号がハイレベルであるとする
と、入出力端子７３ｅの状態はロウレベルに固定され
る。
回路７３は、外部からの書き込みモードになるためのモ
ード切換信号をモード検出回路８１で検出すると、その
モード切換信号を端子設定回路８５に伝送する。端子設
定回路８５は、そのモード切換信号を受けて、例えば、
次の様に入出力端子７３ｅの状態を固定化する。書き込
みモード時のモード切換信号がハイレベルであるとする
と、入出力端子７３ｅの状態はロウレベルに固定され
る。
【００１０】このため、第１及び第２の周辺回路７２お
よび７６用の第１の電源７４と半導体集積回路７３用の
第２の電源７５とを分割して、半導体集積回路７３のＰ
ＲＯＭデータを書込むために必要な電源ラインのみに第
２の電源７５を供給し、第１及び第２の周辺回路７２お
よび７６に不要な電流を流さないようにしている。
よび７６用の第１の電源７４と半導体集積回路７３用の
第２の電源７５とを分割して、半導体集積回路７３のＰ
ＲＯＭデータを書込むために必要な電源ラインのみに第
２の電源７５を供給し、第１及び第２の周辺回路７２お
よび７６に不要な電流を流さないようにしている。
【００１１】
【発明が解決しようとする課題】上述したように、セッ
ト基盤７０上に実装された状態で、内蔵したＰＲＯＭ８
４にデータを書き込むことが可能な半導体集積回路７３
においては、第１及び第２の周辺回路７２および７６用
の第１の電源７４とは別にＰＲＯＭ書込み用の第２の電
源７５を用意しなければならないので、配線面積が拡大
し、さらに電源ラインが複雑になるため配線が複雑にな
る。さらに、ＰＲＯＭ８４へのデータ書込み時に、電源
の供給設定を変更しなければならないという問題があ
る。
ト基盤７０上に実装された状態で、内蔵したＰＲＯＭ８
４にデータを書き込むことが可能な半導体集積回路７３
においては、第１及び第２の周辺回路７２および７６用
の第１の電源７４とは別にＰＲＯＭ書込み用の第２の電
源７５を用意しなければならないので、配線面積が拡大
し、さらに電源ラインが複雑になるため配線が複雑にな
る。さらに、ＰＲＯＭ８４へのデータ書込み時に、電源
の供給設定を変更しなければならないという問題があ
る。
【００１２】そこで、本発明の課題は、セット基盤上に
実装した状態で、内蔵したＰＲＯＭにデータを書き込む
事が可能な半導体集積回路において、ＰＲＯＭへのデー
タ書き込み時に、半導体集積回路の入出力端子の状態か
ら起こるセット基盤上の周辺回路への影響を防ぐことに
ある。
実装した状態で、内蔵したＰＲＯＭにデータを書き込む
事が可能な半導体集積回路において、ＰＲＯＭへのデー
タ書き込み時に、半導体集積回路の入出力端子の状態か
ら起こるセット基盤上の周辺回路への影響を防ぐことに
ある。
【００１３】
【課題を解決するための手段】本発明によれば、書き替
え可能メモリを内蔵した半導体集積回路において、書き
替え可能メモリへのデータ書き込み動作時に、このデー
タ書き込み動作で用いない入出力端子を予め定められた
状態に設定する設定手段を含むことを特徴とする半導体
集積回路が得られる。
え可能メモリを内蔵した半導体集積回路において、書き
替え可能メモリへのデータ書き込み動作時に、このデー
タ書き込み動作で用いない入出力端子を予め定められた
状態に設定する設定手段を含むことを特徴とする半導体
集積回路が得られる。
【００１４】また、本発明によれば、書き替え可能メモ
リを内蔵した半導体集積回路に端子状態を設定する方法
において、書き替え可能メモリへのデータ書き込みを検
出するステップと、予め記憶した端子状態をメモリから
読み出すステップと、この読み出した端子状態をこの書
き込み動作で用いない入出力端子に設定するステップと
を含むことを特徴とする半導体集積回路の端子状態設定
方法が得られる。
リを内蔵した半導体集積回路に端子状態を設定する方法
において、書き替え可能メモリへのデータ書き込みを検
出するステップと、予め記憶した端子状態をメモリから
読み出すステップと、この読み出した端子状態をこの書
き込み動作で用いない入出力端子に設定するステップと
を含むことを特徴とする半導体集積回路の端子状態設定
方法が得られる。
【００１５】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１６】図１に本発明の第１の実施形態に係る半導
体集積回路を実装した、シリアルインタフェイスのセッ
ト基盤１０の全体構成を示す。セット基盤１０上に、Ｐ
ＲＯＭ（後述する）を内蔵した半導体集積回路１３と、
この半導体集積回路１３と電気的信号のやりとりを行う
第１及び第２の周辺回路１２および１５から成る周辺装
置と、半導体集積回路１３と第１及び第２の周辺回路１
２および１５を駆動させる電源１４が配置されている。
セット基盤１０の外部に、ＰＲＯＭへの書き込みを行う
書き込み装置１１が接続される。
体集積回路を実装した、シリアルインタフェイスのセッ
ト基盤１０の全体構成を示す。セット基盤１０上に、Ｐ
ＲＯＭ（後述する）を内蔵した半導体集積回路１３と、
この半導体集積回路１３と電気的信号のやりとりを行う
第１及び第２の周辺回路１２および１５から成る周辺装
置と、半導体集積回路１３と第１及び第２の周辺回路１
２および１５を駆動させる電源１４が配置されている。
セット基盤１０の外部に、ＰＲＯＭへの書き込みを行う
書き込み装置１１が接続される。
【００１７】半導体集積回路１３はモード切換信号が供
給される外部接続用端子１３ａと、シリアルデータ入出
力端子１３ｂと、シリアルクロック入出力端子１４ｃ
と、電源供給端子１３ｄと、第２の周辺回路７６と接続
される複数の入出力端子１３ｅとを持つ。第１の周辺回
路１２はシリアルデータ入出力端子１２ａと、シリアル
クロック入出力端子１２ｂと、電源供給端子１２ｃとを
持つ。第２の周辺回路１５は半導体集積回路１３と接続
される複数の入出力端子１５ａと、電源供給端子１５ｂ
とを持つ。
給される外部接続用端子１３ａと、シリアルデータ入出
力端子１３ｂと、シリアルクロック入出力端子１４ｃ
と、電源供給端子１３ｄと、第２の周辺回路７６と接続
される複数の入出力端子１３ｅとを持つ。第１の周辺回
路１２はシリアルデータ入出力端子１２ａと、シリアル
クロック入出力端子１２ｂと、電源供給端子１２ｃとを
持つ。第２の周辺回路１５は半導体集積回路１３と接続
される複数の入出力端子１５ａと、電源供給端子１５ｂ
とを持つ。
【００１８】図２を参照すると、半導体集積回路１３
は、その内部に、ＰＲＯＭ２４と、ＰＲＯＭ２４のデー
タ書込みモードを検出するモード検出回路２１と、ＰＲ
ＯＭ２４の書込み／消去を制御するＰＲＯＭコントロー
ル回路２２と、書込み装置１１（図１）のデータを読込
むシリアルインターフェイス回路２３と、入出力端子１
３ｅの状態と出力値を決定する端子モード設定回路２６
とを有する。図示の半導体集積回路１３は、さらに、Ｐ
ＲＯＭ書き込み時の端子モード設定データを格納するメ
モリ２５と、このメモリ２５で設定されている端子モー
ド設定データを端子モード設定回路２６へ転送する端子
モード設定データ転送回路２７とを有している。
は、その内部に、ＰＲＯＭ２４と、ＰＲＯＭ２４のデー
タ書込みモードを検出するモード検出回路２１と、ＰＲ
ＯＭ２４の書込み／消去を制御するＰＲＯＭコントロー
ル回路２２と、書込み装置１１（図１）のデータを読込
むシリアルインターフェイス回路２３と、入出力端子１
３ｅの状態と出力値を決定する端子モード設定回路２６
とを有する。図示の半導体集積回路１３は、さらに、Ｐ
ＲＯＭ書き込み時の端子モード設定データを格納するメ
モリ２５と、このメモリ２５で設定されている端子モー
ド設定データを端子モード設定回路２６へ転送する端子
モード設定データ転送回路２７とを有している。
【００１９】モード検出回路２１は、ＰＲＯＭ２４への
データ書込みモードを検出すると、ＰＲＯＭコントロー
ル回路２２とシリアルインターフェイス回路２３に、そ
れらを書込み準備状態にするライト・レディ信号を送出
する。このライト・レディ信号を受けて、シリアルイン
ターフェイス回路２３はデータ読み込みの準備状態にな
り、ＰＲＯＭコントロール回路２２は、ＰＲＯＭ２４に
クリア信号を送出して消去を開始する。また、ＰＲＯＭ
コントロール回路２２は、ライト・レディ信号を受ける
と、メモリ２５と端子モード設定データ転送回路２７に
ポート・セット信号を送出する。端子モード設定データ
転送回路２７は、このポート・セット信号を受け取る
と、メモリ２５に格納されている端子モード設定データ
を端子モード設定回路２６へ転送を開始する。そして、
端子モード設定回路２６は、転送された端子モード設定
データによりＰＲＯＭ書き込みモード用に入出力端子１
３ｅの状態の設定を行う。
データ書込みモードを検出すると、ＰＲＯＭコントロー
ル回路２２とシリアルインターフェイス回路２３に、そ
れらを書込み準備状態にするライト・レディ信号を送出
する。このライト・レディ信号を受けて、シリアルイン
ターフェイス回路２３はデータ読み込みの準備状態にな
り、ＰＲＯＭコントロール回路２２は、ＰＲＯＭ２４に
クリア信号を送出して消去を開始する。また、ＰＲＯＭ
コントロール回路２２は、ライト・レディ信号を受ける
と、メモリ２５と端子モード設定データ転送回路２７に
ポート・セット信号を送出する。端子モード設定データ
転送回路２７は、このポート・セット信号を受け取る
と、メモリ２５に格納されている端子モード設定データ
を端子モード設定回路２６へ転送を開始する。そして、
端子モード設定回路２６は、転送された端子モード設定
データによりＰＲＯＭ書き込みモード用に入出力端子１
３ｅの状態の設定を行う。
【００２０】詳細に述べると、メモリ（端子モード設定
データ領域）２５には、半導体集積回路１３のＰＲＯＭ
２４にデータを書き込むことが出来るＰＲＯＭライタに
よって、周辺装置に対応できる所望の端子状態となる様
なデータを書き込む。外部から供給されるモード切換信
号が書き込みモードを示すと、上記端子モード設定デー
タが書き込まれたメモリ２５から端子モード設定データ
転送回路２７を介してそのデータを端子モード設定回路
２６に転送する。上記端子モード設定データを元に、端
子モード設定回路２６は入出力端子１３ｅの端子状態を
設定する。
データ領域）２５には、半導体集積回路１３のＰＲＯＭ
２４にデータを書き込むことが出来るＰＲＯＭライタに
よって、周辺装置に対応できる所望の端子状態となる様
なデータを書き込む。外部から供給されるモード切換信
号が書き込みモードを示すと、上記端子モード設定デー
タが書き込まれたメモリ２５から端子モード設定データ
転送回路２７を介してそのデータを端子モード設定回路
２６に転送する。上記端子モード設定データを元に、端
子モード設定回路２６は入出力端子１３ｅの端子状態を
設定する。
【００２１】図３に端子モードデータ設定回路２６の一
部の構成を示す。端子モードデータ設定回路２６は、ｐ
チャネルＭＯＳＦＥＴ２６−１およびｎチャネルＭＯＳ
ＦＥＴ２６−２から成る相補形ＭＯＳインバータと、ｎ
チャネルＭＯＳＦＥＴ２６−３と、ｐチャネルＭＯＳＦ
ＥＴ２６−４とを有する。相補形ＭＯＳインバータの出
力端は入出力端子１３ｅに接続され、入出力端子１３ｅ
にｎチャネルＭＯＳＦＥＴ２６−３のソースとｐチャネ
ルＭＯＳＦＥＴ２６−４のソースとが接続されている。
ｎチャネルＭＯＳＦＥＴ２６−３のドレインには電源電
圧ＶDDが供給され、ｐチャネルＭＯＳＦＥＴ２６−４の
ドレインは接地されている。ｎチャネルＭＯＳＦＥＴ２
６−３およびｐチャネルＭＯＳＦＥＴ２６−４のゲート
には端子モード設定データ転送回路２７（図２）から端
子モード設定データが供給される。
部の構成を示す。端子モードデータ設定回路２６は、ｐ
チャネルＭＯＳＦＥＴ２６−１およびｎチャネルＭＯＳ
ＦＥＴ２６−２から成る相補形ＭＯＳインバータと、ｎ
チャネルＭＯＳＦＥＴ２６−３と、ｐチャネルＭＯＳＦ
ＥＴ２６−４とを有する。相補形ＭＯＳインバータの出
力端は入出力端子１３ｅに接続され、入出力端子１３ｅ
にｎチャネルＭＯＳＦＥＴ２６−３のソースとｐチャネ
ルＭＯＳＦＥＴ２６−４のソースとが接続されている。
ｎチャネルＭＯＳＦＥＴ２６−３のドレインには電源電
圧ＶDDが供給され、ｐチャネルＭＯＳＦＥＴ２６−４の
ドレインは接地されている。ｎチャネルＭＯＳＦＥＴ２
６−３およびｐチャネルＭＯＳＦＥＴ２６−４のゲート
には端子モード設定データ転送回路２７（図２）から端
子モード設定データが供給される。
【００２２】図示の例の場合、端子モード設定データが
ハイレベルならば、入出力端子１３の状態はハイレベル
に設定される。すなわち、端子モード設定データによっ
て、入出力端子１３の状態を任意に変えることができ
る。
ハイレベルならば、入出力端子１３の状態はハイレベル
に設定される。すなわち、端子モード設定データによっ
て、入出力端子１３の状態を任意に変えることができ
る。
【００２３】図２に戻って、ＰＲＯＭ２４の全アドレス
消去後に、シリアルインターフェイス回路２３は書き込
み装置１１（図１）からの書き込みデータを読み込み、
ＰＲＯＭ２４に書き込みを開始する。
消去後に、シリアルインターフェイス回路２３は書き込
み装置１１（図１）からの書き込みデータを読み込み、
ＰＲＯＭ２４に書き込みを開始する。
【００２４】以上により、ＰＲＯＭ書き込みモード時に
入出力端子１３ｅの状態をセット基盤１０上の第２の周
辺回路１５に悪影響を与えること無く、ＰＲＯＭ２４に
データを書き込むことができる。更に、ＰＲＯＭ書き込
み用の電源を別に用意する必要が無くなる。
入出力端子１３ｅの状態をセット基盤１０上の第２の周
辺回路１５に悪影響を与えること無く、ＰＲＯＭ２４に
データを書き込むことができる。更に、ＰＲＯＭ書き込
み用の電源を別に用意する必要が無くなる。
【００２５】図４に本発明の第２の実施形態に係る半導
体集積回路を実装した、専用バスのセット基盤３０の全
体構成を示す。セット基盤３０上に、ＰＲＯＭ（後述す
る）を内蔵した半導体集積回路３３と、この半導体集積
回路３３と電気的信号のやりとりを行う第１及び第２の
周辺回路３２および３５から成る周辺装置と、半導体集
積回路３３と第１及び第２の周辺回路３２および３５を
駆動させる電源３４が配置されている。セット基盤３０
の外部に、ＰＲＯＭへの書き込みを行う書き込み装置３
１が接続される。
体集積回路を実装した、専用バスのセット基盤３０の全
体構成を示す。セット基盤３０上に、ＰＲＯＭ（後述す
る）を内蔵した半導体集積回路３３と、この半導体集積
回路３３と電気的信号のやりとりを行う第１及び第２の
周辺回路３２および３５から成る周辺装置と、半導体集
積回路３３と第１及び第２の周辺回路３２および３５を
駆動させる電源３４が配置されている。セット基盤３０
の外部に、ＰＲＯＭへの書き込みを行う書き込み装置３
１が接続される。
【００２６】半導体集積回路３３はモード切換信号が供
給される外部接続用端子３３ａと、複数の専用バス入出
力端子３３ｂと、電源供給端子３３ｄと、第２の周辺回
路３５と接続される複数の入出力端子３３ｅとを持つ。
第１の周辺回路３２は複数の専用バス入出力端子３２ａ
と、電源供給端子３２ｃと、モード切換信号が供給され
る外部接続用端子３２ｄとを持つ。第２の周辺回路３５
は半導体集積回路３３と接続される複数の入出力端子３
５ａと、電源供給端子３５ｂとを持つ。
給される外部接続用端子３３ａと、複数の専用バス入出
力端子３３ｂと、電源供給端子３３ｄと、第２の周辺回
路３５と接続される複数の入出力端子３３ｅとを持つ。
第１の周辺回路３２は複数の専用バス入出力端子３２ａ
と、電源供給端子３２ｃと、モード切換信号が供給され
る外部接続用端子３２ｄとを持つ。第２の周辺回路３５
は半導体集積回路３３と接続される複数の入出力端子３
５ａと、電源供給端子３５ｂとを持つ。
【００２７】図５を参照すると、半導体集積回路３３
は、その内部に、ＰＲＯＭ４４と、ＰＲＯＭ４４のデー
タ書込みモードを検出するモード検出回路４１と、ＰＲ
ＯＭ４４の書込み／消去を制御するＰＲＯＭコントロー
ル回路４２と、インターフェイス専用バスと接続された
４ビットパラレルシフトレジスタ４３と、入出力端子３
３ｅの状態と出力値を決定する端子モード設定回路４６
とを有する。図示の半導体集積回路３３は、さらに、Ｐ
ＲＯＭ書き込み時の端子モード設定データを格納するメ
モリ４５と、このメモリ４５で設定されている端子モー
ド設定データを端子モード設定回路４６へ転送する端子
モード設定データ転送回路４７とを有している。
は、その内部に、ＰＲＯＭ４４と、ＰＲＯＭ４４のデー
タ書込みモードを検出するモード検出回路４１と、ＰＲ
ＯＭ４４の書込み／消去を制御するＰＲＯＭコントロー
ル回路４２と、インターフェイス専用バスと接続された
４ビットパラレルシフトレジスタ４３と、入出力端子３
３ｅの状態と出力値を決定する端子モード設定回路４６
とを有する。図示の半導体集積回路３３は、さらに、Ｐ
ＲＯＭ書き込み時の端子モード設定データを格納するメ
モリ４５と、このメモリ４５で設定されている端子モー
ド設定データを端子モード設定回路４６へ転送する端子
モード設定データ転送回路４７とを有している。
【００２８】データ書き込みモード時、書き込み装置３
１は、ＰＲＯＭ４４を内蔵した半導体集積回路３３と第
１の周辺回路３２にモード切換信号を送出する。このモ
ード切換信号を受けて、ＰＲＯＭ４４を内蔵した半導体
集積回路３３と第１の周辺回路３２との接続線（インタ
ーフェイス専用バス）は、ＰＲＯＭ４４にデータを書き
込むための専用バスとなる。
１は、ＰＲＯＭ４４を内蔵した半導体集積回路３３と第
１の周辺回路３２にモード切換信号を送出する。このモ
ード切換信号を受けて、ＰＲＯＭ４４を内蔵した半導体
集積回路３３と第１の周辺回路３２との接続線（インタ
ーフェイス専用バス）は、ＰＲＯＭ４４にデータを書き
込むための専用バスとなる。
【００２９】モード検出回路４１は、ＰＲＯＭ４４への
データ書込みモードを検出すると、ＰＲＯＭコントロー
ル回路４２と４ビットパラレルシフトレジスタ４３に、
それらを書込み準備状態にするライト・レディ信号を送
出する。このライト・レディ信号を受けて、４ビットパ
ラレルシフトレジスタ４３はデータ転送の準備状態にな
り、ＰＲＯＭコントロール回路４２は、ＰＲＯＭ４４に
クリア信号を送出して消去を開始する。また、ＰＲＯＭ
コントロール回路４２は、ライト・レディ信号を受ける
と、メモリ４５と端子モード設定データ転送回路４７に
ポート・セット信号を送出する。端子モード設定データ
転送回路４７は、このポート・セット信号を受け取る
と、メモリ４５に格納されている端子モード設定データ
を端子モード設定回路４６へ転送を開始する。そして、
端子モード設定回路４６は、転送された端子モード設定
データによりＰＲＯＭ書き込みモード用に入出力端子３
３ｅの状態の設定を行う。
データ書込みモードを検出すると、ＰＲＯＭコントロー
ル回路４２と４ビットパラレルシフトレジスタ４３に、
それらを書込み準備状態にするライト・レディ信号を送
出する。このライト・レディ信号を受けて、４ビットパ
ラレルシフトレジスタ４３はデータ転送の準備状態にな
り、ＰＲＯＭコントロール回路４２は、ＰＲＯＭ４４に
クリア信号を送出して消去を開始する。また、ＰＲＯＭ
コントロール回路４２は、ライト・レディ信号を受ける
と、メモリ４５と端子モード設定データ転送回路４７に
ポート・セット信号を送出する。端子モード設定データ
転送回路４７は、このポート・セット信号を受け取る
と、メモリ４５に格納されている端子モード設定データ
を端子モード設定回路４６へ転送を開始する。そして、
端子モード設定回路４６は、転送された端子モード設定
データによりＰＲＯＭ書き込みモード用に入出力端子３
３ｅの状態の設定を行う。
【００３０】一方、ＰＲＯＭ４４の全アドレス消去後
に、４ビットパラレルシフトレジスタ４３は書き込み装
置２１（図４）からの書き込みデータを読み込み、ＰＲ
ＯＭ４４に書き込みを開始する。
に、４ビットパラレルシフトレジスタ４３は書き込み装
置２１（図４）からの書き込みデータを読み込み、ＰＲ
ＯＭ４４に書き込みを開始する。
【００３１】以上により、ＰＲＯＭ書き込みモード時に
入出力端子３３ｅの状態をセット基盤３０上の第２の周
辺回路３５に悪影響を与えること無く、ＰＲＯＭ４４に
データを書き込むことができる。更に、ＰＲＯＭ書き込
み用の電源を別に用意する必要が無くなる。
入出力端子３３ｅの状態をセット基盤３０上の第２の周
辺回路３５に悪影響を与えること無く、ＰＲＯＭ４４に
データを書き込むことができる。更に、ＰＲＯＭ書き込
み用の電源を別に用意する必要が無くなる。
【００３２】図６に本発明の第３の実施形態に係る半導
体集積回路を実装した、専用バスのセット基盤５０の全
体構成を示す。セット基盤５０上に、ＰＲＯＭ（後述す
る）を内蔵した半導体集積回路５３と、この半導体集積
回路５３と電気的信号のやりとりを行う第１及び第２の
周辺回路５２および５５から成る周辺装置と、半導体集
積回路５３と第１及び第２の周辺回路５２および５５を
駆動させる電源５４が配置されている。セット基盤５０
の外部に、ＰＲＯＭへの書き込みを行う書き込み装置５
１が接続される。
体集積回路を実装した、専用バスのセット基盤５０の全
体構成を示す。セット基盤５０上に、ＰＲＯＭ（後述す
る）を内蔵した半導体集積回路５３と、この半導体集積
回路５３と電気的信号のやりとりを行う第１及び第２の
周辺回路５２および５５から成る周辺装置と、半導体集
積回路５３と第１及び第２の周辺回路５２および５５を
駆動させる電源５４が配置されている。セット基盤５０
の外部に、ＰＲＯＭへの書き込みを行う書き込み装置５
１が接続される。
【００３３】半導体集積回路５３はモード切換信号が供
給される外部接続用端子５３ａと、複数の専用バス入出
力端子５３ｂと、電源供給端子５３ｄと、第２の周辺回
路５５と接続される複数の入出力端子５３ｅと、ライト
・ビジー信号を出力するビジー出力端子５３ｆとを持
つ。第１の周辺回路５２は複数の専用バス入出力端子５
２ａと、電源供給端子５２ｃと、ライト・ビジー信号が
供給されるビジー入力端子５２ｄとを持つ。第２の周辺
回路５５は半導体集積回路５３と接続される複数の入出
力端子５５ａと、電源供給端子５５ｂとを持つ。
給される外部接続用端子５３ａと、複数の専用バス入出
力端子５３ｂと、電源供給端子５３ｄと、第２の周辺回
路５５と接続される複数の入出力端子５３ｅと、ライト
・ビジー信号を出力するビジー出力端子５３ｆとを持
つ。第１の周辺回路５２は複数の専用バス入出力端子５
２ａと、電源供給端子５２ｃと、ライト・ビジー信号が
供給されるビジー入力端子５２ｄとを持つ。第２の周辺
回路５５は半導体集積回路５３と接続される複数の入出
力端子５５ａと、電源供給端子５５ｂとを持つ。
【００３４】図７を参照すると、半導体集積回路５３
は、その内部に、ＰＲＯＭ６４と、ＰＲＯＭ６４のデー
タ書込みモードを検出するモード検出回路６１と、ＰＲ
ＯＭ６４の書込み／消去を制御するＰＲＯＭコントロー
ル回路６２と、インターフェイス専用バスと接続された
４ビットパラレルシフトレジスタ６３と、入出力端子５
３ｅの状態と出力値を決定する端子モード設定回路６６
とを有する。図示の半導体集積回路５３は、さらに、Ｐ
ＲＯＭ書き込み時の端子モード設定データを格納するメ
モリ６５と、このメモリ６５で設定されている端子モー
ド設定データを端子モード設定回路６６へ転送する端子
モード設定データ転送回路６７とを有している。
は、その内部に、ＰＲＯＭ６４と、ＰＲＯＭ６４のデー
タ書込みモードを検出するモード検出回路６１と、ＰＲ
ＯＭ６４の書込み／消去を制御するＰＲＯＭコントロー
ル回路６２と、インターフェイス専用バスと接続された
４ビットパラレルシフトレジスタ６３と、入出力端子５
３ｅの状態と出力値を決定する端子モード設定回路６６
とを有する。図示の半導体集積回路５３は、さらに、Ｐ
ＲＯＭ書き込み時の端子モード設定データを格納するメ
モリ６５と、このメモリ６５で設定されている端子モー
ド設定データを端子モード設定回路６６へ転送する端子
モード設定データ転送回路６７とを有している。
【００３５】データ書き込みモード時、書き込み装置５
１は、ＰＲＯＭ６４を内蔵した半導体集積回路５にモー
ド切換信号を送出する。このモード切換信号を受けて、
半導体集積回路５３は第１の周辺回路５２へライト・ビ
ジー信号を送出する。これにより、半導体集積回路５３
と第１の周辺回路５２との接続線（インターフェイス専
用バス）は、ＰＲＯＭ６４にデータを書き込むための専
用バスとなり、半導体集積回路５３と第１の周辺回路５
２との接続が切り離される。
１は、ＰＲＯＭ６４を内蔵した半導体集積回路５にモー
ド切換信号を送出する。このモード切換信号を受けて、
半導体集積回路５３は第１の周辺回路５２へライト・ビ
ジー信号を送出する。これにより、半導体集積回路５３
と第１の周辺回路５２との接続線（インターフェイス専
用バス）は、ＰＲＯＭ６４にデータを書き込むための専
用バスとなり、半導体集積回路５３と第１の周辺回路５
２との接続が切り離される。
【００３６】モード検出回路６１は、ＰＲＯＭ６４への
データ書込みモードを検出すると、ＰＲＯＭコントロー
ル回路６２と４ビットパラレルシフトレジスタ６３に、
それらを書込み準備状態にするライト・レディ信号を送
出する。このライト・レディ信号を受けて、４ビットパ
ラレルシフトレジスタ６３はデータ読み込みの準備状態
になり、ＰＲＯＭコントロール回路６２は、ＰＲＯＭ６
４にクリア信号を送出して消去を開始する。また、ＰＲ
ＯＭコントロール回路６２は、ライト・レディ信号を受
けると、メモリ６５と端子モード設定データ転送回路６
７にポート・セット信号を送出する。端子モード設定デ
ータ転送回路６７は、このポート・セット信号を受け取
ると、メモリ６５に格納されている端子モード設定デー
タを端子モード設定回路６６へ転送を開始する。そし
て、端子モード設定回路６６は、転送された端子モード
設定データによりＰＲＯＭ書き込みモード用に入出力端
子５３ｅの状態の設定を行う。
データ書込みモードを検出すると、ＰＲＯＭコントロー
ル回路６２と４ビットパラレルシフトレジスタ６３に、
それらを書込み準備状態にするライト・レディ信号を送
出する。このライト・レディ信号を受けて、４ビットパ
ラレルシフトレジスタ６３はデータ読み込みの準備状態
になり、ＰＲＯＭコントロール回路６２は、ＰＲＯＭ６
４にクリア信号を送出して消去を開始する。また、ＰＲ
ＯＭコントロール回路６２は、ライト・レディ信号を受
けると、メモリ６５と端子モード設定データ転送回路６
７にポート・セット信号を送出する。端子モード設定デ
ータ転送回路６７は、このポート・セット信号を受け取
ると、メモリ６５に格納されている端子モード設定デー
タを端子モード設定回路６６へ転送を開始する。そし
て、端子モード設定回路６６は、転送された端子モード
設定データによりＰＲＯＭ書き込みモード用に入出力端
子５３ｅの状態の設定を行う。
【００３７】一方、ＰＲＯＭ６４の全アドレス消去後
に、４ビットパラレルシフトレジスタ６３は書き込み装
置５１（図６）からの書き込みデータを読み込み、ＰＲ
ＯＭ６４に書き込みを開始する。
に、４ビットパラレルシフトレジスタ６３は書き込み装
置５１（図６）からの書き込みデータを読み込み、ＰＲ
ＯＭ６４に書き込みを開始する。
【００３８】以上により、ＰＲＯＭ書き込みモード時に
入出力端子５３ｅの状態をセット基盤５０上の第２の周
辺回路５５に悪影響を与えること無く、ＰＲＯＭ６４に
データを書き込むことができる。更に、ＰＲＯＭ書き込
み用の電源を別に用意する必要が無くなる。
入出力端子５３ｅの状態をセット基盤５０上の第２の周
辺回路５５に悪影響を与えること無く、ＰＲＯＭ６４に
データを書き込むことができる。更に、ＰＲＯＭ書き込
み用の電源を別に用意する必要が無くなる。
【００３９】尚、本発明は上述した実施の形態には限定
せず、本発明の趣旨を逸脱しない範囲内で種々の変更が
可能である。例えば、上記実施の形態では、周辺回路が
２つある場合の例について述べているが、周辺回路は１
つでも良いし、３つ以上あっても良い。
せず、本発明の趣旨を逸脱しない範囲内で種々の変更が
可能である。例えば、上記実施の形態では、周辺回路が
２つある場合の例について述べているが、周辺回路は１
つでも良いし、３つ以上あっても良い。
【００４０】
【発明の効果】以上の説明より明らかなように、本発明
は、セット基盤上に実装した、ＰＲＯＭを内蔵した半導
体集積回路へ外部からデータ（プログラム）を書き込む
時に、半導体集積回路のデータ書き込み用端子以外の入
出力端子の端子状態を所望の値に固定化することで、周
辺回路への悪影響を無くすことができる。また、セット
基盤上でＰＲＯＭを内蔵した半導体集積回路と周辺装置
もしくは周辺回路との電源系を分割する必要がなくなる
ために、セット基盤の縮小化でき、搭載部品を削減で
き、ＰＲＯＭ書き込み時に電源供給の設定変更工数を削
減できる等の利点もある。
は、セット基盤上に実装した、ＰＲＯＭを内蔵した半導
体集積回路へ外部からデータ（プログラム）を書き込む
時に、半導体集積回路のデータ書き込み用端子以外の入
出力端子の端子状態を所望の値に固定化することで、周
辺回路への悪影響を無くすことができる。また、セット
基盤上でＰＲＯＭを内蔵した半導体集積回路と周辺装置
もしくは周辺回路との電源系を分割する必要がなくなる
ために、セット基盤の縮小化でき、搭載部品を削減で
き、ＰＲＯＭ書き込み時に電源供給の設定変更工数を削
減できる等の利点もある。
【図１】本発明の第１の実施形態に係る半導体集積回路
を実装した、シリアルインターフェイスのセット基盤の
全体構成を示すブロック図である。
を実装した、シリアルインターフェイスのセット基盤の
全体構成を示すブロック図である。
【図２】図１に図示したセット基盤に実装された半導体
集積回路の内部構成を示すブロック図である。
集積回路の内部構成を示すブロック図である。
【図３】図２に図示した半導体集積回路に用いられる端
子モード設定回路の一部を示す回路図である。
子モード設定回路の一部を示す回路図である。
【図４】本発明の第２の実施形態に係る半導体集積回路
を実装した、専用バスのセット基盤の全体構成を示すブ
ロック図である。
を実装した、専用バスのセット基盤の全体構成を示すブ
ロック図である。
【図５】図４に図示したセット基盤に実装された半導体
集積回路の内部構成を示すブロック図である。
集積回路の内部構成を示すブロック図である。
【図６】本発明の第３の実施形態に係る半導体集積回路
を実装した、専用バスのセット基盤の全体構成を示すブ
ロック図である。
を実装した、専用バスのセット基盤の全体構成を示すブ
ロック図である。
【図７】図６に図示したセット基盤に用いられる半導体
集積回路の内部構成を示すブロック図である。
集積回路の内部構成を示すブロック図である。
【図８】従来のシリアルインターフェイスのセット基盤
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図９】図８に図示したセット基盤に実装された、従来
の半導体集積回路の内部構成を示すブロック図である。
の半導体集積回路の内部構成を示すブロック図である。
【図１０】図９に図示した半導体集積回路に用いられる
端子モード設定回路の一部を示す回路図である。
端子モード設定回路の一部を示す回路図である。
１０，３０，５０ セット基盤 １１，３１，５１ 書き込み装置 １２，３２，５２ 第１の周辺回路 １３，３３，５３ 半導体集積回路（ＰＲＯＭ内蔵） １４，３４，５４ 電源 １５，３５，５５ 第２の周辺回路 ２１，４１，６１ モード検出回路 ２２、４２、６２ ＰＲＯＭコントロール回路 ２３ シリアルインターフェイス回路 ４３、６３ ４ビットパラレルシフトレジスタ ２４，４４，６４ ＰＲＯＭ ２５，４５，６５ メモリ（端子モード設定データ領
域） ２６，４６，６６ 端子モード設定回路 ２７，４７，６７ 端子モード設定データ転送回路
域） ２６，４６，６６ 端子モード設定回路 ２７，４７，６７ 端子モード設定データ転送回路
Claims (6)
- 【請求項１】 書き替え可能メモリを内蔵した半導体集
積回路において、前記書き替え可能メモリへのデータ書
き込み動作時に、該データ書き込み動作で用いない入出
力端子を予め定められた状態に設定する設定手段を含む
ことを特徴とする半導体集積回路。 - 【請求項２】 前記設定手段は、前記書き替え可能メモ
リへのデータ書き込みを検出する検出手段と、予め所定
の端子状態を記憶する端子状態メモリと、前記入出力端
子に端子状態を設定する端子モード設定回路と、前記検
出手段によりデータ書き込みが検出されたときに前記端
子状態メモリに記憶されている前記所定の端子状態を前
記端子モード設定回路へ転送する転送手段とを有するこ
と、を特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 書き替え可能メモリを内蔵した半導体集
積回路に端子状態を設定する方法において、前記書き替
え可能メモリへのデータ書き込みを検出するステップ
と、予め記憶した端子状態をメモリから読み出すステッ
プと、該読み出した端子状態をこの書き込み動作で用い
ない入出力端子に設定するステップとを含むことを特徴
とする半導体集積回路の端子状態設定方法。 - 【請求項４】 周辺装置を搭載するセット基盤上に実装
された状態で、内蔵した書き替え可能メモリにデータを
書き込むことが可能な半導体集積回路において、前記書
き替え可能メモリへのデータ書き込み動作時に、前記周
辺装置に接続され、かつ該データ書き込み動作で用いな
い入出力端子を予め定められた状態に設定する設定手段
を含むことを特徴とする半導体集積回路。 - 【請求項５】 前記設定手段は、前記書き替え可能メモ
リへのデータ書き込みを検出する検出手段と、予め所定
の端子状態を記憶する端子状態メモリと、前記入出力端
子に端子状態を設定する端子モード設定回路と、前記検
出手段によりデータ書き込みが検出されたときに前記端
子状態メモリに記憶されている前記所定の端子状態を前
記端子モード設定回路へ転送する転送手段とを有するこ
と、を特徴とする請求項４に記載の半導体集積回路。 - 【請求項６】 周辺装置を搭載するセット基盤上に実装
された状態で、内蔵した書き替え可能メモリにデータを
書き込むことが可能な半導体集積回路に端子状態を設定
する方法において、前記書き替え可能メモリへのデータ
書き込みを検出するステップと、予め記憶した端子状態
をメモリから読み出すステップと、該読み出した端子状
態を、前記周辺装置に接続されかつこの書き込み動作で
用いない入出力端子に設定するステップとを含むことを
特徴とする半導体集積回路の端子状態設定方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13863196A JPH09320284A (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路およびその端子状態設定方法 |
| US08/865,994 US5889706A (en) | 1996-05-31 | 1997-05-30 | Apparatus for and method of terminal setting of integrated circuit |
| KR1019970022160A KR100266523B1 (ko) | 1996-05-31 | 1997-05-30 | Prom을 갖고 있는 집적 회로의 터미널 세팅용 장치 및 그 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13863196A JPH09320284A (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路およびその端子状態設定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320284A true JPH09320284A (ja) | 1997-12-12 |
Family
ID=15226574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13863196A Pending JPH09320284A (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路およびその端子状態設定方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5889706A (ja) |
| JP (1) | JPH09320284A (ja) |
| KR (1) | KR100266523B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI237802B (en) * | 2000-07-31 | 2005-08-11 | Semiconductor Energy Lab | Driving method of an electric circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4402065A (en) * | 1981-03-11 | 1983-08-30 | Harris Corporation | Integrated RAM/EAROM memory system |
| JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| US4706216A (en) * | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
| US5396639A (en) * | 1991-09-16 | 1995-03-07 | Rohm Co., Ltd. | One chip microcomputer having programmable I/O terminals programmed according to data stored in nonvolatile memory |
-
1996
- 1996-05-31 JP JP13863196A patent/JPH09320284A/ja active Pending
-
1997
- 1997-05-30 KR KR1019970022160A patent/KR100266523B1/ko not_active IP Right Cessation
- 1997-05-30 US US08/865,994 patent/US5889706A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970076854A (ko) | 1997-12-12 |
| KR100266523B1 (ko) | 2000-10-02 |
| US5889706A (en) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5561384A (en) | Input/output driver circuit for isolating with minimal power consumption a peripheral component from a core section | |
| JP3894573B2 (ja) | 非同期部分リセットを有するコアセクション | |
| US5898232A (en) | Input/output section of an integrated circuit having separate power down capability | |
| US8055924B2 (en) | Semiconductor integrated circuit and electric power supply controlling method thereof | |
| JP2003091703A (ja) | カード装置 | |
| KR960704274A (ko) | 데이터 스트림 모드를 스위칭할 수 있는 메모리 장치(memory device with switching of date stream modes) | |
| KR0142033B1 (ko) | 마이크로 컴퓨터 | |
| US5884074A (en) | Microcomputer utilizing flash memory for data storage | |
| EP1220077B1 (en) | Data processing apparatus and memory card using the same | |
| KR20030051407A (ko) | 반도체 장치, 불휘발성 반도체 기억 장치, 반도체 장치또는 불휘발성 반도체 기억 장치를 복수 포함하는 시스템,반도체 장치 또는 불휘발성 반도체 기억 장치를 포함하는전자 카드, 이 전자 카드의 사용이 가능한 전자 장치 | |
| US4504926A (en) | Mode setting control system | |
| JP2003110028A (ja) | データ処理装置 | |
| JP2002518729A (ja) | 異なるクロックレートで動作する装置を接続するインターフェイス装置及びインターフェイスの動作方法 | |
| JP2743850B2 (ja) | データ処理装置 | |
| JPH09320284A (ja) | 半導体集積回路およびその端子状態設定方法 | |
| KR940007829B1 (ko) | 싱글칩 마이크로 컴퓨터를 구비한 데이터 처리 장치 | |
| JP2580789B2 (ja) | Ｉｃカード | |
| JPH11149406A (ja) | 半導体記憶装置 | |
| KR20010018808A (ko) | 다수개의 메모리 블락들 중 소정의 메모리 블락을 선택함에 있어 데이터 라인상의 데이터 충돌을 방지하고 메모리 블락, 로직 블락 및 비스트 회로를 분리하여 테스트 가능토록 하는 메모리 로직 복합 반도체장치 | |
| JP3278593B2 (ja) | レジスタ設定方法およびレジスタ設定方式 | |
| JPH1152021A (ja) | 半導体集積回路装置の試験方法及び半導体集積回路装置 | |
| WO2004013896A2 (en) | System and method for controlling communication on a signal bus | |
| US20040039873A1 (en) | Management system for access control modes of a DRAM module socket | |
| JP2004363374A (ja) | 電源制御機能を有する半導体集積回路装置 | |
| JPH04251971A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010124 |