JPH1152021A

JPH1152021A - 半導体集積回路装置の試験方法及び半導体集積回路装置

Info

Publication number: JPH1152021A
Application number: JP9210756A
Authority: JP
Inventors: Kazuo Ono; 和男大野; Osamu Matsuura; 修松浦; Katsuhiko Sakai; 克彦酒井; Masao Imai; 正夫今井; Takayuki Moriyama; 隆幸森山; Takeshi Yokohira; 武志横平; Tsutomu Yamada; 力山田; Hiroshi Fukuda; 弘福田
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1997-08-05
Filing date: 1997-08-05
Publication date: 1999-02-26

Abstract

(57)【要約】【課題】全体の試験時間を短縮することができる半導体
集積回路装置の試験方法を提供すること。【解決手段】試験装置３１はリセット信号ＲＳＴを出力
してフラッシュＲＯＭ１８に対してイレース動作を開始
させた後、テストモード信号ＴＳＴを出力してフラッシ
ュＲＯＭ１８を内部バス１６，１７から切り離す。更
に、試験装置は周辺回路１４に対する機能試験を開始す
るようにした。従って、イレース動作と周辺回路の機能
試験とが同時に行われるとともに、フラッシュＲＯＭ１
８のイレース動作に周辺回路の機能試験は影響しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は試験装置にて機能試
験が行われるフラッシュＲＯＭ及び周辺回路を搭載した
半導体集積回路装置の試験方法に関するものである。

【０００２】近年、半導体集積回路装置（ＬＳＩ）に
は、高集積化に伴い、フラッシュＲＯＭや複数の周辺回
路が搭載されるようになってきており、試験装置による
出荷前等の試験時間が長くなってきている。試験時間の
長時間化は、ＬＳＩの検査コストのアップにつながるこ
とから、試験時間の短縮が要求されている。

【０００３】

【従来の技術】従来、ＬＳＩは、そのプロセスの微細化
技術の発達とユーザ仕様の多様化に伴って、ＣＰＵコア
とともに仕様に従って周辺回路が多数搭載される様にな
ってきている。また、近年では、ＬＳＩには、フラッシ
ュＲＯＭが搭載されるようになってきている。フラッシ
ュＲＯＭは、電気的に全ビットの内容、又はブロック単
位のビットの内容を消去することができると共に、記憶
したデータを保持するために電力を消費しないため、Ｌ
ＳＩを低消費電力化するうえで有効である。

【０００４】

【発明が解決しようとする課題】しかしながら、フラッ
シュＲＯＭを搭載したＬＳＩの試験は、フラッシュＲＯ
Ｍをイレースするだけで数秒を要する。そのフラッシュ
ＲＯＭのイレース中は、周辺回路の試験を行うことがで
きない。また、周辺回路の機能試験中に同期をとるため
にリセット信号が複数回入力される。そのリセット信号
が入力される毎にフラッシュＲＯＭはイレース動作を最
初から実行するため、イレース動作の終了までの時間が
長くなる。そのため、ＬＳＩ全体の試験時間は長くな
る。更に、フラッシュＲＯＭの容量が多くなると、ます
ます全体の試験時間が長くなるため、ＬＳＩの検査コス
トが上昇し、ひいてはＬＳＩのコストアップを招く。

【０００５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は全体の試験時間を短縮す
ることのできる半導体集積回路装置及びその試験方法を
提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、フラッシュＲＯＭと周辺
回路が搭載され、試験装置に接続されて該試験装置から
入力されるテストモード信号に基づいて設定されるテス
トモード時に前記フラッシュＲＯＭと周辺回路に対する
試験を行う半導体集積回路装置の試験方法において、フ
ラッシュＲＯＭに対してイレース動作を開始させた後、
そのイレース動作中に周辺回路に対する機能試験を実行
するようにした。

【０００７】請求項２に記載の発明は、請求項１に記載
の半導体集積回路装置の試験方法において、前記フラッ
シュＲＯＭ及び周辺回路は共通の内部バスに接続され、
前記フラッシュＲＯＭのイレース動作中は該フラッシュ
ＲＯＭを内部バスから切り離すようにした。

【０００８】請求項３に記載の発明は、請求項１又は２
に記載の半導体集積回路装置の試験方法において、前記
試験装置は周辺回路に対して機能試験中に周辺回路の同
期をとるために前記周辺回路をリセットするリセット信
号を複数回出力し、前記フラッシュＲＯＭに対して前記
リセット信号を無効化するようにした。

【０００９】請求項４に記載の発明は、請求項１乃至３
のうちの何れか１項に記載の半導体集積回路装置の試験
方法において、前記フラッシュＲＯＭのイレース動作中
に該イレースが正常か否かを判断しその判断結果に基づ
いて判定信号を出力するイレース判定回路を備え、前記
試験装置は、イレース判定回路から出力される判定信号
に基づいて前記フラッシュＲＯＭのイレースが正常か否
かを判断し、その判断結果に基づいてイレースが正常に
終了していないときに試験を中断するようにした。

【００１０】請求項５に記載の発明は、共通の内部バス
に接続されたフラッシュＲＯＭと周辺回路が搭載され、
試験装置に接続されて該試験装置から入力されるテスト
モード信号に基づいて設定されるテストモード時に内部
バスを介して前記フラッシュＲＯＭと周辺回路に対する
試験が行われる半導体集積回路装置において、前記フラ
ッシュＲＯＭはテストモード時にイレース動作を開始
し、前記テストモード信号に基づいて、テストモード時
に前記フラッシュＲＯＭを内部バスから切り離すバス制
御回路を備えた。

【００１１】請求項６に記載の発明は、請求項５に記載
の半導体集積回路装置において、前記周辺回路には機能
試験中に前記試験装置から周辺回路の同期をとるために
該周辺回路をリセットするリセット信号が複数回入力さ
れ、前記フラッシュＲＯＭには、前記テストモード信号
とリセット信号が入力され、設定されるテストモード時
に前記リセット信号を無効化する試験回路が接続され
る。

【００１２】請求項７に記載の発明は、請求項５又は６
に記載の半導体集積回路装置において、前記フラッシュ
ＲＯＭのイレース動作中に該イレースが正常か否かを判
断しその判断結果に基づいて判定信号を出力するイレー
ス判定回路を備え、前記試験装置は、イレース判定回路
から出力される判定信号に基づいて前記フラッシュＲＯ
Ｍのイレースが正常か否かを判断し、その判断結果に基
づいてイレースが正常に終了していないときに試験を中
断するようにした。

【００１３】（作用）従って、請求項１に記載の発明に
よれば、フラッシュＲＯＭに対してイレース動作が開始
された後、試験装置はそのイレース動作中に周辺回路に
対する機能試験を実行する。従って、イレース動作と周
辺回路の機能試験とが同時に行われ、試験時間が短くな
る。

【００１４】請求項２に記載の発明によれば、フラッシ
ュＲＯＭ及び周辺回路は共通の内部バスに接続され、そ
して、フラッシュＲＯＭのイレース動作中は該フラッシ
ュＲＯＭが内部バスから切り離されるため、周辺回路の
機能試験はフラッシュＲＯＭのイレース動作に影響しな
い。

【００１５】請求項３に記載の発明によれば、試験装置
は周辺回路に対して機能試験中に周辺回路の同期をとる
ために周辺回路をリセットするリセット信号を複数回出
力する。そして、フラッシュＲＯＭに対してリセット信
号が無効化され、フラッシュＲＯＭはイレース動作を繰
り返さないので、イレース時間は長くならない。

【００１６】請求項４に記載の発明によれば、フラッシ
ュＲＯＭのイレース動作中に該イレースが正常か否かを
判断しその判断結果に基づいて判定信号を出力するイレ
ース判定回路が備られる。そして、試験装置にて、イレ
ース判定回路から出力される判定信号に基づいてフラッ
シュＲＯＭのイレースが正常か否かが判断され、その判
断結果に基づいてイレースが正常に終了していないとき
に試験が中断される。

【００１７】請求項５に記載の発明によれば、フラッシ
ュＲＯＭはテストモード時にイレース動作を開始する。
そして、バス制御回路は、テストモード信号に基づい
て、テストモード時にフラッシュＲＯＭを内部バスから
切り離し、フラッシュＲＯＭのイレース動作と周辺回路
の機能試験とが同時に行われて試験時間が短くなる。

【００１８】請求項６に記載の発明によれば、周辺回路
には機能試験中に試験装置から周辺回路の同期をとるた
めに該周辺回路をリセットするリセット信号が複数回入
力される。そして、試験回路は、フラッシュＲＯＭに
は、テストモード信号とリセット信号が入力され、設定
されるテストモード時にリセット信号を無効化するた
め、フラッシュＲＯＭはイレース動作を繰り返さないの
でイレース時間は長くならない。

【００１９】請求項７に記載の発明によれば、フラッシ
ュＲＯＭのイレース動作中に該イレースが正常か否かを
判断しその判断結果に基づいて判定信号を出力するイレ
ース判定回路が備えられる。そして、試験装置は、イレ
ース判定回路から出力される判定信号に基づいてフラッ
シュＲＯＭのイレースが正常か否かを判断し、その判断
結果に基づいてイレースが正常に終了していないときに
試験が中断される。

【００２０】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１及び図２に従って説明する。図１に示すよ
うに、半導体集積回路装置（以下、ＬＳＩという）１１
は、ＣＰＵ１２、メモリ１３、複数の周辺回路１４、及
び、リセット回路１５を備えている。また、ＬＳＩ１１
は、第１，第２内部バス１６，１７を備え、ＣＰＵ１２
等が第１，第２内部バスに接続されている。第１内部バ
ス１６は、メモリ１３や周辺回路１４に対するアクセス
動作を制御する信号等の制御信号が転送される。第２内
部バス１７は、アドレスデータ、一般データ、命令等が
転送される。

【００２１】メモリ１３は、プログラムメモリ及びデー
タメモリから構成され、プログラムメモリにはＣＰＵ１
２が実行する命令等の制御プログラムデータが格納され
ている。各周辺回路１４は、予め用意された機能回路又
はユーザの仕様に基づいて機能が設定された回路、例え
ばタイマ回路、カウンタ回路等から構成される。

【００２２】ＣＰＵ１２は、第１，第２内部バス１６，
１７を介してプログラムメモリから読み出したプログラ
ムデータに基づいて、第１，第２内部バス１６，１７を
介して各周辺回路１４を制御する。また、ＣＰＵ１２
は、第１，第２内部バス１６，１７を介して実行中々の
データをデータメモリに格納する。

【００２３】リセット回路１５には、ＬＳＩ１１に動作
電源電圧として供給される高電位電源Ｖccが入力され
る。リセット回路１５は、高電位電源Ｖccの電圧変化を
検出し、その電圧変化に応じてパワーオンリセット信号
ＰＯＲを出力する。例えば、リセット回路１５は、投入
される高電位電源Ｖccが所定の電圧まで到達する間、Ｈ
レベル（高電位電源Ｖccのレベル）のパワーオンリセッ
ト信号ＰＯＲを第１バス上に送出する。そして、リセッ
ト回路１５は、高電位電源Ｖccが供給されている間、Ｌ
パワーオンリセット信号ＰＯＲをＬレベルに保持する。
パワーオンリセット信号ＰＯＲは、ＣＰＵ１２、各周辺
回路１４等に入力される。

【００２４】各周辺回路１４は、パワーオンリセット信
号ＰＯＲがＨレベルの間、非動作状態となっている。そ
して、各周辺回路１４は、パワーオンリセット信号ＰＯ
ＲがＨレベルからＬレベルに変化すると、動作状態とな
る。ＣＰＵ１２は、パワーオンリセット信号ＰＯＲがＨ
レベルの間リセット状態となる。そして、ＣＰＵ１２
は、パワーオンリセット信号ＰＯＲがＬレベルになる
と、各周辺回路１４を制御する。

【００２５】また、ＬＳＩ１１は、フラッシュＲＯＭ１
８を備えている。フラッシュＲＯＭ１８は、インタフェ
ース回路１９を介して第１，第２内部バス１６，１７に
接続されている。インタフェース回路１９は、フラッシ
ュＲＯＭ１８と第１，第２内部バス１６，１７との間で
データ等の転送を制御するために設けられている。

【００２６】図２に示すように、インタフェース回路１
９は、バス制御回路２０とイレース判定回路２１を備え
ている。バス制御回路２０には、第１，第２内部バス１
６，１７を介して各種信号が入力される。バス制御回路
２０は、ＣＰＵ１２がフラッシュＲＯＭ１８をアクセス
するための命令やデータ等をフラッシュＲＯＭ１８に出
力する。また、バス制御回路２０は、フラッシュＲＯＭ
１８から読み出されたデータを第２内部バス１７に出力
する。ＣＰＵ１２は、第２データバスを介してフラッシ
ュＲＯＭ１８から読み出されたデータを入力する。

【００２７】また、バス制御回路２０には、後述する試
験装置３１から第１内部バス１６を介してテストモード
信号ＴＳＴが入力される。テストモード信号ＴＳＴは、
ＣＰＵ１２が内部バスを介してフラッシュＲＯＭ１８、
周辺回路１４等を制御する通常モードと、フラッシュＲ
ＯＭ１８及び周辺回路１４の動作を試験するテストモー
ドとを切り替えるために入力される。例えば、試験装置
３１は、接続されたＬＳＩ１１の試験を行う場合に、Ｌ
レベルのテストモード信号ＴＳＴを出力する。尚、テス
トモード信号ＴＳＴが入力される図示しない外部端子は
ＬＳＩ１１内部にてプルアップされている。従って、テ
ストモード信号ＴＳＴは、ＬＳＩ１１が試験装置３１に
接続されていない通常モードの時には常にＨレベルとな
るように構成されている。

【００２８】バス制御回路２０は、テストモード信号Ｔ
ＳＴがＨレベルの時にフラッシュＲＯＭ１８と第１，第
２内部バス１６，１７とを接続する。一方、バス制御回
路２０は、テストモード信号ＴＳＴがＬレベルの時、フ
ラッシュＲＯＭ１８と第１，第２内部バス１６，１７と
を切り離す。

【００２９】イレース判定回路２１には、フラッシュＲ
ＯＭ１８におけるイレース動作が正常に終了したか否か
を判断するために設けられている。フラッシュＲＯＭ１
８におけるイレース動作は、全てのビットに対して
「０」（又は「１」）を記憶させる。従って、イレース
判定回路２１は、イレースされたビットから読み出され
たデータと書き込みデータ「０」（又は「１」）と比較
し、その比較結果に基づいて判定信号ＨＳを出力する。
例えば、イレース判定回路２１は、書き込みデータと読
み出しデータとが一致している場合にＬレベルの判定信
号ＨＳを出力する。また、イレース判定回路２１は、１
ビットでもデータが一致しない場合に判定信号ＨＳをＨ
レベルに保持する。

【００３０】また、フラッシュＲＯＭ１８には、試験回
路２２が接続されている。試験回路２２は、フラッシュ
ＲＯＭ１８のイレース動作開始を制御するために設けら
れている。

【００３１】試験回路２２にはテストモード信号ＴＳＴ
とリセット信号ＲＳＴが入力される。試験回路２２は、
テストモード信号ＴＳＴ及びリセット信号ＲＳＴに基づ
いて、テストモード時にはテストモード信号をスタート
信号ＳＴを生成しフラッシュＲＯＭ１８に出力する。従
って、フラッシュＲＯＭ１８は、入力されるスタート信
号ＳＴに基づいて、テストモード時にリフレッシュ動作
を行う。

【００３２】図２に示すように、試験回路２２は、アド
レスデコーダ２３、リセット制御レジスタ２４、インバ
ータ回路２５，２６、アンド回路２７、及び、ノア回路
２８を備えている。

【００３３】アドレスデコーダ２３は、第２内部バス１
７に接続され、アドレス信号ＡＤＤＲが入力される。ア
ドレスデコーダ２３は、アドレス信号ＡＤＤＲをデコー
ドする。そして、アドレスデコーダ２３は、アドレス信
号ＡＤＤＲがフラッシュＲＯＭ１８を選択してイレース
動作を実行させるためのアドレス信号の場合に、デコー
ド信号をリセット制御レジスタ２４に出力する。このと
きのアドレス信号は、ＣＰＵ１２から入力される。即
ち、ＣＰＵ１２は、制御プログラムに基づいてフラッシ
ュＲＯＭ１８をイレースする場合に、そのイレース動作
に対応したアドレス信号を出力し、フラッシュＲＯＭ１
８をイレースする。

【００３４】リセット制御レジスタ２４は第１内部バス
１６に接続され、パワーオンリセット信号ＰＯＲが入力
される。リセット制御レジスタ２４は、入力されるデコ
ード信号又はパワーオンリセット信号ＰＯＲに基づい
て、電源投入時にＨレベルの信号をノア回路２８に出力
する。また、リセット制御レジスタ２４は、通常Ｈレベ
ルの信号を出力しており、アドレスデコーダ２３からデ
コード信号が入力されるとＨレベルの信号を出力する。

【００３５】ノア回路２８の出力端子はインバータ回路
２６を介してフラッシュＲＯＭ１８に接続されている。
従って、レジスタ制御回路からＨレベルの信号が入力さ
れると、フラッシュＲＯＭ１８にはＨレベルのスタート
信号ＳＴが入力され、フラッシュＲＯＭ１８は、そのＨ
レベルのスタート信号ＳＴに基づいてイレース動作を開
始する。従って、フラッシュＲＯＭ１８は、電源投入時
にイレース動作を行う。また、フラッシュＲＯＭ１８
は、ＣＰＵ１２からのアクセスに基づいてイレース動作
を行う。

【００３６】また、ノア回路２８の入力端子にはアンド
回路２７の出力する信号が入力される。アンド回路２７
には、試験装置３１から入力されるリセット信号ＲＳＴ
と、インバータ回路２５により反転されたテストモード
信号ＴＳＴが入力される。アンド回路２７は、リセット
信号及び反転されたテストモード信号ＴＳＴに応答した
信号をノア回路２８に出力する。

【００３７】ノア回路２８は、アンド回路２７から出力
される信号と、リセット制御レジスタ２４から出力され
る信号とに応答して信号を出力する。その信号はインバ
ータ回路２６により反転されて試験回路２２の出力信号
としてフラッシュＲＯＭ１８に出力される。フラッシュ
ＲＯＭ１８は、試験回路２２から入力される信号に基づ
いて、フラッシュ動作を行う。

【００３８】テストモード信号ＴＳＴがＬレベル（イン
バータ回路２５の出力信号がＨレベル）のとき、アンド
回路２７は、入力されるリセット信号ＲＳＴに応答した
信号を出力する。その信号はノア回路２８及びインバー
タ回路２６を介してフラッシュＲＯＭ１８に出力され
る。即ち、テストモード信号ＴＳＴがＬレベルの時、リ
セット信号ＲＳＴがフラッシュＲＯＭ１８に出力され
る。従って、フラッシュＲＯＭ１８は、リセット信号Ｒ
ＳＴに基づいて、その信号ＲＳＴがＨレベルの時にイレ
ース動作を行う。

【００３９】テストモード信号ＴＳＴがＨレベル（イン
バータ回路２５の出力信号がＬレベル）のとき、アンド
回路２７は常にＬレベルの信号を出力する。そのＬレベ
ルの信号は、ノア回路２８及びインバータ回路２６を介
してフラッシュＲＯＭ１８に出力される。従って、テス
トモード信号ＴＳＴがＬレベル、即ち、テストモードの
時にはフラッシュＲＯＭ１８にはＬレベルのスタート信
号ＳＴが入力され、フラッシュＲＯＭ１８はイレース動
作を行わない。

【００４０】図１に示すように、上記のように構成され
たＬＳＩ１１は、試験装置３１に接続されて出荷前等の
試験が行われる。試験装置３１には、図示しない外部端
子を介してＬＳＩ１１の第１，第２内部バス１６，１７
が接続される。

【００４１】先ず、試験装置３１は、第２内部バス１７
を介して所定期間Ｈレベルとなるパルス信号をリセット
信号ＲＳＴとして出力する。試験回路２２は、リセット
信号ＲＳＴに基づいて所定期間Ｈレベルのスタート信号
ＳＴをフラッシュＲＯＭ１８に出力する。フラッシュＲ
ＯＭ１８は、そのスタート信号ＳＴに基づいてイレース
動作を開始する。

【００４２】また、試験装置３１は、第２内部バス１７
上にＨレベルのテストモード信号ＴＳＴを出力する。バ
ス制御回路２０は、Ｈレベルのテストモード信号ＴＳＴ
を入力し、フラッシュＲＯＭ１８を第１，第２内部バス
１６，１７から切り離す。

【００４３】次に、試験装置３１は、第１，第２内部バ
ス１６，１７を介して各周辺回路１４を直接制御し、各
周辺回路１４に対する機能試験（ファンクション試験）
を実施する。その機能試験の実施において、試験回路２
２は、各周辺回路１４に対してリセット信号ＲＳＴを複
数回出力する。これにより、試験装置３１は、各周辺回
路１４と同期をとりながら機能試験を実施する。即ち、
フラッシュＲＯＭ１８におけるイレース動作と各周辺回
路１４に対する機能試験とが同時に実行される。

【００４４】このとき、試験回路２２は、テストモード
信号ＴＳＴに基づいて入力されるリセット信号ＲＳＴを
無効化し、スタート信号ＳＴを出力しない。即ち、試験
回路２２は、フラッシュＲＯＭ１８に対するリセット信
号ＲＳＴの入力を防止する。従って、フラッシュＲＯＭ
１８は、試験装置３１からリセット信号ＲＳＴが入力さ
れても、イレース動作を継続して実行する。

【００４５】また、フラッシュＲＯＭ１８はバス制御回
路２０によって第１，第２内部バス１６，１７と切り離
されているため、第１，第２内部バス１６，１７を転送
される各種制御信号はフラッシュＲＯＭ１８にイレース
動作に影響しない。

【００４６】もし、試験回路２２が無いと、フラッシュ
ＲＯＭ１８にはリセット信号ＲＳＴが複数回入力され
る。フラッシュＲＯＭ１８は、入力されるリセット信号
ＲＳＴに基づいて、メモリセルに記憶されたデータのイ
レースを開始する。そして、試験装置３１は各周辺回路
１４との同期をとるために複数回リセット信号ＲＳＴを
出力する。そして、フラッシュＲＯＭ１８はリセット信
号ＲＳＴが入力される毎にイレース動作を開始する。そ
の結果、フラッシュＲＯＭ１８の全てのメモリセルに対
するイレースが終了するまでに長時間を要する。そのた
め、試験回路２２を設けてフラッシュＲＯＭ１８にリセ
ット信号ＲＳＴが入力されないようにすることで、フラ
ッシュＲＯＭ１８のイレース終了までの時間が長くなる
のを防いでいる。

【００４７】そして、フラッシュＲＯＭ１８のイレース
動作が終了したとき、各周辺回路１４に対する機能試験
に要する時間は、イレース時間に比べて短いので、試験
装置３１は、機能試験を終了している。そこで、試験装
置３１は、イレース判定回路２１から出力される判定信
号ＨＳに基づいて、フラッシュＲＯＭ１８におけるイレ
ース動作が正常に終了したか否かを判断する。そして、
試験装置３１は、イレースが正常に終了している場合、
フラッシュＲＯＭ１８に対する機能試験を実施する。そ
の機能試験は、例えばデータの書き込み／読み出しが正
常か否かを判断する試験である。試験装置３１は、実施
した機能試験（書き込み／読み出し試験）の結果に基づ
いてＬＳＩ１１が良品か不良品かを判断する。また、試
験装置３１は、イレース動作が正常に終了していない場
合、ＬＳＩ１１が不良と判断して試験を中断する。

【００４８】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 ○試験装置３１はリセット信号ＲＳＴを出力してフラッ
シュＲＯＭ１８に対してイレース動作を開始させた後、
テストモード信号ＴＳＴを出力してフラッシュＲＯＭ１
８を内部バス１６，１７から切り離す。更に、試験装置
は周辺回路１４に対する機能試験を開始するようにし
た。従って、イレース動作と周辺回路の機能試験とが同
時に行われるとともに、フラッシュＲＯＭ１８のイレー
ス動作に周辺回路の機能試験は影響しない。その結果、
ＬＳＩ１１の試験時間が短くなるので、ＬＳＩ１１の検
査コストを低減することができる。

【００４９】○試験装置３１は周辺回路１４に対して機
能試験中に周辺回路１４の同期をとるためにリセット信
号ＲＳＴを複数回出力する。試験回路は、フラッシュＲ
ＯＭ１８に対してリセット信号ＲＳＴを無効化するよう
にした。その結果、機能試験中にフラッシュＲＯＭ１８
はイレース動作を繰り返さないので、イレース時間が長
くならない。

【００５０】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。上記実施形態では、試験装置３
１は周辺回路１４に対する機能試験を終了した後、イレ
ース判定回路２１から出力される判定信号ＨＳに基づい
てフラッシュＲＯＭ１４のイレース動作が正常に終了し
たか否かを判断するようにしたが、判定信号ＨＳをポー
リングして機能試験中にフラッシュＲＯＭ１８のイレー
スが正常に行われているか否かを判断するようにしても
よい。

【００５１】

【発明の効果】以上詳述したように、請求項１乃至４に
記載の発明によれば、全体の試験時間を短縮することが
可能な半導体集積回路装置の試験方法を提供することが
できる。

【００５２】また、請求項５乃至７に記載の発明によれ
ば、全体の試験時間を短縮することが可能な半導体集積
回路装置を提供することができる。

【図面の簡単な説明】

【図１】一実施形態の半導体集積回路装置のブロック
図。

【図２】一実施形態の試験回路の回路図。

【符号の説明】

１４周辺回路１６，１７内部バス１８フラッシュＲＯＭ２０バス制御回路２１イレース判定回路２２試験回路３１試験装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者松浦修愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者酒井克彦愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者今井正夫愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者森山隆幸愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者横平武志愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者山田力愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者福田弘愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内

Claims

【特許請求の範囲】

【請求項１】フラッシュＲＯＭと周辺回路が搭載さ
れ、試験装置に接続されて該試験装置から入力されるテ
ストモード信号に基づいて設定されるテストモード時に
前記フラッシュＲＯＭと周辺回路に対する試験を行う半
導体集積回路装置の試験方法において、フラッシュＲＯＭに対してイレース動作を開始させた
後、そのイレース動作中に周辺回路に対する機能試験を
実行するようにした半導体集積回路装置の試験方法。
【請求項２】前記フラッシュＲＯＭ及び周辺回路は共
通の内部バスに接続され、前記フラッシュＲＯＭのイレ
ース動作中は該フラッシュＲＯＭを内部バスから切り離
すようにした請求項１に記載の半導体集積回路装置の試
験方法。
【請求項３】前記試験装置は周辺回路に対して機能試
験中に周辺回路の同期をとるために前記周辺回路をリセ
ットするリセット信号を複数回出力し、前記フラッシュ
ＲＯＭに対して前記リセット信号を無効化するようにし
た請求項１又は２に記載の半導体集積回路装置の試験方
法。
【請求項４】前記フラッシュＲＯＭのイレース動作中
に該イレースが正常か否かを判断しその判断結果に基づ
いて判定信号を出力するイレース判定回路を備え、前記試験装置は、イレース判定回路から出力される判定
信号に基づいて前記フラッシュＲＯＭのイレースが正常
か否かを判断し、その判断結果に基づいてイレースが正
常に終了していないときに試験を中断するようにした請
求項１乃至３のうちの何れか１項に記載の半導体集積回
路装置の試験方法。
【請求項５】共通の内部バスに接続されたフラッシュ
ＲＯＭと周辺回路が搭載され、試験装置に接続されて該
試験装置から入力されるテストモード信号に基づいて設
定されるテストモード時に内部バスを介して前記フラッ
シュＲＯＭと周辺回路に対する試験が行われる半導体集
積回路装置において、前記フラッシュＲＯＭはテストモード時にイレース動作
を開始し、前記テストモード信号に基づいて、テストモード時に前
記フラッシュＲＯＭを内部バスから切り離すバス制御回
路を備えた半導体集積回路装置。
【請求項６】前記周辺回路には機能試験中に前記試験
装置から周辺回路の同期をとるために該周辺回路をリセ
ットするリセット信号が複数回入力され、前記フラッシュＲＯＭには、前記テストモード信号とリ
セット信号が入力され、設定されるテストモード時に前
記リセット信号を無効化する試験回路が接続された請求
項５に記載の半導体集積回路装置。
【請求項７】前記フラッシュＲＯＭのイレース動作中
に該イレースが正常か否かを判断しその判断結果に基づ
いて判定信号を出力するイレース判定回路を備え、前記試験装置は、イレース判定回路から出力される判定
信号に基づいて前記フラッシュＲＯＭのイレースが正常
か否かを判断し、その判断結果に基づいてイレースが正
常に終了していないときに試験を中断するようにした請
求項５又は６に記載の半導体集積回路装置。