JPH07281794A

JPH07281794A - カードインタフェース装置

Info

Publication number: JPH07281794A
Application number: JP6077448A
Authority: JP
Inventors: Takashi Aoki; 青木　　隆
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-04-15
Filing date: 1994-04-15
Publication date: 1995-10-27
Anticipated expiration: 2018-08-25
Also published as: JP3440383B2

Abstract

(57)【要約】【目的】ＣＰＵへの電源供給の停止又は供給に関係な
く、メモリカードの挿脱を検出できるカードインタフェ
ース装置を得ることを目的とする【構成】Ｖｃｃ１をＣＰＵ１１、カードコントローラ
７及びメモリカード１に、Ｖｃｃ０をカード監視部１３
及びメモリ９に供給して、Ｖｃｃ１の供給が停止されて
も、カード監視部１３がカードの挿抜き状態を保持して
カード割込状態にして、ＣＰＵ１１がＶｃｃ１が停止さ
れて再び供給が開始されたとき、セーブしたカード情報
を初期設定より先に、カードコントローラ７に再度書込
みし、この再度書込みされたカード情報と新たに読込ま
れたカード情報と比較することにより、前と同じカード
かどうかを判断して、所定の処理を実施する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はカードインタフェース装
置に関し、特に演算部に供給されている第１の電源が供
給された後に停止され、再度供給されたときのカード挿
抜検出に関する。

【０００２】

【従来の技術】一般にメモリカードは、ＲＯＭカード、
フラッシュＲＯＭカード、バッテリ内蔵のＳＲＡＭカー
ド等の種類がある。このようなメモリカードは、カード
インタフェース部に挿入されることによって内部のデー
タが読込まれて、本体部にそのデータが転送されるもの
である。そして、カードインタフェース部は、カードコ
ントローラ、カード挿抜監視回路及びＣＰＵ並びにメモ
リとメモリカードと電気的に接続するデータ用コネクタ
及び電源用コネクタ等から構成されている。例えば、メ
モリカードを駆動するための電源がＶｃｃ１として決め
られている場合は、Ｖｃｃ１を電源コネクタに接続する
と共に、メモリカードからデータを読み出したときに、
読みだし誤りがないように、カードコントローラ、カー
ド挿抜回路、ＣＰＵの電源はＶｃｃ１にされていた。ま
た、メモリへの電源は、電源がＯＦＦにされても、ＣＰ
Ｕのセーブ処理のために要する時間を考慮して、Ｖｃｃ
１より低い電源電圧Ｖｃｃ０にされ、メインスイッチが
ＯＮの間は、Ｖｃｃ０が供給されていた。

【０００３】

【発明が解決しようとする課題】上記のようなカードイ
ンタフェースは、Ｖｃｃ１とＶｃｃ０の２系統の電源で
もって動作するようにされているが、Ｖｃｃ１というの
は、メモリカードのデータを読込むための電源であり、
例えば携帯用のパソコン等においては、電力消費を押さ
えるために、メモリカードのデータを読取った後は、Ｖ
ｃｃ１の供給が停止される場合がある。このようなとき
は、カードインタフェース部は、メモリカードのアトビ
ュート領域に書込まれている属性情報とデータをメモリ
にセーブするのが一般的である。そして、メモリカード
が新たに挿入された場合は、カードコントローラ、カー
ド挿抜回路、ＣＰＵにはＶｃｃ１が供給されていないた
め、カードの挿入を検出できないことになる。特に、異
なるメモリカードが挿入された状態で、再びＶｃｃ１が
供給された場合は、カードインタフェース部は先のメモ
リカードの属性とデータをセーブしているため、このセ
ーブしたデータを優先して処理させるようにされている
ので、新たにメモリカードが挿入されても、カード挿入
の割込みを受付ないようにしている。この為、Ｖｃｃ１
の供給が停止されたとき、メモリカードが挿入され、再
びＶｃｃ１が供給されたときは、メモリカードの挿入を
検出できないと共に、先のメモリカードのデータを本体
部側に転送させるため、本体部側が先のメモリカードが
挿入されているものとして、次のデータを読込んで処理
した場合は、本体側では誤動作したり、本体側のプログ
ラムが暴走することがある。従って、Ｖｃｃ１の停止又
は供給に関係なく、メモリカードの挿脱を検出できるこ
とが望ましい。

【０００４】

【課題を解決するための手段】本発明に係わるカードイ
ンタフェース装置は、第１の電源をメモリカード、カー
ドコントローラ及び演算部に供給し、第１の電源とは異
なる電圧の第２の電源をカード監視部及びメモリに供給
する。演算部は第１及び第２の電源が供給されたとき、
初期設定の後に、カードコントローラを制御してメモリ
カードの情報を読み取らせ、第２の電源の供給中に第１
の電源の供給が停止されたとき、メモリの所定領域にカ
ードの情報をセーブしてマスクする。そして、第１の電
源の供給が再度供給されたとき、カードコントローラに
セーブした情報を書込み、第１の電源の供給が再度供給
されたとき、メモリの所定領域のマスクを解除し、カー
ドコントローラの情報を書込みする。次に、カード割込
があったとき、メモリの所定領域の情報に基づくカード
読取り処理を実施する。また、カード監視部は、第２の
電源の供給に基づいて動作状態になり、カードの挿入又
は抜きを検出し、挿抜があったときカード割込信号を発
生する。

【０００５】

【作用】本発明においては、第１の電源をメモリカー
ド、カードコントローラ及び演算部に供給し、第１の電
源とは異なる電圧の第２の電源をカード監視部及びメモ
リに供給する。演算部は第１及び第２の電源が供給され
たとき、初期設定の後に、カードコントローラを制御し
てメモリカードの情報を読み取らせ、第１の電源の供給
が停止されたとき、メモリの所定領域にカードの情報を
セーブしてマスクし、第１の電源の供給が再度供給され
たとき、マスクを解除してカードコントローラにセーブ
した情報を所定領域に書込みする。また、カード監視部
は、第２の電源の供給に基づいて動作状態になり、カー
ドの挿入又は抜きを検出し、挿抜があったときカード割
込信号を発生する。

【０００６】

【実施例】一般に携帯用パソコン等は主電源からの電源
を数種類の電源に別けて供給するようにされており、特
にカードインタフェース部には、例えばＶｃｃ１とＶｃ
ｃ０（Ｖｃｃ１＜Ｖｃｃ０）がそれぞれ別に供給され
る。そして、初めにＶｃｃ１とＶｃｃ０が同時に供給さ
れたときは、コールドスタート、Ｖｃｃ０が供給されて
いるときＶｃｃ１の供給が停止されたときはサスペンド
状態、サスペンド状態から再びＶｃｃ０が供給されたと
きはリジュームと呼ばれるものである。実施例１図１は実施例の概略構成図である。１はメモリカードで
ある。メモリカード１はＲＯＭ、フラッシュＲＯＭ、Ｓ
ＲＡＭ等の種類があり、いずれもアトビュート領域にそ
の属性情報が書込まれている。１ａはメモリカード１の
制御アドレス及びデータ端子、１ｂはメモリカード１の
電源端子である。３はカードインタフェース部である。
カードインタフェース部３は、少なくとも以下の構成を
備えている。

【０００７】５ａはカードインタフェース部３の制御ア
ドレス及びデータ端子、５ｂはメモリカード１に対して
電源を供給するための電源端子である。７はカードコン
トローラである。カードコントローラ７は、Ｖｃｃ１電
源の供給によって動作状態となり、内部に書込み可能な
メモリレジスタを有し、ＣＰＵからのリード命令の入力
に伴って、カード１の属性情報、データ等を読み取りメ
モリレジスタに書込みする。９はＶｃｃｏの供給によっ
て動作状態となるメモリであり、メモリ９は少なくとも
後述するＶｃｃ１用初期設定処理、Ｖｃｃ０用初期設定
処理、マスタカードＢＩＯＳ、コールドＢＩＯＳ、サス
ペンドＢＩＯＳ、リジュームＢＩＯＳ、アプリケーショ
ンソフト（以下ＡＰという）等を備えている。１１はＶ
ｃｃ１の供給によって動作状態となり、メモリ９のプロ
グラムによって所定の演算処理をするＣＰＵである。

【０００８】１３はＶｃｃ０の供給に伴って動作状態と
なるカード監視部である。カード監視部１３はデコータ
１４及びカード挿抜検出回路１５を備えている。デコー
ダ１４はＶｃｃ０の供給に伴って動作状態となり、ＣＰ
Ｕ１１からの読取指示、Ｉ／Ｏリード及びカード挿抜デ
ータ読込完了信号を解読し、読取指示をカードステータ
スリード信号、Ｉ／Ｏリードを割込クリアライト信号、
カード挿抜データ読込完了信号をマスクコントロールラ
イト信号としてカード挿抜検出回路１５に出力する。カ
ード挿検出回路１５は、Ｖｃｃ０の供給に伴って動作状
態となり、デコーダ１４からのカードステータスリード
信号、割込クリアライト信号及びマスクコントロールラ
イト信号を入力し、カードの挿抜状態に変化があったと
き、内部のフリップフリップに保持している割込みを、
リジューム時に、ＣＰＵ１１が割込処理可能となった後
に、割込マスクを解除する。２０は主電源であり、例え
ばバッテリ等を使用している。２２はメインスイッチ、
２４はメインスイッチ２２がＯＮにされたとき、Ｖｃｃ
１を供給するＶｃｃ１用電源である。２６はメインスイ
ッチ２２がＯＮにされたとき、Ｖｃｃｏを供給するＶｃ
ｃｏ用電源である。２８はパワートランジスタである。
パワートランジスタ２８はメインコントロール部３０に
よってオンオフ制御され、Ｖｃｃ１を停止又は供給す
る。

【０００９】実施例２次に、メモリ９のメモリフォマットについて説明する。
図２はメモリフォーマットの説明図である。図におい
て、３３はＶｃｃ１用初期設定処理である。Ｖｃｃ１用
初期設定処理３３は、Ｖｃｃ１が供給されたとき、各部
の動作チェック等の初期設定処理を実施した後に、Ｖｃ
ｃ１が供給されていることを示すＶｃｃ１パワーＯＮリ
セット信号を出力する。３５はＶｃｃ０用初期設定処理
である。Ｖｃｃ０用初期設定処理３５は、Ｖｃｃ０が供
給されていることをメモリ９の動作状態によって分かっ
たときは、Ｖｃｃ０の供給に伴って、マスタカードＢＩ
ＯＳに基づいてメモリ領域の作成等の初期設定処理をし
た後に、Ｖｃｃ０パワーＯＮリセット信号を出力する。
３７はマスタカードＢＩＯＳである。スタカードＢＩＯ
Ｓ３７は、Ｖｃｃ０及びＶｃｃ１が共に供給され、カー
ドの挿抜きを受付られる状態になったときは、アドレス
端子の論理をカードの挿抜きを読取りするための組み合
わせ（以下読取指示という）りにする。

【００１０】また、マスタカードＢＩＯＳは、カードが
挿入されたと判定するまでは、初期設定処理を優先して
処理させるために、Ｉ／Ｏリード信号の出力を停止して
割込禁止とし、カードが挿入されたときにＩ／Ｏリード
信号を出力して割込許可状態とする。３７はコールドＢ
ＩＯＳである。コールドＢＩＯＳ３７は、Ｖｃｃ０及び
Ｖｃｃ１が共に供給され、ＣＰＵ１１が割込許可状態と
なったとき、読取指示を出力して、カードコントローラ
７のメモリレジスタにカード情報を書込む。４１はサス
ペンドＢＩＯＳである。サスペンドＢＩＯＳは、Ｖｃｃ
１の供給が停止されたとき、カードコントローラ７のメ
モリレジスタに書込まれているカード情報をメモリ１１
のカードＢＩＯＳのユーザメモリ領域にセーブしてマス
クする。４３はリジュームＢＩＯＳである。リジューム
ＢＩＯＳは、Ｖｃｃ１が再び供給されると、ユーザメモ
リ領域のカード情報をカードコントローラ７のメモリレ
ジスタにリカバーすると共に、カードＢＩＯＳのユーザ
メモリ領域４５のマスクを解除し新たにカード情報が書
込まれるようにする。

【００１１】４７はＡＰである。ＡＰ４７は、Ｖｃｃ１
が供給され、上記のカードＢＩＯＳ処理をした後に起動
して、カードコントローラ７のメモリレジスタのフラグ
に基づいて所定の処理を実施する。次にフローチャート
を用いて説明する。図３は本発明の動作を説明するフロ
ーチャートである。例えばサスペンドからリジュームに
なったときはＣＰＵ１１はリジューム時のＢＩＯＳ４３
のプログラムに基づいて、ユーザメモリ領域４５のカー
ド情報を示すレジスタ値をカードコントローラ７へリカ
バーする（Ｓ１）。そして、割込みを受付けられる状態
になったとき、カード割込みマスクを解除する（Ｓ
３）。次に、カード監視部から割込みがあるかどうかを
判定し（Ｓ５）、割込みがあったときは、カードコント
ローラ７にリカバーされたレジスタ値を読込んでカード
があるかどうかを判定する（Ｓ７）。次に、カードがあ
ると判定されたときは、そのレジスタよりカード情報を
参照し（Ｓ９）、前と同じカードかどうかを判定する
（Ｓ１１）。次に、同じカードではないと判定したとき
は、カードコントローラ７及びメモリカードを初期化す
る（Ｓ１３）。また、ステップＳ１１で同じカードであ
ると判定されたときは、処理を終了する。

【００１２】つまり、同じカードのときは、ＡＰがカー
ドコントローラ７のレジスタ値に基づいて、所定の処理
をするため、プログラムが暴走したりしない。図４はカ
ード挿抜検出回路の概略構成図である。図において、５
１はＶｃｃｏを一方に加え他方をカード用のＧＮＤ端子
５０に接続したプルアップ抵抗、５２は入力側がＧＮＤ
端子５０に接続されたＮＯＴ回路である。５４はトライ
ステートバッファである。トライステートバッファ５４
は入力側がＮＯＴ回路５２の出力側に、出力側がＣＰＵ
１１のデータ端子０に接続され、デコーダ１４からのカ
ードステータスリード信号の入力によって低インピーダ
ンスとなる。５６は入力側がＮＯＴ回路５２の出力側及
びトライステートバッファ５４の入力側に接続されたＮ
ＯＴ回路である。５８は一方がＮＯＴ回路５６の出力側
に接続された抵抗、６０は抵抗５８の他方に入力側が接
続されたＮＯＴ回路、６２は一方が抵抗５８の他方及び
ＮＯＴ回路６０の入力側に、他方がＧＮＤに接続された
所定容量のコンデンサである。６４は排他的論理和であ
る。排他的論理和６４は入力側の一方がＮＯＴ回路６０
の出力側に、かつ入力側の一方がＮＯＴ回路５２の出力
側に接続され、両方の入力が一致したときに出力をＨレ
ベルに、不一致のときはＬレベルにする。６６はＡＮＤ
回路である。ＡＮＤ回路６６は、ＣＰＵ１１からＶｃｃ
ｏパワーＯＮリセット信号と割込クリア信号とを入力側
に入力し、両信号の論理積を出力する。

【００１３】７０はＤフリップフロップ（以下Ｄ−ＦＦ
という）である。Ｄ−ＦＦ７０はクロック端子に排他的
論理和６４の出力を入力、リセット端子にＡＮＤ６６の
出力を入力し、かつＤ端子にＶｃｃ０の電圧を抵抗を介
して入力し、クロック端子に信号があったとき、そのＤ
端子の状態を出力し、かつリセット端子に信号があった
とき出力をリセット状態にする。７１はＤ−ＦＦであ
る。Ｄ−ＦＦ７１はＣＰＵ１１からＶｃｃ１とＶｃｃ０
が伴に供給されたとき、所定後に信号（データ１）をＤ
端子に入力し、リセット端子にＶｃｃ１パワーＯＮリセ
ット信号、クロック端子にマスクコントロールライト信
号を入力し、クロック端子に信号があったとき、そのＤ
端子の状態を出力し、かつリセット端子に信号があった
とき出力をリセット状態にする。７２はＡＮＤ回路であ
る。ＡＮＤ回路７２はＤ−ＦＦ４０とＤ−ＦＦ７１の出
力を入力して、両信号の論理積をカード挿抜に伴う割込
信号として出力する。

【００１４】上記のように構成されたカードインタフェ
ース装置について動作を以下に説明する。初めにカード
挿抜検出回路１３の動作を説明する。図５はカード挿抜
検出回路の動作を説明するタイミングチャートである。
例えば、メインスイッチ２２の押下に伴って、Ｖｃｃ０
とＶｃｃ１とが共に供給開始されたコールドスタートの
とき、カードコントローラ７及びＣＰＵ１１には、図１
に示すようにＶｃｃ１が、ＣＰＵ１１とカード１に供給
され、Ｖｃｃ０がカード監視部１０とメモリ９に供給さ
れる。そして、ＣＰＵ１１はＶｃｃ０とＶｃｃ１の供給
に伴う初期設定処理をする時間ｔａの経過後にＶｃｃ０
パワーリセット信号Ｆを出力（ＦをＨレベルにする）す
ると共に、Ｖｃｃ１パワ−ＯＮリセット信号Ｋを出力
（ＫをＨレベルにする）する。従って、コールドスター
ト時の時間ｔａの間は、両信号ＦとＫとはＬレベルであ
るのでＶｃｃ０、Ｖｃｃ１リセット信号となって出力さ
れる。また、コールドスタート時には、カード挿抜検出
回路１３の抵抗５１には、Ｖｃｃ０が供給されるため、
カードがないときは、ＮＯＴ５２の入力ＡはＨレベルと
なり、出力ＢがＬレベルとなるからＮＯＴ５６の入力及
び排他的論理和６４の他方の入力はＨレベルとなる。

【００１５】また、カードステータス信号は、コールド
スタート時点ではＣＰＵ１１が初期設定動作を終了して
いないため、ＣＰＵ１１のアドレスデータがオール０で
あるからデコーダからのカードステータスリード信号は
Ｈレベルにされている。つまり、コールドスタート時点
ではカードステータスリード信号はトライステートバッ
ファ５４に出力されない。すなわち、カードステータス
リード信号が入力しない間は、カード１とＣＰＵ１１と
は電気的に絶縁状態（図４のＣの点線の箇所）となる。
そして、ＣＰＵ１１は初期設定が終了すると、所定の時
間ｔａ経過してときに、所定時間、カードステータスリ
ード信号をＬレベルにする。つまり、カードステータス
信号の出力である。また、ＮＯＴ回路５６の出力Ｄ１は
コールドスタート時点でカードが挿入されていないとき
は、その間は入力側がＬレベルであるから、出力Ｄ１は
ＨＬレベルで、ＮＯＴ回路６０の出力Ｄ２はＬレベルと
なる。従って、カードの挿入がないときは、排他的論理
和６４はＢとＤ２とが共にＬレベルとなるので、出力Ｅ
はＬレベルとなる。つまり、カードの挿入がない間はＤ
−ＦＦ７０のクロック端子にはクロック信号が出力され
ないことになる。

【００１６】また、コールドスタート時点では、ＣＰＵ
１１は、例えカードの挿入があったとしても、初期設定
を最優先して処理するため、カード割込みＩＲＱが出力
されないように、割込みクリア信号Ｇを出力（Ｈレベ
ル）し、以後はカード割込み受付状態になって、カード
挿抜データＧが出力される毎に所定後に割込みクリア信
号Ｇの出力を停止（Ｌレベル）する。従って、図３に示
すようにコールドスタートになってカードが挿入されて
いない間は、割込みクリア信号Ｇは出力されていること
になり、この割込みクリア信号ＦとＶｃｃ０ＯＮ信号Ｆ
との論理積がＡＮＤ６６の出力Ｈとなって出力されるこ
とになるので、ＣＰＵ１１の初期設定処理に伴う時間ｔ
ａの間は出力ＨがＬレベルとなって、時間ｔａの経過後
は、ＨレベルとなってＤ−ＦＦ７０のリセット端子に出
力される。つまり、Ｄ−ＦＦ７０は、Ｖｃｃの電圧がＤ
端子に加わっていても、そのＤ−ＦＦ７０の出力ＩはＬ
レベルとなる。

【００１７】また、コールドスタート時の初期設定に伴
う処理時間ｔａの間及び割込み受付状態になってカード
挿抜データＣが出力されるまでは、ＣＰＵ１１はデータ
端子をオール０にしているため、データ１をＬレベルに
してＤ−ＦＦ７１のＤ端子に出力し、カード挿抜データ
Ｃを読込んだ後に、データ１をＨレベルにする。また、
コールドスタート時点ではメモリの最低必要なプログラ
ム又はデータ等の領域をマスクしていることを知らせる
マスクコントロールライト信号Ｌをデータ１がＨレベル
にされ、所定時間経過するまでＤ−ＦＦ７１のクロック
端子に出力（Ｈレベル）する。つまり、Ｄ−ＦＦ７１の
出力ＭはＬレベルとなってＡＮＤ７２に出力される。従
って、ＡＮＤ７２の入力には信号Ｉ及び信号ＭがＬレベ
ルで入力するため、出力ＩＲＱはＬレベルのままである
から、コールドスタートに伴う初期設定処理の時間ｔａ
の間とカードが挿入されていないときはＡＮＤ７２から
はＩＲＱがＣＰＵ１１に出力されない。

【００１８】次に、Ｖｃｃ０及びＶｃｃ１が共に供給さ
れ続け、カードが挿入されたときについて説明する。こ
のような状態で、カードが挿入されると、カード挿抜検
出回路１３の抵抗５１には、Ｖｃｃ０が供給されるた
め、カードの挿入がある間は、ＮＯＴ５２の入力ＡはＬ
レベルで出力ＢがＨレベルとなる。また、ＮＯＴ回路５
６の出力Ｄ１はカードの挿入に伴ってＬレベルになろう
とするが、抵抗５８及びコンデンサ６２の放電が始まる
ため、この放電時間経過してからＬレベルになる。ま
た、ＮＯＴ回路６０の出力Ｄ２はＮＯＴ回路５６の出力
Ｄ１がＬレベルになってからＨレベルになる。つまり、
カードの挿入があるときは、ＮＯＴ回路６０の出力Ｄ２
は直ぐにＬレベルとはならないで、放電が終了してから
Ｌレベルとなって排他的論理和６４の一方に入力する。
従って、排他的論理和６４はＮＯＴ回路５２の出力Ｂと
ＮＯＴ回路６０の出力Ｄ２を入力しているため、放電し
ている間は、出力ＥをＨレベルにして、その後にＬレベ
ルになってＤ−ＦＦ７０のクロック端子に出力される。

【００１９】また、ＣＰＵ１１はカードステータス信号
を放電が終了して所定時間経過後に出力し、トライステ
ートバッファ５４を低インピーダンスにしてＣＰＵ１１
とカードとを電気的に接続状態にする。この場合は図４
に示すように、カードが挿入されているため、カード挿
抜データＣがＨレベルで出力される。また、ＣＰＵ１１
はＩＲＱ発生に伴うカード割込処理を終了していないた
め、依然として割込みクリア信号ＧをＨレベルにする。
このため、ＡＮＤ６６の出力Ｈは依然としてＨレベルで
Ｄ−ＦＦ７０のリセット端子に出力されるので、Ｄ−Ｆ
Ｆ７０はリセット状態とはならない。従って、Ｄ−ＦＦ
７０はカードの挿入に伴ってクロック端子の状態がＨレ
ベルに変化したとき、Ｄ端子の状態を出力する。この場
合はＤ端子にＶｃｃ０の電位が加わっているため、出力
ＩはＨレベルである。また、データ１がＬレベルで、マ
スクコントロールライト信号ＬがＨレベルであるため、
Ｄ−ＦＦ７１の出力ＭはＨレベルのままである。

【００２０】従って、ＡＮＤ７２はＨレベルの出力Ｉと
Ｈレベルの出力Ｍとの論理積を出力するため、カードの
挿入に伴ってＩＲＱがＣＰＵ１１に出力される。そし
て、ＣＰＵ１１がカードステータスリード信号を出力し
て、トライステートバッファ５４を低インピーダンスに
してカードとＣＰＵ１１とを電気的に接続したときに、
図４に示すようにカード挿抜データＣがＨレベルのとき
は、ＣＰＵ１１はカード有りと判断した後に、カード割
込みを受け付けるためにカード割込クリア信号Ｇの出力
を所定の間停止（Ｌレベル）する。この、カード割込み
クリア信号Ｇが停止されると、その間はＡＮＤ６６の出
力ＨはＬレベルになってＤ−ＦＦ７０のリセット端子に
出力される。つまり、Ｄ−ＦＦ７０がリセット状態にな
るので、Ｄ−ＦＦ７０の出力ＩがＬレベルになってＡＮ
Ｄ７２に出力される。従って、ＡＮＤ７２の出力ＩＲＱ
はＬレベルになる。つまり、ＣＰＵ１１がカード割込み
の発生を知り、かつカードが挿入されたことを知って所
定の処理を終了したことになる。次に、Ｖｃｃ０及びＶ
ｃｃ１が共に供給され続け、カードが抜きとられたとき
について説明する。

【００２１】このような状態で、カードが抜かれると、
カード挿抜検出回路１３の抵抗５１には、Ｖｃｃ０が供
給されるため、カードが抜かれている間は、ＮＯＴ５２
の入力ＡはＨレベルで出力ＢがＬレベルとなる。また、
ＮＯＴ回路５６の出力Ｄ１はカードの挿入に伴ってＨレ
ベルになろうとするが、抵抗５８及びコンデンサ６２の
充電が始まるため、この充電時間経過してからＨレベル
になる。また、ＮＯＴ回路６０の出力Ｄ２はＮＯＴ回路
５６の出力Ｄ１がＨレベルになってからＬレベルにな
る。つまり、カードが抜かれたときは、ＮＯＴ回路６０
の出力Ｄ２は直ぐにＨレベルとはならないで、充電が終
了してからＨレベルとなって排他的論理和６４の一方に
入力する。従って、排他的論理和６０はＮＯＴ回路５２
の出力ＢとＮＯＴ回路６０の出力Ｄ２を入力しているた
め、充電している間は、出力ＥをＬレベルからＨレベル
にして、その後にＬレベルになってＤ−ＦＦ４０のクロ
ック端子に出力される。従って、Ｄ−ＦＦ７０の出力Ｉ
はカードが抜かれたときに、ＬレベルからＨレベルに変
化し、ＡＮＤ７２からはＨレベルのＩＲＱが出力され
る。

【００２２】そして、ＣＰＵ１１がカードステータスリ
ード信号を出力して、トライステートバッファ５４を低
インピーダンスにしてカードとＣＰＵ１１とを電気的に
接続したときに、図４に示すようにカード挿抜データＣ
がＬレベルのときは、ＣＰＵ１１はカードが抜かれた判
断した後に、カード割込みを受け付けるためにカード割
込クリア信号Ｇの出力を所定の間停止（Ｌレベル）す
る。この、カード割込みクリア信号Ｇが停止されると、
その間はＡＮＤ６６の出力ＨはＬレベルになってＤ−Ｆ
Ｆ７０のリセット端子に出力される。つまり、Ｄ−ＦＦ
７０がリセット状態になるので、Ｄ−ＦＦ７０の出力Ｉ
がＬレベルになってＡＮＤ７２に出力される。従って、
ＡＮＤ７２の出力ＩＲＱはＬレベルになる。つまり、Ｃ
ＰＵ１１がカード割込みの発生を知り、かつカードが抜
かれたことを知って所定の処理を終了したことになる。
次に、Ｖｃｃ１の供給が停止された場合（サスペンド状
態）について説明する。カードが抜かれた状態でサスペ
ンド状態になると、カードコントローラ７とＣＰＵへの
Ｖｃｃ１の供給が停止されるため、ＣＰＵ１１はカード
のデータをメモリ９のユーザメモリ領域４５にセーブす
ると共に、カードコントローラ７にデータセーブフラグ
を書込んでおく。

【００２３】また、カード挿抜検出回路にはＶｃｃ１に
代えてＶｃｃ０を供給しているため、Ｄ−ＦＦ７０の出
力Ｉには、カード無しのときと変化がなくＬレベルであ
る。しかし、Ｖｃｃ１の供給が停止されたので、Ｖｃｃ
１パワーＯＮ信号ＫはＶｃｃ１の供給停止に伴って、直
ちにＬレベルにされる。デコーダにはＶｃｃ０が供給さ
れているため、依然としてマスクコントロール信号Ｌが
出力されている。つまり、Ｄ−ＦＦ７１のクロック端子
にＬレベルのＶｃｃ１パワーＯＮリセット信号Ｋが入力
するため、出力Ｍが直ちにＬレベルになり、ＡＮＤ７２
の出力ＩＲＱはＬレベルのままとなる。従って、Ｖｃｃ
１の供給が停止され、カードの挿入又は抜きに変化がな
ければ、カード割込み信号ＩＲＱは出力されない。そし
て、サスペンド状態のとき、カードが挿入されると、カ
ード挿抜検出回路１３の抵抗５１には、Ｖｃｃ０が供給
されるため、カードの挿入がある間は、ＮＯＴ５２の入
力ＡはＬレベルで出力ＢがＨレベルとなる。また、ＮＯ
Ｔ回路５６の出力Ｄ１はカードの挿入に伴ってＬレベル
になろうとするが、抵抗５８及びコンデンサ６２の放電
が始まるため、この放電時間経過してからＬレベルにな
る。また、ＮＯＴ回路６０の出力Ｄ２はＮＯＴ回路５６
の出力Ｄ１がＬレベルになってからＨレベルになる。

【００２４】つまり、カードの挿入があるときは、ＮＯ
Ｔ回路６０の出力Ｄ２は直ぐにＬレベルとはならない
で、放電が終了してからＬレベルとなって排他的論理和
６４の一方に入力する。従って、排他的論理和６４はＮ
ＯＴ回路５２の出力ＢとＮＯＴ回路６０の出力Ｄ２を入
力しているため、放電している間は、出力ＥをＨレベル
にして、その後にＬレベルになってＤ−ＦＦ７０のクロ
ック端子に出力されるため、Ｄ−ＦＦ７０の出力はＨレ
ベルになってＡＮＤ７２に出力される。しかし、Ｖｃｃ
１の供給の停止に伴って、Ｖｃｃ１パワーＯＮリセット
信号Ｋが停止（Ｌレベル）されているため、Ｄ−ＦＦ７
１の出力Ｍには変化がない。つまり、Ｖｃｃ１の供給が
停止されているときに、カードが挿入された場合は、カ
ード割込み信号ＩＲＱを発生しないようにしている。そ
して、時間が経過して再びＶｃｃ１が供給されると、Ｄ
−ＦＦ７０の出力ＩはＨレベルで変化がないたが、Ｖｃ
ｃ１パワーＯＮリセット信号Ｋが直ちにＨレベルになる
がＤ−ＦＦ７１の出力Ｍは変化しない。

【００２５】そこで、本発明はサスペンドからリジュー
ムになったときに、ＣＰＵ１１が初期設定をした後に、
割込みを受け付ける状態になっていなくともサスペンド
／リジュームを司どるリジューム時のＢＩＯＳ４３によ
って、データ１をＨレベル（割込み許可信号を出力す
る）にすると共に、マスク解除信号Ｌを出力する。従っ
て、Ｄ−ＦＦ７１の出力ＭがＬレベルからＨレベルに変
化してＡＮＤ７２に出力されることになるため、ＡＮＤ
７２からはＩＲＱが出力され、上記の図３のフローチャ
ートに従って処理がされるため、Ｖｃｃ１の停止又は供
給に関係なく、メモリカードの挿脱を検出できる。すな
わち、実施例１に示すように、サスペンド状態でカード
の挿抜をされても、リジューム時、アクセス不可になっ
たりすることがない。また、実施例２に示すように、ソ
フトウェアがカードコントロールを司どるＢＩＯＳとサ
スペンド／リジュームを司どるＢＩＯＳに分割した場合
は、サスペンド／リジュームＢＩＯＳがセーブとリカバ
リとマスク解除を行う。

【００２６】

【発明の効果】以上のように本発明によれば、第１の電
源を演算部、カードコントローラ及びメモリカードに、
第２の電源をカード監視部及びメモリ９に供給して、第
１の電源の供給が停止されても、カード監視部がカード
の挿抜き状態を保持してカード割込状態にして、演算部
が第１の電源が停止されて再び供給が開始されたとき、
セーブしたカード情報を初期設定より先に、カードコン
トローラに再度書込みし、この再度書込みされたカード
情報と新たに読込まれたカード情報と比較することによ
り、前と同じカードかどうかを判断して、所定の処理を
実施するようにしたので、カードが交換されてもアクセ
ス不可になったり、プログラムが暴走することがないと
いう効果が得られている。

【図面の簡単な説明】

【図１】実施例１の概略構成図である。

【図２】メモリフォーマットの説明図である。

【図３】本発明の動作を説明するフローチャートであ
る。

【図４】カード挿抜検出回路の概略構成図である。

【図５】カード挿抜検出回路の動作を説明するタイミン
グチャートである。

【符号の説明】

１メモリカード７カードコントローラ９メモリ１１ＣＰＵ１３カード監視部１４デコーダ１５カード挿抜検出回路

Claims

【特許請求の範囲】

【請求項１】第１の電源をメモリカード、カードコン
トローラ及び演算部に供給し、前記第１の電源とは異な
る電圧の第２の電源をカード監視部及びメモリに供給す
るカードインタフェース装置であって、前演算部は前記第１及び第２の電源が供給されたとき、
初期設定の後に、前記カードコントローラを制御してメ
モリカードの情報を読み取らせる手段と、前記第２の電源の供給中に前記第１の電源の供給が停止
されたとき、前記メモリの所定領域に前記カードの情報
をセーブしてマスクする手段と、前記第１の電源の供給が再度供給されたとき、前記カー
ドコントローラに前記セーブした情報を書込みする手段
と、前記第１の電源の供給が再度供給されたとき、前記メモ
リの所定領域のマスクを解除し、前記カードコントロー
ラの情報を書込みする手段と、前記カード割込があったとき、メモリの所定領域の情報
に基づくカード読取り処理を実施する手段とを有し、前記カード監視部は、前記第２の電源の供給に基づいて
動作状態になり、カードの挿入又は抜きを検出し、挿抜
があったときカード割込信号を発生する手段を有するこ
とを特徴とするカードインタフェース装置。
【請求項２】前記カード割込信号が発生したとき、前
記カードコントローラを制御して、カード情報を読み、
該カード情報と前記第１の電源の停止に伴って書込まれ
た情報とが相違するとき、前記カードコントローラ及び
メモリをクリアすることを特徴とする請求項１記載のカ
ードインタフェース装置。
【請求項３】前記第１の電源の供給が再度供給された
とき、カードコントローラに前記セーブした情報を書込
みする手段と、第１の電源の供給が再度供給されたと
き、前記メモリの所定領域のマスクを解除し、前記カー
ドコントローラの情報を書込みする手段とはカードＢＩ
ＯＳによって実施することを特徴とする請求項１記載の
カードインタフェース装置。