JPS58194431A - デイジタル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術的分野〕 本発明はディジタル・コントローラ、ディジタル・デー
タ・プロセッサおよびディジタル制御システムに使用さ
れるダイナミック・プログラマブル・ロジック・アレイ
のクロック機構に係る。本発明は特に複数のダイナミッ
ク・プログラマブル・ロジック・アレイがオーバラップ
されて動作する場合に有用である。

〔本発明の技術的背景〕

ダイナミックＰＬＡ（プログラマブル・ロジック・アレ
イ）はディジタル・コンピュータおよびディジタル制御
システムにおいて、より少ない消費電力とより高いスル
ープットで、各種の論理的関係を解決し、かつ各種の製
造およびプロセス制御機能を提供するのに有用である。

ダイナミックＰＬＡは時には６クロツク”ＰＬＡと呼ば
れる。

ダイナミックＰ　Ｉ、　Ａが有効な出力を生成するため
には連続するクロック・パルスのセットを与える必要が
ある。それによって、前記ＰＬＡの入力信号状籾が変る
ごとに有効出力が得られる。それは時にはＰＬＡ出力の
有効性検査と呼ばれる。代表的な例では、連続する４個
のクロック・パルスが有効出力を得るのに必要である。

ダイナミックＰＬＡがアイドル状態（有効性検査のクロ
ック・パルスがない）のま１である場合、前記ＰＬＡの
容量性出力ステージが放電し始める。

このアイドル状態が数マイクロ秒のオーダーの比較的長
い期間続く場合、前記ＰＬＡの出力ステージは十分に放
電し、出力データの信頼性は失われる。前記ＰＬＡ出力
の最後の有効性検査からの期間が長すぎるようになった
場合、前記ＰＬＡ出力をリフレッシュするため前記ＰＬ
Ａに連続クロック・パルスのセラトラ供給するととＫよ
って、出力データのロスを防ぐことができる。前記ＰＬ
Ａがアイドル状態のままでいる限り、データのロスを防
ぐため定咽的にリフレッシュしなけれげならない。

ダイナミックＰＬＡのクロック・パルスの七ノド？反復
生成する直裁な方法１１よ、ハードウェア・カウンタと
適切な順次制御回路を１史用し有効性検査またはりフレ
ノ／ユが心安なときクロック・パルスの七ッｌ生成する
ことである。カウンタはクロック・パルスのソースから
出されろパルス数？カウントするのに使用され、また）
ま代りに、クロック・パルスのソースが、カウンタの出
力に接続されている適切な解読回路によってカウンタ？
駆動するのに使用され、必要なりロック・パルスＤセッ
ト？生成する。いずれの場合も、クロック・パルスのセ
ットヶ反復して生成する回路は、クロック・パルス生成
を開始し停止する手段と、クロック・パルス生成をシス
テムの他の部分の動作と同期させる手段と馨含まなけｆ
″Ｌ（ばならない。

複数のダイナミックＰＬＡｉ使用することにょ　　　　
　３１って、かなりすぐれ友性能のディジタル制御装置
が得られ、その場合、前記ＰＬＡの有効性検査の間隔が
オルバラツブされ、単一のＰＬＡの場合よりも速いレー
トで有効なＰＬＡ出力信号が生成される。この場合、複
数のダイナミックＰＬＡＯ中の異なるＰＬＡの有効性検
査を行なうのに連続クロック・パルスの複数のセットが
必要になる。一般に、クロック・パルスを生成する状態
は複数のＰＬＡのそれぞれによって異なるので、いくつ
かのハードウェア・カランタラ使用する必要があり、そ
の各々が開始／停止および同期の問題に関連する。これ
らの問題は順次型の回路の特徴である。

ある場合に）ｌま有用であるが、この複数カウンタの方
ｌま各種の欠点を有する。その１つに、この複数カウン
タ回路１１ま、その複雑さと順次回路の問題により、製
作が比較的高価で−あり、また、論理設計変更に適応す
るのは容易ではない。

〔本発明の概要〕

本発明は複数のＰＬＡがダイナミックＰＬＡである場合
にすぐれたＰＬＡクロック機構を提供する。

ディジタル制御装置、またはここで考慮しているタイプ
のｉ制御システムで’ｔｉ、制御ワードすなわちマイク
ロワードのシーケンスは連続する制御点信号グループケ
生成し、必要なＷ本的制御動作馨与えるのに使用される
。複数ノ）ＰＩ、Ａが使用されるとき、異なるＰ　Ｌ　
Ａ　５ま個々に異なる卸１個１ワードすなわちマイクロ
ワードを生成する。＠配制御装置または制御システムは
これらり）制御ワードに応答して連続制御サイクルの必
要な制御点信号を生成する制御回路を含む。各々′ｆ）
制御ワード、すなわち各々のＰＬＡによって生成された
マイクロワードは、そのマイクロワード？生成したＰＬ
Ａ以外のＰＬＡ’７識別するように符号化されているス
トローブ・フィールド？含む。前記制御回路は各々の制
御ワード中のストローブ・フィールドに応答する回路を
含み、ストローブ制？＠屯信号？生成して、制御回路へ
の制御ワードすなわちマイクロワードを供給する次のＰ
ＬＡＮ選択する。±１１＠１信号を生成する制御回路に
異なるＰＬＡから制御ワード？移動するのを制御するの
に必要なマルチプレックス動作？与えるのに、これらの
ＰＬＡストローブ信号が使用される。

本発明の基本的な概念は、これらのＰＬＡのストローブ
信号か、前記ＰＬＡ７’ｌＥダイナミックＰＬＡである
場合に、内部のＰＬＡクロック・パルス馨生成するのに
も使用可能であることであり、更に、前に説明したよう
なノ・−ドウエア・カウンタ？使用する比較的複雑な順
次ロジックとは反対に、比較的簡単な組合せロジック回
路によって、前記動作が可能であることである。特に、
各々のシステム制御サイクルごとにＰＬＡストローブ・
パルスが生成されるから、各種のダイナミックＰＬＡの
各々のＰＬＡクロック・パルスは、異なるＰＬＡストロ
ーブ・パルスの正しい論理的組合せから定義可能である
。その結果、各種のダイナミックＰＬＡのＰＬＡクロッ
ク・パルスの各種のセットが、てごろな少数のＡ、Ｎ　
ＤおよびＯＲタイプの組合せロジック回路によって生成
可能である。

ダイナミックＰＬＡの内部のクロック・パルスを生成す
る組合せロジック回路のみの使用によって、比較的高価
なハードウェア・カウンタの必要がなくなり、また、ハ
ードウェア・カウンタの方法に関連する開始／停止およ
び同期の問題が除去される。従って、制御装置の費用お
よび複雑さが減少され、また組合せ論理回路の使用によ
って論理設計変更が比較的容易に実行される。唄に、制
御装置がＬＳＩチップ上に構成されろ場合においでも、
かなりの利点が生じる。組合せ論理回路によってチップ
上に必要な面積１．ま減少する。

本明細書で用いろ用語°′制御ワードおよび°′マイク
ロワード″は同一の意味を有し、互換性を有するものと
して使用されろ。制御ワード捷たはマイクロワードは基
本的な機械語命令であり、他の同様な制御ワードまた１
１ｉマイクロワードと連続して使用され、ディジタル・
コンピュータ、ディジタル制御システム等で基本的な装
置動作？生じさせる。＊１１’＃ワードまたはマイクロ
ワードｌ、ま、１っ。ヵ＊　ＩＩＪ　’ＩＩ　ｆイｌ　
）ｖ　、、ｆｃ’ｔよフイ、。ツー１１．ケ　　　　　
　゛イクルで動作される制御点信号ケ定義するのに用い
られる複数ビットの２進数のワードである。

〔データ・プロセッサ（第１図）の説明〕第１図にはＬ
ＳＩチップ上に構成するのに特に適合するディジタル・
コンピュータまたはディジタル・データ・プロセッサの
機能ブロック図が示されている。第１図のデータ・プロ
セッサ１０はデータ・フロー装置１１、主記憶装置１２
、Ｉ１０装置１６、制御装＃１４およびクロック発生装
置１５ケ含む。データ・フロー装置１１）ｆま時にはＣ
ＰＵと呼ばれ、ＡＬＵ（演算論理機構）、各種ハードウ
ェア・レジスタおよびカウンタ、局所記憶装置およびこ
れら？相互接続するノくス系統ケ有する。データ・フロ
ー装置１１は加算、減篤、再配列およびその他のデータ
操作を行なって所要の結果を生成する装置である。

制御装置１４はデータ・フロー装置１１、主記憶装置１
２およびＩ１０装置１３の動作を、これらの装置に所在
する各種の機能素子にそれぞれの複数ライン制御バスケ
介して供給される各種の制御点信号によって制御する。

制御装置１４は実行されるプロセッサ命令の各々に対す
るマイクロワードの７−ケンスケ生成するマイクロワー
ド生成機構？含む。これらのマイクロワードは他のデー
タ処理装置において要素動作を制御する制御へ信号を生
成する。

データ・フロー装置１１、Ｉ１０装置１ろおよび制御装
置１４ｒ１ま同一のＩＣチソプ−ヒに構成することがで
きる。

データ・プロセッサ１０によって実行づれる使用者プロ
グラムは最初、■１０ノぐス１９を介してＩ１０装置１
５に接続をれた円周装置（図示せず）の１つから主記憶
装置１２にロードされろ。この最初のロードｌＩまデー
タ・フロー装置１１ケ介して行なわれ、その後、使用者
プログラムを構成する各種のプロセッサ命令を順次に主
記憶装置１２から読出すことによって使用者プログラム
１ｆま実行される。各々のプロセッサ命令は順番になる
と主記憶装置１２から読出され、データ・フロー装置１
１にある命令レジスタ２０にロードされる。命令レジス
タ２０にあるプロセッサ命令、または少なくともその有
効なＯＰコード部分が複数ラインのパス２１を介して制
御装置１４に供給され、実行される特定のプロセッサ命
令が職別される。

あるプロセッサでは、完全なプロセッサ命令の一部分だ
け？命令レジスタ２０にロードすることができる。その
場合、命令レジスタ２０にロードされた部分は少なくと
も、命令の゛有効な”ＯＰコード部分ケ含む。゛有効な
″ＯＰコードはプロセッサ命令によって実行される動作
の種類を特定するのに必要な、プロセッサ命令の中ニア
）すべてのビットｖ意味する。これ１１まオペランド・
アドレスおよび長さカウント・ビット？含まないが、機
能ビラトラ含み、修飾ピットｌま実行される動作を完全
に定義するのに必要である。

新しいプロセッサ命令の命令レジスタ２０へのロードは
、制御ライン２２を介して命令レジスタ２００ロード制
御端子に供給されるｆｆ１ｌｌ　句点信号によって行な
われる。

制御装置１４内で行なわれる動作のタイミングはクロッ
ク発生装置１５によって制御される。クロック発生装置
１５は２相非オーバラツプ・クロック発生装置で、第２
図に示″ｆＡおよびＢクロック信号を発生する。Ａおよ
びＢクロック信号は同じ周波数で同じ波形馨有し、相違
侭は互いに時間的位置が偏移していることである。Ａク
ロックの正のパルスはＢクロックの正のパルスとオーバ
ラップしない。第２図に示されている非オーバラツプの
量は非オーバラップ？明示するため実ｌ際よりも大きく
示されている。これらのＩＦのパルスは２つのクロック
信号のアクティブの期間２表わす。

〔叩ｊ＠装置（第３図）の税明〕 第６区は本発明に従って構成さｔ′１．たディジタル制
御システムすなわち制御装置の第１実施例の機能ブロッ
ク図か示されている。第６図の制御装置は第１図つデー
タ・プロセッサ１０の制御装置１４として使用可能であ
る。第３図に示す素子のすべてシま、クロック発生装置
１５の一部また１ま全部　　　　１１を除外する可能性
を含めて、同じＬＳＩチップ上に構成される。

第３図に関連して、制御装置１４５ま各々のプロセッサ
命令ケ実行するのに必要なｆｆ１ｌｌ　ＷｆｌＪワード
すなわちマイクロワードを生成するマイクロワード制御
記憶機構馨含む。この制御記憶機構は、論理的には類似
しているが、物理的には別個の素子である複数のＰＬＡ
２４乃至２９によって与えられる。

これらのＰＬＡ２４乃至２９の各々は各プロセッサ命令
馨実行するのに必要な１捷たはそれよりも多くのマイク
ロワートゲ含む。マイクロワードは異なるＰＬＡからマ
ルチプレックスまたはインタリーブされた方法で取込″
！れる。任意の辱えらね。

たプロセッサ命令のシーケンスは、 １　Ｐ、２Ｐ、ＡＰ、ＢＰ、ＣＰ、、Ｔ）Ｐ、ＡＰ。

ＢＰ、ＣＰ、ＤＰ、ＡＰ、ＢＰ、・・・・である。１Ｐ
は第１サイクルＰＬＡ２４からり）マイクロワード乞示
す。２Ｐは第２サイクルＰＩ、Ａ２５からのマイクロワ
ード乞示′ｆｏＡＰはＡテコードＰＬＡ２６からのマイ
クロワートゲ示す。

ＢＰはＢデコードＰＬＡ２７からのマイクロワードを示
す。ＣＰ％’ｉＣデコードＰＬＡ２８からのマイクロワ
ートゲ示す。ＤＰはＤデコードＰＬＡ２９からのマイク
ロワードを示す。

（以下余白） 各々のプロセッサ命令の第１のマイクロワードは第１サ
イクルＰＬＡ２４で与えられ、各々のプロセッサ命令の
第２のマイクロワードは第２サイクルＰＬＡ２５で与え
られる。任意の与えられたプロセッサ命令の残りのマイ
クロワードはＡ、Ｂ。

ＣおよびＤデコードＰＬＡ２６乃至２９によって与えら
れる。ＡＰ、ＢＰ、ＣＰおよびＤＰのシーケンスは与え
られたプロセッサ命令を実行するのに必要な回数反復さ
れる。あるプロセッサ命令は数マイクロワードを必要と
するが、他のマイクロワードは比較的多数のマイクロワ
ードを必要とする。一般に、ＡデコードＰＬＡ２６は各
々のプロセッサ命令に対して複数の異なるマイクロワー
ドを含む。Ｂ、ＣおよびＤデコードＰＬＡ２７乃至２９
についても同様のことがいえる。これに対して、第１お
よび第２サイクルＰＬＡは各々のプロセッサ命令に対し
て１マイクロワードのみ馨含む。

ＰＬＡ２４乃至２９の各々はダイナミックまたはクロッ
ク型である。複数のＰＬＡ０間でマイクロワードを分配
することは制御装置１４の動作速度を改善するのに役ｑ
つ。１つには、各々のＰＬＡの大きさが抑えられる。一
般的に、ＰＬＡの犬きさが小さければ小さいほど、ＰＬ
Ａの動作速度は大きくなる。また５個々のＰＬＡでの解
読動作か互いにオーバラップされるから、動作速度１１
ま更に改善される。

ＰＬＡ２４乃至２９において、２つのレベルのマルチプ
レックスまたはインタリーブ動作が与えられる。第ルベ
ルつマルチプレックスはＡゲート群３０とＢゲート群３
１の使用によって与えられる。Ａゲート群３０は第１サ
イクルＰＬＡ２４、ＡデコードＰＬＡ２６およびＣデコ
ードＰＬＡ２８からのマイクロワードをイネーブルし、
Ａクロック信号の旧のパルス部分の間でのみデータ・プ
ロセッサ１０ケ制御する。これに対して、Ｂゲート群３
１は第２サイクルＰＬＡ２５、ＢデコードＰＬＡ２７お
よびＤデコードＰＬＡ２９からのマ　　　　　　　　！
（イクロワードをイネーブルし、Ｂクロック信号の正の
パルスの部分の間でのみデータ・プロセッサ１０を制御
する。これらの正のパルスのインタリーピングは第２図
に示されている。マイクロワードがデータ・プロセッサ
１０を制御するクロック・タイムに合わせて、ＰＬＡ２
４．２６および２８は時には”　Ａクロック”ＰＬＡと
呼ばれ、ＰＬＡ２５．２７および２９は時には″Ｂクロ
ック”ＰＬＡと呼ばれる。

”　Ａクロック”ＰＬＡ２４．２６および２８の第２レ
ベルのマルチプレックス！４、Ｐ　Ｌ’Ａ　２４．２６
および２８の各々の出カバソファであるＰＬ人出力バツ
ファ３２，３３および３４によって与えられる。ＰＬＡ
出カバソファ３２．３３および３４の各々はストローブ
信号ラインＳ１、ＳＡおよびＳＣの各々に現われる個々
のストローブ信号パルスによって制御される。これらの
ストローブ信号ラインＳ１、ＳＡおよびＳＣ’＋ま１回
に１つ順次にアクティブ化され、それによって１回に１
マイクロワードのみがＡ制御レジスタ機構３５に供給さ
れる。Ａ制御レジスタ機構３５は互いにカスケードに接
続された２つのレジスタから成り、第１のレジスタはレ
ベル１すなわちＬルジスタ６５ａで、第２のレジスタは
レベル２すなわちＬ２レジスタ′５５ｂである。ＰＬＡ
出力パツファろ２．３６および５４によって１回に１つ
パスされるマイクロワードはＰＬＡ出力バス３６を介し
てＬルジスタ３５ａに入力されろ。ＰＬＡ出力バスろ６
に現われるマイクロワード１、まクロック発生装置１５
からのＡクロック・パルスによってＬルジスタ３５ａに
ロードされる。Ｌルジスタろ５ａに駐在するマイクロワ
ードは後続するＢクロック・パルスによってＬ２レジス
タ５５ｂにロードされろ。Ｌ２レジスタろ５ｂに駐在す
るマイクロワードはＡデコーダ３７を駆動する。Ａデコ
ーダ６７はそれに応答して、特定のマイクロワード・サ
イクル、すなわち後続するＡクロック・パルスによって
定義されるマイクロワード・サイクルにおける各種の制
御点信号を生成する。

”Ｂクロック”ＰＬＡ２５．２７および２９の第２レベ
ルのマルチプレックスはＰＬＡ出力バノファ４０．４１
および、４２によって与えられる。

ＰＬＡ出力バツファ４０，４１および４２の各々は″Ｂ
クロック″’ＰＬＡ２５．２７および２９の各々の出力
バッファであり、それぞれのストローブ信号ライン８２
．ＳＢおよびＳＤＹ介して制御される。ストローブ信号
ラインＳ２、ＳＢおよびＳＤは個々のストローブ信号パ
ルスによって１回に１つ順次にアクティブ化され、Ｂ制
御レジスタ機構４３に１回に１マイクロワード馨パスす
る。

Ｂ制御レジスタ機構４３は互いにカスケードに接続され
た２つのレジスタから成り、第１のレジスタはレベル１
すなわちＬルジスタ４３ａで、第２のレジスタはレベル
２すなわちＬ２レジスタ４ろｂである。ＰＬＡ出力バス
４４を介してマイクロワードがＰＬＡ出力バツファ４０
．４１および４２からＬルジスタ４３ａに１回に１つ供
給される。ＰＬＡ出力バス４４に現われるマイクロワー
ドはＢクロック・パルスによってＬルジスタ４３ａにロ
ードされ、後続するＡクロック・パルスによってＬ２レ
ジスタ４３ｂにロードされる。

Ｌ２レジスタ４３ｂに駐在するマイクロワードはＢデコ
ーダ４５を駆動し、Ｂデコーダ４５はそれに応答して特
定のマイクロワード・サイクル、すなわち後続するＢク
ロック・パルスによって定義されるマイクロワード・サ
イクルにおける各種の制御点信号？生成する。このＢク
ロック・パルスによってＢゲート群３１がイネーブルさ
れ、制御ライン群４６に制御点信号がパスされる。制御
ライン群４６のそれぞれのラインは第１図の’ｆａ制御
ライン１６．１７および１８に含捷れており、データ・
フロー装置１１、主記載装置１２および■１０装置１ろ
に接続されている。

Ｌルジスタ３５ａおよびＪ３ａ、Ｌ２レジスタ３５ｂお
よび、１ｉ３ｂをロードし、Ａゲート群ろ０およびＢゲ
ート群３１をイネーブルする動作は第２図に示ｆＡおよ
びＢクロック波形の正のパルス部分の間に行なわれる。

従って、用語”　Ａクロック・パルス″はＡクロック波
形の正のパルス部分の１つを意味し、用語ＩＩ　Ｂクロ
ック・パルス″はＢクロック波形の正のパルス部分の１
つを意味　　　　１１する。

第４図のタイミング図では、プロセッサ命令“′Ｎ″を
実行するのに１０制御サイクルすなわち１０マイクロワ
ード・サイクルを要する場合にＰＬＡ２４乃至２９の各
々からの各種のマイクロワードのマルチプレックスまた
はインタリーブ動作を示す。第４図の上部にマイクロワ
ード・サイクル番号、ＡおよびＢ−クロック・パルスフ
：示されている。図面の簡略化のため、ＡおよびＢクロ
ック・パルスの間の小間隙１ま省略され、両者１１ま互
いに隣接して示されている。例として、各々のマイクロ
ワード・サイクルが５０ナノ秒の持続期間を有するもの
とすると、前記小間隙は２また３ナノ秒のオーダーであ
る。

第４図のＡおよびＢクロック・パルスの次の部分で、そ
のマイクロワード・サイクルにおいてアクティブな制御
点信号を生成してデータ・プロセッサ１０１￥制御する
特定のマイクロワードのソースが示されている。従って
、命令Ｎのマイクロワード・サイクル１でデータ・プロ
セッサ１０を制御する制御点信号（ま、第１サイクルＰ
ＬＡ２４から得られた１Ｐマイクロワードによって生成
される。同様に、命令Ｎのマイクロワード・サイクル２
でアクティブの制御点信号１１マ第２サイクルＰＬＡ２
５から得られた２Ｐマイクロワードによって生成さｈる
。命令Ｎのマイクロワードの残りの部分はＡ、、Ｂ、Ｃ
およびＤデコードＰＬＡ２６乃至２９からＡ、Ｂ、Ｃ，
Ｄの順で得られる。命令ＮＹ完了するにはＡ、Ｂ、Ｃ，
Ｄのシーケンスが２回必要である。

例として、各々のマイクロワードが６０ビツトの１１＠
乞有するものと′ｆれば、ｐＬＡ２６乃至２９の各々は
６０出カラインを有し、バッファろ６、ろ４．４１およ
び４２の各々は６０ステージ・バッファから成り、ＰＬ
Ａ出力バス３６および４４の各々は６０バス・ラインか
ら成り、レジスタ６５ａ、　ろ５ｂ５４ろａおよび４３
ｂの各々？１ま６０ステージ・レジスタから成る。第１
および第２サイクルＰＬＡ２４および２５は、Ａ、　Ｂ
、　ＣおよびＤデコードＰＬＡ２６乃至２９に必要とさ
れる完全な制御動作の範囲を与える必要がないから、必
要な出カライン数１．″！少ない。ＰＬＡ出力バツ′）
ア３２および４０はそれぞれ、第１および第２サイクル
ＰＬＡ２４および２５の各々の出力ライン数と同数のス
テージ・バッファを有する。

各々のマイクロワード中の６０ビツトのセット全体は、
２ビツトから１６ビツトまでの大きさの範囲内で各種の
制御フィールドに分割される。これらの制御フィールド
として、データ・フロー・ソース制御フィールド、デー
タ・フロー・デスティネーション制御フィールド、デー
タ・フロー装置１１でＡＬＵによって実行される動作？
制御する制御フィールド、Ｉ１０装置１３に制御コマン
ドを与える制御フィールド等がある。データ・フロー・
ソースおよびデスティネーション制御フィールドはデー
タ・フロー装置１１で、特定のマイクロワード・サイク
ルにおいてデータ・ソースおよびデータ・デスティネー
ションとして動作する特定のレジスタを識別する。６０
ビツトのマイクロワードにおける制御フィールドの一部
分は符号化された制御フィールドであり、他の部分はビ
ット有意の制御フィールドである。符号化された制御フ
ィールドはＡおよびＢデコーダ３７および４５によって
解読される。これに対して、ビット有意のフィールドの
ピット・ラインはデコーダ３７および４５によって変更
されることなく、それぞれＡおよびＢゲート群６０およ
び３１に直接にパスされる。

代表的なデータ・プロセッサで１１よ、デコーダろ７お
よび４５の各々は全部で約１ろＯの出力ラインを有する
ことがあり、その各々が別個の制御点信号を与える。こ
の場合、Ａゲート群３０およびＢゲート群ろ１の各々は
デコーダからの出力ラインの各々に対して別個のゲート
・ステージを有する。例えば、各々のゲート・ステージ
（まそれぞれ入力および出力ラインに接続されたドレイ
ンおよびソース端子ケ有する、いわゆるパス・トランジ
スタである。Ａゲート群′５０における１３０のパス・
トランジスタのすべてのゲート端子はＡクロ　　　　　
　　、（ツク・ラインに接続され、１３０のパス・トラ
ンジスタ全部が各Ａクロック・パルスの間に同時にイネ
ーブルされる。Ｂゲート群３１も同様の構成であり、１
ろ０のパス・トランジスタのゲート端子子がＢクロック
・ラインに接続されている。

第６図で、データ・プロセッサ１０における他の装置に
通じるかなシの数の制御ライン群４６はＡゲート群ろＯ
およびＢゲート群３１のいずれか一方から制御点信号を
受取ることができる。従って、例えば、Ａゲート群３０
からの制御点ライン４７はＢゲート群３−１からの制御
点ライン４８に接続され、第１図に示される装置１１．
１２および１３の１つにおける適切な制御点に通じる共
有制御点ライン４９を与える。このようにして、装置１
１．１２および１３における制御点の大部分）ま、マイ
クロワード・ルーチンを設計するマイクロワードの要求
に応じて、ＡクロックまたはＢクロックのアクティブの
間にアクティブイヒされる。

もう１つの例はデータ・フロー装置１１にある命令レジ
スタ２０をロードする動作を制御する制御ライン２２で
ある。第３図に示すように、制御ライン２２はＡゲート
群６０からの制御点ライン５０とＢゲート群３１からの
制御ライン５１０両方に接続されている。従って、命令
レジスタ２０はＡクロック・パルスまたはＢクロック・
パルスのいずれかの間にロードされる。

ここで重要なことは各々のマイクロワードカ複数ビット
のＰＬＡ出カメカストローブィールドケ含むことである
。これはそれぞれ１７）ＰＬＡ出カバソファ５２乃至６
４および４０乃至４２の各種のＰＬＡ出カヌカストロー
ブ信号Ｓ１２、ＳＡ、ＳＢ、ＳＣおよびＳＤＹ生成する
のに使用されろビット有意の制御フィールドである。こ
れらのストローブ信号はそれぞれの制御レジスタ機構に
入力されろ次のＰＬＡ’ｆ選択する。”　ＡクロックＩ
Ｉ　ＰＬＡ２４．２６および２８からのマイクロワード
および”　Ｂクロック”ＰＬＡ２５．２７および２９か
らのマイクロワードは、別個の制御レジスタおよびデコ
ーダの機構のそれぞれによって処理されるから、マイク
ロワードのＰＬＡストローブ・フィールドにおける同じ
ピント位置は”　Ａクロック”ＰＬＡストローブおよび
”　Ｂクロック”　Ｐ　ＬＡストローブの両方を与える
のに使用できる。特に、”　Ａクロック”ｐＬＡ２４．
２６および２８によって生成された各々のマイクロワー
ドのＰＬＡストローブ・フィールドの第１のビット位置
はＡゲート群３０の出力に現われるＳ１ストロ一ブ信号
を与えるのに使用される。同様に、゛Ｂクロック”ＰＬ
Ａ２５，２７および２９からのマイクロワードの各々の
ＰＬＡストローブ・フィールドの第１のビット位置はＢ
ゲート群３１の出力に現われるＳ２ストロ一ブ信号を生
成するのに使用される。同様に、“°Ａクロック”マイ
クロワードのストローブ・フィールドの第２のビット位
置はストローブ信号ＳＡ’ｊ生成するのに使用され、”
　Ｂクロック″マイクロワードのストローブ・フィール
ドの第２のビット位置はストローブ信号５Ｂ）ｋ生成す
るのに使用される。同様に、“Ａクロック”および”　
Ｂクロック″のストローブ・フィールドの第３のビット
位置はそれぞれ、ストローブ信号ＳＣおよびＳＤ＆生成
するのに使用される。

６つの個々のストローブ信号制御点ラインＳ１、ＳＡお
よびＳＣはＡゲート群３０の３つの個々の出力からＰＬ
Ａ出カバソファ３２、ろろおよびろ４Ｊ″）それぞれの
：ｔｉ制御端子に通じろ１１図面化簡学にするため、こ
れらの３つの制御点ラインは複数ライン・バス５２に含
まれているものとして示される。同様に、３つの個々の
ストローブ信号制御へラインＳ２、ＳＢおよびＳＤはＢ
ゲート群５１の６つの個々の出力からＰＬＡ出カバソフ
ァ４０．４１および４２のそれぞれの制御端子に通じる
。

図面を簡単にするため、これらの６つの制御へラインは
複数ライン・バス５３に含まれているものとして示され
る。

第４図で、ストローブ信号制御点ラインＳ１、Ｓ２、Ｓ
Ａ、ＳＢ％ＳＣおよびＳＤＫυ口見られたＰＬＡ出カヌ
カストローブルスの相対的タイミンｙ　関係ｖ”示され
る。Ｓ１ストローブ・パルスハＣデコードＰＬＡ２８か
ら得られたＣＰマイクロワードによって生成される。前
の命令Ｎ　　１のマイ　　　　　ｊ″１１クロワードイ
クル１７０間、このＣＰマイクロワードがアクティブに
なり、制御点信号を生成する。このＳ１ストローブψパ
ルスはＰＬＡ出カバソファ６２をイネーブルし、第１サ
イクルＰＬＡ２４の出力に現われるマイクロワードｉＬ
ルジスタ６５ａに供給する。このマイクロワードは前記
マイクロワード・サイクル１７の間に生じるＡクロック
・パルスによってＬルジスタ３５ａにロードされる。次
のマイクロワード・サイクル、すなわちサイクル１８０
間に生じるＢ、クロック・パルスによって前記マイクロ
ワードはＬ２レジスタ３５ｂにロードされる。次に、前
記マイクロワニドはＡデコーダ３７？駆動する。後続す
るＡクロック・パルス（命令Ｎのマイクロワード・サイ
クル１０間に生じる）はＡゲート群６０１￥イネーブル
し、前記第１サイクルＰＬＡマイクロワードによって生
成された制御点信号がデータ・プロセッサ１０を制御す
るアクティブな制御点信号になる。これは第４図の“′
アクティブなマイクロワードの横列にある１Ｐで指示さ
れる。

第４図で示すように、この１Ｐマイクロワード０ＰＬＡ
ストローフ−フィールドはＳＡストローブ・パルスを生
成する。このＳＡストローブ・パルス”！　Ｐ　Ｌ　Ａ
出力バツファ３３に加えられ、ＡテコードＰＬＡ２６の
出力に現われるマイクロワードを選択してＬルジスタ３
５ａにロードする。

このマイクロワードが命令Ｎのマイクロワード・サイク
ル乙の間にアクティブになり、制御点信号を生成すると
、ＳＣストローブ・パルスが生成され、ＰＬＡ出力バツ
ファ６４に供給されてＣデコードＰＬＡ２８からのマイ
クロワードを選択する。

このようにして、′°Ａクロック”ＰＬＡ２．！Ｉ、２
６および２８の中の特定の１つからのマイクロワードＩ
ＩまＡ制御レジスタ機購３５に送られる次の“Ａクロッ
ク”ＰＬＡ＆選択する。従って、”　Ａクロック″ＰＬ
Ａからのマイクロワードのマルチプレックス動作１１マ
イクロワード自身によって制御される。

”　Ｂクロック”Ｐ　Ｌ　Ａ　２５．２７および２９か
らのマイクロワードの場合も、対のするタイプのマイク
ロワード参マルチプレックス動作が行なわれ、′°Ｂク
ロック″のマルチプレックス動作は“Ａクロック”ＰＬ
Ａ２．！！、２６および２８のマルチプレツクス動作と
インタリーブされる。すなわち、″Ａクロック”ＰＬＡ
のストローブ・パルスＳ１．ＳＡおよびＳＣがＡクロッ
クの間に生成されるのに対し、°゛ＢＢクロツク’ＬＡ
のストローブ・パルスＳ２、Ｓ’ＢおよびＳＤはＢクロ
ックの間に生成される。各々の゛Ｂクロック”マイクロ
ワードはＢ制御レジスタ機構４ろに送られる次の”　Ｂ
クロック”ＰＬＡ’に選択する。

次に、入力信号を各種のＰＬＡ２４乃至２９に供給する
機構およびＰＬＡ２４乃至２９の各々がどのようにして
出力に異なるマイクロワード馨生成するかについて説明
する。データ・フロー装置１１の命令レジスタ２０に新
しいプロセッサ命令をロードするところから説明を行な
う。これは前のプロセッサ命令の再開始制御パルスＳＯ
の発生後から、新しいプロセッサ命令の再開始制御パル
スＳＯ発生の２マイクロワード・サイクル前までの間の
任意の時点で行なうことができる。Ｂデコーダ４５から
Ｂゲート群３１を介して延びる制御点ライン５４に再開
始制御パルスＳＯが現われる。

第４図に示すように、この再開始制御パルスＳＯは前の
プロセッサ命令の最後から２つ手前のマイクロワード・
サイクルの間にアクティブのマイクロワードによって生
成される。プロセッサ命令Ｎの再開始制御パルスＳＯは
前の命令Ｎ−１のマイクロワード・サイクル１６の間に
生成される。次のプロセッサ命令Ｎ＋１の再開始制御ノ
くバスＳＯはプロセッサ命令Ｎのマイクロワード・サイ
クル８０間に生じる。

ＰＬＡ２ｄ乃至２９の各々＋１まダイナミックまた１ま
クロックＰＬＡである。これらのＰＬＡの内部クロック
・タイミングは第４図の下部に示されており、ＰＬＡ２
４乃至２９の各々はＣ１、Ｃ２、Ｃ３およびＣ４からな
る、いわゆる４フエーズ・クロックによって駆動される
。これらのＰＬＡの内部タイミングはＰＬＡへの入力を
変更する適当な時間ケ決定する際に考慮しなければなら
ない。

例として、命令レジスタ２０にロードされたプ　　　　
　　１（ロセツサ命令のワードが１６ビツトのワードで
あるものとする。複数ワードのプロセッサ命令の場合、
命令レジスタ２０にロードされるのは命令の第１のワー
ドである。命令レジスタ２０の命令ワードの１６ビツト
のすべては）くス２１を介して制御装置１４のエンコー
ドＰＬＡ５５に供給される。

命令レジスタ２０の命令ワードの有効なＯＰコード部分
に対応する、より少ないビット数がノ（ス２１およびバ
ス５６を介して第１および第２サイクルＰＬＡ２４およ
び２５の入力に供給される。ＰＬＡの入力１！　Ｐ　Ｌ
　ＡのＡＮＤアレイ部分への入力ラインを意味する。

第１サイクルＰＬＡ２１はＰ　Ｌ　Ａ　２４の内部Ｃ２
クロックの間にバス５６に現われる有効なＯＰコード・
ビットに応答する。第４図に示す命令Ｎの場合、この０
２は前の命令Ｎ−１のマイクロワード・サイクル１５０
間に生じる。第１サイクルＰＬＡ２４の内部タイミング
は第４図で内部タイミング１Ｐの右方に表わされている
。所要のＯＰコード・ビットは１Ｐすなわち第１サイク
ルＰＬＡ２４に対する前記Ｃ２時刻に入力の・；スジ６
上に安定した状態で存在しなければならない。）くス５
６のｏＰコード・ビットに応答して、第１サイクルＰＬ
Ａ２４は前もって組込まれている多くのマイクロワード
の特定の１つを出力する。出力されたマイクロワードは
命令Ｎの第１マイクロワード・サイクルで適当な制御動
作を与えるように構成すなわち符号化される。プロセッ
サ命令セット全体にある各種のプロセッサ命令はグルー
プに分類され、全く同じ第１サイクル制御動作がグルー
プの各構成員に必要であるので、第１サイクルＰＬＡ２
４にあるマイクロワード数はプロセッサ命令セット全体
の異なるプロセッサ命令の全数よりも少ない。

選択きれたマイクロワードは第１サイクルＰＬＡ２４の
内部タイミングＣ４の間にＰＬＡ２！ｌの出力で有効に
なる。同じ内部タイミングの間に、ストローブ・パルス
Ｓ１がＰＬＡ出’ｊＪバッファろ２に供給され、この選
択された第１サイクル・マイクロワードがＬルジスタ３
５ａにロードされる。前に説明したように、この第１サ
イクル・マイクロワードは命令Ｎのマイクロワード・サ
イクル１の間に（これは制御点信号がＡゲート群３０を
通過している時刻である）、有効になってデータ・プロ
セッサ１０を制御する。

同様に、第２サイクルＰＬＡ２５はバス５６上のＯＰコ
ード・ビットに応答し、命令レジスタ２０に駐在するプ
ロセッサ命令の第２マイクロワード・サイクルに対する
適当なマイクロワードを選択する。第２サイクルＰ　Ｌ
’Ａ　２５の内部タイミングは第４図の内部タイミング
２Ｐによって示されている。第２サイクルＰＬＡ２５は
Ｃ２の間に有効なＯＰコード・ビラトラ取込み、これら
のＯＰコード・ビットによって選択された特定のマイク
ロワードを０４の間に出力する。このＣ４の間に生シる
ストローブ・パルスＳ２はＰＬＡ出力バツファ４０ゲイ
ネーブルし、選択された第２サイクル嚇マイクロワード
がＬルジスタ４３ａに転送される。第１サイクルＰＬＡ
２．！＋の場合と同様に、第２サイクルＰＬＡ２５はプ
ロセッサ命令セット全体にある命令数よりも少ない命令
数を含む。

第１および第２サイクルＰＬＡ２／ｌおよび２５だけが
各々のプロセッサ命令の実行に必要な２つのマイクロワ
ードを最初の２つのマイクロワード・サイクルに対して
提供する。各々のプロセッサ命令のマイクロワードの残
りの部分はＡ、Ｂ、ＣおよびＤデコードＰＬＡ２６乃至
２９によって提供される。

Ａ、Ｂ、ＣおよびＤデコードＰＬＡ２６乃至２９はエン
：Ｉ−ドｐＬＡ５５およびシーケンス・カウンタ５７か
ら入力駆動信号を受取る。シーケンス・カウンタ５７は
複数ステージの２進カウンタである。説明を簡単にする
ため、エンコードＰＬＡ５５は、いわゆる゛スタティッ
ク”ＰＬＡであり、内部クロック信号乞必要としないも
のとする１、エンコードＰＬＡ５５によって、その入力
に供給されたプロセッサ命令にあるビット数よりも少な
いビット数を有する命令識別（ＩＤ）番号が出力に生成
される。本発明の代表的な実施例では、エンコードＰＬ
Ａ５５の入力に供給されるプロセッサ命令ワードは１６
ビツ）Ｙ含むのに対し、エンコードＰＬＡ５５の出力に
現われる命令ＩＤ番号は１１ビットヲ含む。このビット
数の減少によって、デコードＰＬＡ２６乃至２９の各々
に必要なＡＮＤアレイ入カライン数が減少し、従ってデ
コードＰＬＡのサイズが小さくなる。エンコードＰＬＡ
５５の出力に生成された命令ＩＤ番号の各々は、それを
生成した特定のプロセッサ命令を表わし、デコードＰＬ
Ａ２６乃至２９に対して、実行される特定のプロセッサ
命令？識別する。サイズに関しては、エンコードＰＬＡ
５５はデコードＰＬＡ２６乃至２９のどのサイズに比較
しても相対的に小さい。また、プロセッサ命令セットの
符号化に応じて、エンコードＰＬＡ５５の使用が、ある
タイプのデータ・プロセッサにとって必要ではないこと
がある。

エンコードＰＬＡ５５の出力に現われる命令ＩＤ番号は
再開始制御パルスＳＯによって・（ソファ・レジスタ５
８にロードされる。バッファ・レジスタ５８のＩＤ番号
はデコードＰＬＡ２６乃至２９によるそれぞれのＡ、Ｂ
、ＣおよびＤマイクロワード生成の期間中は一定に保持
される。シーケンス・カウンタ５７はバッファ・レジス
タ５８に命令ＩＤ番号乞ロードする同じ再開始制御・ぐ
バスＳＯによって０にリセットされろ。一般に、シーケ
ンス・カウンタ５７は与えられたプロセッサ命令の実行
の間、一定間隔で増分され、デコードＰＬＡ２６乃至２
９の各々がイネーブルきれ、マイクロワードのシーケン
スを生成する。一般に、バッファ・レジスタ５８の命令
ＩＤ番号はベース・アドレス、すなわち与えられたデコ
ードＰＬＡにおけるマイクロワードのグループの開始ア
ドレス乞与え、シーケンス・カウンタ５７は選択された
グループにおける個々のマイクロワード？アクセスする
１組の変位アドレスを与える。

デコードＰＬＡ２６乃至２９１ハマイクロワードのシー
ケンスＡ−Ｂ−Ｃ−ＤＹ生成するから、シーケンス・カ
ウンタ５７はシーケンスＡ−Ｂ−Ｃ−Ｄごとにカウント
が１増分される。本実施例で’ｃｔ、これはシーケンス
Ａ−Ｂ−Ｃ−ＤごとにＢゲート群３１から１回出るＰＬ
Ａストローブ・パルスによって行なわれる。

第６図に示すように、バッファ・レジスタ５８の命令Ｉ
Ｄ番号１まＡ、Ｂ、ＣおよびＤデコードＰＬＡ２６乃至
２９の各々の第１の入力のセットに並列に供給される。

シーケンス・カウンタ５７のシーケンス・カウントＱ値
は、ＡおよびＢデコードＰＬＡ２６および２７の各々の
第２の入力のセットに直接に供給される。同じシーケン
ス・カウントの瞳１マバツファ・レジスタ５９ケ介して
ＣおよびＤデコードＰＬＡ２８および２９の各々の第２
の入力のセットに（遅延して）供給される。複数ステー
ジのバッファ・レジスタ５９はシーケンス・カウンタ５
７？Ｏにリセットする同じリセット制御パルスＳＯによ
って全０状態にリセットされる。シーケンス・カウンタ
５７のカウント値すなわち番号値はＰＬＡストローブ・
パルスＳＣによって一定間隔でバッファ・レジスタ５９
にロードされる。第４図から分るように、このＳＣスト
ローブ・パルスはシーケンス・カウンタ５７Ｙ増分する
ＳＢストローブ・パルスよりも１マイクロワード・サイ
クル遅く生じる。その結果、新しいシーケンス・カウン
ト番号をロードする動作１よシーケンス・カウンタ５７
でこの新しい番号の出現よりも１マイクロワード・サイ
クル遅れる。この１サイクルの遅延によって、Ｃおよび
ＤデコードＰＬＡ２８および２９は変更される前の古い
シーケンス・カウント番号に正しく応答する。

第４図のＰＬＡ内部タイミングＡＰで明らかなように、
命令Ｎのマイクロワード・サイクル２の間にシーケンス
・カウンタ５７を増分するＳＢストロ〜ブ・パルスはＡ
デコードＰＬＡ　２６’１７）Ｃ１の間に生じる。これ
はＡデコードＰＬＡ２６がシーケンス・カウンタ５７か
らカウント値？取込むＣ２の期間よりも１サイクル前で
ある。ＤデコードＰＬＡ２９のＰＬＡ内部タイミングＤ
Ｐに関連して、バッファ・レジスタ５９に新しい番号？
ロードするＳＣストローブ信号（命令Ｎつサイクル６）
がＤデコードＰＬＡ２９の０３の間に生じることが分る
。これはＤデコードＰＬＡ２９がバッファ・レジスタ５
９からカウント値を取込むＣ２の期間の１サイクル後で
ある。従って、ＤデコードＰＬＡ２９は第２７〜ケンス
・カウント値がバッファ・レジスタ５９にロードされる
前に第１シーケンス・カウント値を取込むことができる
。

ま念、第３図の制御装置１４には、再開始パルスｓｏ、
４ｉのＰＬＡ出カヌカストローブルスＳ１、Ｓ２、ＳＡ
、ＳＢ％ＳＣおよびＳＤ、ならびにＡおよびＢクロック
・パルスに応答し、ＰＬＡ２４乃至２９の各々の内部タ
イミング・パルスＣｌ−Ｃ２−Ｃ３−Ｃ’、ｉ＆生成す
るのに使用されるＰＬＡクロック信号ＰＣ１乃至ＰＣ９
ｇ生成するＰＬＡクロック・ロジック機構６０が陰まれ
でいる。ＰＬＡクロック・ロジック機構６０の出力バス
６１はＰＬＡクロック信号ＰＣＩ乃至ＰＣ９の各々の個
々のバス・ラインを含む。従って、出力バス６１には９
バス・ラインが含まれている。これらのバス・ラインの
中の４本がＰＬＡ２１乃至２９の各々の４つのタイミン
グ・パルス入力に接続され、異なる４本のバス・ライン
のセントが異なるＰＬＡ２４乃至２９の各々に使用され
ている。

第１表はＰＬＡ２４乃至２９の異なる１つに接続される
特定のＰＬＡクロック・バス・ラインケ示す。従って、
例えば、クロック・バス・ラインＰＣ１、ＰＣ２、ＰＣ
３およびＰ　Ｃ４’ｔま第１サイクルＰＬＡ２４に接続
され、それに内部タイミング・パルスＣ１、Ｃ２、Ｃろ
およびＣ４ケそれぞれ与える。第１表で（ま更に、クロ
ック・バス・ラインＰＣ２乃至ＰＣ５が第２サイクルＰ
ＬＡ２５に、クロック・バス・ラインＰＣ３乃至ＰＣ６
がＡＶコードＰＬＡ２６に接続されろ。以下同様である
。

ＰＬＡクロック・パルスＰＣＩ乃至ＰＣ９とＰＬＡ内部
タイミングＣ１、Ｃ２、Ｃ３およびＣ４の間り関係は第
４図に示されている。例えば、第１サイクルＰ　Ｌ　Ａ
　２４　＆考えると、クロック・パルスＰＣ２が内部タ
イミング・パルスＣ２Ｙそれに与えるのに使用される。

ＰＣ２の波形と第１サイクルＰＬＡ２４のタイミングの
パターン１Ｐとを比較すると、命令Ｎ−１のサイクル１
５および命令Ｎのサイクル７で生じるパルスＰＣ２１ま
パターン１ＰのＣ２に対応することが分る。しかしなが
ら、ＰＣ２の波形が示すように、命令Ｎのサイクル１、
ろおよび５でもタイミング・パルスＣ２が生成されてい
るが、これらのパルスＣ２からは何も得られないから、
それらは第４図に示されない。これらの不要なパルスＣ
２はマイクロワード・サイクル２．４および６０間にク
ロック・パルスＰＣＩによって生じたパルスＣ１によっ
て直ちに除去される。

他の不要な内部クロック・パルスはＰＬＡ２４乃至２９
の各々でＰＬＡクロック信号ＰＣ１乃至ＰＣ５によって
生成される。しかしながら、これらの不要な内部クロッ
ク信号のタイミングによって、出力としてそれぞれの制
御レジスタ機構（３５および４５）に転送される瞬間に
それぞれのＰＬＡの出力部に現われる出力信号の有効性
が影響を受けることはない。従って、不要な内部タイミ
ング・パルスは第４図に示されていない。

ＰＬＡクロック信号ＰＣ１乃至ＰＣ９は再開始パルスＳ
Ｏ，ストローブ・パルスＳ１、Ｓ２．５ＡｉｓＢ、ｓｃ
およびＳＤ、ならびにＰＬＡクロック・ロジック機構６
０にある組合せロジック回路によるｐ、％−よびＢクロ
ック・パルスから得られる。この組合せロジック回路の
状態ＩＩよＰＣＩ乃至ＰＣ９０個々の波形とＳＯ乃至Ｓ
Ｄ′ｆ）波形？比較することによって識別可能である。

特に、クロックｐｃｉの波形は再開始パルスＳＯおよび
ストロ−フ・パルスＳ２が発生する間に生じるＢクロッ
ク・パルスが削除される以外はＢクロック波形と同じで
ある。クロックＰＣ２の波形はストローブ・パルスＳ１
が発生する間に生じるＡ（ロック・パルスが削除される
以外はＡクロック波形と同じである。クロックＰＣ３の
波形は再開始パルスＳＤとストローブ・パルス５Ｂｆ７
）ＯＲ動作によって得られる。クロックＰＣ４の波形Ｉ
はストローブ波形Ｓ１およびＳ　Ｃｆ７）ＯＲ動作によ
って得られる。

クロックＰＣ５の波形）まストローブ・パルスＳ２およ
びＳＤのＯＲ動作によって得られる。クロックＰＣ６、
ＰＣ７、ＰＣ８およびＰＣ９の波形は　　　　　　ｊｌ
それぞれストローブ・パルスＳＡ、ＳＢ、ＳＣおよびＳ
Ｄの波形と同じである。

〔ダイナミックＰＬＡの内部構成（第５図）の説明〕第
５図では、第３図のダイナミックＰＬＡ２４乃至２９の
各々に使用される内部構成が示されている。第５図はダ
イナミックＰＬＡの完全な内部構成？示すものではない
。多数のＡトＤアレイ入カライン、プロダクト・ライン
およびＯＲアレイ出力ラインの一部だけが特に示忌れヤ
いるが、ダイナミックＰＬＡの内部の状態および動作を
理解するのに十分である。

第５図で示すように、ダイナミック・プログラマブル・
ロジック・アレイはそれぞれのプロダクト・ライン６４
乃至６７を介して出力のＯＲアレイ６３に接続された入
力のｐ：”ｈｏアレイ６２？きむ。これらのプロダクト
・ライン６４乃至６７はＡ″トＤアレイ６２よびＯＲア
レイ６３の両方を完全に横切っている。代表的なＡＮＤ
アレイ入カシカライン力ライン６８乃至７３で示されて
いる。

これらの入力ライン６８乃至７３はプロダクト・ライン
６４乃至６７と直角にＡ４ＮＤアレイ６２を完全に横切
っている。代表的ケＯＲアレイ出カラインは出力ライン
７４乃至７７で示されている。

これらの出力ライン７４乃至７７はプロダクト・ライン
６４乃至６７と直角にＯＲアレイ６３を完全に横切って
いる。

第５図に示ｊＰＬＡはＬＳＩチップ上に形成されている
。第５図に示すトランジスタのすべてはＭＯＳタイプの
ＰＥＴである。更に、第５図に示すトランジスタの各々
はエンノ・ンスメント形のＭＯＳＦＥＴ）ランジスタで
ある。

また、第５図のＰＬＡｆま内部クロック・ノくルスＣ１
に応答する予備充電回路２含み、ＡＮＤアレイ６２の入
力ライン６Ｂ乃至７６の各々を所定の正電圧レベルに予
備充電する。この予備充電回路は正電圧ソース＋Ｖと入
力ライン６８乃至７３の各々の間に直列に個々に接続さ
れているトランジスタ８０乃至８５を含む。入力ライン
６Ｂ乃至７３の各々か充電される所定の電圧レベル’＋
！、トランジスタ８０乃至８５の１つの導電時の電圧降
下量を＋ｖから引いた値にほぼ等しい。トジンジスタ８
０乃至８５は、これらのトランジスタのゲート端子の各
々に同時に加えられる正のクロック・パルスＣ１によっ
て導電状態になる。

更に、第５図のダイナミックＰＬＡは複数の２進信号の
入力ライン８８を入力ライン６８乃至７３に接続するビ
ット分割回路８６および有効化回路８７馨含む。ビット
分割回路８６には２進信号の入力ライン８日のそれぞれ
のラインに個々に接続された複数のインバータ８９．９
０および９１が含まれ、その入力ラインに現われる２進
信号の補数の２進出力信号が与えられる。従って、入力
ライン８８の各々は２つの出力ラインに分れ、その一方
には入力信号の真の値が現われ、他方には入力信号の補
数の値が現われる。従って、例えば、ビット１の入力ラ
イン８８は２つの出力ライン９２および９６に分れ、出
力ライン９２にはビット１の入力信号の真の値が現われ
、出力ライン９３にはビット１の入力信号の補数の値が
現われる。

このビット分割の形式は“シングル・ビット”分割と呼
ばれる。

ビット分割回路８６からの各々の出力ラインは個々の有
効化回路８７を介してＡＮＤアレイ６２の入力ライン６
８ないし７３の異なる１つに接続される。ビット分割回
路８６の出力ライン９２の有効化回路８７は直列接続の
トランジスタ９４および９５で表わされ、トランジスタ
９５のドレイン端子は入力ライン６８に接続され、トラ
ンジスタ９４のソース端子、は接地される。ビット分割
回路８６の出力ライン９６の有効化回路８７は直列接続
のトランジスタ９６および９７で表わされ、トランジス
タ９７のドレイン端子は入力ライン６９に接続され、ト
ランジスタ９乙のソース端子は接地される。

ビット分割回路８６の残りの出力ラインの有効化回路８
７も前記と同様に構成されている。

有効化回路８７はそのＰＬＡに対する正の内部　　　　
　　　１：タイミング・パルスＣ２によってアクティブ
化される。このタイミング・パルスＣ２は直列接続され
た対のトランジスタの中の下位のトランジスタのゲート
端子に同時に印加され、直列接続された対のトランジス
タの中の上位のトランジスタのゲート端子の２進値が１
の場合には、入力ライン６８乃至７３は接地されて放電
する。従って、タイミング・パルスＣ２の間に、トラン
ジスタ９４のゲート端子が高い電圧レベルの場合にはＡ
ＮＤアレイ６２の入力ライン６８は放電される。この場
合、Ｃ２の間にトランジスタ９４および９５はともに導
電状態となり、入力ライン６８を接地して放電回路が形
成される。これに対して、トランジスタ９４のゲート端
子の信号が低い電圧レベルの場合には、Ｃ２の間にトラ
ンジスタ９４は非導電状態のままであり、入力ライン６
８）ｌま予備充電された高い電圧レベルを保持する。

信号レベルの高低によって、有効化回路８７は信号反転
動作を与える。従って、ＡＮＤアレイ６２０入カシカラ
イン６８上号レベルシまビット分割回路８６の出力ライ
ン９２上の信号レベルの反転された値、すなわち補数値
である。このように、入力ライン６９．７１および７３
上の信号レベルはそれぞれ、ビット１、ビット２および
ビットろの入力信号レベルの真値に相当する。これに対
して、入力ライン６８．７０および７２上の信号レベル
１まそれぞれ、ビット１、ビット２およびビット６の入
力信号レベルの補数値に相当する。

入力ライン６８乃至７３とプロダクト・ライン６４乃至
６７の間の論理関係はＡＮＤアレイ６２のパターンの具
体化によって決められ、前記具体化はプロダクト・ライ
ン６４乃至６７が接地される回路を形成するそれぞれの
トランジスタの位置およびゲート接続によって決められ
る。ＡＮＤアレイ６２を具体化するトランジスタとして
トランジスタ１００乃至１０８が示されている。トラン
ジスタ１−００乃至１０８の位置およびゲート接続はＡ
ＮＤアレイ６２によって与えられる論理的機能馨決定す
る。第５図に示す特定の具体化パターンは、制御装置１
４にある与えられたＰＬＡで生成されたマイクロワード
と関連を有することを意図するもので１１なく、単に、
ＰＬＡの動作の説明上選択された任意のパターンである
。

また、予備充電および有効化（選択放電）のシーケンス
がプロダクト・ライン６４乃至６７に与えられている。

プロダクト・ライン６４乃至６７の予備充電回路にはト
ランジスタ１１０乃至１１６が含まれ、プロダクト・ラ
イン６４乃至６７のそれぞれを正電圧ソース＋Ｖに接続
する。トランジスタ１１０乃至１１６は内部タイミング
・パルスＣ２によって同時にイネーブルされ、プロダク
ト・ライン６４乃至６７の各々を電圧レベル＋Ｖからト
ランジスタ１１０乃至１１３０１つの導電時の電圧降下
分を減じた値にほぼ等しく予備充電する。

プロダクト・ライン６４乃至６７の有効化回路はトラン
ジスタ１１４および１１５を含み、トランジスタ１１４
および１１５は、導電時、トランジスタ１００乃至１０
８を接地する。トランジスタ１１４および１１５は正の
内部タイミング・パルスＣ′５によって導電状態になる
。従って、プロダクト・ライン６４乃至６１１Ｃ３の間
有効化される。

例えば、プロダクト・ライン６４の有効化を考えると、
トランジスタ１００．１０１および１０２のいずれかの
ゲート端子がＣ６で高いレベル（予備充電されたレベル
）であれば、そのトランジスタおよびトランジスタ１１
４の導電によってプロダクト・ライン６４は低いレベル
に放電される。

エンハンスメント形ＦＥＴトランジスタのゲート端子が
高いレベルのとき、このトランジスタは導電状態になる
。それに対して、トランジスタ１０ｏ、ｉｏｉおよび１
０２の各々のゲート端子がＣ６で低いレベルの場合に１
１よ、これらのトランジスタは非導電状態のままであり
、プロダクト・ライン６４は放電されない。

プロダクト・ライン上の有効化された信号ｆ’Ｌ、プロ
ダクト・ラインに接続されているＡＮＤアレイ・トラン
ジスタのゲート端子に送られた入力信号０す＜″′″０
ＮＯＲＯ組合１１わす・第５図７・　　　　１１プロダ
クト・ライン６４上の有効化された信号の値は論理関係
１＋２＋３’に表わす（１，２および３はビット１、ビ
ット２及びビット３の入力信号をそれぞれ表わし、十記
号はＯＲ機能を表わす）。

これは論理関係″１・２・５２と等価である（ドツト記
号はＡＮＤ機能を表わす）。従って、ビット１．２およ
び３がコート）パターン″１１１”？有する場合、プロ
ダクト・ライン６４上の有効化された信号レベルは高い
レベルである。ビット１．２および乙の中のどれかが０
の値を有する場合には、プロダクト・ライン６４上の有
効化された信号レベル髪ま０（低い）レベルでアル。

プロダクト・ライン６５の論理関係をま１・２であり、
プロダクト・ライン６６の論理関係は了である。また、
プロダクト・ライン６７の論理関係は〒・２・ろである
。従って、プロダクト・ライン６５の有効化された信号
レベルは、入力ビツトのパターンが’１０Ｘ”の場合に
は高いレベルであり、そうでない場合に１′！低いレベ
ルである。

Ｘ″は°′ドントケア”状態を表わす。′”　ドントケ
ア”はこの特定のビットの値が結果に影響しな１八こと
を意味し、第５図に示すプロダクト・ライン６５の場合
には、入力ピット３がプロダクト・ライン６５上の有効
化された信号値の決定に関与しないことを示′ｔ。

プロダクト・ライン６６上では、入力ビットのパターン
が“ＯＸＸ″の場合に、有効化された高い信号レベルが
生成される。プロダクト・ライン６７上では、入力ビッ
トのパターンが°”　０１１　”の場合に、有効化され
た高い信号レベルが生成される。これらの入力ビットの
パターンがいずれも存在しない場合にζｌま、プロダク
ト・ライン６６および６７の各々はＣろで低いレベルに
放電される。

ＡＮＤアレイ６２に関連して重要なことは、入力ライン
８８の入力ビツト・パターンが、プロダクト・ライン６
４乃至６７のいずれが、もしあるとすれば、アクティブ
状態にされるかを決定するということである。例えば、
あるプロダクト・ラインのアクティブ状態が高いレベル
の状態であるものとすれば、入力ビットのコードが、プ
ロダクト・ライン６４乃至６７のいずれが、もしあると
すれば、Ｃ６およびその直後の有効化の間に高いレベル
を保持しうるかを決定する。Ｃ３でグロダクト・ライン
６４乃至６７上に確立された有効化信号レベル１マ、プ
ロダクト・ライン６４乃至６７の次の予備充電まで有効
である。次の予備充電は後続するタイミング・パルスＣ
２が存在している間に行なわれる。

ＯＲアレイ６３はプロダクト・ライン６４乃至６７上の
有効化信号値に応答し、ＯＲアレイ６ろの出力ライン７
４乃至７７上にマイクロワードのピット・パターンを生
成する。これはＯＲアレイ６６の適切な具体化によって
行なわれる。前記具体化は出力ライン７４乃至７７が接
地される回路を形成するそれぞれのトランジスタの位置
およびゲート接続によって決定される。ＯＲアレイ６３
を具体化するトランジスタとしてトランジスタ１１６乃
至１２１が示されている。第５図に示される特定の具体
化パターンは単に説明上のものであり、制御装置１４の
ＰＬＡ２４乃至２９のいずれかによって生成されたマイ
クロワードと関連を有することを意図するものでＩＣま
ない。

また、予備充電および有効化（選択放電）のシ→ンスが
ＯＲアレイ６３の出力ライン７４乃至７７で使用されて
いる。出力ライン７４乃至７７の予備充電回路はトラン
ジスタ１２２乃至１２５を含み、これらのトランジスタ
のソース端子１．すそれぞれ、出力ライン７４乃至７７
の各々に接続され、同じくドレイン端子は正電圧ソース
＋Ｖに接続される。トランジスタ１２２乃至１２５のゲ
ート端子は内部タイミング・パルスｃ３によって同時に
アクティブ化され、出力ライン７４乃至７７の各々？同
時に予備充電する。出力ライン７４乃至７７の各々は電
圧レベル＋Ｖがらトランジスタ１２２乃至１２５の１つ
の導電時の電圧降下を減じた値はぼ等しい電圧レベルに
予備充電される。

出力ライン７４乃至７７の有効化回路はトランジスタ１
２６および１２７を含む。トランジスタ１２６および１
２７はそれらのゲート端子に同時に現われる正のタイミ
ング・パルスＣ，ｌｉ［よって　　　　　　　　（同時
に導電状態になる。トランジスタ１２６および１２７は
導電中、トランジスタ１１６乃至１２１に接地放電回路
を与える。従って、例えば出力ライン７４で、トランジ
スタ１１６および１２０のいずれかがＣ４で導電状態の
場合、出力ライン７４は前記導電中のトランジスタおよ
びトランジスタ１２６を介して放電される。トランジス
タ１１６および１２０のいずれも導電状態ではない場合
、出力ライン７４はＣ４およびその直後において予備充
電された高いレベルに保持される。

出力ライン７４乃至７７の各々にある出力信号は、出力
ラインに接続されているＯＲアレイ・トランジスタのゲ
ート端子に供給される人力信号のＮＯＨの組合せ？表わ
す。従って、例えば、出力ライン７４上の出力信号はト
ランジスタ１１６および１２０のゲート端子に供給され
た入力信号のＮＯＲの組合せヲ衣わす。もちろん、これ
らの入　−力信号はそれぞれ、プロダクト・ライン６４
および６６上に現われる信号である。Ｃ４で出力ライン
７４乃至７７上に確立された有効化信号値は、次のタイ
ミング・パルスＣ６が現われるまで、出力ライン７４乃
至７７上に保持され、その時点で出力ライン７４乃至７
７は再び予備充電される。

出力ライン７４乃至７７１１まそれぞれ、第５図で“Ｐ
ＬＡ出力出力バス衣示された複数ラインの信号バスのそ
れぞれのラインに出カバソファ１３０乃至１３６を介し
て接続される。従って、出力ライン７４は出力バッファ
１３０Ｙ介してＰＬＡ出カバカバスット１のラインに接
続され、出力ライン７５は出カバソファ１３１を介して
ＰＬＡ出力バスのピット２のラインに接続される。以下
同様。

出力バッファ１３０乃至１３３の各々１ｔま同じ内部構
造ケ有する。出力バッファ１ろ０乃至１３３１．−１ス
トローブ・ライン１３４ケ介して出カバソファ１３０乃
至１３ろの各々に供給されろＰＬＡ出カヌカストローブ
ルスによって同時にイネーブルされる。出力バッファ１
３０乃至１３３　ｆま、イネーブルされると、出力ライ
ン７４乃至７７上に現われる信号パターンに対応する信
号パターンヲＰＬ人出力バス上に生成する。これらの出
力バッファの代表的な内部構造および動作について）ｔ
ま後に詳細に説明する。

第５図のＰＬＡの内部タイミング・パルスＣ１、Ｃ２、
Ｃ３およびＣ４のタイミング関係は第６図に示されてい
る。これらはオーバラップしないパルスで、Ｃ１パルス
の後縁と０２パルスの前縁の間、Ｃ２パルスの後縁と０
３パルスの前縁の間、およびＣ３パルスの後縁とＣ４パ
ルスの前縁の間には、それぞれ小さなギャップがある。

Ｃ１乃至Ｃ４パルスの各々の期間は正のＡおよびＢクロ
ック・パルスの各々の期間と同じで、約５０ナノ秒であ
る。第６図に示すＣ１、Ｃ２、ＣろおよびＣ４パルスの
シーケンスは第４図のタイミング図の下部に示すように
反復実行される。第４図に示すように、１Ｐ乃至ＤＰの
それぞれのＰＬＡに対するＣ１乃至Ｃ４シーケンスは互
いに時間的に変位している。

第２表は内部タイミング、すなわちクロック・パルスＣ
１、Ｃ２、Ｃ３およびＣ４の各々によって与えられる内
部ＰＬＡ機能を示す。この表に示すように、オーバラッ
プしている予備充電および有効化シーケンス（まＡＮＤ
アレイ入カシカラインロダクトラインおよびＯＲアレイ
出力ラインに対して与えられる。これらの予備充電およ
び有効化シーケンスはダイナミックＰＬＡＹ通じて゛′
データ”を移動する。スタティックＰＬＡに比し、ダイ
ナミックＰＬＡの主要な利点は等価的なスタティックＰ
ＬＡよりも電力消費がかなり少ないことである。

第３図に示す制御装置１４のダイナミックＰＬＡ２４乃
至２９の各々は、一般に第５図に示すように、同じ内部
構造である。前に説明したように第３図の実際のＰＬＡ
２４乃至２９の各々Ｉ、ま、第５図のＰＬＡに示すより
もかなり多数の入力ライン（ＡＮＤアレイの）、プロダ
クト・ラインおよび出力ライン（ＯＲアレイの）？有す
る。それでも、第２表に示すオーバラップしている予備
充電および有効化シーケンスを使用する動作方法は同じ
である。

第３図に示す制御装置１４で使用するため、第　　　　
　１１ ５図に示すようなＰＬＡを構成する直裁の方法はＡＮＤ
アレイで、ＰＬＡへの特定の入力ビツトの各々がプロダ
クト・ラインの異なる１つをアクティブにするように、
具体化トランジスタを位置決定し、接続することである
。出力ＯＲアレイにおける具体化トランジスタは、与え
られたプロダクト・ラインがアクティブ化されたとき、
ＯＲアレイの出力ラインに正しいマイクロワードのビッ
ト・パターンが生成されるように、位置決定され、接続
される。この方法による場合、個々のプロダクト・ライ
ンに沿ったＯＲアレイのトランジスタの存在および不在
は、異なるマイクロワードのビット・パターン？与える
ものとみなされ、ＡＮＤアレイによって特定のプロダク
ト・ラインをアクティブにすることは、ＯＲアレイの出
力ラインに出力するためＯＲアレイが定義するマイクロ
ワードの特定の１つを選択するものとみなされる。従っ
て、ＡＮＤアレイに対する各々の入力ビット・コードは
特定のプロダクト・ラインを選択し、選択されたプロダ
クト・ラインによって特定のマイクロワードがＯＲアレ
イの出力に供給される。

実施例によっては、より複雑なＡＮＤアレイおよびＯＲ
アレイの具体化パターンを使用してプロダクト・ライン
の所要数？減少する、従ってＰＬＡの全体の大きさを減
少することができる。

［ＰＬＡ出力バス機構（第７図）の説明〕第７図はＰＬ
Ａ出力バス３６、ＰＬＡ出力バツファ３２．３３および
３４、ならびにそれに接続されるＡ制御レジスタ機構３
５を詳細に示す。第７図に示す素子のすべて１は同じＩ
Ｃチップ上に形成される。第７図に示す機構１．ま複数
のダイナミックＰＬＡ２４．２６および２８からＯＲア
レイの出力ライン１３５．１３６および１ろ７の個々の
セツＩｆ複数ラインのＰＬＡ出力バス３乙の同じバス・
ラインのセット（ピント１〜Ｎ）に接続するＩＣ機構を
含む。ＰＬＡ出力パス６６のバス・ラインは複数ステー
ジ受領レジスタであるＬルジスタろ５ａの異なるステー
ジの入力ラインに個々に接続される。

ＰＬＡ出力バツファ３２．３３および３４の各々は複数
の５、出力バッファ・ステージ？含む。従って、ＰＬＡ
出力パッファ３２は複数のバッファ・ステージ１４０ａ
〜１４０ｎ、ＰＬＡ出力バツファ３３は複数のバッファ
・ステージ１４１ａ〜１４１ｎ、ＰＬＡ出力バッファ３
４は複数のバッファ・ステージ１４２ａ〜１４２ｎ’４
それぞれ含む。

ＰＬＡ出力バス３６はバス・ライン１４３ａ〜１４３ｎ
Ｙ含む。Ｌルジスタ３５ａは複数のレジスタ・ステージ
１４４８〜１４４ｎを含む。ＰＬＡ出力バツファ３２．
３３および３４の各々の６ａ＃バツフア・ステージ１４
０ｍ、１４１ａおよび１４２ａは同じ１つのＰＬＡパス
・ライン、すなわちａ”バス・ライン１４３ａに接続さ
れている。”　ａ　’バス・ライン１４３　ａｔ４Ｌ　
ルジスタ３５ａのレジスタ・ステージ１４４ａに接続さ
れている。これらの接続関係はｂ・〜゛・□・のバッフ
ァ・ステージについて同様であり、°゛ｂ”〜＋１ｎ”
のバス・ラインはＩｌ　ｂ＋７．．１１　ｎ″′のレジ
スタ・ステージに接続される。

また、Ｌルジスタ３５ａはバス・ライン１４３ａ〜１４
３ｎの各々を最初のタイミング・パルスで予備充電する
予備充電回路を含む。すなわち、個々のレジスタ・ステ
ージ１４４８〜１４４ｎの各々はそれぞれ、バス・ライ
ン１４ろａ〜１４ろｎの対応するラインケ予備充電する
予備充電回路を含む。これらの個々の予備充電回路はＬ
ルジスタ３５ａに供給されるＢクロック・パルスによっ
て最初、すなわち予備充電のタイミング・パルスで同時
にアクティブ化される。バス・ライン１４３ａ　〜１４
３ｎはＰＬＡ２４．２６および２８のいずれかの出力ラ
インの有効化の前の期間に予備充電される。

与えられたＰＬＡの出力のバッファ・ステージは前記Ｐ
ＬＡのストローブ信号に応答し、２番目の期間に、出力
ラインが特定の２進値であるバス・ライン？放電する。

従って、例えば、第１サイクルＰＬＡ２４の出力のバッ
ファ・ステージ１４０ａ〜１４０ｎは前記ＰＬＡ２４の
ストローブ信号Ｓ１に応答し、出力ライン１３５ａ〜１
３５ｎが特定の２進値であるバス・ライン（ＰＬＡ出力
　　　　　　Ｉｔ。

バス３６の）を、２番目の期間に放電する。バス・ライ
ン１４ろａ〜１４６ｎの選択放電はＡクロック・パルス
の間に行なわれる。この選択放電によって、第１サイク
ルＰＬＡ２４によって出力中のものと同じピット・パタ
ーンがＰＬＡ出力バス３６上に生成される。ＰＬＡ出力
パス６６上のビット・パターンは、バス・２イン１４３
ａ〜１４３ｎが選択放電される同じＡクロック・パルス
の間にＬルジスタ３５ａにロードされる。

バス・ライン１４６ａ〜１４３ｎは、その後、レジスタ
ーステージ１４４ａ〜１４４ｎの各々にある個々の予備
充電回路に並列に供給される後続のＢクロック・パルス
によって再び予備充電される。これによって、ＰＬＡ出
力バス３６は次のＰＬＡすなわちＡデコードＰＬＡ２６
からマイクロワード・ビット・パターンを次のＡクロッ
ク・パルスの間に受取る。このように、ＰＬＡ出力バス
では予備充電と選択放電が連続して行なわれる。

レジスタ・ステージ１４４ａ〜１４４ｎの個々の出力（
まり、２レジスタろ５ｂのレジスタ・ステージ１４５ａ
〜１４５ｎの対応する１つの入力にそれぞれ接続される
。Ｂクロック・パルスがレジスタ・ステージ１４５ａ〜
１４５ｎの個々のロード制御端子に同時並列に供給され
、Ｌルジスタろ５＆に駐在するマイクロワード・ピット
・パターンはＢクロック・パルスの間にＬ２レジスタ６
５ｂにロードされる。レジスタ・ステージ１４５８〜１
４５ｎの各々の真および補数の出力がＡデコーダ３７に
接続されている。例えば、レジスタ・ステージ１４５ａ
の真および補数の出力は出力ライン１４６および１４７
に現われる。

ＬｌおよびＬ２レジスタ３５ａおよび３５ｂのステージ
の代表的な実施例１１ま後で説明する。これらの実施例
で、Ｌルジスタ３５ａのステージｔまダイナミック・レ
ジスタのステージで、■７２レジスタ３５ｂのステージ
はスタティック・レジスタのステージである。

Ｐ■、人出力バス３６を構成するバス・ライン数は完全
なマイクロワード中のビット数に等しい。

例として、このピット数を６０とすれば、Ｐ　Ｌ　Ａ出
力バス′５６は６０パス・ライン？有する。同様に、Ｌ
ｌおよびＬ２レジスタ３５ａおよび３５ｂの各々は６０
のレジスタ・ステージを含み、それぞれのレジスタ・ス
テージがＰＬＡ出力バス３６の各々のバス・ラインに対
応する。ＡおよびＣデコードＰＬＡ２６および２８の各
々は完全なマイクロワードを供給するように構成されて
いる。従って、ＰＬＡ２６および２８の各々は６０の出
カライン？有し、ＰＬＡ出力バツファ６６および３４の
各々は６０のバッファ・ステージを含む。前に説明した
ように、第１サイクルＰＬＡ２４が完全なマイクロワー
ドケ供給する必要はない。その代り、第１サイクルＰＬ
Ａ２４は、完全なマイクロワードの制御フィールドのい
くつかが省略されている部分的マイクロワードな供給す
る。従って、第１サイクルＰＬＡ２１に必要な出力ライ
ン数は６０よりも少なく、ＰＬＡ出力パツファ３２のバ
ッファ・ステージ数も６０よりも少ない。従って、ＰＬ
Ａ出力バス３６のバス・ラインのいくつかはＰＬＡ出力
バツファ６２から出力を受取らない。

例として、第１サイクルＰＬＡ２４は２０の出力ライン
を有することがあり、その場合、ＰＬＡ出カバカバッフ
ァ３２０のバッファ・ステージを有する。

６０ビツトケ有する完全なマイクロワードの例は、マイ
クロワードを生成し、処理する装置の相対的な大きさの
感覚を与えることのみ？意図するものであって、６０と
いう数に特別の意味はなく、大きさの異なるマイクロワ
ードを異なるデータ・プロセッサで使用することは勿論
可能である。

本実捲例では、ＰＬＡ出力バス３乙に負の動作ロジック
がｆ重用されている。言い換えれば、ＰＬＡのバス・ラ
イン上の低いレベル（放電されたレベル）が論理値“１
″馨表わすのに使用され、高イレベル（予備充電された
レベル）が論理値”　ＣＩ　”？表わすのに使用されて
いる。

第３図の池のＰＬＡ出力バス４４の出力バス機構も、異
なるＰＬＡクロック信号、異なるストローブ信号および
異なるＡおよびＢクロック信号がＰＬＡ出力バス４４関
連の対もする素子に供給される点を除き、第７図に示す
ものと同じ構成である。前に説明したように、第２のＰ
ＬＡ出力バス４４およびその関連バッファおよびレジス
タの動作は第１のＰＬＡ出力バス３６の対応する素子の
動作に対して位相が１８０°異なる。

〔出力バッファおよび制御レジスタ（第８図）の説明〕
第８図では、第７図の出力バッファ・ステージの１つ、
Ｌルジスタ・ステージの１つおよびＬ２レジスタ・ステ
ージの１つの内部構成が詳細に示されている。特に、第
８図で（ま、ＰＬＡ出力バツファ３２０ビット１のバッ
ファ・ステージ１４０ａ、Ｌルジスタ３５ａのビット１
のレジスタ・ステージ１４ａ＆、およびＬ２レジスタろ
５ｂのビット１のレジスタ・ステージ１４５ａの内部構
成が詳細に示されている。また、第８図では、他の２つ
のＰＬＡ出力バツファ３ろおよ−び６４のビット１のバ
ッファ・ステージ１４１ａおよび１’１２　ａ　６＝ブ
ロツクで示され、ビット１のバス・ライン１４ろａに接
続されている。更に、第８図では、第１サイクルＰＬＡ
２ｄを経由する各種の可能なパ信号”経路の１つが詳細
に示されている。

第１サイクルＰＬＡ２４’！経由するこの信号経路に関
連する回路素子には、対照のため、第５図のＰＬＡの対
応する回路素子に使用されているものと同じ参照番号が
与えられている。第１サイクルＰＬＡ２４の代表的な信
号経路を示すことによって、ＰＬＡ内部タイミングとバ
ッファ・ステージＩ　Ａ　Ｏａ、レジスタ・ステージ１
４４ａおよび１４５ａのタイミングと？相関することが
できる。

第８図に示すように、バッファ・ステージ１４０ａによ
って出力ライン１３５ａ（第１サイクルＰＬＡ２４内で
は参照番号７４で示されている）がバス・ライン１４乙
ａで表わされる信号転送ラインに接続される。バッファ
・ステージ１４Ｄａは、ＩＣチップ上に形成され、各々
が第１および第２の電流端子と、そのゲート端子で示さ
れている制御端子を有する第１および第２のトランジス
タ１５０および１５１を含む。第２のトランジスタ１５
１の制御すなわちゲート端子は第１サイクルｐＬＡ２４
の出力ライン１３５ａに接続さ′れる。

更に、バッファ・ステージ１４０ａ’＋まＩＣチップ上
に形成され、第１のトランジスタ１５０の第１の電流端
子（ドレイン端子）を第１の電圧供給煮干ｖに接続する
回路導体を含む。また、これらの回路導体は第１のトラ
ンジスタ１５０の第２の電流端子（ソース端子）を第２
のトランジスタ１５１の第１の電流端子（ドレイン端子
）に接続する。

更に、これらの回路導体は第２のトランジスタ１５１の
第２の電流端子（ソース端子）を接地で示されている第
２の電圧供給点に接続する。

更に、バッファ・ステージ１４０ａは、ＩＣチップ上に
形成され、各々が第１および第２の電流端子と、そのゲ
ート端子で示されている制御端子を有する第３および第
４のトランジスタ１５２および１５６を含む。また、バ
ッファ・ステージ１４０ａは、ＩＣチップ上に形成され
、第６のトランジスタ１５２の第１の電流端子（ドレイ
ン端子）をバス・ライン１４６ａで示されている信号転
送ラインに接続する回路導体を含む。更に、これらの回
路導体は第６のトランジスタ１５２の第２の電流端子（
ソース端子）を第４のトランジスタ１５６の第１の電流
端子（ドレイン端子）に接続する。また、これらの回路
導体は第４のトランジスタ１５６の第２の電流端子（ソ
ース端子）？接地で示されている第２の電圧供給点に接
続する。

更に、バッファ・ステージ１４０ａはＩＣチップ上に形
成され、第３および第４のトランジスタ１５２および１
５３の一方の制御端子、この場合は第４のトランジスタ
１５３のゲート端子？、第１および第２のトランジスタ
１５０および１５１の接続点１５４に接続する回路導体
ケ含む。また、バッファ・ステージ１４０ａ’＋まタイ
ミング・パルス馨第１のトランジスタ１５０の制御（ゲ
ート）端子に供給する回路？含む。この回路）よ、第１
サイクルＰＬＡ２４の内部タイミング・パルスＣ４のソ
ースに接続されている導体１５５馨含む。更に、バッフ
ァ・ステージ１４０ａｆま、第６および第４のトランジ
スタ１５２および１５３の他方の制御（ゲート）端子、
この場合は第３のトランジ　　　　　　１１スタ１５２
の制御（ゲート）端子に、ストローブ・パルス？供給す
る回路？含む。この回路は第１サイクルＰＬＡ２４のス
トローブ信号ラインＳ１に接続されている導体ｊ　５６
　ｔ　ｉａむ。

レジスタ・ステージ１４４ａはダイナミック・レジスタ
・ステージである。レジスタ・ステージ１４４ａは、ド
レイン端子が導体１６１を介し又バス・ライン１４６ａ
に接続され、ソース端子が導体１６２を介してレジスタ
・ステージ１４５ａの入力回路に接続されているバス・
トランジスタ（トランジスタｆｊＤ）Ｙ含む。トランジ
スタ１６０は導体１６３を介してそのゲート端子に供給
されるＡクロック・パルスによって定期的に導電状態に
なる。Ａクロック・パルスが存在しないとき、トランジ
スタ１６０は非導電状態であり、導体１６２をバス・ラ
イン１４３ａから分離する。

トランジスタ１６０が非導電状態のとき、導体１６２の
固有容量は導体１６２上の信号値馨記憶する作用がある
。従って、レジスタ・ステージ１４５がロードされるＢ
クロック・パルスの期間に、レジスタ・ステージ１４５
ａの入力回路に駆動信号が供給されろ。トランジスタ１
６０が導電状態のとき、導体１６２上の信号値はバス・
ライン１４３ａ上の信号値に追随する。バス・ライン１
４３ａの固有容量は導体１６２の固有容量よりもかなり
大きい。本発明の代表的な実施例で１よ、バス・ライン
１４ろａのようなＰＬＡバス・ライン１１ま５ｐＦ（ピ
コファランド）のオーダの容量を有し、導体１６２は、
０．１５ｐＦのオーダの容量ケ有する。従って、バス・
ライン１４３ａの固有容量１は導体１６２の固有容量の
約ろろ倍である。よって、トランジスタ１６０が導電状
態のとき、導体１６２はバス・ライン１４３ａの信号レ
ベルの変化に極めて迅速に応答できる。

バス・ライン１４ろａの固有容量は、ある点でレジスタ
・ステージ１４５ａに有効な配憶素子？提供する。特に
、クロック発生装置１５の動作が旬かい期間停止した場
合、バス・ライン１４ろａの固有容量はバス・ライン１
４ろａ上の信号レベルを記憶する作用があり、それによ
って、クロック発生装置１５の動作が再開されたとき、
バス・ライン１４３ａ上に有効な信号値が依然として存
在している。バス・ライン１４３ａの固有容量は前記信
号値のひどい劣化を伴なわずに数ミ１）秒の範囲内で信
号値？保持できる。ＣＰＵのクロック発生装置の瞬間的
停止は、あるタイプのデータ・プロセッサ、例えば主記
憶装置のタイミング信号が別個のクロック・ソースが得
られるようなデータ・プロセッサで発生することがある
。

レジスタ・ステージ１４４ａに含まれたＰＬＡバス・ラ
イン予備充電回路は、ドレイン端子が電圧ソース＋Ｖに
接続され、ソース端子が導体１６１を介してバス・ライ
ン１４３ａに接続されているソース・ホロワ・トランジ
スタ（トランジスタ１６４）で示されている。トランジ
スタ１６４は、導体１６５を介してそのゲート端子に供
給されるＢクロック・パルスによって定期的に導電状態
になる。トランジスタ１６４が導電状態のとき、電圧ソ
ース＋Ｖによってバス・ライン１４３ａは高いレベル（
十Ｖから導電時のトランジスタ１６４の電圧降下を減じ
た値にほぼ等しい）に充電される。Ｂクロック・パルス
が存在しないとき、トランジスタ１６４は非導電状態で
あシ、バス・ライン１４３ａは電圧ソース＋Ｖから分離
される。

トランジスタ１６４で示される予備充電回路はレジスタ
・ステージ１４４ａ内に所在する必要はなく、唯一の要
求事項は予備充電回路がバス・ライン１４３ａに接続さ
れることである。よりコンパクトなＩＣの場合には、予
備充電回路がＬルジスタ３５ａのレジスタ・ステージの
外に位置することありうる。

レジスターステージ１４５ａ）！スタティック・レジス
タ・ステージである。レジスタ・ステージ１４５ａの中
枢はトランジスタ１７０．１７１．１７２および１７３
ケ含む双安定回路である。トランジスタ１７１および１
７６のいずれか一方または他方が任意の与えられた瞬間
に導電状態であり、導電状態にある特定の１つが、レジ
スタ・ステージ１４５ａによって記憶されている２進値
を表わすように作用する。前に説明したように、バ　　
　　　　１１ス・ライン１４３ａは負の動作ロジックを
用いてオリ、ハス・ライン１４′５ａ上の低いレベルが
論理値″１”を表わす。レジスタ・ステージ１４５ａか
バス・ライン１４３ａからの論理値”　ｉ　’ｖ記憶し
ている場合、トランジスタ１７１が導電状態であり、ト
ランジスタ１７３は非導電状態である。これに対して、
バス・ライン１４６ａからの論理値″０”（高いレベル
）を記憶している場合、トランジスタ１７３が導電状態
であり、トランジスタ１７１は非導電状態である。

トランジスタ１７１および１７３はエンハンスメント形
ＭＯ８ＦＥＴ）ランジスタであり、トランジスタ１７０
および１７２はデプリーション形ＭＯ８ＦＥＴ）ランジ
スタである。デプリーション形トランジスタ１７０およ
び１７２のソース端子は、それぞれのゲート端子に接続
され、所要のプルアップ動作を与える。トランジスタ１
７１のドレイン端子とトランジスタ１７ろのゲート端子
の相互接続およびトランジスタ１７３のドレイン端子と
トランジスタ１７１のゲート端子の相互接続によって所
要の双安定動作が得られる。

レジスタ・ステージ１４４ａからの出力の導体１６２は
トランジスタ１７４および１７５から成るインバータ回
路の入力に接続される。トランジスタ１７４はデプリー
ション形トランジスタであす、トランジスタ１７５はエ
ンハンスメント形トランジスタである。トランジスタ１
７４のソースはそのゲートに接続され、所要のプルアッ
プ動作が得られる。トランジスタ１７４および１７５の
接続点はトランジスタ１７６および１７７で形成するＮ
ＡＮＤ回路の第１の入力を駆動する。すなわち、この接
続点はトランジスタ１７６のゲート端子に接続される。

このＮＡＮＤ回路の第２の入力はトランジスタ１７７の
ゲート端子で示されている。このゲート端子は導体１７
８を介してＢクロック・パルスのラインに接続され、レ
ジスタ・ステージ１４５ａのロードを制御する。また、
レジスタ・ステージ１４４ａの出力の導体１６２はトラ
ンジスタ１７９および１７７で形成するＮＡＮＤ回路の
第１の入力に接続され、とのＮＡＮＤ回路の第２の入力
はトランジスタ１７７のゲート端子であり、導体１７８
によってＢクロック・パルスのラインに接続されている
。

Ｂクロック中パルスを受取る導体１７８がアクティブ（
高いレベル）のとき、レジスタ・ステージ１４５ａはレ
ジスタ・ステージ１４４ａの出力の導体１６２に現われ
るのと同じ論理値にセットされ、この論理値はバス・ラ
イン１４３ａに現われる論理値と同じ値である。Ｂクロ
ック・パルスの導体１７８が非アクティブになると、こ
の論理値はレジスタ・ステージ１４５ａによって記憶さ
れる。

例えば、導体１６２が低い電圧レベル（論理値パ１＃に
あるものとすれば、この低いレベルはトランジスタ１７
５で反転され、トランジスタ１７６のゲートに高い電圧
値を与える。同時に、導体１６２の低い電圧レベルはト
ランジスタ１７９のゲート端子に供給される。導体１７
８が正のＢクロック・パルスが現われている間にアクテ
ィブになると、トランジスタ１７７は導電状態になり、
トランジスタ１７６はそのゲートの高いレベルによって
導電状態になる。これによって、接続点１８０からトラ
ンジスタ１７６および１７７を介して接地に至る電流経
路が形成され、接続点１８０は低い電圧レベルになる。

接続点１８０の低い電圧レベルによって、双安定回路の
トランジスタ１７３は、それか導電状態であった場合に
、非導電状態になる。同時に、トランジスタ１７９はそ
のゲートの低い電圧レベルによって非導電状態になる。

トランジスタ１７ろおよび１７９がオフの状態になると
、接続点１８１に高い電圧レベルが生しる。この高い電
圧レベル１１ま双安定回路のトランジスタ１７１のゲー
トに供給され、トランジスタ１７１は、導電状態でなか
った場合に、導電状態になる。

導体１７８上のＢクロック・パルスが終了すると、トラ
ンジスタ１７７は非導電状態になり、双安定回路のトラ
ンジスタ１７１および１７３は、導体１６２上の信号に
よって影響されないように分離される。トランジスタ１
７７が非導電状態になる直前に存在していた論理状態は
双安定回路の　　　　　　　や（トランジスタ１７１お
よび１７６の相互結合によって保持される。前記の例で
は、この論理値はバス・ライン１４６ａ上の論理値“１
”に対応し、トランジスタ１７１の導電状態、トランジ
スタ１７６の非導電状態によって表わされる。

同様に、導体１７８上にＢクロック・〕くルスが表われ
ている間に、導体１６２が高いレベル（）（ス・ライン
１４３ａ上の論理値′０”）であった場合、双安定回路
のトランジスタ１７１および１７３はバス・ライン１４
３ａの論理状態″’　０　”！表わすようにセットされ
る。これはトランジスタ１７３の導電状態、トランジス
タ１７１の非導電状態によって表わされる。

レジスタ・ステージ１４５ａの出力ライン１４６および
１４７はそれぞれ双安定回路の接続点１８１および１８
０に接続される。これらの出力ライン１４６および１４
７は第７図に示すようにＡデコーダ３７に接続される。

出力ライン１４６および１４７のどちらが“真”のライ
ンで、どちらが″補数”のラインに指定されるかは、Ａ
デコーダ６７で正論理または負論理のいずれが使用され
るかによる。正論理が使用される場合には、Ａデコーダ
６７で、高いレベルが論理値°°１”Ｙｉわし、低いレ
ベルが“０”乞表わす。この場合、出力ライン１４６が
“真”のラインに指定され、出力ライン１４７が１補数
”のラインに指定される。

勿論、これはバス・ライン１４６ａで使用された論理と
反対の論理２表わす。

次に、バッファ・ステージ１４０ａの動作について説明
する。第１サイクルＰＬＡ２．ｌｉの内部タイミング・
パルスＣ３が現われている間、ＯＲアレイ６ろの出力ラ
イン７４１１まトランジスタ１２２を介して無条件に高
いレベルに予備充電され、ノ（ソファ・ステージ１４０
ａのトランジスタ１５１が導電状態になる。これによっ
て、トランジスタ１５３はゲートが低いレベルになり、
非導電状態に保持される。同じＣ３の間に）（ス・ライ
ン１４３ａはレジスタ・ステージ１４４ａのトランジス
タ１６４を介して高いレベルに予備充電される。

第１サイクルＰＬＡ２４の内部タイミング・）（バスＣ
４が現われている間に、有効化回路のトランジスタ１２
６が導電状態になって出力ライン７４は有効化される。

このＣ４の間に、第１サイクルＰＬＡ２．！ＩのＡＮＤ
アレイ６２からのプロダクト・ライン６４によって駆動
されるＯＲアレイ６３のトランジスタ１１６および１２
０の状態に応じて、出力ライン７４が低いレベルに放電
ケ開始することがある。トランジスタ１１６および１２
０のどちらかがＣ４の間に導電状態である場合には、出
力ライン７４は放電され、そうでない場合には、出力ラ
イン７４１ま予備充電された高いレベルのままである。

出力ライン７４がＣ４で有効化されている間に、バッフ
ァ・ステージ１４０ａのトランジスタ１５０のゲートは
Ｃ４のパルスによってアクティブにナル。タイミング・
パルスＣ４の最初でトランジスタ１５１は常に導電ケ開
始するから、トランジスタ１５３のゲートハ常に低いレ
ベルで始まり、出力ライン７４が低いレベルに放電され
ない限り、低いレベルを保持する。これに関連して、ト
ランジスタ１５０および１５１は、両者が同時に導電状
態になシ、第２のトランジスタ１５１がトランジスタ１
５６のゲート端子の電圧レベルを制御するように整合さ
れている。従って、出力ライ／７４がＣ４の間に放電さ
れない場合、トランジスタ１５０および１５１０両者が
導電状態であっても、トランジスタ１５３は非導電状態
？保持する。これに対して、出力ライン７４がＣ４の間
に低いレベルに放電される場合、トランジスタ１５１は
非導電状態になり、トランジスタ１５３はゲートが高い
レベルになって導電状態になる。

第１サイクルＰＬＡ２４６；ＰＬＡ出力バスろ６乞駆動
するように選択されている場合、ストローブ・パルスＳ
１が第１サイクルＰＬＡ２４Ｙ有効化する、はぼＣ４の
間に８１ストローブ・ラインを介してトランジスタ１５
２のゲート端子に供給される。°°はぼ”と表現するの
は、ＰＬＡ内部タイミング・パルスＣ４とストローブ・
パルスＳ１の間の調整ずれがありうるからである。また
、ストローブ・パルスＳ１が視われている間にトラン　
　　　　　＋ｊレジスタ５３が導電状態（出力ライン７
４が放電されて）である場合、バス・ライン１４３ａは
直列接続され之トランジスタ１５２および１５３を介し
て接地され放電される。これに対して、Ｃ４の間に出力
ライン７４が高いレベルにある場合、トランジスタ１５
３は非導電状態のままで、このＣ４の間にストローブ・
パルスＳ１が現すれても、バス・ライン１４６ａの放電
は生じない。その場合、バス・ライン１４３ａは予備充
電された高い電位のままである。従って、いずれの場合
にも、バス・ライン１４３ａ上の有効化された信号レベ
ルは出力ライン７４上の有効化された信号レベルと同じ
である。出力ライン７４が高いレベルであれば、バス・
ライン１４３ａも高いレベルである。

出力ライン７４が放電される場合、バス・ライン１４３
ａも放電される（もちろん、Ｃ４の間にストローブ・パ
ルスＳ１があるものとして）。

出力ライン７４を有効化するＣ４の間に現われるＡクロ
ック・パルスによって、バス・ライン１４３ａ上の信号
レベルはレジスタ・ステージ１４４ａにロードされる。

このように、第１サイクルＰＬＡがストローブ・パルス
Ｓ１によって選択されでいるものとすれば、出力ライン
７４は有効ｆヒされ、バッファ・ステージ１４Ｄａのト
ランジスタ１５０および１５１ならびにレジスタ・ステ
ージ１４４ａのトランジスタ１６０！″！同一の０４の
タイミング期間に導電状態になる。前に説明したように
、バス・ライン１４３ａは前のＣろのタイミング期間に
予備充電されろ。

バッファ・ステージ１４０ａのトランジスタ１５１は常
にＣ４のタイミング期間の最初に導電法帖になるから、
トランジスタ１５３のゲート１ハ常に、出力ライン７４
が低いレベルに放電されるまで、低いレベルに保持され
る。これによって、Ｃ４の期間の最初にバス・ライン１
４ろａが誤って放電されることはない。また、これによ
って、ストローブ・パルスＳ１とタイミング・パルスＣ
４の間の調整ずれに対するバッファ・ステージ１４０ａ
の感受性がなくなる。２つの事象の発生、すなわちスト
ローブ・パルスＳ１が出現し出力ライン７４が放電する
まで、バス・ライン１４３ａ’＋！影響？受けない。こ
のように、バッファ・ステージ１４０ａの構成はバス・
ライン１４３ａの確実な出力を保証する。

ＰＬＡのバス・ラインの信号の有効化が２つの接地され
たソースＭＯ８ＦＥＴ装置、すなわちＭＯＳＦＥＴ）ラ
ンジスタ１５２および１５３による純粋な容量記憶素子
（バス・ラインの固有容量）の放電から成るので、との
ＰＬＡバス結合機構は非常にすぐれた過渡動作ケ提供す
る。この配列は極Ｍ漬速な放電動作を行なう。

更に、このＰＬＡ出力バス結合機構の利点として、バッ
ファ・ステージ１４０ａの消費電力カ最小になる。１つ
には、出力ライン７４が低いレベルのとき、バッファ・
ステージ１４０ａでは直流電力は消費されない。！た、
出力ラインが高いレベルのときでも、トランジスタ１５
０のゲートにタイミング・パルスＣ４が現われる期間で
のみバッファ・ステージ１４０ａで直流電力が消費され
る。この期゛間は、タイミング・パルスＣ４の期間が全
期間の２５チよりもいくらか少ないから、せいぜい全期
間の２５％よシもいくらか少ない。制御装置１４ではこ
のようなバッファ・ステージが多数使用されるから、消
費電力の節減はかなり重要である。

第６図に示すＰＬＡ出カバソファ６２．３３．３４．４
０．４１および４２の各々における個々のバッファ・ス
テージをよ、第８図に示すバッファ・ステージ１４０ａ
と同じ構成である。Ｌルジスタ３５ａおよび４３ａの各
々における個々のレジスタ・ステージは第８図に示すレ
ジスタ・ステージ１４４ａと同じ構成である。トランジ
スタろ５ｂおよび４３ｂの各々における個々のレジスタ
・ステージは第８図に示すレジスタ・ステージ１４５ａ
と同じ構成である。

（以下余白） ＋１ 〔制御装置（第９図）の説明〕 第９図では、本発明に従って構成されたディジタル制御
システムすなわち制御装置の第２実施例の機能ブロック
図が示されている。第９図の制御装置は第１図のデータ
・プロセッサの制御装置１４として使用することができ
る。第９図の制御装置）ｌま第３図の制御装置に比し、
構成および動作は大体同じであるが、主要な相違は第９
図の制御装置はより多数のＰＬＡＹ使用していることで
ある。

関連する相違点は下記の説明で示す。第９図に示す構成
のすべては、恐らくシまクロック発生装置１５の一部ま
たは全部を除いて、１つの同じＬＳＩチップ上に形成さ
れる。

第９図の制御装置１ま、ＰＬＡ機構の第１および第２の
セラ）Ｙ含み、各々のＰＬＡ機構は実行されるプロセッ
サ命令に応答し、前記命令ケ実行するのに必要な少なく
とも１つのマイクロワートゲ生成する。ＰＬＡｑ構の第
１のセットは第１サイクルＰＬＡ２０１．有効アドレス
・デコードＰＬＡ２０２および２０３ならびに実行デコ
ードＰＬＡ２０４および２０５ケ含む。簡略化のため、
これらのＰＬＡ’＋まそれぞれ、頭字語でＰｌ、ＰＡＡ
、ＰＡＣ，ＰＸＡおよびｐｘｃと呼ばれる。ＰＬＡ機構
の第２のセット１１ま第２サイクルＰＬＡ２０６、有効
アドレスデコードＰＬＡ２０７および２０８ならびに実
行デコードＰＬＡ２０９および２１０’に含む。同様に
、これらのＰ　Ｌ　Ａ　ｉまそれぞれ頭字語でＰ２、Ｐ
ＡＢ％ＰＡＤ、ＰＸＢおよびＰＸＤと呼ばれる。

これらのＰＬＡ２０１乃至２１０はダイナミックすなわ
ちクロックＰＬＡで、それぞれが第５図に示されたＰＬ
Ａと一般的に同じ構成であり、その内部動作？制御する
内部クロック・パルスＣ１、Ｃ２、Ｃ５およびＣ４乞用
いる。

更に、第９図の制御装置は第１および第２の制ｍ４１！
１．’−含み、それぞれがＰＬＡ機構の第１および第２
のセットからマイクロワードを受取り、各々のマイクロ
ワードに対し、データ・プロセッサの動作を制御する少
なくとも１つの制御点信号馨生成する。第１の制御機構
はＡ−Ｌ１制御レジスタ２１１、Ａ−Ｌ２制御レジスタ
２１２およびＡデコーダ２１３を含み、ＰＬＡ２０１乃
至２０５の第１セツトから第１ＰＬＡ出力バス２１４を
介してマイクロワード？受取る。第２の制御機構はＢ−
Ｌ１制御レジスタ２１５、Ｂ−Ｌ２制御レジスタ２１６
およびＢデコーダ２１７を含み、ＰＬＡ２０６乃至？１
０の第２のセットから第２ＰＬＡ出カバス２１８を介し
てマイクロワード乞受取る。

また、第９図の制御装置は第１のマルチプレックス回路
を含み、第１セツトのＰＬＡ２０１〜２０５の異なる１
つから第１の制御機構（２１１〜２１３）へマイクロワ
ードを１回に１つ転送する。第１のマルチプレックス回
路をま複数の選択動作可能な出カバソファとして動作す
るゲート群２２１〜２２５を含み、それぞれのＰＬＡ２
０１乃至２０５の出力？第１ＰＬＡ出力パス２１４を介
してＡ−Ｌ１制御レジスタ２１１０入力に個々に結合す
る。これらのバッファすなわちゲート群２２１〜２２５
は、Ａデコーダ２１３の出力から得られたＰＬＡストロ
ーブＳ１、ＳＡＡ、ＳＡＣ。

ＳＸＡおよびＳＸＣのそれぞれによって選択、イネーブ
ルされる。ストローブ信号ラインＳ１、ＳＡＡ、ＳＡＣ
，ＳＸＡおよびＳＸＣの中の１つだけが与えられたマイ
クロワード・サイクルの間にアクティブ化される。アク
ティ吾ヒされろ特定のストローブ・ラインはＡ−ｔ、２
町制御レジスタ２１２に駐在するマイクロワードのＰＬ
Ａストローブ拳フィールドのコーディングによって決定
される。

更に、第９図の１１］御装置は第２のマルチプレックス
回路？含み、第２セツトのＰＬＡ２０６〜２１０の異な
る１つから第２の制御機構（２１５〜２１７）へマイク
ロワードを１回に１つ転送する。

第２のマルチプレックス回路は複数の選択動作可能な出
力バッファとして動作するゲート群２２６〜２３０乞含
み、それぞれのＰＬＡ２０６〜２１０の出力を第２ＰＬ
Ａ出力バス２１８を介してＢ−Ｌ１制御レジスタ２１５
の入力に個々に結合す　　　　　　１する。これらのバ
ッファすなわちゲート群２２６〜２３０は、Ｂデコーダ
２１７の出力から得られたＰＬＡ出カヌカストロープＳ
２ＡＢ、ＳＡＤ、ＳＸＢおよびＳＸＤのそれぞれによっ
て選択、イネーブルされる。ストローブ信号ラインＳ２
、ＳＡＢ、　　ＳＡＤ、ＳＸＢおよびＳＸＤの中の１つ
だけが与えられたマイクロワード・サイクルの間にアク
ティブ化される。アクティブ化される特定のストローブ
・ラインは、その特定の制御サイクルでＢ−Ｌ２制御レ
ジスタ２１６に駐在するマイクロワードのＰＬＡストロ
ーブ・フィールドのコーディングによって決定される。

更に、第９図の制御システムは第３のマルチプレックス
回路を含み、第１制御機構（２１１〜２１３）によって
生成された制御点信号を、第２制御機構（２１５〜２１
７）によって生成された制御点信号とインタリーブし、
それによってこれらの２つの制御機構シまデータ・プロ
セッサの動作の制御を交互に行なうことができる。第６
−のマルチプレックス回路をまＡデコーダに対する複数
ステージのＡゲート群２３１およびＢデコーダ２１７に
対する複数ステージのＢゲート群２３２を含む。

Ａゲート群２３１はクロック発生装置１５からの正のＡ
クロック・パルスによって周期的にイネーブルされ、Ｂ
ゲート群２３２１まクロック発生装置１５からの正のＢ
クロック・パルスによって周期的にイネーブルされる。

従って、Ａデコーダ２１６からの制御点信号はＡクロッ
ク・パルスのＭ　間にデータ・プロセッサを制御し、Ｂ
デコーダ２１７からの制御点信号はＢクロック・パルス
の期間に７−タ・プロセッサ？制御する。このように、
２つのデコーダ２１′５および２１７からの制御点信号
′・まデータ・プロセッサ？交互に制御するようにイン
タリーブされる。

第６図の実施例のように、第１および第２サイクルＰＬ
Ａ２０１および２０６ＩＩま第１図のデータ・プロセッ
サの命令レジスタ２０から直接に駆動されるので、新し
いプロセッサ命令に極めて迅速に応答できる。これに対
して４つの有効アドレス・デコードＰＬＡ２０２．２０
３．２０７および２０８は、有効アドレス・エンコード
ＰＬＡ２３３およびレジスタ２３４を介して、プロセッ
サ命令に従属する入力乞受取る。簡略化のため、有効ア
ドレス・エンコードＰＬＡ２３３はスタティックＰＬＡ
であるものとする。バス２１を介して受取ったプロセッ
サ命令に応答して、有効アドレス・エンコードＰＬＡ２
３３は、バス２１を介して有効アドレス・エンコードＰ
ＬＡ２ろ３の入力に供給された、プロセッサ命令が有す
るよりも少ないビット数を有する命令識別（ＩＤ）番号
を生成する。この命令ＩＤ番号はＢデコーダ２１フの出
力から適当な瞬間に得られた再開始パルスＳＯによって
レジスタ２３４にロードされる。レジスタ２６４の命令
ＩＤ番号ｉ′！、、有効アドレス・デコードＰＬＡ２０
２．２１］３．２０７および２０日の各々にあるＡＮＤ
アレイ部分の入力の第１のセットに並列に供給される。

有効アドレス・シーケンス・カウンタ２３５およびレジ
スタ２３６は有効アドレス・デコードＰＬＡ２Ｄ２．２
０３．２０７および２０８のＡＮＤアレイ部分の入力の
第２のセットに番号信号のシーケンスを供給する。有効
アドレス・シーケンス・カウンタ２５５はレジスタ２′
５４に加えられた同じ再開始パルスＳＯによって０にリ
セットされる。有効アドレス・デコードＰＬＡから必要
とされるマイクロワード数に応じて、有効アドレス・シ
ーケンス・カウンタ２３５！はＢデコーダ２１７から得
られたストローブ・パルスＳＡＢによって１回またシま
それよりも多くの回にわたって増分される。有効アドレ
ス・シーケンス・カウンタ２３５のシーケンス・カウン
ト値は有効アドレス・デコードＰＬＡ２０２および２０
７の入力の第２のセットに直接供給され、他の２つの有
効アドレス・デコードＰＬＡ２０３および２０８の入力
の第２のセントに対しては、レジスタ２６６を介して供
給されろ。レジスタ２３６’＋ま再開始パルスＳＯによ
って０にリセットされ、Ａデコーダ２１３カラ得うれた
ストローブ・パルスＳＡＣによって有効アドレス・シー
ケンス・カウンタ２６５からのシーケンス・カウント値
がレジスタ２ろ６にロードされる。

４つの実行デコードＰＬＡ２０４．２０５．２０９およ
び２１０ｉ’！同様に、実行エンコードＰＬＡ２３７お
よび実行シーケンス・カウンタ２３８によって駆動され
る。実行エンコードＰＬＡ２３７によって命令ＩＤ番号
が生成され、再開始パルスＳＯによってレジスタ２ろ９
にロードされる。

この命令ＩＤ番号シま実行デコードＰＬＡ２０４．２０
５．２０９および２１０の各々の第１の入力に供給され
る。実行シーケンス・カウンタ２ろ８は再開始パルスＳ
Ｏによって０にリセットされ、Ｂデコーダ２１７から得
られるストローブ・パルスＳＸＨによって１回またはそ
れよりも多くの回にわたって増分される。実行シーケン
ス・カウンタ２６８のシーケンス・カウント値は実行デ
コードＰＬＡ２０４および２０９の第２の入力に直接に
供給されるとともに、レジスタ２４０を介して他の２つ
の実行デコードＰＬＡ２０５および２１０の第２の入力
に供給される。本実施例においても、実行エンコードＰ
ＬＡ２３７はスタティックＰＬＡであるものとする。

それぞれのダイナミックＰＬＡ２０１〜２１０ノ各々の
内部タイミング・パルスＣ１、Ｃ２、Ｃ３およびＣｄｉ
’！、ＰＬＡクロック・ロジック２４２で生成されたＰ
ＬＡクロック信号ＰＣ１〜ＰＣ１６から得られる。ＰＬ
Ａクロック信号ＰＣ１〜ＰＣ１６の中の特定の４つの信
号から成るセットが第３表に示すようにＰＬＡ２０１〜
２１０の各々に供給される。第５表で、例えば、第１サ
イクルＰＬＡ（Ｐｌ戸まＰＬＡクロック信号ＰＣ１〜Ｐ
ｃ４’ｒ’を喉る。ＰＬＡクロック信号Ｐｃ１乃至ＰＣ
４＋１それぞれ、Ｐｌで必要な内部タイミング信号Ｃ１
乃至ｃａ’ｔ（供給する。。

ＰＬＡクロック・ロジック２Ａ２’ｔま各種のＰＬＡ出
カヌカストローブＳ１２、ＳＡＡ、ＳＡＢ。

ＳＡＣ，ＳＡＤ、ＳＸＡ、ＳＸＢ、ＳＸｃおＪ：び５Ｘ
Ｄｉ入力信入力口て受取シ、くに、クロック発生装置１
５からの正のＡおよびＢクロック・パルスならびにＢデ
コーダ２１７がらの再開始パルスＳＯを入力信号として
受取る。ＰＬＡクロック・ロジック２４２はこれらの入
力信号を使用する各種の組合せ論理回路を含み、ＰＬＡ
クロック信号ＰＣ１〜ＰＣＩ　６’ｌ生成する。ＰＬＡ
クロック信号ＰＣ１〜ＰＣＩ＜Ｓの各々を生成するＰＬ
Ａクロック・ロジック２４２の内部における組合せ論理
が第４衣に示されている。第４表で、“ドツト”記号は
ＡＮＤを表わし、“十”記号はＯＲを表わす。第９図の
実施例のＰＬＡクロック信号ＰＣ１〜Ｐ　Ｃ９１’！第
６図の実施例のＰＬＡクロック信号ＰＣ１〜ＰＣ９の生
成と同様の方法で生成される。

第１０図は、第１図の命令レジスタ２０に駐在するプロ
セッサ命令の各々に対し、第９図の制御装置で生成され
る制御ワードすなわちマイクロワード・シーケンスの全
体の姿を表わす。第１０図における各々のブロックはマ
イクロワー１２表わす。ブロック内の頭字語はそのマイ
クロワードが得られたＰＬＡ２０１乃至２１０の特定の
１つの頭字梧と一致する。各々のプロセッサ命令の第１
および第２のマイクロワードＰ１およびＰ２はそれぞれ
、第１および第２サイクルＰＬＡ２０１および２０６に
よって与えられる。その後のマイクロワードＰＡＡ、Ｐ
ＡＢ、ＰＡＣ，ＰＡＤ、ＰＡＡ、ＰＡＢ、・・・・・・
は有効アドレス・デコードＰＬＡ２０２．２０３．２０
７および２０９によって与えられる。一般に、有効アド
レス・マイクロワードｔま操作される単数また１ま複数
のオペランドに対する有効アドレスの計算馨実行し、前
記オペランド馨主記憶装置１２から取出すのに使用きれ
る。

有効アドレス？計算するマイクロワード・シーケンスの
完了に続いて、実行デコードＰＬＡ２０４．２０５．２
０９および２１０が動作し、パ実行”マイクロワードＰ
ＸＡ％　ＰＸＢ、ＰＸＣ％　ＰＸＤ、ＰＸＡ、ＰＸＢ、
・・・・・のンーケンス？生成する。これらのマイクロ
ワード１１ま一般に、プロセッサ命令馨“実行”する、
言い換えれば所要Ｏオペランドの操作すなわちプロセッ
サ命令によって要求された操作？実行するように作用す
る。オペランド操作後、最後のいくつかの′”実行″マ
イクロワードが段取り作業を実行するのに使用され　　
　　　ｊすることかある。段取９作業は全マイクロワー
ド・シーケンス？完了し、次のプロセッサ命令に備える
のに実施を必要とすることがある。

一般に、シーケンス全体の有効アドレス部分の正確なマ
イクロワード数はプロセッサ命令ごとに異なる。同様に
、シーケンス全体の実行部分の正確なマイクロワード数
もプロセッサ命令ごとに異なる。有効アドレス・セグメ
ントのＡデコーダ２１３を駆動する最後のマイクロワー
ド、第１０図ではマイクロワード２４５シまＰＬＡＬＡ
ストローブＡを生成し、Ａデコーダ２１６の次のマイク
ロワードのソースであるＰＸＡ（実行デコードＰＬＡ２
０４）ａ’選択する。同様に、有効アドレス・セグメン
トのＢデコーダ２１７？駆動する最後のマイクロワード
、第１０図ではマイクロワード２４６はＰＬＡＬＡスト
ローブＢを生成し、Ｂデコーダ２１７に次のマイクロワ
ード？供給するＰｘＢ（実行デコードＰＬＡ２０９）ａ
’選択する。これによって、マイクロワード・シーケン
スの有効アドレス・セグメントから実行セグメントへの
切換が行なわれる。その後、実行セグメントの最後の２
つのマイクロワードまでは、各々の実行デコードＰＬＡ
からのマイクロワードはＰＬＡストローブ乞生酸生成生
成されたＰＬＡストローブ１１まそれぞれの制御レジス
タおよびデコーダ機構に対してマイクロワード乞供給す
る次の実行デコードＰＬＡｉ選択する。実行セグメント
の最後のＡデコーダ・マイクロワード、第１０図でｌｆ
まマイクロワード２４７はＰＬＡストローブＳ１を生成
し、Ｐｌ（第１サイクルｐＬＡ２ｏ１）、ｖ選択する。

同様に、実行セグメントの最後のＢデコーダ・マイクロ
ワード、第１０図でシまマイクロワード２４８はＰＬＡ
ストローブＳ２を生成し、Ｐ２（第２サイクルｐｔ、Ａ
２ｏ６）ｖ選択する。このように、現在のプロセッサ命
令の最後の２つのマイクロワードが、次に実行されるプ
ロセッサ命令の最初の２つのマイクロワードのソース？
選択する。

有効アドレス・マイクロワードと実行マイクロワードに
よって与えられたプロセッサ制御動作の間の差異ｔま極
立ったものでシまない。例えば、あるプロセッサ命令に
おいて、有効アドレスを計算するマイクロワードのある
ものは実際には実行機能と分類する方がより適切な機能
？実行することがある。他のケースでは、実行マイクロ
ワードのあるものは有効アドレス機能と分類する方がよ
り適切な機能ケ実行することがある。厳密な機能分類乞
固守しないのシま、アドレスおよび実行デコードＰＬＡ
のすべてが大体同じ物理的な大きさを有するようにマイ
クロワードを均一に分布するためである。これによって
、これらのＰＬＡのどれをとっても、大きさが他！７）
ＰＬＡよりもずっと大きくなることはない。

〔再開始およびリフレッシュ回路（第１１図）の説明〕
第１１図では、第９図の制御装置のＰＬＡクロック・ロ
ジック２４２とともに使用されろことがある再開始回路
およびリフレッシュ回路が示される。ダイナミックＰＬ
Ａ２０１〜２１０の動作を再開始するためＰＬＡクロッ
ク・ロジック２４２に供給される１組の再開始クロック
・パルスＲ８１〜Ｒ８５’Ｙ生成するようにアクティブ
化される″再開始装置＃２５０によって再開始回路は表
わされる。再開始クロック・パルスＲ８１〜Ｒ８５は第
１２図のタイミング図に示されろ。これらのパルスの各
々シまバス２５１０個々の出力ライン上に生成され、Ｐ
ＬＡクロック・ロジック２４２に送られる。これらの開
始クロック・パルスの各々１−まＰＬＡクロック・ロジ
ック２４２にある組合せ論理回路のそれぞれに供給され
る。再開始クロック・パルスＲ８Ｉ〜Ｒ８５の各々（ま
、ＰＬＡクロック・パルスＰＣ１〜ＰＣ５Ｙ生成する５
つ′ｆ）咀合せ論理回路のそれぞれに供給される。

再開始回路）ま入力ライン２５２に再開始信号？加える
ことによってアクティブ化される。これに応答して、再
開始装置２５０は第１２図に示すような５個の再開始ク
ロック・パルス？１組生＋５３Ｔる。再開始信号によっ
て、再開始装置２５０におけるカウンタがクロック発生
装置１５ａからこのカウンタに供給されるＡおよびＢク
ロック・パルスのカラン）ｆ開始する。再開始装置２５
０にお　　　　　　　１けるデコーダ回路Ｉｔま前記カ
ウンタの５連続カウントに応答し、第１２図に示すよう
に％　５再開始クロツク！ラインＲ８１〜Ｒ８５；＆連
続してアクティブにする。このアクティブ化は第１２図
に示すようにＡおよびＢクロック・パルスと同期され、
再開始パルスＲ８１’ｒまＢクロックで現われ、Ｒ８２
はＡクロックで現われるというように、各々の再開始パ
ルスはＡクロックとＢクロックで交互に現われる。

第４図のタイミング図をま第９図の制御装置に対しても
有効であり、再開始パルスＲ８１はＰＬＡクロック・パ
ルスｐｃｉｖ生成し、Ｒ８２’＋まＰＣ２を生成する。

Ｒ８ろ〜Ｒ８５も同様にＰＣ３〜ＰＣ５Ｙそれぞれ生成
する。第４図の下部に示されている゛ＰＬＡ内邪タイミ
ングによって、第９図の第１および第２サイクルＰＬＡ
２０１および２０６の完全な有効化が行なわれる。また
、それによって、ＰＡＡ、ＰＡＢおよびＰＡＣ２０２，
２０７および２０ろにおける有効化プロセスが開始され
る。これらのＰＬＡはそれぞれ、第４図のＡＰ、ＢＰお
よびｃｐのＰＬＡに対応する。第１２図においてＴ１で
指定された時間１ま、第４図においてプロセッサ命令の
マイクロワード・シーケンスの開始？示す境界線に対応
する。この改から、ＰＬＡクロック臂はマイクロワード
自身によって生成されたＰＬＡストローブ・パルスによ
って生成される。

また、再開始装置２５０（ま第９図の制御装置にある制
御レジスタ２１１．２１２．２１５および２１６の各々
にライン２５６を介してリセット信号を供給し、再開始
装置２５０が再開始クロック・パルスＲ８１〜Ｒ８５Ｙ
生成している間にＰＬＡストローブ・パルスが生成され
ないように前記制御レジスタをクリアする。また、再開
始パルスＲ８４がＰｌ（第１サイクルＰＬＡ２０１）の
出力のゲート群２２１のストローブ入力端子Ｓ１にライ
ン２５４ケ介して供給され、ライン２５４’ｌまストロ
ーブ・ラインＳ１とＯＲ結合される。これによって、ゲ
ート群２２１は第１サイクルＰＬＡ２０１の出力（この
時点で有効）’１ｚＡ−Ｌ１制御レジスタ２１１に転送
できる。同様に、再開始パルスＲ８５もライン２５５を
介してＰ２（第２すイクルＰＬＡ２０６）の出力のゲー
ト群２２６のストローブ入力端子Ｓ２に供給される。言
い換えれば、ライン２５５はストローブ・ラインＳ２と
ＯＲ結合される。これによって、ゲート群２２６は第２
サイクルＰＬＡ２０６の有効出力’１Ｂ−Ｌ１制御レジ
スタ２１５に転送できる。

再開始装置２５０の入力ライン２５２に加えられた再開
始信号は、例えば、プロセッサの最初の開始または診断
の為のプロセッサのリセット等で通常、データ・プロセ
ッサによって生成される様な、所謂°゛パワーオンリセ
ット”信号、または所謂゛′システム・リセット”信号
であることがある。゛システム・リセット”型の再開始
信号はまた、フェイルした命令の再試行のために、ノ・
−ドウエア・エラーによって生じた割込に続いて、デー
タ・プロセッサによって生成されることがある。

データ・プロセッサの正常な動作の間は、ＡおよびＢデ
コーダ２１３および２１７によって生成されたストロー
ブ・パルスＳ１〜ＳＸＤによって十分にタイミングがと
られたＰＬＡクロック”・パルスＰＣ１〜ＰＣＩ６がそ
れぞれのダイナミックＰＬＡ２０１〜２１０に供給され
、ダイナミックＰＬＡの容量性出力ステージの放電を原
因としてマイクロワード・ビット値が失われたり、損な
われたりする問題ｌまない。ＰＬＡ出力ステージク〕放
電時定数は十分に長く、制御装置の正常な動作の間に問
題は生じない。

データ・プロセッサの種類によってＣは、プロセッサの
主要なデータ・フロ一部分の動作？−一時的中断させた
い場合がある。これ１・ま制御装置の動作を一時的に中
断することによって行なわれる。

このような状況は、例えば、主記憶装置またＩ＋′！、
■１０チャネル装置がメイン・データ・フロー装置と無
関係に、ある動作？実行できるデータ・プロセッサで生
じることがある。その場合、主記憶装置またはＩ１０チ
ャネル装置が関連動作馨完了するの？待つため、時には
データ・フロー装置Ｙ　一時的に停止させることが望ま
しい。　　　　　　　　　　　　！１第９図の制御装置
の動作が中断されているとき、新１．いＰＬＡクロック
・パルスＰＣ１〜ＰＣＩ６がダイナミックＰＬＡ２０１
〜２１０に供給されることはない。このアイドル状態が
続く時間が長すぎる場合（数ミリ秒のオーダー）、ダイ
ナミックＰＬＡの容量性出力ステージは放電し、出力信
号の信頼性は失われる。比較の念め、第４図および第１
６図に示す基本マイクロワード・サイクルタイムが、例
えば５０ナノ秒とすると、１マイクロ秒は２０マイクロ
ワード・サイクルに相当する。

制御装置の動作が、動作の一時的な中断の後に再開され
るとき、中断されたときと同じ点で動作が再開されるこ
とが望ましい。言い換えれば、例えば、動作が特定のプ
ロセッサ命令のマイクロワード６の終了時に中断された
場合、前記命令のマイクロワード７で動作が再開される
ことが望ましい。そのためには、ダイナミックＰＬＡ２
０１〜２１０の出力の有効性？保持することが必要であ
るから、第１１図のリフレッシュ回路が制御装置の動作
が中断している間アクティブ状態を保持し、バーストす
なわちリフレッシュ・クロック信号のシフケンスがＰＬ
Ａクロック・ロジック２４２に周期的に供給され、ダイ
ナミックＰＬＡ２０１〜２１０のそれぞれがリフレッシ
ュされる。本実施例では、このリフレッシュ回路はりフ
レッシュ・タイムアウト・カウンタ２５６およびリフレ
ッシュ・クロック・カウンタ／デコーダ２５７を含む。

データ・プロセッサはライン２５８にパストップＣＰＵ
　”信号？加えることによって停止される。

この信号は、マスタＣＰＵクロック発生装置２６０の出
力に接続されている対のストップＣＰＵゲート回路２５
９にも供給される。装置２５９および２６０は第９図に
示すクロック発生装置１５の変形であるクロック発生装
置１５ａＹ構成する。

その変更１．まストップＣＰＵゲート回路２５９の付加
である。言い換えれば、第１１図のクロック発生装置１
５ａ′は第９図のクロック発生装置に相当し、第９図の
各種の装置に基本的なＡおよびＢクロック信号を供給す
る。

ライン２５８上に現われるストップＣＰＵ信号によって
ストップＣＰＵゲート回路２５９１まディスエーブルさ
れる。第９図の制御装置へのＡおよびＢクロック信号の
供給シよそれによって停止きれ、制御装置１４はその時
点で凍結される。すなわち、制御装置１４の動作は停止
され、停止された時点で存在していた各種の信号状態は
保持される。’ＩＩ御装置１４はデータ・フロー装置１
１に制御点信号ケ与えるから、データ・フロー装置１１
も停止される。

ライン２５８上に現われるストップＣＰＵ信号によって
リフレッシュ・タイムアウト・カウンタ２５６％ま動作
ケ開始し、マスタＣＰＵクロック発生装置２６０からの
ＸおよびＹクロック・パルスのカウンＩｆ’開始する。

所定の期間、例えば２マイクロ秒の終りで、リフレッシ
ュ・タイムアウト・カウンタ２５６　’Ｉ’！ライン２
６１上に出力信号ケ生成する。この信号（ま”開始”信
号と呼ばれる。

ライン２６１上に開始信号が現われると、リフレッシュ
・クロック・カウンタ／デコーダ２５７の内部動作が開
始される。ライン２６１上の開始信号に応答して、リフ
レッシュ・クロック・カウンタ／デコーダ２５７は連続
する９個のりフレッシュ・クロック・パルスＲＦ’ｌ〜
ＲＦ”　９のバーストＹ生成する。これらのりフレッシ
ュ・クロック・パルスの大体の形態は第１３図に示され
る。これらのパルスの各々の持続期間ンま、例えば、５
０ナノ秒である。これらのパルス１ｔまバス２６２の個
々の出力ラインを介してＰＬＡクロック・ロジック２４
２に供給され、ＰＬＡクロンク・ロジック２４２のＰＬ
Ａクロック出カラインｐｃｉ〜ＰＣ１６のそれぞれにリ
フレッシュ・クロック・パルスを生成する。また、リフ
レッシュ・クロック・カウンタ／デコーダ２５７はライ
ン２６ろ？介してＰＬＡクロック・ロジック２４２に゛
′リフレッ／ユ・ノット・ビジー”信号？供給し、ＰＬ
Ａクロック・ロジック２４２の通常はＰＬＡストローブ
・パルスＳ１〜ＳＸＤに応答する部分？ディスエーブル
する。

第１３図に示すリフレッシュ・クロック・パルスＲＦｉ
〜ＲＦ９のセットが生成された後、リフレッシュ・クロ
ック・カウ７タ／デコーダ２５フ’ｔｔ５イン２６４乞
介してリフレッシュ・タイムアウト・カウンタ２５６に
リセット信号を供給する。

これによって、リフレッシュ・タイムアウト・カウンタ
２５６１まりセットされ、ライン２５８上にストップＣ
ＰＵ信号が依然として存在している場合に、もう１つの
２マイクロ秒の期間つカウントケ開始する。ライン２５
８上にストップＣＰＵ信号がアクティブのままで存在し
ている限り、リフレッシュ・タイムアウト・カウンタ２
５６１．！２２マイクロの期間のカウントケ続行し、各
々の２マイクロ秒の期間が終るごとに開始信号？ライン
２６１上に生成する。このようにして、２マイクロ秒ご
とにリフレッシュ・クロック・カウンタ／デコーダ２５
７　’ｔよりフレッシュ・クロック・パルスＲＦ１〜Ｒ
Ｆ９のバースト？生成する。これらのリフレッシュ・ク
ロック・パルスによってダイナミックＰＬＡ２０１〜２
１０はリフレッシュされる。

ライン２５８上からストップＣＰＵ信号が消えると、リ
フレッシュ・タイムアウト・カウンタ２５６はディスエ
ーブルされ、開始信号はリフレッシュ・クロック・カウ
ンタ／デコーダ２５７に供給されなくなる。また、ライ
ン２５８上からストップＣＰＵ信号が消えると、ストッ
プＣＰＵゲート回路はイネーブルされ、ＡおよびＢクロ
ック信号の第９図の制御装置への供給ケ再開する。それ
によって、第９図の制御装置１．ま通常の動作？再開す
る。

［ＰＬＡクロック・ロジック回路（第１４〜２９図）の
説明〕第１４図乃至第２９図で１１ま、第９図および第
１１図つＰＬＡクロック・ロジック２４２を構成する個
々の組合せロジック回路の構成が詳細に示される。ＰＬ
Ａクロック・パルス・ラインＰＣ１〜ＰＣＩ６の各々に
個々−の組合せロジック回路があり、これらの回路はそ
れぞれ、第１４図乃至第２９図に個々に示される。第１
４図乃至第２９図の組合せロジック回路の動作１ま極め
て自明であり、特に説明を必要としないが、便宜上第１
４図のＰＣｌの回路の動作について、いくらか詳細な説
明を行なう。

第１４図で、再開始クロックＲ８１のライン２５１ａお
よびリフレッシュ・クロックＲＦ１のライン２６２ａｌ
ま通常シま非アクティブである。本実施例では、これ１
まそれらのラインが通常は低い信号レベルであることを
意味する。これに対して、リフレッシュ・ノット・ビジ
ーのライン２６６は通常はアクティブで高い信号レベル
である。第９図のＢゲート群２ろ２からのストローブ信
号ＳＯおよびＳ２のラインｌ、まそれぞれのインバータ
回路すなわちＮＯＴ回路２７０および２７１を介してＡ
ＮＤ回路２７２に接続されている。クロック発生装置１
５ａからのＢクロック・パルス）Ｉ′！ライン２７３を
介してＡＮＤ回路２７２の第３の人力に供給される。Ａ
ＮＤ回路２７２の出力）ま第４表に示すＰＬＡクロック
ＰＣＩのクロック・ロジック機能？表わす。このように
、ライン２７ろ上の各々のＢクロック・パルスは、スト
ローブ信号ＳＯおよびＳ２がない限り、ＡＮＤ回路２７
２の出力にパルスを生成する。

ＡＮＤ回路２７２の出力に現われたパルスは０Ｒ回路２
７４？介してＡＮＤ回路２７５の第１の入力に供給され
る。クロック発生装置１５ａからのＢクロックはまた、
ライン２７６ケ介してＡＮＤ回路２７５に供給される。

゛°リフレッシュ・ノット・ビジー”のライン２６ろが
通常の高い信号レベルにあるものとすると、ＡＮＤ回路
２７２の出力に現われるパルスのセットに対１芯スるパ
ルスのセットがＡＮＤ回路２７５の出力に生成されろ。

これらのパルスはＯＲ回路２７７馨介してＰＣ１クロッ
ク・ラインに供給され、第３表に示すように、Ｐｌ（第
１サイクルＰＬＡ２０１）のＣ１クロック端子に供給さ
れる通常のＰＬＡクロック・パルスＰＣＩＹ、このライ
ンに与える。

再開始装置２５０がアクティブの場合、再開始クロック
・パルスＲ８１’＋まライン２５１ａ、ＯＲ回路２７４
、ＡＮＤ回路２７５およびＯＲ回路２７７Ｙ経−（ＰＣ
１１０”＃−−７Ｗ７に供給５′！′″６・　　　　　
２１リフレツシユ・クロック・カウンタ／デコーダ２５
７がアクティブで、リフレッシュ・クロック・パルス？
生成する動作？している場合、゛リフレッシュ・ノット
・ビジー”のライン２６３は低い信号レベルになる。こ
れによってＡＮＤ回路２７５はディスエーブルされ、Ａ
ＮＤ回路２７２また１ま再開始装置２５０によって生成
されたクロック・パルス（ま経路？遮断される。この場
合、リフレッシュ・パルスＲＦ１は、第１サイクルＰＬ
Ａ２０１のリフレッシュの部分を与えるため、ライン２
６２ａおよびＯＲ回路２７７を介してＰＣＩクロック・
ラインに供給されろ。

第１５図乃至第２９図のＰＣ２乃至ＰＣ１６クロツク回
路はそれぞれ、第４表で与えられたＰＬＡクロック・ロ
ジックのそれぞれの部分ケ実行する。再開始クロック・
パルスＲ８１乃至ＲＳ　５　’＋まそれぞれ、第１４図
乃至第１８図のＰＣｌ乃至ＰＣ５クロック回路に、かつ
これらの回路にのみ供給サレル。リフレッシュ・クロッ
ク・パルスＲＦ１乃至ＲＦ９はそれぞれ、第１４乃至第
２２図のＰＣＩ乃至ＰＣ９クロック回路に供給される。

リフレッシュ・クロック・パルスＲＦ３乃至ＲＦ９）ｌ
ま捷た、第２３図乃至第２９図のＰＣ，１０乃至ＰＣＩ
６Ｃ１クロック端子ぞれ供給されろ。ライン２６３上の
”リフレッシュ・ノット・ビジー″信号シまＰＣｌ乃至
ＰＣＩ６クロノク回路のすべてに供給される。

注意すべき点１はＰＬＡクロック・ロジック２４２は組
合せロジック回路のみ？含むことである。

当業者には周知のように、第１４図乃至第２９図で示す
ＡＮＤおよびＯＲ回路の代りに等制約な他の形式の組合
せロジック回路ケ用いることがある。

第３図の実施例のＰ　Ｌ　Ａクロック・ロジック機構６
０１は第１４図乃至第２９図に示すのと同様に構成され
ることがあるが、いう壕でもなく、第６図の実施例で１
（ま第１４図乃至第２２図のＰＣｌ乃至ＰＣ９の回路の
みが使用される。

第　　　１　　　表 第　　　２　　　表 第　　　３　　　表 第　　　　４　　　　表

【図面の簡単な説明】

第１図は本発明を実施しうるディジタル・データ・プロ
セッサまたはディジタル・コンピュータの機能ブロック
図、 第２図は第１図のデータ・プロセッサの動作ケ説明する
のに用いられるタイミング図、第３図は本発明に従って
構成され、かつ第１図のデータ・プロセッサの制御装置
として使用しうるディジタル制御装置の第１実施例の機
能ブロック図、 第４図をま第６図の制御装置の動作を説明するのに用い
られるタイミング図、 第５図シま第３図の各種のダイナミックＰＬＡの各々の
代表的な構成形式の詳細を示す図、第６図は第５図のＰ
ＬＡの動作を説明するのに用いられるタイミング図、 第７図は第３図の制御装置におけるＰＬＡ出力バツファ
、ＰＬＡ出力バスおよび制御レジスタの構成の詳細を示
す図１ 、第８図シま第７図のＰＬＡ出カバソファ・ステージ０
１つ、Ｌ１制御レジスタ・ステージの１およびＬ２制御
レジスタ・ステージの１つの代表的な構成形式ケ詳細に
示す図、 第９図は本発明に従って構成され、かつ第１図のコンピ
ュータの制御装置として使用しうるディジタル制御装置
の第２実施例の壜駆ブロック図、第１０図シま第９図り
）制御装置の制御ワードの代表的なシーケンス？示すタ
イミング図、第１１図１１ま第９図のＰＬＡクロック・
ロジックとともに使用されることがある一定の再開始回
路および一定のリフレッシュ回路？示す機能ブロック図
、 第１２図は第１１図の再開始回路によって生成される一
ＰＬＡ再開始再開ツクロック信号的な形式乞示すタイミ
ング図、 第１６図）ま第１１図のリフレッシュ回路によって生成
されるＰＬＡリフレッシュ・クロック信号の代表的な形
式？示すタイミング図、　　　　　　　　　　　１第１
４図乃至第２９図１１ま第９図のＰＬＡクロック・ロジ
ックで、異なるＰＬＡクロック信号ＰＣ１乃至ＰＣｌ、
１？生成するのに用いられる、異なる個々の組合せ論理
回路の構成ケ示す図である。 １０・・・・データ・プロセッサ、１１・・・・データ
・フロー装置、１２・・・・主記憶装置、１ろ・・・・
工１０装置、１４・・・・制御装置、１５．１５ａ・・
・・クロック発生装置、１６．１７．１８・・・・制御
ライン、１９・・・弓１０バス、２０・・・・命令レジ
スタ、２１・・・・バス、２２・・・・制御ライン、２
４・・・・第１サイクルＰＬＡ、２５・・・・第２サイ
クルＰＬＡ、２６・・・・ＡデコードＰＬＡ、２７・・
・・ＢデコードＰＬＡ、２８・・・・ＣデコードＰＬＡ
、２９・・・・ＤデコードＰＬＡ、３０・・・・Ａゲー
ト群、ろ１・・・・Ｂゲート群、３２．３３．３４・・
・・ＰＬＡ出力バツファ、３５・・・・Ａ制御レジスタ
機構、３５ａ・・・・Ｌルジスタ、３５ｂ・・・・トラ
ンジスタ、３６・・・・ＰＬＡ出力バス、３７・・・・
Ａデコーダ、４０．４１．４２・・・・ＰＬＡ出カバソ
ファ、４３・・・・Ｂ制御レジスタ機構、ｄ５ａ・・・
・Ｌルジスタ、４３ｂ・・・・トランジスタ、４４・・
・・ＰＬＡ出カバカバス５・・・・Ｂデコーダ、４６・
・・・制御ライン群、４７．４８・・・・制岬点ライン
、４９・・・・共有制＃点うイン、５０．５１　・・・
制倒徹ライン、５２．５３・・・複数ライン・バス、５
４・・・・１Ｔｔｌｌ　８点ライン、５５・・・・エン
コー）”ＰＬＡ、５６・・・・バス、５７・・・シーケ
ンス・カウンタ、５８．５９　・・バッファ・レジスタ
、６０・・・・ＰＬＡクロック・ロジック礒構、６１・
・・・出力バス、６２・・・・ＡＮＤアレイ、６ろ・・
・ＯＲアレイ、６４．６５．６６．６７・・・　プロダ
クト・ライン、６８．６９．７０．７１．７２．７ろ・
・・・入力ライン、７４．７５．７６．７７・・　出力
ライン、８０゜８１．８２．８３．８４．８５・・・・
トランジスタ、８６・・・・ピット分割回路、８７・・
・・有効ｆヒ回路、８８・・・・入力ライン、８９．９
０．９１・・・・インバータ、９２．９６・・・・出力
ライン、９４．９５．９６．９７・・・・トランジスタ
、１００．１０１．１０２．１０３．１０４．１０５．
１０６．１゜７．１０８・・・・トランジスタ、１１０
，１１１．１１２．１１３・・・・トランジスタ、１１
４．１１５・・・・トランジスタ、１１６．１１７．１
１８、１１９．１２０．１２１・・・・トランジスタ、
１２２．１２３．１２４．１２５・・・・トランジスタ
、１２６．１２７・・・・トランジスタ、１３０．１３
１．１３２．１５５・・・・出力バッファ、１３４・・
・・ストローブ・ライン、１３５．１３６．１５７・・
・・出力ライン、１３５ａ〜１３５ｎ・・・・出力ライ
ン、１’ｄＯａ〜１４．１１　ｎ・・・・バッファ・ス
テージ、１４１ａ〜１４１ｎ・・・・バッファ・ステー
ジ、１４２ａ〜１４２ｎ・・・・バッファ・ステージ、
１４３ａ〜１４３ｎ・・・・パス◆ライン、１４４ａ７
１４４ｎ・・・・レジスタ・ステージ、１４５ａ〜１４
５ｎ・・・・レジスタ・ステージ、１４６．１４７・・
・・出力ライン、１５０．１５１．１５２．１５６・・
・・トランジスタ、１５４・・・・接続点、１５５．１
５６・・・・導体、１６０・・・・トランジスタ、１６
１．１６２．１６３・・・・導体、１６４・・・・トラ
ンジスタ、１６５・・・・導体、１７０．１７１．１７
２．１７３・・・・トランジスタ、１７４．１７５・・
・・トランジスタ、１７６．１７７・・・・トランジス
タ、１７８・・・・導体、１７９・・・・トランジスタ
、１８０．１８１　・・・接続点、２０１・・・・第１
サイクルＰＬＡ、２０２．２０３・・・・有効アドレス
・デコードＰＬＡ、２０４．２０５・・・・実行デコー
ドＰＬＡ、２０６・・・・第２サイクルＰＬＡ、２０７
．２０Ｂ・・・・有効アドレス・デコードＰＬＡ。 ２０９．２１０・・・・実行デコードＰＬＡ、２１１・
・・・Ａ−Ｌ１制御レジスタ、２１２・・・Ａ−Ｌ２制
御レジスタ、２１３・・・・Ａデコーダ、２１４・・・
・第１ＰＬＡ出力パス、２１５・・・・Ｂ−Ｌ１制御レ
ジスタ、２１６・・・・Ｂ−Ｌ２制御レジスタ、２１７
・・・・Ｂデコーダ、２１８・・・第２ＰＬＡ出力バス
、２２１〜２２５・・・・ゲート群、２２６〜２３０・
・・・ゲート群、２３１・・・・Ａゲート群、２３２・
・・・Ｂゲート群、２３３・・・・有効アドレス・エン
コードＰＬＡ、２３４・・・レジスタ、２３５・・・・
有効アドレス・シーケンス・カウンタ、２３６・・・・
レジスタ、２３７・・・・実行エンコー）’ＰＬＡ。 ２３８・・・・実行シーケンス・カウンタ％２３９％　
　　　　　　　”２４０・・・・レジスタ、２４２・・
・・ＰＬＡクロック・ロジック、２５０・・・・再開始
装置、２５１・・・・パス、２５２・・・・入力ライン
、２５３．２５４．２５５・・・・ライン、２５６・・
・・リフレッシュ・タイムアウト・カウンタ、２５７・
・・・リフレッシュ・クロック・カウンタ／′デコーダ
、２５８・・・・ライン、２５９・・・・ストップＣＰ
Ｕゲート回路、２６０・・・・マスタＣＰＵクロック発
生装置、２６１・・・・ライン、２６２・・・・バス、
２６！ｌ、２６４・・・・ライン。 出願人　インターナショ六いビジ本ス・マシーＸズ・コ
づ幀ｌづタン−１８し ０　　　　　　　　　　　　　Ｑ ＬＬ　　　　　　　　　　　　　　　ＬＬしＬ 手　　続　　補　　正　　書　　（方式）昭和５８年６
月ノ５日 特許庁長官基　杉　和　夫　殿 １、事件の表示 昭和５８年　特許層　第２７１２１３　号２、発明の名
称 ディジタル制御装置 五補正をする者 事件との関係　　特許出願人 住　所　アメリカ合衆国１０５０４、ニューヨーク州ア
ーモンク（番地なし） ４、代理人 住　所　郵便番号　１０６ 東京都港区六本木−丁目４番３４号 第２１森ビル ５補正命令の日付 昭和５８年　５月６１日 ６、補正の対象 明細書 ７　補正の内容 本願明細書第１１５頁〜１１８頁を別紙のとおり補正す
る。 １（ 別紙 第　　　１　　　表 別紙 第　　２　　表 第５表 第　　　４　　　表

Claims (1)

1. 【特許請求の範囲】 一連の制御ワードを用いて相次ぐ制御点信号のグループ
   を生成するディジタル制御装置において、各々の制御ワ
   ードがその制御ワードを生成したプログラマブル・ロジ
   ック・アレイ以外のプログラマブル・ロジック・アレイ
   を識別するように符号化されているストローブ・フィー
   ルドを含むような制御ワードを個々に生成する複数のダ
   イナミック・プログラマブル・ロジック・アレイと、制
   御ワードに応答して制御点信号を生成し、かつ各々の制
   御ワード中のストローブ・フィールドに応答してストロ
   ーブ信号を生成し次のプログラマブル・ロジック・アレ
   イを選択して制御ワードを供給する制御回路と、 制御回路によって生成されたストローブ信号に応答して
   ダイナミック・プログラマブル・ロジック・アレイのク
   ロック信号を生成するクロック回路と ？含むことを特徴とするディジタル制御装置。