JP2547436B2 - Ｐｌａ制御方式 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
-
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- H03K19/0008—Arrangements for reducing power consumption
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Description
【発明の詳細な説明】 〔概要〕 プログラマブル・ロジック・アレイ（PLA）の動作を
制御するPLA制御方式に関し、 PLAの消費電流の低減を目的とし、 機能に応じて分割された複数のサブPLAと、各該サブP
LAの入力端子に接続され、各該サブPLAに並列にデータ
を入力するデータ入力端と、該サブPLA毎に対応して設
けられ、該データ入力端に供給されるデータをそれぞれ
並列に入力されて、その入力データが該当するPLAに入
力されるものであるか否かを判別するデコーダと、該サ
ブPLA毎に対応して設けられ、該対応するデコーダの判
別出力と該サブPLAに供給するクロックパルスが入力さ
れ、該対応するデコーダの判別出力が、該当するサブPL
Aを示すとき、入力される該クロックパルスを該当するP
LAに供給するクロック制御回路とを有し、入力データに
より選択された機能のサブPLAのみを動作し、非選択の
サブPLAはプリチャージ状態とするよう構成する。
制御するPLA制御方式に関し、 PLAの消費電流の低減を目的とし、 機能に応じて分割された複数のサブPLAと、各該サブP
LAの入力端子に接続され、各該サブPLAに並列にデータ
を入力するデータ入力端と、該サブPLA毎に対応して設
けられ、該データ入力端に供給されるデータをそれぞれ
並列に入力されて、その入力データが該当するPLAに入
力されるものであるか否かを判別するデコーダと、該サ
ブPLA毎に対応して設けられ、該対応するデコーダの判
別出力と該サブPLAに供給するクロックパルスが入力さ
れ、該対応するデコーダの判別出力が、該当するサブPL
Aを示すとき、入力される該クロックパルスを該当するP
LAに供給するクロック制御回路とを有し、入力データに
より選択された機能のサブPLAのみを動作し、非選択の
サブPLAはプリチャージ状態とするよう構成する。
本発明はPLA制御方式に係り、特にプログラマブル・
ロジック・アレイ（PLA）の動作を制御するPLA制御方式
に関する。
ロジック・アレイ（PLA）の動作を制御するPLA制御方式
に関する。
近年の大規模集積回路（LSI）の高密度、高集積化に
伴って、ランダムロジック部分を高密度に高集積化する
手段として、階層設計を可能とし、また回路変更が容易
なPLAの重要性が高まっている。このPLAはその動作時の
電流消費を低減することが必要とされる。
伴って、ランダムロジック部分を高密度に高集積化する
手段として、階層設計を可能とし、また回路変更が容易
なPLAの重要性が高まっている。このPLAはその動作時の
電流消費を低減することが必要とされる。
第８図は従来の一例の回路図を示す。同図中、１はPL
Aで、そのクロック端子に印加されるクロックパルスCLK
（第９図（Ａ）に示す）の“H"レベル期間でプリチャー
ジ、“L"レベル期間でディスチャージされるので、その
動作は第９図（Ｂ）に模式的に示す如くになる。なお、
第９図（Ｂ）中、「Pre」はプリチャージ期間、「Des」
はディスチャージ期間を示す（他の図でも同様）。
Aで、そのクロック端子に印加されるクロックパルスCLK
（第９図（Ａ）に示す）の“H"レベル期間でプリチャー
ジ、“L"レベル期間でディスチャージされるので、その
動作は第９図（Ｂ）に模式的に示す如くになる。なお、
第９図（Ｂ）中、「Pre」はプリチャージ期間、「Des」
はディスチャージ期間を示す（他の図でも同様）。
PLA1はプリチャージ期間に入力を取り込み、ディスチ
ャージ期間にその論理出力信号をラッチ回路２へ出力す
る。ラッチ回路２は読出し信号とクロックパルス▲
▼との論理積をとるAND回路３の出力信号の立上りか
らPLA1の出力信号を通過出力させ、次の立下りでラッチ
する（確定する）。
ャージ期間にその論理出力信号をラッチ回路２へ出力す
る。ラッチ回路２は読出し信号とクロックパルス▲
▼との論理積をとるAND回路３の出力信号の立上りか
らPLA1の出力信号を通過出力させ、次の立下りでラッチ
する（確定する）。
従って、AND回路３の一方の入力端子に印加される読
出し信号が第９図（Ｃ）に示すものであるときは、ラッ
チ回路２の出力信号は同図（Ｄ）に示す如きタイミング
で変化する。
出し信号が第９図（Ｃ）に示すものであるときは、ラッ
チ回路２の出力信号は同図（Ｄ）に示す如きタイミング
で変化する。
しかるに、従来のPLA1はクロックパルスのみにより、
第９図（Ｂ）に模式的に示す如くその動作が制御されて
いたため、読出し信号が入力されていない期間中もアク
セスされており、この不要なPLAアクセス期間内のディ
スチャージ期間での電流消費が無駄となっていた。特
に、この問題は近年の高集積化LSIに組込まれるPLAのよ
うに、回路規模が大きいものにとって深刻であった。
第９図（Ｂ）に模式的に示す如くその動作が制御されて
いたため、読出し信号が入力されていない期間中もアク
セスされており、この不要なPLAアクセス期間内のディ
スチャージ期間での電流消費が無駄となっていた。特
に、この問題は近年の高集積化LSIに組込まれるPLAのよ
うに、回路規模が大きいものにとって深刻であった。
本発明は上記の点に鑑みてなされたもので、PLAの消
費電流を低減できるPLA制御方式を提供することを目的
とする。
費電流を低減できるPLA制御方式を提供することを目的
とする。
〔課題を解決するための手段〕 上記目的達成のため、本発明は第１図に示す如き原理
構成とする。図中、51〜5nは複数のサブPLAで、機能に
応じてPLAを分割したものである。61〜6nはデコーダ
で、対応するサブPLA51〜5nが選択されたかどうかを認
識する信号を出力する。
構成とする。図中、51〜5nは複数のサブPLAで、機能に
応じてPLAを分割したものである。61〜6nはデコーダ
で、対応するサブPLA51〜5nが選択されたかどうかを認
識する信号を出力する。
71〜7nはクロック制御回路で、デコーダ61〜6nの出力
信号とクロックパルスCLKとが供給され、選択時のみ対
応するサブPLAへクロックパルスCLKを供給する。
信号とクロックパルスCLKとが供給され、選択時のみ対
応するサブPLAへクロックパルスCLKを供給する。
また、第２図に示す如く、クロック制御回路８には、
読出し信号とクロックパルス▲▼とが夫々供給さ
れ、読出し時にのみクロックパルス▲▼をPLA9に
供給する。
読出し信号とクロックパルス▲▼とが夫々供給さ
れ、読出し時にのみクロックパルス▲▼をPLA9に
供給する。
第１図において、クロック制御回路71〜7nの夫々には
第３図にCLKで示したクロックパルスが供給される。ま
た、デコーダ61〜6nの夫々には第３図に示したように、
ｎ種類の機能を例えば順番に選択する入力データが供給
される。
第３図にCLKで示したクロックパルスが供給される。ま
た、デコーダ61〜6nの夫々には第３図に示したように、
ｎ種類の機能を例えば順番に選択する入力データが供給
される。
デコーダ61〜6nの夫々は予め設定されている機能を示
す入力データが入力されたときのみクロック制御回路71
〜7nに信号を出力して、入力クロックパルスCLKを有効
とする。従って、入力データが機能を選択していると
きはクロック制御回路71のみから第３図に示す如くクロ
ックパルスCLK1が取り出され、同様にして入力データが
機能や機能を選択しているときはクロック制御回路
72や7nから第３図に示す如くクロックパルスCLK2、CLKn
が取り出され、対応するサブPLA52,5nのクロック入力端
子に印加される。
す入力データが入力されたときのみクロック制御回路71
〜7nに信号を出力して、入力クロックパルスCLKを有効
とする。従って、入力データが機能を選択していると
きはクロック制御回路71のみから第３図に示す如くクロ
ックパルスCLK1が取り出され、同様にして入力データが
機能や機能を選択しているときはクロック制御回路
72や7nから第３図に示す如くクロックパルスCLK2、CLKn
が取り出され、対応するサブPLA52,5nのクロック入力端
子に印加される。
従って、第３図からわかるように、サブPLA51〜5nは
入力データによりその設定機能選択時のみ、CLK1〜CLKn
のうち対応するクロックパルスが供給されてプリチャー
ジ、ディスチャージの動作を行なうことになり、そのと
きに選択されていない残りのサブPLAはすべてプリチャ
ージ状態となる。
入力データによりその設定機能選択時のみ、CLK1〜CLKn
のうち対応するクロックパルスが供給されてプリチャー
ジ、ディスチャージの動作を行なうことになり、そのと
きに選択されていない残りのサブPLAはすべてプリチャ
ージ状態となる。
また、第２図においては、クロック制御回路８は第４
図に▲▼で示すクロックパルスが供給される一
方、PLA9の読出し信号（マイクロ命令、その他の信号に
よるPLAデータのリード信号）がアサート（有効）とさ
れた期間（第４図にハイレベルで示す）のみ、クロック
パルス▲▼を通過出力してPLA9のクロック入力端
子に第４図に示す如く印加する。
図に▲▼で示すクロックパルスが供給される一
方、PLA9の読出し信号（マイクロ命令、その他の信号に
よるPLAデータのリード信号）がアサート（有効）とさ
れた期間（第４図にハイレベルで示す）のみ、クロック
パルス▲▼を通過出力してPLA9のクロック入力端
子に第４図に示す如く印加する。
一方、読出し信号がネゲート（無効）された期間はク
ロック制御回路８はPLA9をプリチャージ状態にするハイ
レベルの信号を第４図に示す如く出力する。従って、こ
の第２発明においては、第４図からわかるように、PLA9
は読出し信号が有効となっている期間のみクロックパル
スがそのクロック入力端子に印加されて動作状態となる
が、それ以外の期間は常にプリチャージ状態となる。
ロック制御回路８はPLA9をプリチャージ状態にするハイ
レベルの信号を第４図に示す如く出力する。従って、こ
の第２発明においては、第４図からわかるように、PLA9
は読出し信号が有効となっている期間のみクロックパル
スがそのクロック入力端子に印加されて動作状態となる
が、それ以外の期間は常にプリチャージ状態となる。
このように、本発明によればサブPLA51〜5n,PLA9は読
出し時のみ動作状態とされ、それ以外の期間では常にプ
リチャージ状態に保持される。
出し時のみ動作状態とされ、それ以外の期間では常にプ
リチャージ状態に保持される。
第５図は本発明の一実施例の回路図を示す。本実施例
は前記第１発明と第２発明とを併用した例で、第１図及
び第８図と同一構成部分には同一符号を付してある。第
５図において11はPLAで、入力28ビット、出力23ビッ
ト、積項数1653で、機能によりＡ〜Ｊに10分割し、更に
それを131（積項）×13（個）のサブPLA51〜513に分割
されている。131（積項）×13（個）のサブPLA51〜513
に分割したのは、レイアウト設計を容易にするためであ
る。
は前記第１発明と第２発明とを併用した例で、第１図及
び第８図と同一構成部分には同一符号を付してある。第
５図において11はPLAで、入力28ビット、出力23ビッ
ト、積項数1653で、機能によりＡ〜Ｊに10分割し、更に
それを131（積項）×13（個）のサブPLA51〜513に分割
されている。131（積項）×13（個）のサブPLA51〜513
に分割したのは、レイアウト設計を容易にするためであ
る。
PLA11の分割方法及びサブPLA51〜513の選択条件は第
７図に示す如くになる。第７図からわかるように、例え
ばサブPLA52は機能Ａの積項“27"と機能Ｂの積項“104"
から構成され、機能A,Bのどちらでも選択される。同様
に、サブPLA53は機能Ｂの積項“28"と機能Ｃの積項“10
3"とからなり、機能B,Cのどちらでも選択される。
７図に示す如くになる。第７図からわかるように、例え
ばサブPLA52は機能Ａの積項“27"と機能Ｂの積項“104"
から構成され、機能A,Bのどちらでも選択される。同様
に、サブPLA53は機能Ｂの積項“28"と機能Ｃの積項“10
3"とからなり、機能B,Cのどちらでも選択される。
サブPLA51〜513の夫々のクロック入力側には１対１に
対応してデコーダ61〜613,及び前記クロック制御回路71
〜7n又は８に相当する３入力NAND回路121〜1213が設け
られ、かつ、出力端子側には１対１に対応してインバー
タ131〜1313とＮチャンネル電界効果トランジスタ（FE
T）141〜1413が設けられており、これらは各々ブロック
151〜1513を構成している。
対応してデコーダ61〜613,及び前記クロック制御回路71
〜7n又は８に相当する３入力NAND回路121〜1213が設け
られ、かつ、出力端子側には１対１に対応してインバー
タ131〜1313とＮチャンネル電界効果トランジスタ（FE
T）141〜1413が設けられており、これらは各々ブロック
151〜1513を構成している。
デコーダ61〜613の夫々には入力データ28ビットのう
ちの６ビットが入力され、その属するブロックのサブPL
Aが選択されたかどうかを認識する信号を出力する。こ
の信号のアサート条件は第７図の選択条件の欄に示して
ある。
ちの６ビットが入力され、その属するブロックのサブPL
Aが選択されたかどうかを認識する信号を出力する。こ
の信号のアサート条件は第７図の選択条件の欄に示して
ある。
NAND回路121〜1213にはクロックパルス▲▼と
読出し信号が夫々共通に供給されると共に、対応するデ
コーダ61〜613の出力信号が別々に供給され、その出力
信号をサブPLA51〜513のクロック入力端子に印加してそ
の動作を制御する。サブPLA51〜513はクロック入力端子
が“H"レベルのときプリチャージ状態、“L"レベルのと
きディスチャージ状態となるような構成とされている。
これにより、PLA読出し要求があったとき（読出し信号
が“H"レベルとなったとき）、サブPLA51〜513のうちデ
コーダ61〜613の出力デコード信号で選択されたサブPLA
だけが動作状態となり、その他のサブPLAはプリチャー
ジ状態を保持する。
読出し信号が夫々共通に供給されると共に、対応するデ
コーダ61〜613の出力信号が別々に供給され、その出力
信号をサブPLA51〜513のクロック入力端子に印加してそ
の動作を制御する。サブPLA51〜513はクロック入力端子
が“H"レベルのときプリチャージ状態、“L"レベルのと
きディスチャージ状態となるような構成とされている。
これにより、PLA読出し要求があったとき（読出し信号
が“H"レベルとなったとき）、サブPLA51〜513のうちデ
コーダ61〜613の出力デコード信号で選択されたサブPLA
だけが動作状態となり、その他のサブPLAはプリチャー
ジ状態を保持する。
このことにつき更に第６図と共に詳細に説明する。入
力クロックパルス▲▼、読出し信号及び入力デー
タが夫々第６図に示す如きものであり、入力データによ
り機能Ｂが選択されたものとすると、第７図に示したよ
うに機能Ｂ選択時はサブPLA52及び53が夫々選択され、
ディスチャージが許可される。
力クロックパルス▲▼、読出し信号及び入力デー
タが夫々第６図に示す如きものであり、入力データによ
り機能Ｂが選択されたものとすると、第７図に示したよ
うに機能Ｂ選択時はサブPLA52及び53が夫々選択され、
ディスチャージが許可される。
従って、このときは第５図では示していないブロック
152,153内のデコーダ62,63から夫々ハイレベルの信号が
機能Ｂの選択期間中取り出されるため、NAND回路122.12
3からサブPLA52,53のクロック入力端子に印加されるク
ロックパルスCLK2,CLK3は第６図に示す如くになり、そ
の“L"レベル期間サブPLA52,53を第６図に模式的に示す
如くディスチャージ状態とし、サブPLA52,53よりその出
力信号を取り出す。
152,153内のデコーダ62,63から夫々ハイレベルの信号が
機能Ｂの選択期間中取り出されるため、NAND回路122.12
3からサブPLA52,53のクロック入力端子に印加されるク
ロックパルスCLK2,CLK3は第６図に示す如くになり、そ
の“L"レベル期間サブPLA52,53を第６図に模式的に示す
如くディスチャージ状態とし、サブPLA52,53よりその出
力信号を取り出す。
この場合、第７図に示したようにサブPLA52には機能
Ａの積項が、またサブPLA53には機能Ｃの積項が夫々含
まれているが、各サブPLA52及び53には28ビットの入力
データが全て入力されているため、機能A,Cの情報が出
力されることはない。また、このとき残りのサブPLA51,
54〜513の各入力クロックパルスは第６図に示すように
“H"レベルであり、引続きプリチャージ状態に保持され
ているため、これらの情報も出力されないので、機能Ｂ
の情報だけが出力されることになる。
Ａの積項が、またサブPLA53には機能Ｃの積項が夫々含
まれているが、各サブPLA52及び53には28ビットの入力
データが全て入力されているため、機能A,Cの情報が出
力されることはない。また、このとき残りのサブPLA51,
54〜513の各入力クロックパルスは第６図に示すように
“H"レベルであり、引続きプリチャージ状態に保持され
ているため、これらの情報も出力されないので、機能Ｂ
の情報だけが出力されることになる。
サブPLA52,53より取り出された機能Ｂの情報データ
（23ビット）はインバータ132,133を介してＮチャンネ
ルFET142,143のゲート、ドレインを経てラッチ回路２に
供給される。ここで、ＮチャンネルFET141〜1413の各ド
レインはＰチャンネルFET16のドレインに接続されてお
り、FET16はクロックパルス▲▼がそのゲートに
印加されてスイッチングされるため、FET16がオフの期
間にインバータ132,133の出力データが位相反転されて
ラッチ回路２に供給される。
（23ビット）はインバータ132,133を介してＮチャンネ
ルFET142,143のゲート、ドレインを経てラッチ回路２に
供給される。ここで、ＮチャンネルFET141〜1413の各ド
レインはＰチャンネルFET16のドレインに接続されてお
り、FET16はクロックパルス▲▼がそのゲートに
印加されてスイッチングされるため、FET16がオフの期
間にインバータ132,133の出力データが位相反転されて
ラッチ回路２に供給される。
ラッチ回路２は従来と同様にして読出し信号入力期間
中において、クロックパルス▲▼の立上りから入
力情報データを通過させ、次の立下り時点でラッチする
ため、第６図に模式的に示す如く出力される。
中において、クロックパルス▲▼の立上りから入
力情報データを通過させ、次の立下り時点でラッチする
ため、第６図に模式的に示す如く出力される。
本実施例によれば、PLAがサブPLA51〜513に分割さ
れ、しかもその読み出しがｍサイクルに１回なので、サ
ブPLA51〜513の大きさが略同じときは従来の約1/（13
m）倍に消費電流を低減することができる。
れ、しかもその読み出しがｍサイクルに１回なので、サ
ブPLA51〜513の大きさが略同じときは従来の約1/（13
m）倍に消費電流を低減することができる。
上述の如く、本発明によれば、PLAを機能に応じてｎ
個のサブPLAに分割し、選択したサブPLAのみ動作状態と
したので、従来の約1/n倍（ただし、各サブPLAの大きさ
がほぼ同じ場合）に消費電流を低減することができ、ま
た読出し信号が有効となっている期間のみPLAを動作状
態としたので、PLAの読出しがｍサイクルに１回のとき
は従来の約1/m倍に消費電流を低減することができ、更
に両者を併用した場合は消費電流を約1/（ｍ・ｎ）倍
と、大幅に低減することができる等の特長を有するもの
である。
個のサブPLAに分割し、選択したサブPLAのみ動作状態と
したので、従来の約1/n倍（ただし、各サブPLAの大きさ
がほぼ同じ場合）に消費電流を低減することができ、ま
た読出し信号が有効となっている期間のみPLAを動作状
態としたので、PLAの読出しがｍサイクルに１回のとき
は従来の約1/m倍に消費電流を低減することができ、更
に両者を併用した場合は消費電流を約1/（ｍ・ｎ）倍
と、大幅に低減することができる等の特長を有するもの
である。
第１図は本発明の原理構成図、 第２図は本発明の原理構成図、 第３図は第１図の動作説明用タイムチャート、 第４図は第２図の動作説明用タイムチャート、 第５図は本発明の一実施例の回路図、 第６図は第５図の動作説明用タイムチャート、 第７図はPLAの分割方法及びサブPLAの選択条件を示す
図、 第８図は従来の一例の回路図、 第９図は第８図の動作説明用タイムチャートである。 図において 51〜5nはサブPLA（プログラマブル・ロジック・アレ
イ）、 61〜6nはデコーダ、 71〜7n,8はクロック制御回路、 9,11はPLA を示す。
図、 第８図は従来の一例の回路図、 第９図は第８図の動作説明用タイムチャートである。 図において 51〜5nはサブPLA（プログラマブル・ロジック・アレ
イ）、 61〜6nはデコーダ、 71〜7n,8はクロック制御回路、 9,11はPLA を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 康浩 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内 (56)参考文献 特開 昭63−26716（ＪＰ，Ａ) 特開 昭54−69040（ＪＰ，Ａ) 特開 昭61−56510（ＪＰ，Ａ) 特開 昭61−26325（ＪＰ，Ａ) 特開 昭52−137228（ＪＰ，Ａ) 特開 昭52−137229（ＪＰ，Ａ)
Claims (2)
- 【請求項１】機能に応じて分割された複数のサブPLA
と、 各該サブPLAの入力端子に接続され、各該サブPLAに並列
にデータを入力するデータ入力端と、 該サブPLA毎に対応して設けられ、該データ入力端に供
給されるデータをそれぞれ並列に入力されて、その入力
データが該当するPLAに入力されるものであるか否かを
判別するデコーダと、 該サブPLA毎に対応して設けられ、該対応するデコーダ
の判別出力と該サブPLAに供給するクロックパルスが入
力され、該対応するデコーダの判別出力が、該当するサ
ブPLAを示すとき、入力される該クロックパルスを該当
するサブPLAに供給するクロック制御回路 とを有し、 入力データにより選択された機能のサブPLAのみを動作
し、非選択のサブPLAはプリチャージ状態とすることを
特徴とするPLA制御回路。 - 【請求項２】前記クロック制御回路のそれぞれには、さ
らに読出し信号が入力され、当該読出し信号が読出し時
を示すときのみ、該デコーダの判別信号に従って、該当
するサブPLAにクロックパルスを供給することを特徴と
する特許請求の範囲第１項記載のPLA制御回路。
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|---|---|---|---|
| JP63088592A JP2547436B2 (ja) | 1988-04-11 | 1988-04-11 | Ｐｌａ制御方式 |
| US07/333,939 US5033017A (en) | 1988-04-11 | 1989-04-06 | Programmable logic array with reduced power consumption |
| EP89303460A EP0337676B1 (en) | 1988-04-11 | 1989-04-07 | Programmable logic array |
| DE68920467T DE68920467T2 (de) | 1988-04-11 | 1989-04-07 | Programmierbare logische Anordnung. |
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Applications Claiming Priority (1)
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| JP63088592A JP2547436B2 (ja) | 1988-04-11 | 1988-04-11 | Ｐｌａ制御方式 |
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|---|---|
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Family Applications (1)
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| US4831285A (en) * | 1988-01-19 | 1989-05-16 | National Semiconductor Corporation | Self precharging static programmable logic array |
-
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- 1988-04-11 JP JP63088592A patent/JP2547436B2/ja not_active Expired - Lifetime
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1989
- 1989-04-06 US US07/333,939 patent/US5033017A/en not_active Expired - Fee Related
- 1989-04-07 DE DE68920467T patent/DE68920467T2/de not_active Expired - Fee Related
- 1989-04-07 EP EP89303460A patent/EP0337676B1/en not_active Expired - Lifetime
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