JP2551659B2 - 半導体デバイスの動作モード選択回路 - Google Patents
半導体デバイスの動作モード選択回路Info
- Publication number
- JP2551659B2 JP2551659B2 JP1139415A JP13941589A JP2551659B2 JP 2551659 B2 JP2551659 B2 JP 2551659B2 JP 1139415 A JP1139415 A JP 1139415A JP 13941589 A JP13941589 A JP 13941589A JP 2551659 B2 JP2551659 B2 JP 2551659B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- logic
- state
- circuit
- operation mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Quality & Reliability (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の動作モードを持つ半導体デバイスに
おいてチップのテストモードを含む特定の動作モードを
選択するための動作モード選択回路に関するものであ
る。
おいてチップのテストモードを含む特定の動作モードを
選択するための動作モード選択回路に関するものであ
る。
半導体メモリの高集積化、高信頼性の要求に伴って、
半導体チップは、通常のリード／ライトモード以外に多
様のテストモードやチップ内部の各種電気的特性を測定
するモードを選択するための動作モード選択回路を内蔵
するようになっている。このような動作モード選択回路
は、通常のリード／ライトモードにおいては動作せず、
チップ内部に何等の影響も及ばないように構成されてい
る。そのために、通常、この動作モード選択回路は、外
部から印加される電圧が特定電圧以上であるときに信号
をチップ内部に伝送するバッファの役割を負う構成とさ
れたり、あるいは、通常のリード／ライトモードの回路
の動作を中止させて特別モードの回路を動作させる信号
を発生する所定の感知回路を備えた構成とされている。
半導体チップは、通常のリード／ライトモード以外に多
様のテストモードやチップ内部の各種電気的特性を測定
するモードを選択するための動作モード選択回路を内蔵
するようになっている。このような動作モード選択回路
は、通常のリード／ライトモードにおいては動作せず、
チップ内部に何等の影響も及ばないように構成されてい
る。そのために、通常、この動作モード選択回路は、外
部から印加される電圧が特定電圧以上であるときに信号
をチップ内部に伝送するバッファの役割を負う構成とさ
れたり、あるいは、通常のリード／ライトモードの回路
の動作を中止させて特別モードの回路を動作させる信号
を発生する所定の感知回路を備えた構成とされている。
すなわち従来の半導体デバイスにおいては、通常のリ
ード／ライトモード以外にチップの特性を評価するため
のテストモード及びその他の特別な動作モードがある場
合、これらのモード選択について、専用パッドを利用す
る方法、あるいはアドレス制御パッドに高電圧感知回路
を付加する方法等がとられていた。
ード／ライトモード以外にチップの特性を評価するため
のテストモード及びその他の特別な動作モードがある場
合、これらのモード選択について、専用パッドを利用す
る方法、あるいはアドレス制御パッドに高電圧感知回路
を付加する方法等がとられていた。
専用パッドを利用して特別のモードを選択する方法
は、通常のリード／ライトモードで使用されるパッドの
他に別のパッドを追加し、この別のパッドを特別モード
選択用の入力源としている。また、高電圧感知回路を利
用して特別モードを選択する方法では、高電圧感知回路
を設けたアドレス／制御パッドに高電圧（12〜14V）を
印加すると高電圧感知回路が応答して動作し、特別モー
ドが選択されるようになっている。
は、通常のリード／ライトモードで使用されるパッドの
他に別のパッドを追加し、この別のパッドを特別モード
選択用の入力源としている。また、高電圧感知回路を利
用して特別モードを選択する方法では、高電圧感知回路
を設けたアドレス／制御パッドに高電圧（12〜14V）を
印加すると高電圧感知回路が応答して動作し、特別モー
ドが選択されるようになっている。
しかしながら、専用パッドを利用する方法では、各動
作モード毎に専用パッドが必要となるのでチップサイズ
が大きくなり、組立工程でしばしばこれらの専用パッド
がボンデイングされずテスト不可能となってしまった
り、又はパッケージピンの数が増加するという問題点が
あった。また、アドレス／制御パッドに高電圧感知回路
を付加して利用する方法では、別途の高電圧源を必要と
するという問題点があった。
作モード毎に専用パッドが必要となるのでチップサイズ
が大きくなり、組立工程でしばしばこれらの専用パッド
がボンデイングされずテスト不可能となってしまった
り、又はパッケージピンの数が増加するという問題点が
あった。また、アドレス／制御パッドに高電圧感知回路
を付加して利用する方法では、別途の高電圧源を必要と
するという問題点があった。
このような従来技術に鑑み、本発明の目的は、入力コ
ードの入力順を認識してこれに相応するモードを選択を
することでパッケージ後のテストを可能とし、したがっ
て高電圧源なしでも意図する動作モードを選択し得る動
作モード選択回路を提供することにある。加えて、この
ような動作モード選択回路で、入力コードの順序をプロ
グラム可能とすることによりチップ毎に異なった入力コ
ード順を設定することを可能とすることを目的とする。
ードの入力順を認識してこれに相応するモードを選択を
することでパッケージ後のテストを可能とし、したがっ
て高電圧源なしでも意図する動作モードを選択し得る動
作モード選択回路を提供することにある。加えて、この
ような動作モード選択回路で、入力コードの順序をプロ
グラム可能とすることによりチップ毎に異なった入力コ
ード順を設定することを可能とすることを目的とする。
このような目的を達成するために本発明は、複数の入
力信号の組合せによる入力コードを認識する入力コード
認識回路と、入力コード認識回路の出力から入力コード
の入力順を認識し、認識された入力コードの入力順に従
って動作モードを選択する順序認識回路と、動作モード
選択回路を構成することを特徴としている。また、この
ような動作モード選択回路の入力コード認識回路につい
て、プログラムロジックアレイを備えたロジック素子を
用いて構成することを特徴とする。
力信号の組合せによる入力コードを認識する入力コード
認識回路と、入力コード認識回路の出力から入力コード
の入力順を認識し、認識された入力コードの入力順に従
って動作モードを選択する順序認識回路と、動作モード
選択回路を構成することを特徴としている。また、この
ような動作モード選択回路の入力コード認識回路につい
て、プログラムロジックアレイを備えたロジック素子を
用いて構成することを特徴とする。
以下、本発明の実施例を添付図面に参照して詳細に説
明する。
明する。
第１図のブロック図に示されるように、本発明による
動作モード選択回路は、入力信号IP1〜IPnの組合せによ
り得られる入力コードを認識する入力コード認識回路10
と、入力コードの入力順を認識する順序認識回路20と、
で構成される。
動作モード選択回路は、入力信号IP1〜IPnの組合せによ
り得られる入力コードを認識する入力コード認識回路10
と、入力コードの入力順を認識する順序認識回路20と、
で構成される。
入力コード認識回路10は、図示せぬ入力バッファを通
じて供給されるか、あるいはプログラマブル素子の組合
せにより発生されて供給される入力信号IP1〜IPn及びそ
の反転信号▲▼〜▲▼を単純なロジック素
子の組合せによりデコーディングし、入力信号IP1〜IPN
（▲▼〜▲▼）の組合せに対応するコード
認識信号を発生するように構成されている。そして、順
序認識回路20は、入力コード認識回路10の出力を受けと
って入力コードの入力順序を認識するように構成されて
いる。
じて供給されるか、あるいはプログラマブル素子の組合
せにより発生されて供給される入力信号IP1〜IPn及びそ
の反転信号▲▼〜▲▼を単純なロジック素
子の組合せによりデコーディングし、入力信号IP1〜IPN
（▲▼〜▲▼）の組合せに対応するコード
認識信号を発生するように構成されている。そして、順
序認識回路20は、入力コード認識回路10の出力を受けと
って入力コードの入力順序を認識するように構成されて
いる。
第２図に示されるように、入力コード認識回路10の具
体的回路は、インバータI1〜Inと、NORゲートNO1〜NOm
と、それぞれ２個のインバータを直列接続してなるバッ
ファBUF1〜BUFmと、を用いて構成されている。各バッフ
ァBUF1〜BUFmの入力端子は対応するNORゲートNO1〜NOm
の出力端子に接続されている。
体的回路は、インバータI1〜Inと、NORゲートNO1〜NOm
と、それぞれ２個のインバータを直列接続してなるバッ
ファBUF1〜BUFmと、を用いて構成されている。各バッフ
ァBUF1〜BUFmの入力端子は対応するNORゲートNO1〜NOm
の出力端子に接続されている。
この入力コード認識回路10は、入力信号IP1〜IPnの組
合せによる入力コードを認識し、これに対応して論理
“ハイ”状態となる各コード認識算号Q1〜Qmを出力する
ようにプログラムされるプログラムロジックアレイを備
えている。ここで、コード認識信号Q1〜Qmは入力信号IP
1〜IPnの組合せにより得られるので、ｍは2nとなる。
合せによる入力コードを認識し、これに対応して論理
“ハイ”状態となる各コード認識算号Q1〜Qmを出力する
ようにプログラムされるプログラムロジックアレイを備
えている。ここで、コード認識信号Q1〜Qmは入力信号IP
1〜IPnの組合せにより得られるので、ｍは2nとなる。
したがって入力コード認識回路10は、図示せぬ入力バ
ッファを通じて、あるいは図示せぬプログラマブル素子
を用いて所定の入力順で発生される入力信号IP1〜IPnの
組合せを基に、これに応じた論理状態のコード認識信号
Q1、Q2、…、Qmを入力順に従って出力する。すなわち、
入力信号IP1〜IPnの組合せをプログラムされた順序に従
って順次に入力すると、NORゲートNO1〜NOm及びバッフ
ァBUF1〜BUFmから、対応するコード認識信号Q1〜Qmが論
理“ハイ”状態としてその入力順に従い出力される。
ッファを通じて、あるいは図示せぬプログラマブル素子
を用いて所定の入力順で発生される入力信号IP1〜IPnの
組合せを基に、これに応じた論理状態のコード認識信号
Q1、Q2、…、Qmを入力順に従って出力する。すなわち、
入力信号IP1〜IPnの組合せをプログラムされた順序に従
って順次に入力すると、NORゲートNO1〜NOm及びバッフ
ァBUF1〜BUFmから、対応するコード認識信号Q1〜Qmが論
理“ハイ”状態としてその入力順に従い出力される。
尚、この入力コード認識回路10は、プログラム状態に
応じて他のロジック構成に変更することができる。
応じて他のロジック構成に変更することができる。
第３図に示すのは順序認識回路20を構成する単位回路
で、順序認識回路20にはこのような単位回路がＰ個含ま
れている。
で、順序認識回路20にはこのような単位回路がＰ個含ま
れている。
この順序認識回路20は、コード認識信号Q1、Q2、…、
Qmと同数のシフトレジスタSR1〜SRm、及びこれらシフト
レジスタSR1〜SRmの各間にそれぞれ接続されたデコーデ
ィングロジック（decoding logic）回路DL1〜DLm−１を
用いて構成されている。また、第１番目のシフトレジス
タSR1の前段には２個のインバータを直列接続してなる
入力バッファIBUFが接続され、一方、第ｍ番目のシフト
レジスタSRmの後段には入力バッファIBUFと同様の出力
バッフOBUFが接続されている。さらに、出力バッファOB
UFの出力側にはラッチ回路LCが接続されている。
Qmと同数のシフトレジスタSR1〜SRm、及びこれらシフト
レジスタSR1〜SRmの各間にそれぞれ接続されたデコーデ
ィングロジック（decoding logic）回路DL1〜DLm−１を
用いて構成されている。また、第１番目のシフトレジス
タSR1の前段には２個のインバータを直列接続してなる
入力バッファIBUFが接続され、一方、第ｍ番目のシフト
レジスタSRmの後段には入力バッファIBUFと同様の出力
バッフOBUFが接続されている。さらに、出力バッファOB
UFの出力側にはラッチ回路LCが接続されている。
シフトレジスタSR1は入力バッファIBUFの出力を受
け、またシフトレジスタSR2〜SRmは前段のデコーディン
グロジック回路DL1〜DLm−１の出力をそれぞれ受け、そ
してラッチ信号LATCH及びクロック信号φ、に応じて
それぞれシフトデータSD1〜SDmを出力する。
け、またシフトレジスタSR2〜SRmは前段のデコーディン
グロジック回路DL1〜DLm−１の出力をそれぞれ受け、そ
してラッチ信号LATCH及びクロック信号φ、に応じて
それぞれシフトデータSD1〜SDmを出力する。
デコーディングロジック回路DL1〜DLm−１はそれぞ
れ、前段のシフトレジスタのシフトデータSDを反転する
シフトデータインバータSDIと、入力コード認識回路10
のコード認識信号Q2〜Qmを反転するコード認識信号イン
バータCRSIと、シフトデータインバータSDI及びコード
認識信号インバータCRSIの各出力をNOR論理演算するNOR
ゲートNORGと、で構成される。
れ、前段のシフトレジスタのシフトデータSDを反転する
シフトデータインバータSDIと、入力コード認識回路10
のコード認識信号Q2〜Qmを反転するコード認識信号イン
バータCRSIと、シフトデータインバータSDI及びコード
認識信号インバータCRSIの各出力をNOR論理演算するNOR
ゲートNORGと、で構成される。
ラッチ回路LCは、図中上部及び下部の２つのNORゲー
トにより構成されている上部NORゲートの入力端子の一
方は出力バッファOBUFの出力端子と、また、下部NORゲ
ートの入力端子の一方は反転ラッチ信号▲▼
と、各々接続され、そして両NORゲートの他方の入力端
子は、互いの出力端子と接続されている。
トにより構成されている上部NORゲートの入力端子の一
方は出力バッファOBUFの出力端子と、また、下部NORゲ
ートの入力端子の一方は反転ラッチ信号▲▼
と、各々接続され、そして両NORゲートの他方の入力端
子は、互いの出力端子と接続されている。
この第３図に示す順序認識回路20の動作は以下の通り
である。
である。
入力コード入力順に従って入力モード認識回路10から
順次的に論理“ハイ”状態で出力されるコード認識信号
Q1〜Qmが入力バッファIBUF及びデコーディングロジック
回路DL1〜DLm−１にそれぞれ入力される。さらに、外部
クロック信号によって発生される論理“ハイ”状態のラ
ッチ信号LATCH及び１対のクロック信号φ、が共通に
すべてのシフトレジスタSR1〜SRmに入力され、また、ラ
ッチ信号LATCHと反対論理となる論理“ロウ”状態の反
転ラッチ信号▲▼がラッチ回路LCに入力され
る。
順次的に論理“ハイ”状態で出力されるコード認識信号
Q1〜Qmが入力バッファIBUF及びデコーディングロジック
回路DL1〜DLm−１にそれぞれ入力される。さらに、外部
クロック信号によって発生される論理“ハイ”状態のラ
ッチ信号LATCH及び１対のクロック信号φ、が共通に
すべてのシフトレジスタSR1〜SRmに入力され、また、ラ
ッチ信号LATCHと反対論理となる論理“ロウ”状態の反
転ラッチ信号▲▼がラッチ回路LCに入力され
る。
つまり、入力信号IP1〜IPnに従い入力コード認識回路
10から論理“ハイ”状態で出力された第１番目のコード
認識信号Q1は、入力バッファIBUFを経て第１シフトレジ
スタSR1に入力される。そして、第１シフトレジスタSR1
は、その第１番目の論理“ハイ”状態の信号を受け取る
と、論理“ハイ”状態のラッチ信号LATCH及び相互反転
状態であるクロック信号φ、に応答して論理“ハイ”
状態の第１シフトデータSD1を出力する。
10から論理“ハイ”状態で出力された第１番目のコード
認識信号Q1は、入力バッファIBUFを経て第１シフトレジ
スタSR1に入力される。そして、第１シフトレジスタSR1
は、その第１番目の論理“ハイ”状態の信号を受け取る
と、論理“ハイ”状態のラッチ信号LATCH及び相互反転
状態であるクロック信号φ、に応答して論理“ハイ”
状態の第１シフトデータSD1を出力する。
続いて、次の入力信号IP1〜IPnに従い入力コード認識
回路10から論理“ハイ”状態で２番目のコード認識信号
Q2が出力されると、論理“ハイ”状態の第１シフトデー
タSD1及び第２番目のコード認識信号Q2がシフトデータ
インバータSDIとコード認識信号インバータCRSIをそれ
ぞれ経て論理“ロウ”状態でNORゲートNORGに入力さ
れ、NORゲートNORGは論理“ハイ”状態の信号を出力す
る。この論理“ハイ”状態の信号を受けた第２シフトレ
ジスタSR2は、第１シフトレジスタSR1と同様に動作して
論理“ハイ”状態の第２シフトレジスタSD2を出力す
る。
回路10から論理“ハイ”状態で２番目のコード認識信号
Q2が出力されると、論理“ハイ”状態の第１シフトデー
タSD1及び第２番目のコード認識信号Q2がシフトデータ
インバータSDIとコード認識信号インバータCRSIをそれ
ぞれ経て論理“ロウ”状態でNORゲートNORGに入力さ
れ、NORゲートNORGは論理“ハイ”状態の信号を出力す
る。この論理“ハイ”状態の信号を受けた第２シフトレ
ジスタSR2は、第１シフトレジスタSR1と同様に動作して
論理“ハイ”状態の第２シフトレジスタSD2を出力す
る。
このようにして継続される動作によって第ｍシフトレ
ジスタSRmから、論理“ハイ”状態の第ｍシフトデータS
Dmが出力される。そしてこの論理“ハイ”状態の第ｍシ
フトデータSDmは、出力バッファOBUFを経て上部NORゲー
トの一方の入力端子に論理“ハイ”状態で入力される。
さらにこのときに、論理“ロウ”状態の反転ラッチ信号
▲▼が下部NORゲートの一方の入力端子に印
加される。また、前段階でラッチ回路LCは論理“ロウ”
状態の信号を出力しているので、NORゲートの他方の入
力端子には論理“ロウ”状態の信号が入力されている。
ジスタSRmから、論理“ハイ”状態の第ｍシフトデータS
Dmが出力される。そしてこの論理“ハイ”状態の第ｍシ
フトデータSDmは、出力バッファOBUFを経て上部NORゲー
トの一方の入力端子に論理“ハイ”状態で入力される。
さらにこのときに、論理“ロウ”状態の反転ラッチ信号
▲▼が下部NORゲートの一方の入力端子に印
加される。また、前段階でラッチ回路LCは論理“ロウ”
状態の信号を出力しているので、NORゲートの他方の入
力端子には論理“ロウ”状態の信号が入力されている。
その結果、上部NORゲートから論理“ロウ”状態の信
号が出力されて下部NORゲートの他方の入力端子に送ら
れ、下部NORゲートからは、選択対象モードを実行する
ための論理“ハイ”状態の信号が発生される。
号が出力されて下部NORゲートの他方の入力端子に送ら
れ、下部NORゲートからは、選択対象モードを実行する
ための論理“ハイ”状態の信号が発生される。
シフトレジスタSR1〜SRmは、第４図に示すシフトレジ
スタSR1に代表されるように、それぞれ入力バッファIBU
F又はデコーディングロジック回路DL1〜DLm−１の出力
を入力とする入力端子22と、シフトデータSD1〜SDmをデ
コーディングロジック回路DL1〜DLm−１又は出力バッフ
ァOBUFに伝達する出力端子40と、入力端子22と出力端子
40との間にドレイン−ソース経路が直列接続され、クロ
ック信号φ、の対応する一方がそれぞれゲートに印加
される複数のMOSトランジスタT1〜T4と、一方の各入力
端子が第１ノード28と第３ノード36にそれぞれ接続さ
れ、他方の各入力端子にラッチ信号LATCHを共通に受け
るNANDゲート24、32と、NANDゲート24、32の各出力端子
に入力端子がそれぞれ接続され、出力端子が第２及び第
４ノード30、38に接続されるインバータ26、34と、で構
成されている。
スタSR1に代表されるように、それぞれ入力バッファIBU
F又はデコーディングロジック回路DL1〜DLm−１の出力
を入力とする入力端子22と、シフトデータSD1〜SDmをデ
コーディングロジック回路DL1〜DLm−１又は出力バッフ
ァOBUFに伝達する出力端子40と、入力端子22と出力端子
40との間にドレイン−ソース経路が直列接続され、クロ
ック信号φ、の対応する一方がそれぞれゲートに印加
される複数のMOSトランジスタT1〜T4と、一方の各入力
端子が第１ノード28と第３ノード36にそれぞれ接続さ
れ、他方の各入力端子にラッチ信号LATCHを共通に受け
るNANDゲート24、32と、NANDゲート24、32の各出力端子
に入力端子がそれぞれ接続され、出力端子が第２及び第
４ノード30、38に接続されるインバータ26、34と、で構
成されている。
この第４図のシフトレジスタSR1の動作は以下の通り
である。
である。
例えば、入力バッファIBUF（又はデコーディングロジ
ック回路DL1〜DLm−１）から出力される信号が論理“ハ
イ”状態で入力端子22から入力され、またラッチ信号LA
TCHが論理“ハイ”状態で入力された場合に、反転クロ
ック信号が論理“ロウ”状態で第１及び第4MOSトラン
ジスタT1、T4の各ゲートに、またクロック信号φが論理
“ハイ”状態で第２及び第3MOSトランジスタT2、T3の各
ゲートに入力されると、第１及び第4MOSトランジスタT
1、T4はOFFとなり、他方、第２及び第3MOSトランジスタ
T2、T3はONとなる。その結果、第１〜第４ノード28、3
0、36、38が論理“ロウ”状態になり、出力端子40から
論理“ロウ”状態の信号が出力される。その後、クロッ
ク信号φが論理“ロウ”状態になり、反転クロック信号
が論理“ハイ”状態に変わると、第１及び第4MOSトラ
ンジスタT1、T4がONとなり、第２及び第3MOSトランジス
タT2、T3がOFFとなる。したがって、入力端子22を通じ
て入力された論理“ハイ”状態の信号が第1MOSトランジ
スタT1を通じて伝達され、第１ノード28は論理“ハイ”
状態になる。さらに、第2MOSトランジスタT2がOFFであ
り、また第１ノード28及びラッチ信号LATCHが論理“ハ
イ”状態であるので、NANDゲート24及びインバータ26を
介して第２ノード30も論理“ハイ”状態になる。一方、
第3MOSトランジスタT3はOFFとなるので、第３及び第４
ノード36、38は継続して論理“ロウ”状態であり、した
がって、出力端子40は論理“ロウ”状態の信号を出力す
る。
ック回路DL1〜DLm−１）から出力される信号が論理“ハ
イ”状態で入力端子22から入力され、またラッチ信号LA
TCHが論理“ハイ”状態で入力された場合に、反転クロ
ック信号が論理“ロウ”状態で第１及び第4MOSトラン
ジスタT1、T4の各ゲートに、またクロック信号φが論理
“ハイ”状態で第２及び第3MOSトランジスタT2、T3の各
ゲートに入力されると、第１及び第4MOSトランジスタT
1、T4はOFFとなり、他方、第２及び第3MOSトランジスタ
T2、T3はONとなる。その結果、第１〜第４ノード28、3
0、36、38が論理“ロウ”状態になり、出力端子40から
論理“ロウ”状態の信号が出力される。その後、クロッ
ク信号φが論理“ロウ”状態になり、反転クロック信号
が論理“ハイ”状態に変わると、第１及び第4MOSトラ
ンジスタT1、T4がONとなり、第２及び第3MOSトランジス
タT2、T3がOFFとなる。したがって、入力端子22を通じ
て入力された論理“ハイ”状態の信号が第1MOSトランジ
スタT1を通じて伝達され、第１ノード28は論理“ハイ”
状態になる。さらに、第2MOSトランジスタT2がOFFであ
り、また第１ノード28及びラッチ信号LATCHが論理“ハ
イ”状態であるので、NANDゲート24及びインバータ26を
介して第２ノード30も論理“ハイ”状態になる。一方、
第3MOSトランジスタT3はOFFとなるので、第３及び第４
ノード36、38は継続して論理“ロウ”状態であり、した
がって、出力端子40は論理“ロウ”状態の信号を出力す
る。
次いで、クロック信号φが論理“ハイ”状態になり、
反転クロック信号が論理“ロウ”状態になると、第１
及び第4MOSトランジスタT1、T4がOFFとなり、第２及び
第4MOSトランジスタT2、T3がONになる。これにより、第
２ノード30の論理“ハイ”状態の信号が第2MOSトランジ
スタT2、NANDゲート27及びインバータ26の組合せによっ
てセットされ、そして第3MOSトランジスタT3を通じて第
３ノード36に伝達される。第4MOSトランジスタT4がOFF
であり、第３ノード36及びラッチ信号LATCHがすべて論
理“ハイ”状態にあるので、NANDゲート32及びインバー
タ34を通じて第４ノード38は論理“ハイ”状態になる。
したがって、出力端子40から論理“ハイ”状態のシフト
データSDが出力される。その間、第１及第３ノード28、
36は、第２及び第3MOSトランジスタT2、T3を介して論理
“ハイ”状態である第２ノード30の信号が伝達され、論
理“ハイ”状態を維持する。
反転クロック信号が論理“ロウ”状態になると、第１
及び第4MOSトランジスタT1、T4がOFFとなり、第２及び
第4MOSトランジスタT2、T3がONになる。これにより、第
２ノード30の論理“ハイ”状態の信号が第2MOSトランジ
スタT2、NANDゲート27及びインバータ26の組合せによっ
てセットされ、そして第3MOSトランジスタT3を通じて第
３ノード36に伝達される。第4MOSトランジスタT4がOFF
であり、第３ノード36及びラッチ信号LATCHがすべて論
理“ハイ”状態にあるので、NANDゲート32及びインバー
タ34を通じて第４ノード38は論理“ハイ”状態になる。
したがって、出力端子40から論理“ハイ”状態のシフト
データSDが出力される。その間、第１及第３ノード28、
36は、第２及び第3MOSトランジスタT2、T3を介して論理
“ハイ”状態である第２ノード30の信号が伝達され、論
理“ハイ”状態を維持する。
その後、入力端子22を通じて入力される信号が論理
“ロウ”状態に変わり、またクロック信号φが論理“ロ
ウ”、反転クロック信号が論理“ハイ”状態になる
と、第１及び第4MOSトランジスタT1、T4がONとなり、第
２及び第3MOSトランジスタT2、T3がOFFとなる。したが
って、第1MOSトランジスタT1を通じて第１ノード28に論
理“ロウ”状態の信号が伝達される。そして、第2MOSト
ランジスタT2がOFFであり、且つラッチ信号LATCHが論理
“ハイ”状態にあるので、NANDゲート24及びインバータ
26を介して第３ノート30も論理“ロウ”状態になる。一
方、第3MOSトランジスタT3のOFFにより第３ノード36は
論理“ハイ”状態を維持し、ラッチ信号LATCHも論理
“ハイ”状態にあるので、NANDゲート32及びインバータ
34を通じて第４ノード38は論理“ハイ”状態となり、し
たがって出力端子40から論理“ハイ”状態のシフトデー
タSDが出力される。加えて、第4MOSトランジスタT4がON
なので、第３ノード36の信号が第４ノード38に伝達及び
ラッチされ、論理“ハイ”状態が維持される。
“ロウ”状態に変わり、またクロック信号φが論理“ロ
ウ”、反転クロック信号が論理“ハイ”状態になる
と、第１及び第4MOSトランジスタT1、T4がONとなり、第
２及び第3MOSトランジスタT2、T3がOFFとなる。したが
って、第1MOSトランジスタT1を通じて第１ノード28に論
理“ロウ”状態の信号が伝達される。そして、第2MOSト
ランジスタT2がOFFであり、且つラッチ信号LATCHが論理
“ハイ”状態にあるので、NANDゲート24及びインバータ
26を介して第３ノート30も論理“ロウ”状態になる。一
方、第3MOSトランジスタT3のOFFにより第３ノード36は
論理“ハイ”状態を維持し、ラッチ信号LATCHも論理
“ハイ”状態にあるので、NANDゲート32及びインバータ
34を通じて第４ノード38は論理“ハイ”状態となり、し
たがって出力端子40から論理“ハイ”状態のシフトデー
タSDが出力される。加えて、第4MOSトランジスタT4がON
なので、第３ノード36の信号が第４ノード38に伝達及び
ラッチされ、論理“ハイ”状態が維持される。
この状態に続いて、クロック信号φが論理“ハイ”状
態となり、反転クロック信号が論理“ロウ”状態にな
ると、第１及び第4MOSトランジスタT1、T4がOFFとな
り、第２及び第3MOSトランジスタT2、T3がONとなるの
で、第３及第４ノード36、38が論理“ロウ”状態にな
り、したがって出力端子40からの信号は論理“ロウ”状
態に変化して出力される。
態となり、反転クロック信号が論理“ロウ”状態にな
ると、第１及び第4MOSトランジスタT1、T4がOFFとな
り、第２及び第3MOSトランジスタT2、T3がONとなるの
で、第３及第４ノード36、38が論理“ロウ”状態にな
り、したがって出力端子40からの信号は論理“ロウ”状
態に変化して出力される。
第５図（Ａ）〜（Ｈ）は上記実施例の回路における動
作波形図であって、モードＰ（MODE P）が選択される場
合を例として示したものである。以下、この第５図に示
した動作波形を参照して詳細に説明する。
作波形図であって、モードＰ（MODE P）が選択される場
合を例として示したものである。以下、この第５図に示
した動作波形を参照して詳細に説明する。
外部からクロックパルスが入力されることにより、第
５図（Ｃ）のような論理“ハイ”状態のラッチ信号LATC
HがシフトレジスタSR1〜SRmに、また、第５図（Ｄ）の
ような論理“ロウ”状態の反転ラッチ信号▲
▼がラッチ回路LCにそれぞれ入力される。そして、第５
図（Ａ）のような入力信号IP1〜IPnが入力コードとして
入力コード認識回路10に順次的に入力される。
５図（Ｃ）のような論理“ハイ”状態のラッチ信号LATC
HがシフトレジスタSR1〜SRmに、また、第５図（Ｄ）の
ような論理“ロウ”状態の反転ラッチ信号▲
▼がラッチ回路LCにそれぞれ入力される。そして、第５
図（Ａ）のような入力信号IP1〜IPnが入力コードとして
入力コード認識回路10に順次的に入力される。
そして、１番目の入力信号IP1〜IPnの組合せによる入
力コードが印加されたとき、NORゲートNO1及び第１バッ
ファBUF1を経て第１コード識別信号Q1が、第５図（B1）
のように論理“ハイ”状態で出力される。この論理“ハ
イ”状態の第１コード識別信号Q1は、入力バッファIBUF
を経た後に論理“ハイ”状態で第１シフトレジスタSR1
の入力端子22に入力される。
力コードが印加されたとき、NORゲートNO1及び第１バッ
ファBUF1を経て第１コード識別信号Q1が、第５図（B1）
のように論理“ハイ”状態で出力される。この論理“ハ
イ”状態の第１コード識別信号Q1は、入力バッファIBUF
を経た後に論理“ハイ”状態で第１シフトレジスタSR1
の入力端子22に入力される。
次いで、第５図（Ｅ）のようなクロック信号φが第２
及び第3MOSトランジスタT2、T3（第４図）のゲートに、
また第５図（Ｆ）のような反転クロック信号が第１及
びMOSトランジスタT1、T4（第４図）のゲートに、それ
ぞれ入力される。そして、クロック信号φ、によりMO
SトランジスタT1〜T4が交互に駆動され、またラッチ信
号LATCHによりNANDゲート24、26が駆動されるので、ク
ロック信号φの上昇エッジで第５図（G1）のような第１
シフトデータSD1が出力端子40を通じて出力される。こ
の第１シフトデータSD1が出力されるときに２番目の入
力コードが入力コード認識回路10に入力されると、今度
はNORゲートNO2及び第２バッファBUF2を経て第２コード
認識信号Q2が、第５図（B2）のように論理“ハイ”状態
で出力される。
及び第3MOSトランジスタT2、T3（第４図）のゲートに、
また第５図（Ｆ）のような反転クロック信号が第１及
びMOSトランジスタT1、T4（第４図）のゲートに、それ
ぞれ入力される。そして、クロック信号φ、によりMO
SトランジスタT1〜T4が交互に駆動され、またラッチ信
号LATCHによりNANDゲート24、26が駆動されるので、ク
ロック信号φの上昇エッジで第５図（G1）のような第１
シフトデータSD1が出力端子40を通じて出力される。こ
の第１シフトデータSD1が出力されるときに２番目の入
力コードが入力コード認識回路10に入力されると、今度
はNORゲートNO2及び第２バッファBUF2を経て第２コード
認識信号Q2が、第５図（B2）のように論理“ハイ”状態
で出力される。
そして、第１シフトレジスタSR1の第１シフトデータS
D1及び入力コード認識回路10の第２バッファBUF2から出
力される第２コード認識信号Q2は、シフトデータインバ
ータSD1及びコード信号インバータCRSIを通じて論理
“ロウ”状態でNORゲートNORGに入力される。したがっ
て、NORゲートNORGは論理“ハイ”状態の信号を第２シ
フトレジスタSR2に伝達し、第２シフトレジスタSR2が第
１シフトレジスタSR1と同様に動作してクロック信号φ
の次の周期の上昇エッジで、第５図（G2）のような論理
“ハイ”状態の第２シフトデータSD2を出力する。この
とき３第２シフトレジスタSR2のシフトデータSD2が論理
“ハイ”状態になる際に、第１シフトレジスタSR1のシ
フトデータSD1は論理“ロウ”状態になる。
D1及び入力コード認識回路10の第２バッファBUF2から出
力される第２コード認識信号Q2は、シフトデータインバ
ータSD1及びコード信号インバータCRSIを通じて論理
“ロウ”状態でNORゲートNORGに入力される。したがっ
て、NORゲートNORGは論理“ハイ”状態の信号を第２シ
フトレジスタSR2に伝達し、第２シフトレジスタSR2が第
１シフトレジスタSR1と同様に動作してクロック信号φ
の次の周期の上昇エッジで、第５図（G2）のような論理
“ハイ”状態の第２シフトデータSD2を出力する。この
とき３第２シフトレジスタSR2のシフトデータSD2が論理
“ハイ”状態になる際に、第１シフトレジスタSR1のシ
フトデータSD1は論理“ロウ”状態になる。
その後、以上のような動作が継続されていき、第ｍシ
フトレジスタSRmが第５図（Gm）のような第ｍシフトデ
ータSDmを出力する。この第ｍシフトデータSDmは、出力
バッファOBUFを経てラッチ回路LCの上部NORゲートの一
方の入力端子に入力される。また、下部NORゲートの一
方の入力端子に第５図（Ｄ）のように反転ラッチ信号▲
▼が入力され、そしてラッチ回路LCは前段階
で論理“ロウ”状態の信号を出力しているので、上部NO
Rゲートの他方の入力端子には論理“ロウ”状態の信号
が入力される。したがって、上部NORゲートは論理“ロ
ウ”状態の信号を出力する。下部NORゲートが他方の入
力端子にこれを受けるので、下部NORゲートは論理“ハ
イ”状態の信号を出力し、その結果、モードＰが選択さ
れる。
フトレジスタSRmが第５図（Gm）のような第ｍシフトデ
ータSDmを出力する。この第ｍシフトデータSDmは、出力
バッファOBUFを経てラッチ回路LCの上部NORゲートの一
方の入力端子に入力される。また、下部NORゲートの一
方の入力端子に第５図（Ｄ）のように反転ラッチ信号▲
▼が入力され、そしてラッチ回路LCは前段階
で論理“ロウ”状態の信号を出力しているので、上部NO
Rゲートの他方の入力端子には論理“ロウ”状態の信号
が入力される。したがって、上部NORゲートは論理“ロ
ウ”状態の信号を出力する。下部NORゲートが他方の入
力端子にこれを受けるので、下部NORゲートは論理“ハ
イ”状態の信号を出力し、その結果、モードＰが選択さ
れる。
このとき、もし定められた順序で入力コードが入力さ
れなかった場合には、コード識別信号Q1乃至Qmのいずれ
かの論理“ハイ”状態への遷移がなくなるのでシフトレ
ジスタの出力がシフトされず、第３図の単位回路におけ
るすべてのシフトレジスタが初期状態にリセットされる
ことになり、該当モード（上記の説明ではモードＰ）が
エネーブルされることはない。
れなかった場合には、コード識別信号Q1乃至Qmのいずれ
かの論理“ハイ”状態への遷移がなくなるのでシフトレ
ジスタの出力がシフトされず、第３図の単位回路におけ
るすべてのシフトレジスタが初期状態にリセットされる
ことになり、該当モード（上記の説明ではモードＰ）が
エネーブルされることはない。
尚、以上より分かるように上記実施例によれば、第２
図の入力コード認識回路10をプログラムロジック回路と
して構成してあるので、そのプログラムを行うことで、
任意に入力コードの入力順を設定して意図するモードを
選択することができるものである。
図の入力コード認識回路10をプログラムロジック回路と
して構成してあるので、そのプログラムを行うことで、
任意に入力コードの入力順を設定して意図するモードを
選択することができるものである。
以上説明してきたように、本発明の回路は、入力信号
の組合せによる入力コードを認識し、そして認識された
入力コードが定められた入力順で印加されるかどうかを
認識することで、意図するモードを選択することができ
る。したがって、付加的なパッド、あるいは高電圧源は
不用となる。
の組合せによる入力コードを認識し、そして認識された
入力コードが定められた入力順で印加されるかどうかを
認識することで、意図するモードを選択することができ
る。したがって、付加的なパッド、あるいは高電圧源は
不用となる。
また、この発明の回路は、最大（2n）ｍもの選択モー
ドを持つことができ、加えて、特定動作を防止する制御
機能に使用することもできる。すなわち一例として、EP
ROM、EEPROMのような不揮発性記憶素子において、記憶
されたデータの無断変更や複製を防止する機能にも使用
することができる。
ドを持つことができ、加えて、特定動作を防止する制御
機能に使用することもできる。すなわち一例として、EP
ROM、EEPROMのような不揮発性記憶素子において、記憶
されたデータの無断変更や複製を防止する機能にも使用
することができる。
さらに、この発明の回路では、プログラムロジックア
レイ又はプログラムアレイロジックによりプログラム可
能な入力コードのコンビネーションから特定の動作モー
ドを実行することができるので、特定モード選択用のコ
ードを任意に変更させられるという利点がある。
レイ又はプログラムアレイロジックによりプログラム可
能な入力コードのコンビネーションから特定の動作モー
ドを実行することができるので、特定モード選択用のコ
ードを任意に変更させられるという利点がある。
第１図は本発明による動作モード選択回路のブロック
図、 第２図は第１図における入力コード認識回路の回路図、 第３図は第１図における順序認識回路図の単位回路の回
路図、 第４図は第３図のシフトレジスタの内部回路図、そして 第５図は本発明による動作モード選択回路の全体動作を
説明するタイムチャートである。
図、 第２図は第１図における入力コード認識回路の回路図、 第３図は第１図における順序認識回路図の単位回路の回
路図、 第４図は第３図のシフトレジスタの内部回路図、そして 第５図は本発明による動作モード選択回路の全体動作を
説明するタイムチャートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェ‐ヤング ド 大幹民国 ソウル ドンジャク‐グノー ヤンジン ２‐ドン 225‐57 (72)発明者 ジン‐キ キム 大韓民国 デグ‐シティ ジョン‐グナ ムサン １‐ドン 601 (56)参考文献 特開 昭57−45944（ＪＰ，Ａ) 特開 昭62−182937（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体デバイスの動作モードを選択するた
めの動作モード選択回路であって、複数の入力信号の組
合せによる入力コードを認識する入力コード認識回路
と、前記入力コードを変化させることで入力認識回路か
ら対応出力される多数の出力に基づいてシフト動作する
ことにより前記入力コードの入力順を認識し、該認識さ
れた入力コードの入力順に従って動作モードを選択する
順序認識回路と、で構成されることを特徴とする動作モ
ード選択回路。 - 【請求項２】順序認識回路は、入力コード認識回路の出
力ビット数と同数のシフトレジスタを連続的に接続した
単位回路を用いて構成され、単位回路内の各シフトレジ
スタの入力が、入力コード認識回路の対応する出力及び
前段のシフトレジスタの出力により制御されるようにな
っている請求項（１）記載の動作モード選択回路。 - 【請求項３】入力コード認識回路は、プログラムロジッ
クアレイを備えたロジック素子を用いて構成される請求
項（１）又は請求項（２）記載の動作モード選択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880008954A KR910005615B1 (ko) | 1988-07-18 | 1988-07-18 | 프로그래머블 순차코오드 인식회로 |
| KR88-8954 | 1988-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247575A JPH0247575A (ja) | 1990-02-16 |
| JP2551659B2 true JP2551659B2 (ja) | 1996-11-06 |
Family
ID=19276182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1139415A Expired - Lifetime JP2551659B2 (ja) | 1988-07-18 | 1989-06-02 | 半導体デバイスの動作モード選択回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5015886A (ja) |
| JP (1) | JP2551659B2 (ja) |
| KR (1) | KR910005615B1 (ja) |
| DE (1) | DE3917945C2 (ja) |
| FR (1) | FR2634299B1 (ja) |
| GB (1) | GB2221072B (ja) |
| NL (1) | NL193258C (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831529B2 (ja) * | 1989-11-20 | 1996-03-27 | 株式会社東芝 | 半導体集積回路装置の論理プログラム方法 |
| US5379404A (en) * | 1990-03-16 | 1995-01-03 | Motorola, Inc. | Plug code for automatically recognizing and configuring both non-microprocessor and microprocessor based radio frequency communication devices |
| NL9001333A (nl) * | 1990-06-13 | 1992-01-02 | Philips Nv | Werkwijze voor het besturen van een zelftest in een dataverwerkend systeem en dataverwerkend systeem geschikt voor deze werkwijze. |
| EP0475588B1 (en) * | 1990-08-17 | 1996-06-26 | STMicroelectronics, Inc. | A semiconductor memory with inhibited test mode entry during power-up |
| US5072137A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a clocked access code for test mode entry |
| US5161159A (en) * | 1990-08-17 | 1992-11-03 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with multiple clocking for test mode entry |
| US5072138A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequential clocked access codes for test mode entry |
| US5237218A (en) * | 1991-05-03 | 1993-08-17 | Lattice Semiconductor Corporation | Structure and method for multiplexing pins for in-system programming |
| US5412260A (en) * | 1991-05-03 | 1995-05-02 | Lattice Semiconductor Corporation | Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device |
| US5471481A (en) * | 1992-05-18 | 1995-11-28 | Sony Corporation | Testing method for electronic apparatus |
| EP0618530A1 (en) * | 1993-03-30 | 1994-10-05 | Koninklijke Philips Electronics N.V. | Finite state machine with means for the reduction of noise effects |
| US5488318A (en) * | 1994-10-04 | 1996-01-30 | Texas Instruments | Multifunction register |
| JPH09167483A (ja) * | 1995-12-19 | 1997-06-24 | Mitsubishi Electric Corp | 動作モード設定回路 |
| KR100878663B1 (ko) * | 2002-10-07 | 2009-01-15 | 주식회사 포스코 | 고효율 용강 정련방법 |
| US8181703B2 (en) * | 2003-05-16 | 2012-05-22 | Halliburton Energy Services, Inc. | Method useful for controlling fluid loss in subterranean formations |
| US7508943B2 (en) | 2003-05-16 | 2009-03-24 | Mo-Dv, Inc. | Multimedia storage systems and methods |
| JP4321608B2 (ja) | 2007-02-28 | 2009-08-26 | ブラザー工業株式会社 | シート搬送装置及び画像読取装置。 |
| US9552855B2 (en) * | 2009-06-26 | 2017-01-24 | Mo-Dv, Inc. | Accessing a serial number of a removable non-volatile memory device |
| US8751795B2 (en) | 2010-09-14 | 2014-06-10 | Mo-Dv, Inc. | Secure transfer and tracking of data using removable non-volatile memory devices |
| KR20170007927A (ko) * | 2015-07-13 | 2017-01-23 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
| KR102375054B1 (ko) * | 2015-12-11 | 2022-03-17 | 에스케이하이닉스 주식회사 | 테스트 모드 설정회로 및 이를 포함하는 반도체 장치 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3374466A (en) * | 1965-05-10 | 1968-03-19 | Ibm | Data processing system |
| AU474461B2 (en) * | 1972-06-30 | 1976-07-22 | Notifier Company | Method and apparatus for operating authorization control systems |
| US3839710A (en) * | 1973-01-04 | 1974-10-01 | Rusco Ind Inc | Access apparatus control system |
| US3922508A (en) * | 1974-01-14 | 1975-11-25 | Magnetic Controls Co | Coded telephone line testing equipment |
| CH622901A5 (ja) * | 1977-10-11 | 1981-04-30 | Fast Digital Syst | |
| JPS5745944A (en) * | 1980-09-02 | 1982-03-16 | Toshiba Corp | Semiconductor integrated circuit device |
| US4431991A (en) * | 1981-10-13 | 1984-02-14 | Motorola, Inc. | Encoder for transmitted message deactivation code |
| US4427980A (en) * | 1981-10-13 | 1984-01-24 | Motorola, Inc. | Encoder for transmitted message activation code |
| DE3232215A1 (de) * | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| EP0158311A3 (en) * | 1984-04-06 | 1989-04-26 | Nec Corporation | Apparatus for retrieving character strings |
| EP0196171B1 (en) * | 1985-03-23 | 1991-11-06 | International Computers Limited | Digital integrated circuits |
| EP0196083B1 (en) * | 1985-03-26 | 1992-07-22 | Kabushiki Kaisha Toshiba | Logic circuit |
| JPS61247984A (ja) * | 1985-04-26 | 1986-11-05 | Toshiba Corp | テスト回路 |
| GB8518859D0 (en) * | 1985-07-25 | 1985-08-29 | Int Computers Ltd | Digital integrated circuits |
| JPS62182937A (ja) * | 1986-02-07 | 1987-08-11 | Toshiba Corp | テストモ−ド設定回路 |
| US4772811A (en) * | 1986-07-04 | 1988-09-20 | Ricoh Company, Ltd. | Programmable logic device |
| US4873671A (en) * | 1988-01-28 | 1989-10-10 | National Semiconductor Corporation | Sequential read access of serial memories with a user defined starting address |
-
1988
- 1988-07-18 KR KR1019880008954A patent/KR910005615B1/ko not_active IP Right Cessation
-
1989
- 1989-05-24 US US07/356,172 patent/US5015886A/en not_active Expired - Lifetime
- 1989-06-01 DE DE3917945A patent/DE3917945C2/de not_active Expired - Lifetime
- 1989-06-02 JP JP1139415A patent/JP2551659B2/ja not_active Expired - Lifetime
- 1989-06-02 FR FR898907318A patent/FR2634299B1/fr not_active Expired - Lifetime
- 1989-06-16 NL NL8901533A patent/NL193258C/nl not_active IP Right Cessation
- 1989-07-18 GB GB8916398A patent/GB2221072B/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2221072B (en) | 1992-04-08 |
| KR900002574A (ko) | 1990-02-28 |
| GB2221072A (en) | 1990-01-24 |
| KR910005615B1 (ko) | 1991-07-31 |
| NL193258C (nl) | 1999-04-02 |
| DE3917945C2 (de) | 1994-08-18 |
| JPH0247575A (ja) | 1990-02-16 |
| NL8901533A (nl) | 1990-02-16 |
| FR2634299A1 (fr) | 1990-01-19 |
| FR2634299B1 (fr) | 1993-04-23 |
| US5015886A (en) | 1991-05-14 |
| NL193258B (nl) | 1998-12-01 |
| GB8916398D0 (en) | 1989-09-06 |
| DE3917945A1 (de) | 1990-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2551659B2 (ja) | 半導体デバイスの動作モード選択回路 | |
| US5305284A (en) | Semiconductor memory device | |
| US6519194B2 (en) | Semiconductor memory device with a rapid packet data input, capable of operation check with low speed tester | |
| US6546503B2 (en) | Synchronous semiconductor memory device capable of reducing test cost and method of testing the same | |
| US4445204A (en) | Memory device | |
| TWI522636B (zh) | 半導體裝置之測試模式控制電路及其控制方法 | |
| JPS61216520A (ja) | プログラム可能な論理装置 | |
| JPH01130394A (ja) | 半導体記憶装置 | |
| US6317372B1 (en) | Semiconductor memory device equipped with serial/parallel conversion circuitry for testing memory cells | |
| JPS621200A (ja) | 半導体メモリ | |
| US20020080668A1 (en) | Current controlled multi-state parallel test for semiconductor device | |
| US6489832B1 (en) | Chip information output circuit | |
| JP2001022650A (ja) | 半導体不揮発性記憶装置 | |
| US6809975B2 (en) | Semiconductor memory device having test mode and memory system using the same | |
| US7336554B2 (en) | Semiconductor memory device having a reduced number of pins | |
| US6225836B1 (en) | Semiconductor integrated circuit device capable of altering an operating mode by an electrical input applied from outside product package | |
| US7436719B2 (en) | Auto-precharge signal generating circuit | |
| JP2000040363A (ja) | 半導体記憶装置 | |
| JP2000215691A (ja) | デ―タ出力バッファ | |
| US20050185495A1 (en) | Semiconductor memory device having a single input terminal to select a buffer and method of testing the same | |
| JPH06275100A (ja) | 半導体記憶装置 | |
| US6795943B2 (en) | Semiconductor device with test mode | |
| US7184357B2 (en) | Decoding circuit for memory device | |
| JPH02236471A (ja) | 特殊試験機能回路を備える半導体装置 | |
| JP3254781B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |