DE3242234A1

DE3242234A1 - Hochintegrierte halbleiterspeicherschaltung

Info

Publication number: DE3242234A1
Application number: DE19823242234
Authority: DE
Inventors: Satoshi Higashiyamato Hososaka; Hiroyuki Kokubunji Itoh; Akira Tokyo Masaki; Hiroki Ome Yamashita
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-11-16
Filing date: 1982-11-15
Publication date: 1983-05-26
Also published as: US4586169A; DE3242234C2; JPS5884445A

Description

HITACHI, LTD., Tokyo, Japan

Hochintegrierte Halbleiterspeicherschaltung

Die Erfindung betrifft eine Halbleiterspeicherschaltung, die für einen höheren Integrationsgrad für ,eine LSI-Schaltung geeignet ist, in der die obige Speicherschaltung und eine logische Gatterschaltung zusammen integriert sind.

Es wurden schon bisher integrierte Speicherschaltungen und logische Gatterschaltungen zusammen auf 'einem Chip zur Verringerung der Signalübertragungsverzögerung zwischen den Chips oder den Bauteilen, um einen schnellen Speicherzugriff zu erreichen, angeordnet.

Dabei bestand die Forderung, die Herstellungskosten solcher LSI-Schaltungen, die Speicher und logische Gatter zusammen enthalten, durch Verwendung des "Masterslice"-Verfahrens zu verringern. Der Ausdruck "Masterslice"-Verfahren bezeichnet ein Verfahren, bei dem die Schaltungselemente wie Transistoren und Widerstände zunächst unter Verwendung einer gemeinsamen Diffusionsmaske gebildet werden/ um dann verschiedene Verdrahtungsmuster zwischen den Schaltungselementen auszubilden, indem die Verdrahtungsmasken ausgetauscht werden, wodurch verschiedenartige LSI-Schaltungen hergestellt werden. Eine LSI-Schaltung, bei der sowohl eine Speicherschaltung und logische Gatterfunktionen zusammen integriert und die logische Gatterfunktion durch das "Masterslice"-Verfahren ausgebildet wird, ist beispielsweise in einem Artikel in "ISSCC Digest of Technical Papers" 1979 auf den Seiten 64 und 65 vorgeschlagen worden. In einer solchen LSl-Schaltung ist jedoch nur der logische Gatterteil unter Verwendung des "Masterslice"-Verfahrens aufgebaut, der Speicherteil jedoch in der LSI-Schaltung fest ausgebildet. Bei der vorgeschlagenen Schaltung ist deshalb der Freiheitsgrad bezüglich der jeweiligen Speicherkapazität und der logischen Bitkonfiguration klein. Da der Speicherteil und der logische Gatterteil voneinander unabhängig gebildet werden oder die Schaltelemente für den Speicher und die Schaltelemente für die logischen Gatter unabhängig voneinander ausgebildet werden, ergibt sich eine günstige Möglichkeit, den Ausnutzungsgrad jedes Schaltelementes zu erhöhen und die Chipfläche zu verringern. Unter dem Gesichtspunkt der Hochintegration und insbesondere der Packungsdichte ist die oben vorgeschlagene LSI-Schaltung nicht immer günstig.

Es ist Aufgabe der Erfindung, eine hochintegrierte Schaltung, die sowohl Speicher- als auch logische Gatterfunktionen enthält, mit großer Packungsdichte und eine für die Hochintegration geeignete Speicherschaltung zu ermöglichen, die bezogen auf die Speicherkapazität, die Bitkonfiguration und die logische Gatterkonfiguration einen hohen Freiheitsgrad aufweist.

Zur Lösung der obigen Aufgabe wird die erfindungsgemäße Speicherschaltung aus Schaltelementen, die auch zur Ausbildung einer logischen Gatterschaltung verwendet werden, aufgebaut. In einem "Masterslice"~Feld ist es deshalb nicht nötig, einen Schaltungsblock zur Bildung einer Speicherzelle und einen anderen Schaltungsblock zur Bildung einer logischen Gatterfunktion auszubilden, sondern es werden mehrere gleiche Schaltungsblöcke mit einer gemeinsamen Diffusionsmaske gebildet und lediglich durch eine andere Verdrahtungsmaske die Bildung einer Speicherzelle einerseits oder eines logischen Gatters andererseits bestimmt. Mit dem Ausdruck "Schaltungsblock" ist eine Schaltungseinheit bezeichnet, die mehrere Schaltelemente, wie Transistoren und Widerstände zur Bildung einer Schaltungsfunktion enthält, die in einem "Masterslice"· Feld wiederholt angeordnet ist.

Dabei ergibt sich gemäß der Erfindung der Vorteil, daß der Speicherteil und der logische Gatterteil gemeinsam in der LSI-Schaltung durch das "Masterslice"-Verfahren gebildet werden. Dadurch wird der Freiheitsgrad bezüglich der Schaltungskonfiguration der LSI-Schaltung erhöht und der Ausnutzungsgrad jedes Schaltelements und der Chipfläche verbessert, wodurch wiederum die Packungsdichte erhöht wird.

Die Erfindung wird im folgenden anhand der Zeichnung näher beschrieben. Es zeigen:

Fig. 1 ein Schaltbild einer erfindungsgemäßen
Ausführungsart einer Speicherzelle;

Fig. 2 und 3 jeweils eine Äuslese-Wortleitungs-

treiberschaltung zum Treiben der in Fig. 1 gezeigten Speicherzelle und einen Leseverstärker;

Fig. 4 und 5 eine Speicherzelle und eine logische

Gatterschaltung, die aus den gleichen Schaltungsblöcken durch unterschiedliche Verdrahtungsmuster ausgebildet sind;

Fig. 6 ein Schaltbild einer weiteren erfindungsgemäßen Ausführungsart einer Speicherzelle
mit Assoziativfunktion.

Fig. 1 zeigt den Schaltungsaufbau der erfindungsgemäßen Speicherzelle.

Nach Fig. 1 sind die Schaltelemente folgendermaßen verbunden:

- die Emitter von Transistoren 1 und 2 miteinander und mit dem Kollektor eines Transistors 3;

- die Basen der Transistoren 1 und 2 jeweils mit
Dateneingangsleitungen DI und ÖT, die Eingangssignale zuführen, deren Phase um 180 versetzt ist;

BAD ORIGINAL

- der Kollektor des Transistors 1 mit dem Kollektor eines Transistors 4 und über einen Widerstand 9 mit einer Auslese-Wortleitung R;

- der Kollektor des Transistors 2 mit dem Kollektor eines Transistors 5 und über einen Widerstand 10 mit der Auslese-Wortleitung R;

- die Emitter der Transistoren 4 und 5 miteinander und außerdem mit dem Kollektor eines Transistors 6;

- die Basis jedes der Transistoren 4 und 5 mit dem Kollektor des anderen Transistors 5 und 4;

- die Emitter der Transistoren 3 und 6 miteinander

und außerdem über einen Widerstand 11 mit einer Spannungsquelle V_EE;

- die Basen der Transistoren 3 und 6 jeweils mit Einschreibe-Wortleitungen W und W, die Signale zuführen,, deren Phase um 180 versetzt ist;

- die Basis eines Transistors 7 mit den Kollektoren der Transistoren 1 und 4;

- die Basis eines Transistors 8 mit den Kollektoren der Transistoren 2 und 5;

- die Kollektoren der Transistoren 7 und 8 mit einer Spannungsquelle V_p;

- und die Emitter der Transistoren 7 und 8 jeweils mit Datenausgangsleitungen DO und DO,auf denen Signale, deren Phase um 180° versetzt ist_(i ausgegeben werden.

Die in Fig. 1 gezeigte Schaltung speichert ein Einbitdatum. Wenn die Spannung der Spannungsquelle V_cr O Volt ist, beträgt die Spannung der Spannungsquelle Vp,^ zum Betrieb der Schaltung etwa -3 Volt.

Im folgenden wird die Funktion der in Fig. 1 dargestellten Schaltung erläutert.

Wenn ein Datum in der Speicherzelle gehalten wird, behält die Auslese-Wortleitung R tiefes Potential, z.B. - 1,3 Volt, und die Einschreibe-Wortleitungen W und W werden jeweils auf tiefem Potential, z. B. -2,1 Volt, und auf hohem Potential, z. B. -1,7 Volt, gehalten. Deshalb kann durch den Transistor 6, dessen Basis mit der Einschreib-Wortleitung W und dessen Emitter mit dem Emitter des Transistors 3 verbunden ist, ein Strom fließen. Außerdem fließt der Strom durch einen der Transistoren 4 und 5, je nach dem Gehalt des Datums. Im folgenden wird der Zustand, daß der Transistor 4 leitend ist, als logischer "1"-Zustand definiert. In diesem Zustand fließt der Strom durch den Transistor 4 und den Widerstand 9,und deshalb behält der Kollektor des Transistors 4 tiefes Potential, z. B. -1,6 Volt. Da der Kollektor des Transistors 4 mit der Basis des Transistors 5 verbunden ist, sperrt der Transistor 5. Somit behält der Kollektor des Transistors 5 dasselbe Potential, z. B. -1,3 Volt, wie die Auslese-Wortleitung R, über den Widerstand 10. Somit liegen, wenn das Datum - in der Speicherzelle

steht an den unteren Seiten der Widerstände 9 und 10, das sind die Kollektoren der Transistoren 4 und 5,jeweils z.B. -1,6 Volt und -1,3 Volt, Die Potentiale -1,6 Volt und -1,3 Volt sind zueinander komplementär und werden ebenfalls an die Basen der Transistoren 5 und 4, um das Datum zu halten, angelegt. In diesem Haltezustand werden die

Transistoren 1 und 2 nicht betrieben, da der Transistor nicht leitend ist.

Im folgenden wird die Auslesefunktion beschrieben.

Wenn das Datum ausgelesen wird, wird das Potential der Auslese-Wortleitung R hochgesetzt (z. B. auf -0,8 Volt). Dann werden die Potentiale an den unteren Seiten der Widerstände 9, 10 jeweils von -1,6 Volt und -1,3 Volt im Haltezustand auf -1,1 Volt und -0,8 Volt angehoben. Diese Potentiale -1,1 Volt und -0,8 Volt werden den Emitterfolger-Transistoren 7 und 8 jeweils in die Potentiale -1,9 Volt und -1,6 Volt umgesetzt. Diese Potentiale -1,9 Volt und -1,6 Volt liegen jeweils auf den Datenausgangsleitungen DO und DO. Mehrere Speicherzellen sind in Ziffernrichtung angeordnet und die Emitter der Emitterfolger-Transistoren 7 und 8 jeder Speicherzelle sind jeweils mit den Datenausgangsleitungen DO und DO verbunden und bilden so eine "wired OR"-Anordnung. Somit treten die Potentiale eines ausgewählten Wortes (das durch das Anheben des Potentials der Auslese-Wortleitung R bezeichnet wird) auf den Datenausgangsleitungen DO und DO auf.

D.h., daß die Ausgangssignale auf differentielle Weise an die Datenausgangsleitungen DO und DO angelegt werden.

Nachfolgend wird die Einschreibe-Funktion beschrieben.

Beim Daten-Haltezustand befinden sich die Einschreibe-Wortleitungen W und W jeweils auf tiefem Potential (z. B. -2,1 Volt) und hohem Potential (z. B. -1,7 Volt), und deshalb sind die Transistoren 3 und 6 jeweils nichtleitend und leitend. Wenn ein Datum in die Speicherzelle eingeschrieben wird, erhalten die Einschreibe-Wortleitungen W

und W jeweils hohes Potential (z. B. -1,7 Volt) und tiefes Potential (z. B. -2,1 Volt), womit kein Strom durch den Transistor 6, jedoch durch den Transistor ein Strom fließt. Dann wird einer der Transistoren 1 oder 2 leitend, entsprechend dem von den Dateneingangsleitungen DI und DI, die jeweils mit den Basen der Transistoren 1 und 2 verbunden sind, angelegten Datum.

Dadurch fließt durch einen der Widerstände 9 und 10 ein Strom. Wie schon erwähnt, sind die unteren Seiten der Widerstände 9 und 10 jeweils mit den Basen der Transistoren 5 und 4, die das Datum halten, verbunden. Entsprechend wird, wenn die Einschreibe-Wortleitungen ihren ursprünglichen Zustand wieder einnehmen (d. h., daß die Leitungen W und W jeweils hohes und tiefes Potential annehmen), der leitende oder nichtleitende Zustand des Transistors 1 zum Transistor 4 übertragen und der leitende oder nichtleitende Zustand des Transistors 2 an den Transistor 5 übertragen. Dann wird das Datum von den Transistoren 4 und 5 gehalten.

Fig. 2 zeigt ein Beispiel einer Schaltung, die die Auslese-Wortleitung R treibt. In dieser Schaltung sind die Emitter der Transistoren 21 und 22 miteinander und außerdem mit dem Kollektor eines Transistors 23 verbunden. Die Kollektoren der Transistoren 21 und 22 sind mit einer Spannungsquelle V_pr jeweils über Widerstände 25 und 26 verbunden. Die Basis des Transistors 21 erhält ein Auslesesignal R' und die Basis des Transistors 22 eine Bezugsspannung V_ßB. Der Ausgang des Kollektors des Transistors 22 wird an die Basis eines Emitterfolger-Transistors 24 angelegt und von dessen Emitter abgenommen. Der Kollektor des Transistors 24 ist mit der Spannungsquelle V_rc verbunden.

Eine Konstantspannung V_cs wird an die Basis des Transistors 23 angelegt und dessen Emitter ist mit einer Spannungsquelle V„„ über einen Widerstand 2 7 verbunden und bildet so eine Konstantstromschaltung. Der Emitter des Emitterfolger-Transistors 24 ist mit der Auslese-Wortleitung R für die Speicherzellen 23, 29 und 30, die jeweils den in Fig. 1 dargestellten Schaltungsaufbau haben, verbunden. Wenn das Potential des Auslesesignals R' vom tiefen Pegel zum hohen Pegel geht (z. B. von -1,3 Volt nach -0,8 Volt), wird der Transistor 21 leitend und durch den Widerstand 25 fließt ein Strom. Somit wird der Transistor 22 nichtleitend und das Potential des Kollektors des Transistors 22 wird von tiefem Pegel zum hohen Pegel angehoben. Dadurch wird das Potential der Auslese-Wortleitung R von einem tiefen Pegel zu einem hohen Pegel mittels des Emitterfolger-Transistors 24 angehoben (z.B. von -1,3 Volt nach -0,8 Volt), und somit wird der vorangehend angeführte Auslesebetrieb durchgeführt.

In Fig. 3 ist ein Beispiel einer Leseschaltung für die Datenausgangssignale dargestellt. In Fig. 3 sind die in Ziffernrichtung angeordneten, in den jeweiligen Speicherzellen 40 und 41 enthaltenen Emitterfolger-Transistoren und 47, die dem in Fig. 1 dargestellten Transistor 7 entsprechen, durch "wired OR" verbunden und ebenfalls die dem in Fig. 1 gezeigten Transistor 8 entsprechenden Emitterfolger-Transistoren 38 und 48. Die Signale der Transistoren 37 und 47 und die Signale der Transistoren 38 und 48 werden jeweils an die Basen von Transistoren 31 und auf differentielle Weise angelegt. Die Emitter der Transistoren 31 und 32 sind miteinander und außerdem mit dem Kollektor eines Transistors 33 verbunden. Der Kollektor des Transistors 31 ist mit der Basis eines Transistors

verbunden. Die Differenz zwischen den Signalen DO und DO der Speicherzellen wird von den Transistoren 31 und 32 verstärkt und dann als Ausgangssignal DO¹ über eine Emitterfolger-Schaltung zur Verfügung gestellt, die aus der Verbindung des Emitters des Transistors 50 mit einer Spannungsquelle V__T über einen Widerstand 51 gebildet wird. Der Emitter des Transistors 33 ist mit der Spannungsquelle V__E über einen Widerstand 3 6 verbunden und bildet eine Konstantstromschaltung.

Die in Fig. 4 und 5 dargestellten Schaltbilder zeigen, daß ein eine erfindungsgemäße Speicherzelle bildender Schaltungsblock entweder zur Bildung der Speicherzelle oder zur Bildung einer logischen Gatterschaltung durch Änderung des Verdrahtungsmusters im Schaltungsblock verwendet werden kann. D. h., daß durch Änderung der Verdrahtung zwischen den Schaltelementen aus der Vielzahl der auf einer Scheibe oder einem Chip ausgebildeten Schaltungsblöcke mit · jeweils acht Transistoren und fünf Widerständen, die zur Bildung einer in Fig. 4 gezeigten Speicherzelle und einer

nötig, sind, logxschen Gatterschaltung, wie sie Fig. 5 zeigt ,/axe in Fig. 4 gezeigte Speicherzelle und die in Fig. 5 gezeigte logische Gatterschaltung gebildet wird. In den Fig. 4 und 5 ist ein durch ausgezogene Linien bezeichnetes Verdrahtungsmuster zur Bildung sowohl der Speicherzelle und der logischen Schaltung nötig, und das eine oder das andere durch gestrichelte Linien gekennzeichnete Verdrahtungsmuster

wird abhängig davon, ob eine Speicherzelle oder eine logische Gatterschaltung gebildet wird, ausgewählt. Fig. 4 zeigt die Verdrahtung in einer erfindungsgemäßen Speicherzelle und Fig. 5 die Verdrahtung in einer emittergekoppelten Logikschaltung (ECL) , die eine ODER/NJOR-Gatterschaltung mit vier Eingängen darstellt. Anhand der

Fig. 4 und 5 ist ersichtlich, daß die in Fig. 1 dargestellten Widerstände 9, 10 und 11 jeweils in Widerstände 91 und 92, Widerstände 101 und 102 und Widerstände 111 und 112 unterteilt sind. Zwischen den Widerständen 91 und 92, zwischen den Widerständen 101 und 102 und zwischen den Widerständen 111 und 112 sind jeweils Mittenanzapfungen vorgesehen, um durch die Schaltung der Speicherzelle einen anderen Strom als durch die Schaltung des logischen Gatters fließen zu lassen. Falls mehrere Speicherzellen in Ziffernrichtung angeordnet sind, sind die Ausgänge dieser Speicherzellen mit "wired-OR" verbündten und deshalb werden die Widerstände 12 und 13, die die Emitterfolger-Schaltung bilden, nur in einer dieser Speicherzellen verwendet.

Nachfolgend wird die in Fig. 5 dargestellte ECL-Schaltung genau erklärt. Die Emitter der Transistoren 1 bis 4 sind miteinander und außerdem mit dem Kollektor des Transistors 6 und dem Emitter des Transistors 5 verbunden. Die Basen der Transistoren 1 bis 4 erhalten Eingangssignale V_TM. Außerdem sind die Kollektoren der Transistoren 1 bis 4 miteinander und auch mit der Spannungsquelle V_cc über den Widerstand 92 verbunden und geben einen NOR-Ausgang ab. Die Bezugsspannung V__B wird an die Basis des Transistors 5 angelegt, dessen Kollektor mit der Spannungsquelle V_rr über den Widerstand 102 verbunden ist und einen ODER-Ausgang abgibt. Qie Konstantspannung V_cs wird an die Basis des Transistors 6 gelegt, dessen Emitter mit der Spannungsquelle V_pF über den Widerstand 111 verbunden ist, wodurch eine Konstantstromsöhaltung gebildet wird. Die NOR- und ODER-Ausgänge werden jeweils den Basen der Transistoren 7 und 8 angelegt und die Emitter der Transistoren 7 und 8 sind mit der Spannungsquelle V™

jeweils über die Widerstände 12 und 13 verbunden, wodurch Emitterfolger-Schaltungen gebildet werden. Auf diese Weise werden von den Emittern der Transistoren 7 und 8 jeweils Ausgangssignale V_NQ und V_0R erzeugt.

Wie die Fig. 4 und 5 zeigen, kann aus einem Schaltungsblock, der die zur Bildung zumindest einer ECL-Gatterschaltung mit vier Eingängen benötigten Schaltelemente besitzt, ohne zusätzliche Schaltelemente eine erfindungsgemäße Speicherzelle gebildet werden. Zudem verwenden die Speicherzelle und die ECL-Gatterschaltung fast alle Schaltungselemente, die im Schaltungsblock enthalten sind, gemeinsam. Außerdem kann, wie aus den Fig. 2, 3 und 5 ersichtlich ist, unter Verwendung der logischen Gatterschaltung oder einer veränderten Version derselben die Auslese-Wortleitungstreiberschaltung, die Einschreibe-Wortleitungstreiberschaltung, die Dateneingangs-Ziffernleitungstreiberschaltung und der Ausleseverstärker, wie sie jeweils zum Betrieb der erfindungsgemäßen Speicherzelle nötig sind, gebildet werden. Entsprechend kann eine einen Speicher und eine logische Gatterschaltung enthaltende LSI-Schaltung aus einem Schaltungsblock einer einzigen Art durch das "Masterslice"-Verfahren gebildet werden und außerdem Speicherkapazität, Wort/Bit-Auslegung und logische Gatterauslegung frei geändert werden. Weil außerdem Speicherzelle und logische Gatterschaltung fast sämtliche Schaltelemente eines Schaltungsblocks gemeinsam benützen, wird insgesamt der Ausnutzungsgrad jedes Schaltelementes und der Chipfläche erhöht.

In Fig. 6 ist eine weitere Ausführungsart einer erfindungsgemäßen Speicherschaltung dargestellt. Dies ist eine Speicherschaltung, die eine zu der Ausführungsart von Fig.

hinzugefügte Assoziativfunktion aufweist. In Fig. 6 ist mit dem Bezugszeichen 71 die gleiche Speicherzelle,wie sie in Fig. 1 gezeigt ist, bezeichnet, und mit 72 eine Exklusiv-ODER-Schaltung (EXOR) für die Assoziativfunktion. Der grundsätzliche Schaltungsaufbau der Schaltung 72 enthält zweistufige serielle Gatter wie in der Speicherzelle In der Exklusiv-ODER-Schaltung 72 sind Transistoren 63 und 66, die den in der Speicherzelle 71 enthaltenen unteren Transistoren, die mit den Einschreib-Wortleitungen W und W verbunden sind, entsprechen, jeweils mit Assoziativ-Datenleitungen DA und DA verbunden. Außerdem sind die Transistoren der oberen Stufe 61, 62, 64 und 65 mit den Kollektoren der Transistoren 4 und 5 der Speicherzelle 71 in der dargestellten Weise verbunden.(Die Potentiale der Kollektoren der Transistoren 4 und 5 werden jeweils von DO¹ und DO¹ ausgedrückt.) Genauer gesagt sind die Basen der Transistoren 61 und 64 mit dem Kollektor des Transistors 5 und die Basen der Transistoren 62 und 65 mit dem Kollektor des Transistors 4 verbunden. Zudem sind die Kollektoren der Transistoren 61 und 65 miteinander und außerdem mit der Spannungsquelle V_r_, über einen Widerstand 610 und die Kollektoren der Transistoren 62 und 64 beide direkt mit der Spannungsquelle V_rr verbunden. Auf diese Weise wird die Exklusiv-ODER-Funktion zwischen dem Potential DO¹ und einem Potential auf der Assoziativ-Datenleitung DA bewirkt. Die Kollektorspannung des Transistors wird über einen Emitte'rfglger-Transistor 68 ausgegeben und bildet einen Koinzidenzausgang CO. Die Schaltung 72, die die Assoziativ-Funktion herstellt, verwendet im wesentlichen dieselben Schaltungselemente wie die Speicherzelle Deshalb wird " ' - die Schaltung 72 aus

demselben Schaltungsblock, aus dem die Speicherzelle 71 ausgeführt ist, durch Veränderung des Verdrahtungsmusters im Schaltungsblock gebildet, genauso wie die Speicher-

zelle und die logische Gatterschaltung, wie sie die Fig. 4 und 5 zeigen, aus demselben Schaltungsblock durch Veränderung der Verdrahtung im Schaltungsblock> gestaltet werden.

Wie die vorangehende Beschreibung deutlich macht, wird durch die Erfindung eine "Masterslice"-LSI-Schaltung, die einen Speicher und eine logische Gatterschaltung enthält, mit großer Packungsdichte und hohem Freiheitsgrad bezogen auf die jeweilige Speicherkapazität, verwirklicht.

Leerseite

Claims

Patentansprüche

IJ Hochintegrierte Schaltung,

gekennzeichnet durch

- eine logische Gatterschaltung, die aus einer Schaltelementgruppe gebildet ist, die mehrere Schaltelemente enthält [[Fig. 5J und

- eine Speicherschaltung (28, 29, 30, 40, 41, 71), die aus einer weiteren Schaltelementgruppe gebildet ist, deren Elemente denselben Aufbau wie die der Schaltelementqruppe haben, wobei

- eine logische Gatterschaltung und eine Speicherschaltung durch wahlweise Verdrahtung der Schaltelemente der Schaltelementgruppe hergestellt wird

[.Fig. 1, Fig. 4^ ,

Hochintegrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet,

daß die Schaltelementgruppe aus acht Transistoren (1, 2, 3, 4, 5, 6, 7, 8) und fünf Widerständen (9, 91, 92; 10, 101, 102; 11, 111, 112; 12, 13) besteht, die mindestens zur Bildung einer emittergekoppelten logischen Gatterschaltung mit vier Eingängen benötigt werden . [~Fig. 5] .

81-(A7298-O2)-At/Sl

BAD ORlGlHAL

3. Hochintegrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet,

daß die Schaltelementgruppe aus einem ersten, zweiten, dritten, vierten, fünften, sechsten, siebten und achten Transistor (4, 5, 1, 2, 6, 3, 7, 8) und einen ersten, zweiten, dritten, vierten und fünften Widerstand (9, 91, 92; 10, 101, 102; 11, 111, 112; 12; 13) gebildet ist und die Schaltelemente der Schaltelementegruppe untereinander folgendermaßen verbunden sind:

- die Emitter des ersten und zweiten Transistors (4, 5),

- die Emitter des dritten und vierten Transistors (1, 2) ,.

- die Kollektoren des ersten und dritten Transistors (1, 4),

- wahlweise der Kollektor des ersten Transistors (4) oder der Kollektor des zweiten Transistors (5) mit dem Kollektor des vierten Transistors (2),

- der Kollektor des fünften Transistors (6) mit den Emittern des ersten und zweiten Transistors (4, 5),

- wahlweise entweder die Emitter des dritten und vierten Transistors (1, 2) oder der Emitter des fünften Transistors (6) mit dem Emitter des sechsten Transistors (3),

- wahlweise entweder der Kollektor oder der Emitter des dritten Transistors (1) mit dem Kollektor des sechsten Transistors (3),

- eine Seite des ersten Widerstands (9, 91, 92) mit dem Kollektor des ersten Transistors (4) und eine Seite des zweiten Widerstands (10, lOl, 102) mit dem Kollektor des zweiten Transistors (5),

- eine Seite des dritten Widerstands (11, 111, 112) mit dem Emitter des fünften Transistors (6) und die andere Seite des dritten Widerstands (11, 111, 112) mit einer

Spannungsquelle (V„_) mit niedriger Spannung,

- die Basis des siebten Transistors (7) mit dem Kollektor des ersten Transistors (4) und die Basis des achten Transistors (8) mit dem Kollektor des zweiten Transistors (5) ,

- die Kollektoren des siebten und achten Transistors (7, 8) mit einer Spannungsquelle (V_rc) mit hoher Spannung, und

- wahlweise der vierte Widerstand (12) mit dem Emitter

wahlweise des siebten Transistors (7) und/der fünfte Widerstand

(13) mit dem Emitter des achten Transistors (8)„

4. Hochintegrierte Schaltung nach Anspruch 3, dadurch gekennzeichnet,

daß zur Bildung der Speicherschaltung die Schaltelemente der Schaltelementgruppe folgendermaßen verbunden sind:

- der Kollektor des ersten Transistors (4) mit der Basis des zweiten Transistors (5) und der Kollektor des zweiten Transistors (5) mit der Basis des ersten Transistors (4),

- der Kollektor des vierten Transistors (2) mit dem Kollektor des zweiten Transistors (5),

- die Basis des dritten Transistors (1) mit einer Dateneingangsleitung (DI) und die Basis des vierten Transistors (2) mit einer Dateneingangsleitung (DI), wobei die Phasen der Signale auf den Dateneingangsleitungen (DI, DI) um 180 gegeneinander versetzt sind, ,

- der Emitter des sechsten Transistors (3) mit dem Emitter des fünften Transistors (6) und der Kollektor des sechsten Transistors (3) mit den Emittern des dritten und vierten Transistors (1, 2),

- die Basis des fünften Transistors (6) mit einer Einschreib-Wortleitung (W) und die Basis des sechsten Transistors (3) mit einer Einschreib-Wortleitung (W), wobei die Phasen der Signale auf den Einschreib-Wortleitungen (W, W) um 180 versetzt sind,

- der Emitter des siebten Transistors (7) mit einer Datenausgangsleitung (DO) und der Emitter des achten Transistors (8) mit einer Datenausgangsleitung (DO), wobei die Phasen der Ausgangssignale (DO, DO) ₍ um 180 versetzt sind, und

- die anderen Seiten des ersten und zweiten Widerstands (9, 91, 92; 10, 101, 102) mit einer Auslese-Wortleitung (R) .

5. Hochintegrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet,

daß aus der Schaltelementgruppe eine Exklusiv-ODER-Schaltung (72) gebildet wird, indem ein die Schaltelemente verbindendes Verdrahtungsmuster gewählt wird und

daß die Exklusiv-ODER-Schaltung in Verbindung mit der Speicherschaltung eine assoziative Speicherschaltung (71) bildet [jig. β] .

6. Halbleiterspeicherschaltung,
gekennze ic hnet durch

- eine erste Transistorschaltung (4, 5), die mit einer Auslese-Wortleitung (R) verbunden ist und ein vorgegebenes Datum aufgrund des leitenden Zustands eines Transistors in der ersten Transistorschaltung hält,

- eine zweite Transistorschaltung (1, 2), die mit der ersten Transistorschaltung und einem Dateneingangsleitungspaar (DI, DI) verbunden ist, und den leitenden Zustand in der ersten Transistorschaltung entsprechend den auf den Dateneingangsleitungen anliegenden Signalen steuert,

- eine dritte Transistorschaltung (3, 6), die mit der ersten und zweiten Transistorschaltung und einem Einschreib—Wortleitungspaar (W, W) verbunden ist und den Betrieb entweder der ersten oder der zweiten Transistorschaltung entsprechend den auf den Einschreib-Wortleitungen anliegenden Signalen steuert, und

- eine mit der ersten Transistorschaltung und einem Datenausgangsleitungspaar (DO, DO) verbundene Ausgangsschaltung (7, 8), die das von der ersten Transistorschaltung gehaltene vorgegebene Datum an die Datenausgangsleitungen aufgibt.

7„ Halbleiterspeicherschaltung nach Anspruch 6, dadurch gekennzeichnet,

daß die erste Transistorschaltung zwei Transistoren (4, 5) und Widerstände (9, 91, 92; 10, lol, 102) enthält, die folgendermaßen verbunden sind:

- die Emitter der Transistoren miteinander,

- die Basis jedes Transistors mit dem Kollektor des anderen Transistors,

- die Kollektoren der Transistoren jeweils über die Widerstände mit der Ausleseleitung (R), und daß

- abhängig von einem Ausgangssignalpaar von der zweiten Transistorschaltung, das an die Basen der Transistoren

der ersten Transistorschaltung angelegt ist, einer der beiden Transistoren leitend wird und die jeweiligen Kollektorspannungen der Transistoren zur Ausleseleitung (R) ausgegeben werden.

8. Halbleiterspeicherschaltung nach Anspruch 6, dadurch gekennzeichnet,

daß die zweite Transistorschaltung zwei Transistoren · (1, 2) enthält, deren Emitter miteinander verbunden sind und deren Basen jeweils mit einer entsprechenden Dateneingangsleitung (DI, DI) verbunden sind, wobei abhängig von auf den Dateneingangsleitungen anliegenden Signalen einer der beiden Transistoren der zweiten Transistorschaltung leitend wird und der leitende Zustand der ersten Transistorschaltung von den jeweiligen Kollektorspannungen der Transistoren der zweiten Transistorschaltung gesteuert wird.

9. Halbleiterspeicherschaltung nach Anspruch 6, dadurch gekennzeichnet,

daß die dritte Transistorschaltung zwei Transistoren (6, 3) und einen Widerstand (11, 111, 112) enthält, die Kollektoren der Transistoren jeweils mit der ersten und zweiten Transistorschaltung, die Emitter der Transistoren miteinander und außerdem mit einer Spannungsquelle (V„_E) geringer Spannung über den Widerstand, und die Basen der Transistoren jeweils mit einer entsprechenden Einschreib-Wortleitung (W, W), verbunden sind, wobei

abhängig von auf den Einschreib-Wortleitungen anliegenden Signalen einer der Transistoren leitend wird und so .von dem leitenden Transistor der Betrieb entweder der ersten oder der zweiten Transistorschaltung gesteuert wird.

10. Halbleiterspeicherschaltung nach Anspruch 6, dadurch gekennzeichnet,

daß die Ausgangsschaltung zwei Emitterfolger-T.ransistoren (7, 8) enthält, deren Kollektoren mit einer Spannungsquelle (V^_n) hoher Spannung und deren Emitter mit einer entsprechenden Datenausgangsleitung (DO, DO) verbunden sind, wobei das von der ersten Transistorschaltung an die jeweiligen Basisanschlüsse der Transistoren der Ausgangsschaltung angelegte Signalpaar in seinem Pegel von den Transistoren der Ausgangsschaltung verschoben wird und dann den Datenausgangsleitungen anliegt.