JP3253673B2 - 積タームの割付けと近接積タームの盗用とを伴う記録された論理マクロセル - Google Patents

積タームの割付けと近接積タームの盗用とを伴う記録された論理マクロセル

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ユーザ側でのプログラ
ム可能な論理デバイスに関するものである。特に、本発
明は、マクロセルに関するものであって、その積ターム
（ｐｒｏｄｕｃｔ ｔｅｒｍ）はＯＲゲートと記録され
た論理との間において割付けすることができ、そしてそ
の積タームは近接するマクロセルから積タームと共に加
算することができる。
【０００２】
【従来の技術】ユーザ側でのプログラム可能な論理デバ
イスは、積の和のアーキテクチャ、すなわち典型的には
ＯＲゲートのアレイに接続されるＡＮＤゲートで構成さ
れるものを介して論理機能を実行するために、設計者の
考慮によりフレキシブルなディジタル論理設計とされ
る。
【０００３】典型的には、マクロセルは、入力として積
タームとしての数を受取る。幾つかの積タームは、ＯＲ
ゲートに対し入力される。ＯＲゲートの出力は、その後
典型的には結果をストアするレジスタに対し供給され
る。幾つかのデバイスは、レジスタ（記録された論理）
と接続された追加組合せ論理を特徴とする。この論理
は、典型的にはレジスタの出力またはＯＲゲートによっ
て使用されない積タームと組合せまたは反転してレジス
タへの入力を許容する。
【０００４】典型的なマクロセルにおいて、共にＯＲさ
れる積タームの数は、マクロセルに入力される積ターム
の数に制限される。他の従来形式のマクロセルは、第２
のマクロセルでのＯＲ機能がそれを割当てる能力を有す
る。しかし、第２のマクロセルによるＯＲ機能のこのよ
うなマクロセルの使用は、マクロセルにおける残存する
論理の使用を除外する。また、積タームをいずれかのＯ
Ｒゲートまたは記録された論理に対し導く能力を有する
従来のマクロセルにおいて、ＯＲ機能の使用は、積ター
ムが記録された論理に対し導かれる場合に、犠牲になら
なければならない。
【０００５】
【発明が解決しようとする課題】前述したことから、こ
の発明の目的は、マクロセルの任意の数のデイジーチェ
インのＯＲゲートにより、積タームの任意の数の加算を
支持するマクロセルを提供することにある。さらに、こ
の発明の目的は、他のマクロセルによるＯＲ機能の使用
において、マクロセルの残存する論理要素の使用を妨げ
ないマクロセルを提供することにある。
【０００６】
【課題を解決するための手段】この発明は、積タームの
割付けと盗用する近接積タームとを備えたマクロセルを
提供することにある。プログラム可能な構成のスイッチ
は、ＯＲゲートまたはレジスタへの第２の入力に対する
直接入力積タームによる積タームの割付けを提供する。
近接積タームの盗用は、近接マクロセルのＯＲゲートに
対する入力として、各マクロセルのＯＲゲートの出力を
得ることにより達成される。第１のマクロセルのＯＲゲ
ートの出力の使用により、近接マクロセルは、それ自身
のＯＲゲートにおいて使用するために、第１のマクロセ
ルのＯＲゲートに対する積タームの入力を盗用する。任
意の幅のＯＲゲートは、近接マクロセルのデイジーチェ
インのＯＲゲートにより、実行することができる。盗用
する近接積タームのプロセスにより、積タームはマクロ
セルの間で割付けされる。なぜなら、プログラム可能な
構成のスイッチは、ＯＲゲート、レジスタおよび近接マ
クロセルがＯＲゲートを盗用する場合にも使用し得る論
理を備えているレジスタの代りのレジスタへの第２の入
力に対し、個々の入力の積タームを指令することができ
るからである。レジスタおよび論理を備えたレジスタ
は、マクロセルの出力制御を行う。好適な一実施例にお
いて、複数の選択可能な入力を有するエクスクルシブＯ
Ｒゲートは、ＤまたはＴフリップフロップのように実行
するためのレジスタを許容する。
【０００７】
【実施例】次に、本発明の好適な実施例につき、添付図
面を参照しながら以下詳細に説明する。
【０００８】図１において、マクロセル１００への入力
として５つの積ターム１０１−１０５が示されている。
各積ターム１０１−１０５は、プログラマブルスイッチ
１１１−１１５のそれぞれ１つと対応している。スタテ
ィックアーキテクチャビットは、各プログラマブルスイ
ッチ１１１−１１５に対応する。そのスタティックアー
キテクチャビットの状態に基づいて、プログラマブルス
イッチ１１１−１１５のそれぞれは、３つの入力から２
つの出力を選択する。スタティックアーキテクチャビッ
トは、フローティングゲートメモリセルに命令を記憶す
ることにより、またはヒューズがとぶことにより、従来
と同様に実行される。
【０００９】例えば、プログラマブルスイッチ１１１を
使用する場合、そのスタティックアーキテクチャビット
がハイ（ＨＩＧＨ）であれば、出力１２１に積ターム１
０１が現れ、そしてスタティックロー（ＬＯＷ）が出力
１３１に現れる。もし、そのスタティックアーキテクチ
ャビットがロー（ＬＯＷ）であれば、スタティックハイ
（ＨＩＧＨ）が出力１２１に現れ、そして積ターム１０
１が出力１３１に現れる。プログラマブルスイッチ１１
２および１１４も同様に動作する。プログラマブルスイ
ッチ１１３および１１５に対して、スタティックロー出
力は、スタティックハイ出力と置換される。何故なら、
これらのスイッチはＶｃｃに接続される入力の部分が、
接地された第２の入力を備えるからである。
【００１０】各積ターム１０１−１０５は、ＯＲゲート
またはレジスタ装置１５０への交互の割当てに対し、い
ずれかの入力として作動するためにプログラマブルスイ
ッチ１１１−１１５によって形成される。積ターム１０
１および１０２に対する交互の割当ては、ＸＯＲゲート
への第２の入力である。積ターム１０１に対する交互の
割当ては、またインバータ１４１に対する外部出力１５
１を含む。積ターム１０３−１０５に対する交互の割当
ては、レジスタ１８０への第２の入力である。
【００１１】ＯＲゲート１４６は、プログラマブルスイ
ッチ１１１−１１５からの入力１３１−１３５および入
力１３７を受取る。入力１３７は、第１の近接マクロセ
ル３００から受けた入力に相当する。第１の近接マクロ
セル３００は、マクロセル１００と同一であるかまたは
同一ではなく、しかしそれは積タームを加算するための
ＯＲゲート３４６を含む必要がある。
【００１２】入力１３１−１３５は、プログラマブルス
イッチ１１１−１１５を制御するスタティックアーキテ
クチャビットの状態による積タームまたはスタティック
ロー信号のいずれかをそれぞれ与える。このように、Ｏ
Ｒゲート１４６は、積タームの選択されたグループのＯ
Ｒ機能を実行し、そして出力としてこれら積タームの和
を与える。
【００１３】マルチプレクサ１５６は、ＯＲゲート１４
６の出力または外部出力１５７として供給するためのス
タティックローのいずれかを選択するための機構であ
る。出力１５７は、入力１３７がＯＲゲート１４６への
入力であると同様に、第２の近接マクロセル２００のＯ
Ｒゲートへの入力となる。マクロセル２００は、マクロ
セル１００と同一であるかまたは同一ではなく、しかし
それは入力積タームを加算するためのＯＲゲート２４６
を含む必要がある。外部出力１５７として供給するため
のＯＲゲート１４６の出力を選択することにより、任意
の幅のＯＲ機能は、一連の近接マクロセルと出会うよう
に実行することができる。一連のマクロセルと出会うＯ
Ｒゲートの結合方式は、デイジーチェインとして知られ
ている。６入力からなるＯＲゲート１４６の実施例にお
いては、すなわち、デイジーチェインの２つの近接マク
ロセルにより、１１の入力ＯＲ機能を実行することがで
きる。
【００１４】積タームがスタティックアーキテクチャビ
ットの状態により交互の割当てを命令する方法は、積タ
ームの方向付けと呼ばれる。その理由は、マクロセル
は、一般に積の和のアーキテクチャを実行するよう使用
され、それはしばしば積タームの大きな数の和を得るた
めのデイジーチェインのＯＲゲートに対して好適である
からである。時々、マクロセルにおける積タームの全て
は、ＯＲ機能として利用されない。ＸＯＲゲート１６２
への入力に対しまたはレジスタ１８０への第２の入力に
対する使用されない積タームの方向付けによって、これ
らの使用されない積タームは、有効な論理をそのまま実
行することができる。
【００１５】一般的に、ＸＯＲゲート１６２とレジスタ
１８０とが結合された論理は、外部出力１９６に対しＯ
Ｒゲート１４６の出力を命令するように使用されるであ
ろう。従って、積タームの方向付けに対する本質的な利
点は、ＯＲゲート１４６が近接マクロセルに対してデイ
ジーチェインになる場合に生じる。この理由は、ＸＯＲ
ゲート１６２とレジスタ１８０とが結合された論理が、
典型的には使用されない場合だからである。
【００１６】マクロセルが近接マクロセルのＯＲゲート
からの入力を受取る場合には、そのＯＲゲートへ命令さ
れる積タームを利用する。近接マクロセルからの積ター
ムの使用は、近接積タームの盗用として参照するように
することができる。ＯＲゲートに対するマクロセルの積
タームおよび記録された論理に対する残存積タームの幾
つかの割付けは、積タームの割付けとして参照するよう
にすることができる。
【００１７】出力１５７に対し近接マクロセルがデイジ
ーチェインでない場合には、ＯＲゲート１４６の出力
は、マルチプレクサ１５４の入力として供給される。マ
ルチプレクサ１５４の出力１５５は、ＸＯＲ１６２への
入力として供給される。スタティックアーキテクチャビ
ットは、マルチプレクサ１５４がＯＲゲート１４６の出
力またはその出力としてプログラマブルスイッチ１１２
の出力を選択するかどうかを決定する。プログラマブル
スイッチ１１２の出力は、積ターム１０２またはスタテ
ィックハイ信号のいずれかであり、プログラマブルスイ
ッチ１１２に対応するスタティックアーキテクチャビッ
トの状態に依存する。従って、マルチプレクサ１５４の
出力は、２つのスタティックアーキテクチャビットの状
態によるスタティックハイ、積ターム１０２またはＯＲ
ゲート１４６の出力となる。この実施例において、マル
チプレクサ１５２、マルチプレクサ１５４およびマルチ
プレクサ１５６は、全てスタティックアーキテクチャビ
ット信号により制御されるが、別の実施例においては、
それぞれ個別に制御される。１ビットで３つの要素を制
御することにより、積ターム１０２はマルチプレクサ１
５２を介してまたはマルチプレクサ１５４を介して、し
かし両方のマルチプレクサは介さずに指令することがで
きる。同様に、ＯＲゲート１４６の出力は、マルチプレ
クサ１５４を介してまたはマルチプレクサ１５６を介し
て、しかし両方のマルチプレクサは介さずに指令するこ
とができる。
【００１８】マルチプレクサ１５２は、スイッチ１１２
の出力１２２またはスイッチ１１１の出力１２１の間を
選択する。従って、マルチプレクサ１５２の出力１５３
は、積ターム１０１、積ターム１０２またはスタティッ
クハイである。出力１２１は、また外部出力信号１５１
を駆動するインバータ１４１への入力として供給する。
【００１９】ＸＯＲゲート１６２は、マルチプレクサ１
５４およびマルチプレクサ１６０からの入力を受取る。
マルチプレクサ１６０は、２つのスタティックアーキテ
クチャビットの状態に基づく４つの入力のうちの１つを
出力として選択する。マルチプレクサ１６０は、レジス
タ１８０の出力、レジスタ１８０の反転出力、スタティ
ックロー、および積ターム１０１、積ターム１０２また
はスタティックハイであるマルチプレクサ１５２からの
入力の中から選択する。積ターム１０２、スタティック
ハイまたはＯＲゲート１４６の出力は、マルチプレクサ
１５４に対するＸＯＲゲート１６２への入力である。Ｘ
ＯＲゲート１６２への入力を適正に選択することによ
り、レジスタ１８０は、ＤまたはＴ入力の反転制御でＤ
またはＴフリップフロップを実行するように使用するこ
とができる。
【００２０】ＸＯＲゲート１６２の出力は、レジスタ１
８０のＤ入力およびマルチプレクサ１９４への入力を送
出する。レジスタ１８０の出力は、マルチプレクサ１９
４への第２の入力を与える。スタティックアーキテクチ
ャビットの状態は、マルチプレクサ１９４が外部出力１
９６になるように選択することを決定する。
【００２１】レジスタ１８０は、クロック（ＣＬＯＣ
Ｋ）、イネーブル（ＥＮＡＢＬＥ）、プリセット（ＰＲ
ＥＳＥＴ）および非同期クリア（ＣＬＥＡＲ）入力を受
取る。ＮＯＲゲート１６８は、レジスタ１８０に対する
クリア入力１６９を与える。ＮＯＲゲート１６８への第
１の入力は、プログラマブルスイッチ１１３から到来
し、このプログラマブルスイッチ１１３は入力としての
積ターム１０３またはスタティックローのいずれかを与
える。ＡＮＤゲート１６４は、ＮＯＲゲート１６８への
他方の入力を与える。デバイスにおける全てのマクロセ
ルと関連して使用するための総体的なクリア信号、すな
わちＧＣＬＲは、ＡＮＤゲート１６４への第１の入力を
与える。総体的なクリア機能は、ＡＮＤゲート１６４へ
の第２の入力を与えるスタティックアーキテクチャビッ
トＳＢにより、プログラム的に抑止することができる。
【００２２】プログラマブルスイッチ１１５により選択
されそしてインバータ１９０により反転される積ターム
１０５は、レジスタ１８０へのプリセット入力１９１を
与える。従って、プリセット入力１９１は、プログラマ
ブルスイッチ１１５を制御するスタティックアーキテク
チャビットに対し、プログラム的に機能抑止させること
ができる。
【００２３】マルチプレクサ１７２およびマルチプレク
サ１７４は、この実施例において、レジスタ１８０に対
して、クロック１７３およびイネーブル入力１７５を別
々に与えるスタティックアーキテクチャビット信号によ
り制御される。クロック入力は、デバイスにおける全マ
クロセルに共通の総体的なクロック信号ＳＣＬＫ１７６
から、またはプログラマブルスイッチ１１４に対する積
ターム１０４から得る。積ターム１０４は、またマルチ
プレクサ１７４への入力であるが、しかしこの実施例に
おいては、マルチプレクサ１７２および１７４を制御す
るスタティックアーキテクチャビットの状態により接続
され、積ターム１０４はマルチプレクサ１７２、１７４
の１つのみを通る。マルチプレクサ１７４への第２の入
力は、スタティックハイである。従って、積ターム１０
４は、総体的なクロック信号ＳＣＬＫ１７６に関連する
マルチプレクサ１７２に対するクロック信号として、ま
たはマルチプレクサ１７４に対する非同期クロックイネ
ーブル信号として、いずれかを供給する。このように、
本実施例においては、積ターム１０４は、マルチプレク
サ１７４に対するイネーブルとして供給するスタティッ
クハイを伴うマルチプレクサ１７２に対するクロック信
号、またはマルチプレクサ１７４に対する非同期クロッ
クイネーブルとして動作する積ターム１０４を伴うクロ
ックとして供給する総体的なクロック信号ＳＣＬＫ１７
６のいずれかを与える。
【００２４】前述したことは、この発明の原理を単に示
したものであり、この発明の範囲および精神から逸脱す
ることなく当業者による設計変更が可能であることは、
理解されるであろう。
【図面の簡単な説明】
【図１】本発明に係る論理マクロセルの一実施例を示す
概略系統図である。
【符号の説明】
１００ マクロセル １０１−１０５ 積ターム １１１−１１５ プログラマブルスイッチ １２１，１２２，１３１ 出力 １３１−１３５ 入力 １３７ 入力 １４１ インバータ １４６ ＯＲゲート １５０ レジスタ装置 １５１ 外部出力 １５３，１５５ 出力 １５２，１５４，１５６ マルチプレクサ １５７ 出力 １６０ マルチプレクサ １６２ ＸＯＲゲート １６４ ＡＮＤゲート １６８ ＮＯＲゲート １６９ クリア入力 １７２，１７４ マルチプレクサ １７３ クロック入力 １７５ イネーブル入力 １７６ クロック信号 １８０ レジスタ １９１ プリセット入力 １９４ マルチプレクサ １９６ 外部出力 ２００ マクロセル ２４６ ＯＲゲート ３００ マクロセル ３４６ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/173 101

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＯＲゲートと、 ＯＲゲートへの第１の入力に対し外部信号を対応させる
    ための装置と、 レジスタ装置と、 積タームを受取るための装置と、 （ａ）第１のプログラム可能な状態でのＯＲゲートへの
    第２の入力に対し、および（ｂ）第２のプログラム可能
    な状態でのレジスタ装置に対する積タームを対応させる
    ために２つのプログラム可能な状態を有する装置と、お
    よび第２のマクロセルにおいてＯＲゲートへの入力に対
    しＯＲゲートの出力をプログラム可能に対応させるため
    の装置とから構成することを特徴とするマクロセル。
  2. 【請求項２】 レジスタ装置は、Ｄフリップフロップを
    含んでなる請求項１記載のマクロセル。
  3. 【請求項３】 レジスタ装置は、Ｔフリップフロップを
    含んでなる請求項１記載のマクロセル。
  4. 【請求項４】 レジスタ装置は、 第１の入力として積タームおよび第２の入力として積タ
    ームの和を有する第１のマルチプレクサと、 第１の入力として積ターム、第２の入力としてスタティ
    ックロー（ＬＯＷ）、第３の入力としてレジスタの出
    力、および第４の入力としてレジスタの反転出力を有す
    る第２のマルチプレクサと、および前記第１のマルチプ
    レクサの出力からの第１の入力および前記第２のマルチ
    プレクサの出力からの第２の入力を有し、かつレジスタ
    への入力に対応するその出力を有するエクスクルシブＯ
    Ｒゲートを含んでなる請求項１記載のマクロセル。
  5. 【請求項５】 レジスタ装置は、レジスタへのクロック
    入力を駆動するための積タームまたは外部クロック信号
    の間で選択するマルチプレクサを含んでなる請求項１記
    載のマクロセル。
  6. 【請求項６】 レジスタ装置は、レジスタをイネーブル
    にする積タームを使用するための装置を含んでなる請求
    項１記載のマクロセル。
  7. 【請求項７】 レジスタ装置は、レジスタをプリセット
    する積タームを使用するための装置を含んでなる請求項
    １記載のマクロセル。
  8. 【請求項８】 レジスタ装置は、レジスタをクリアする
    積タームを使用するための装置を含んでなる請求項１記
    載のマクロセル。
  9. 【請求項９】 第２のマクロセルにおいてＯＲゲートへ
    の入力に対しＯＲゲートの出力をプログラム可能に対応
    させるための装置は、スタティックアーキテクチャビッ
    トを含んでなる請求項１記載のマクロセル。
  10. 【請求項１０】 （ａ）第１のプログラム可能な状態で
    のＯＲゲートへの第２の入力に対し、および（ｂ）第２
    のプログラム可能な状態でのレジスタ装置に対する積タ
    ームを対応させるために２つのプログラム可能な状態を
    有する装置は、スタティックアーキテクチャビットを含
    んでなる請求項１記載のマクロセル。
  11. 【請求項１１】 レジスタ装置は、マクロセルからの外
    部出力として、レジスタの出力およびＯＲゲートの出力
    の間を選択するためのマルチプレクサを含んでなる請求
    項１記載のマクロセル。
  12. 【請求項１２】 積タームを加算するためのＯＲゲー
    ト、レジスタ装置および積タームを受取るための装置と
    を有する第１のマクロセルと、 積タームを加算するためのＯＲゲートを有する第２のマ
    クロセルと、 第１および第２のプログラム可能な状態を有する第１の
    スタティックアーキテクチャビットと、 第１および第２のプログラム可能な状態を有する第２の
    スタティックアーキテクチャビットと、 第１のスタティックアーキテクチャビットが第１のプロ
    グラム可能な状態になる際に、第２のマクロセルのＯＲ
    ゲートの入力に対し第１のマクロセルのＯＲゲートの出
    力を対応させるため、および第１のスタティックアーキ
    テクチャビットが第２のプログラム可能な状態になる際
    に、第１のマクロセルのレジスタ装置への入力に対し第
    １のマクロセルのＯＲゲートの出力を対応させるための
    装置と、および第２のスタティックアーキテクチャビッ
    トが第１のプログラム可能な状態になる際に、第１のマ
    クロセルのＯＲゲートに対し、および第２のスタティッ
    クアーキテクチャビットが第２のプログラム可能な状態
    になる際に、第１のマクロセルのレジスタ装置に対し、
    積タームを対応させるための装置とから構成することを
    特徴とするプログラマブル論理デバイス。
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