JPS60144825A - 桁上げ長さ検出式の演算論理ユニツト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータシステムの演算論理ユニット（
ＡＬＵ）部分に係り、特に、ルック・アヘッド桁上げ連
鎖構成にされた同期ＡＬＵに関する。

従来の技術 現在、ＡＬＵを有する成る形式のコンピュータシステム
では、システムの性能を改善し、即ち計算速度を高める
ために、ルック・アヘッド桁上げ連鎖構成が使用されて
詐る。簡単に述べると、従来のルック・アヘッド桁上げ
連鎖構成体は、１つのグループを形成する所定数の入力
ビット対を各々有した複数の直列スライスで構成される
。各スライ２に−おいては、下位の入力対から上位の入
力対へと直列に桁上げビットが伝搬され°る。然し乍ら
、各法々のスライスへの桁上げ入力はこのゆっくりと伝
搬する桁上げビットから取シ出されるのではなく、現在
のスライス及びその手前の全てのスライスに発生された
グループ桁上げ伝搬（Ｐｇ）信号及びグループ桁上げ発
生（Ｇｏ）信号から形成される。即ち、桁上げ連鎖は、
一連のグループ桁上げ信号を発生することによってスラ
イス間の桁上げ情報を６ルツク・アヘッド”するもので
、全ての入力ビツト対間に生じる桁上げビットの伝搬遅
延を待機するものではない。この形式のシステム゛では
、ルック・アヘッド桁上げ連鎖の最悪の伝搬遅延、即ち
、グループ桁上げの伝搬によってシステムの性能が常に
限定されるという点で重大な問題がある。これは、同期
システムの場合、得ることのできる最小のサイクル時間
が、少なくとも、最長のグループ桁上げリップルを生じ
た入力ビットの組合せ忙対する伝搬遅延と同程度である
ことを意味する。

現在、成るシステムでは、桁上げセーブ機構を用いるこ
とＫよって所要のサイクル時間を短縮することが試みら
れている。この場合、システムは、全ての中間和及び桁
上げを得て、次のサイクルにこれらを組合せ、最終的な
答を出す。この解決策は、桁上げセーブＡＬＵを実施す
るのに必要なハードウェアが複雑であるためにシステム
の価格が増大するという問題がある。

発明の目的 本発明の目的は、はとんどのＡＬＵ作動に要するサイク
ル時間を短縮することである。

本発明の別の目的は、ハードウェアの複雑さを増すこと
なく且つ必要とされる装置の個数を過剰に追加すること
なく、ＡＬＵの桁上げ伝搬遅延の影響を最小にすること
である。

発明の構成 本発明は、はとんどのＡＬＵ演算が最大の桁上げ長さを
有し、即ち、１つの桁上げを伝搬する連続した入力ビツ
ト位置の数がＡＬＵのビット巾よシも相当に短いという
利点を取シ入れてＡＬＵに桁上げ長さ検出手段を用いた
システムを提供する。

従って、“長い”桁上げを検出して同期システムに追加
時間を与え、即ち追加サイクルもしくは延長サイクルを
与えて、ＡＬＵが演算のわずかな部分に対してその作動
を完了するようＫすることにより、本システムにおいて
、大部分のＡＬＵサイクルに対してよシ速い速度でデー
タ路を作動させることができる。

更に１本発明は、所定のクロックサイクル中に入力オペ
ランドに基づいて選択された演算を実行する手段と、連
続ビット位置の数が第１の所定数よりも大きくなること
によシ桁上げ伝搬の経路を検出する第１手段と、この第
１検出手段により発生された信号に応答して第１の所定
量だけクロックサイクルを延長する手段とを提供する。

又、好ましくは、連続ビット位置の数が第１の所定数よ
υ大きい第一の所定数を上回わることにより桁上げ伝搬
の経路を検出する第２手段と、この第一検出手段によシ
発生された信号に応答して第一の所定量だけクロックサ
イクルを延長する第一手段とが設けられる。検出手段は
、小組の全ビット位置のみに対して桁上げ伝搬路を検出
し、予め選択されたビット位置がサイクル延長信号を発
生しないようにする。

又、本発明は、所定のクロックサイクル中に入力オペラ
ンド−多数のビット位置を占有する−に基づいて選択さ
れた演算を実行する手段と、連続ビット位置の数が少な
くとも所定のスレッシュホールドレンジと同程度である
ことによシ桁上げ伝搬路を検出する複数の検出セルを含
む手段とを提供シ、上記のスレッシュホールドレンジは
、複数の所定の検出セルグループのノつにおける連続桁
上げ伝搬の最小数を下限として有しそして少なくとも１
つのグループを設定する連続桁上げ伝搬の数を上限とし
て有し、そして更に、本発明は、上記検出手段に応答し
てサイクルを制御する手段を提供する。

実施例 さて、第１Ａ図には、本発明のＡＬＵがブロック図で示
されている。ＡＬＵＩＯは、図示されたように、コつの
６０ビツトオペランドを入力Ａ。

−Ａ５．及びＢ。−Ｂ５９として有している。これらの
入力は、一般のＰ及びＧ導出回路２０へ送られる。この
回路は各人力ビット対Ａ、　Ｂ、に対し桁上げ伝搬（Ｐ
　）信号及び桁上げ発生（Ｇρ倍信号発生するのに用い
られる。Ｐｉ　及びＧ１信号は、所要の特定機能を実行
するために発生される。例えば、Ａ、入力とＢｔ　入力
の和をめるために、Ｐ。

信号が排他的オアダート（その入力はＡ、及びＢ。

信号である）の出力として発生され、そしてＧ。

信号がアンドダート（その入力もＡｉ　及びＢ、信号で
ある）の出力として発生される。Ｐｌ及びＧ、　−信号
は、次いで、５つの入力ビツトに対応するグルーｆ（ス
ライスと称する）として、桁上げルック・アヘッド回路
２２の対応スライスへ供給される・桁上げルック・アヘ
ッド回路２２は、７つのスライスのＰｉ　及びＧｉ　信
号を用いて、そのスライスに対するグループ桁上げ伝搬
信号Ｐ。ｉとグループ桁上げ発生信号Ｇ。ｉとを形成す
る。最初のスライス２２Ａの場合、ルック・アヘッド回
路２２は、次のようなプール方程式を解く。

ＰＧＯ：Ｐｏ°Ｐ１′Ｐ２ＩＰ３°Ｐ４ＧＧｏ＝０４＋
（Ｐ３・Ｇ３）＋（Ｐ、・Ｐ２・Ｇ２）”（Ｐ５・Ｐ２
”Ｐ１’Ｇ１）＋（Ｐ３・Ｐ２・Ｐｌ・Ｐｏ−Ｇ（１）
但し、”・”はアンド機能に対応しそして“＋”はオア
機能に対応する゛。

他のスライス２２Ｂ〜２２Ｌも、それらの対応入力信号
Ｐ　及びＧ、について同様の方程式を解〈Ｏ グループ桁上げ伝搬信号Ｐ。ｌ及びグループ桁上げ発生
信号Ｇ。１は、次いで、グループ桁上げ連鎖回路２４の
対応スライスに接続される。グループ桁上げ連鎖の各ス
ライスは、手前のスライスからの桁上げ入力信号Ｃ６，
を主入力として有し、或いは最初のスライスの場合には
、最初の桁上げ状態Ｃｉｎを主入力として有し、そして
対応するＰ。ｉ及びＧ。ｉ信号に基づいてこれを処理す
る。これは、ＰＧｌが与えられた場合には手前のスライ
スからのＣＧｉ信号を通すことＫより行なわれ、或いは
Ｇ。。

が与えられた場合にはＣ６１をセットするととＫよシ行
なわれる。

個々のＰ　及びＧｉ　信号並びにグループ桁上げ人力信
号Ｃ６，は局部桁上げ発生口ｊ＠２６の対応スライスに
接続される。例えば、最初の段２６Ａは、次のようなプ
ール方程式を解く。

ｃＯ＝　ｃＧＯ＝−ｃ、ｎ Ｃ１＝　（ｃｏ−ｐｏ＞＋ａ。

Ｃ２＝（ｃｏ−Ｐｏ−Ｐｌ）＋（Ｇｏ−Ｐｌ）＋０１Ｃ
６＝（ｃｏ−Ｐｏ−Ｐ、・Ｐ２）＋Ｇｏ−Ｐ、・Ｐ２＋
Ｇ１・Ｐ２＋Ｇ２Ｃ４＝　（Ｃｏ−Ｐｏ−Ｐｌ−Ｐ２・
Ｐ３）＋（Ｇｏ−Ｐｌ・Ｐ２−Ｐ、）＋（Ｇ１・Ｐ２・
Ｐ３）＋（Ｇ２・Ｐ３）＋０５その他のスライスも、対
応する入力信号Ｃ６，。

Ｐ　及びＧ１　に対し同様の方程式を解く。

このようにし′て発生された桁上げ信号Ｃ，は、次いで
、演算結果回路２８の対応スライスに送られ、結果信号
Ｒ３を発生する。例えば、Ａ、入力とＢ　入力の和をめ
るためＫは、Ｃｉ　信号とＰｌ　信号が排他的オアダー
トに接続される。

桁上げルック・アヘッド回路２２のスライスＡ−りによ
シ発生されたＰ。、信号は、桁上げ長さ検出回路４０に
も供給される。桁上げ長さ検出回路４００目的は、桁上
げ伝搬路の巾がスレッシュホールド値よシ大きいかどう
かを検出することである。これは、与えられた連続Ｐｉ
　信号の数が所定値よシ大きいかどうかを検出すること
によって行なわれる。もしそうならば、ＡＬＵの演算は
規定サイクル内で終わらすに進行し、クロックサイクル
延長即ちスタッタ（ｓｔｕｔｔｅｒ）信号が発生される
。

この信号は、システムの次の作動を更にｌサイクルだけ
遅延させる。これは、アンドゲート５０において桁上げ
長さ検出回路４０からの単一信号とスタッタ許容信号５
１をアンドしそしてクロックスタッタ信号５４をクロッ
ク制御回路７０へ与えることによって行なわれる。クロ
ック制御回路は、クロックサイクルを延長するために使
用される。

図示されたように、クロック制御回路７０け、り段階ク
ロックに対して適当なタイミングを与える。

ＡＬＵＩＯのブロック図に示されたように、ＡＬ、Ｕを
制御するオペレーションコード７５がデコード回路７６
に入力される。デコード回路７６は、ＡＬＵが必要とす
る種々の信号を発生し、その値は実行さるべき演算に基
づいたものとなる。

ｇビットの関数制御信号７７は、入力オペランドＡ及び
Ｂに対して実行すべき関数即ち演算を決定するの釦用い
られる。これは、Ｐ及びＧ導出回路２０でのＰ　及びＧ
ｉ　信号の発生と、演算結果同量 路２８でのＲ８信号の発生とを制御することによって行
なわれる。例えば、加算の場合、関数制御により、Ｐ　
はＡ、及びＢｉ　の排他的オア関数とｌ され、そしてＧ　はＡ　及びＢ、のアンド関数と１ され、一方、Ｒ１はＣ及びＰ、信号の排他的第１ ア関数とされる。最初の桁上げ入力Ｃ１ｎは、グループ
桁上げ連鎖回路の第１スライス２４Ａに接続され、Ｃｏ
ｏとして使用される６作動可能化二倍精度信号４７は桁
上げ長さ検出回路４０に送られて、以下で詳細に述べる
ようＫこの回路で使用され、単一精度演算中の未使用ビ
ットが無視される。同様に、スタック許容位置５１は、
これらの演算中洗い桁上げ伝搬を無視できる場合、例え
ばレジスタの内容をＡＬＵを介してレジスタ自身へ転送
する時に、スタッタ信号の伝搬を禁止するようにゲート
５０に送られる。デコード回路７６は、ＰＬＡ又はＲＯ
Ｍ　Ｋよって実施される。

第１Ｂ図には、桁上げ長さ検出回路４０が詳細に示され
ている。Ｐ及びＧ導出回路２０によって発生された桁上
げ伝搬信号Ｐ。−Ｐ５９は、　Ｓつの群で構成された第
１レベルのアンドダート４２へ送られ、中間のグループ
伝搬信号Ｐ。Ｏ”””Ｇ１１が発生される。従って、Ｐ
ｏ−Ｐ４　は第１ダー）　４２Ａへ接続され、Ｐ５〜Ｐ
、は第、２グー）　４２Ｂへ接続され、・・・・・・・
・・・・・・・・というようにして、ｐｓｓ〜Ｐ５９が
第１レベルゲートの最後のダートであるダート４２ＩＩ
Ｃ接続される。典型的にこれらのダートは、桁上げルッ
ク・アヘッド回路２２の１部分である。

この第１レベルダートの出力、即ち中間のグループ伝搬
信号ＰＧ、〜ＰＱ１０　は、対にされて、第コレベルの
アンドゲート４４の対応ゲートに送られる。

最初と最後のグー）４２Ａ及び４２Ｌの出力は、以下で
明らかとなる理由で、回路４０では使用されない。従っ
て、桁上げルック・アヘッド回路。

２２Ｂ及び２２Ｃにおいてｒ−）　４２　Ｂ及び４２Ｃ
によって各々発生されたＳビットのグループ桁上げ伝搬
信号Ｐ。、及びＰ。２はｆ−）　４４　ＡＫ：接続され
、ｆ−）４２Ｄ及び４２Ｅの出力Ｐ。３及びＰ。４はグ
ー）　４４．　Ｈに接続され、・・・・・・・・・・・
・・・・等々となっている。

特定のコレペルのアンドｒ−）構成にした理由は、第１
レベルの’ｒ’−）、即ちｒ−ト４２Ａ〜４２Ｌ及びＰ
。Ｏ”””　Ｇ１１がＳビットのグループ桁上げルック
・アヘッド論理に対して既に存在するからである。従っ
て、デート４２は、実際には、桁上げ長さ検出回路４０
内に設ける必要がなく、ＰＧｏ　””””Ｇ１１信号が
、図示されたように桁上げルック・アヘッド回路２２の
対応スライスから直接与えられてもよい。一つの隣接す
るグループ桁上げ伝搬信号Ｐ。ｉの対をアンドしたもの
（論理積）を用いて、ＩＯビットの対応グループの全信
号ＰＩが与えられたかどうかを指示する信号が発生され
る。

第コレペルｒ−）４４の出力Ｐ。２ｏ〜ＰＧ２１は、ゲ
ート４８においてオアさｆＬ（論理和がとられ）、伝搬
スタッタ信号４９が発生される。従って、ｒ−ト４４に
関連したλつのＳビット桁上げ伝搬信号グループが与え
られた場合に適当なスタック信号が発生される。

伝搬スタッタ信号４９は、／θ個程度の連続した信号Ｐ
１が与えられた場合でも、これらの連続信号が第１レベ
ルのｒ　−ト４２の接続対内に入る場合には、セットさ
れる。例えば、ｒ−ト４２Ｈ及び４２ＩにまたがってＰ
３５〜ＦＡＡが与えられた場合には、両信号Ｐ　及びＰ
。８が与えられ、次い７ でｒ−１４，４０から信号Ｐ。２３が与えられる。７０
個の連続した信号ｐ　、　がゲートの接続対内に入らな
い場合には、グループ桁上げ伝搬信号Ｐ６．は全く与え
られない。例えば、Ｐ５６〜Ｐ４５が与えられた場合に
は、ｒ−）４２Ｈからの信号Ｐ。７が与えられず、従っ
て、ケ”−）４４Ｄからの信号Ｐ。２３も与えられない
。伝搬スタック信号４９を常に発生する連続桁上げ伝搬
信号Ｐ、の最小数は／ｑである。というのは、この個数
のＰ１信号であれば、７つのｒ−）接続対を常に捷たぐ
ことかできるからである。例えば、ＲないしＰ５３が与
えられた５ 場合には、’７”−ト４２Ｋ及び４２Ｉへの全ての入力
が与えられ、信号発生を指令する信号が与えられて、伝
搬スタッタ信号４９をセットすることがで六る。最初と
最後のｒ−ト４２Ａ及び４２Ｌが第コレペ″ルのｆ−）
構成に含まれない理由を明らかにしなければならない。

回路４０は、ＩＯ個程度の連続したＰｌ　信号でも伝搬
スタッタ信号を４９をセットするが、最悪の場合には、
／ざ個の連続したＰｌ　信号であってもスタック信号を
セットしないように設計されている。従って、最初又は
最後の５つのＰｌ　信号を監視する必要がなくなる。

両端のゲートを使用しない場合の更に別の利点は、コつ
の入力Ａｉ　及びＢｉ　の端末のビット即ち下位Ｓビッ
ト又は上位のＳビットが互いにランダムでない時に、更
に性能改善が得られることである。この場合には、これ
らの端末ビットを’ｒ”−トに通さないようにすること
により、クロックサイクルスタッタ信号を発生する確率
が減少される。

伝搬スタッタ信号４９は、スタッタ許容信号５１（通常
セットされている）と共にアンドデート５０に通される
。スタッタ許容信号５１は、全ての入力ビツトによって
桁上げ発生信号Ｇ１が発生されるよりなＡＬＵ演算に対
してはセットされず、桁上げの伝搬が重要でないような
ＡＬＵ演算に対し不必要なスタッタザイク尤な阻止する
。

＠コレヘルの検出？−トにおいては、信号Ｐ〜Ｐ３Ａに
対し二倍精度の作動可能化信号４７も含まれていて、こ
れは単一精度の計算中に使用されない長い桁上げビット
の検出を排除するが、二倍精度での作動中にはＡＯビッ
ト全部が作動可能にされる。

本発明の原理は、６０ピツ）ＡＬＵに限定されるもので
はなく、いかなる巾のＡＬＵにも適用できるし、標準部
品及び特注部品を用いた構成にも適用できることが明ら
かであろう。グループ桁上げ伝搬信号を形成するのに用
いられるアンド機能の最適なビット巾は、ＡＬＵを実施
する技術によって左右される。

さて、第２図には、グループ桁上げ伝搬のピット巾がｔ
ビットであるような３．２ビツトＡＬＵに対する桁上げ
長さ検出回路４ｏが示されている。

アンドＰ−）６０Ａ〜６０Ｈは桁上げルック・アヘッド
回路２２の第１１”−）レベルを形成し、ｒ−トロ２Ａ
〜６２Ｃは桁上げ長さ検出回路４０の第、２？−）レベ
ルを形成する。　゛ オア？−トロ４は、第１レベルの？−ト接続対、即ち、
／ｒ−トロ０Ｂ−６０Ｃ，６０Ｄ−６０Ｅ又は６０Ｆ−
６００のｇ個の連続した桁上げ伝搬信号Ｐ１が全部与え
られた場合に伝搬スタッタ信号６５を通す。従って、こ
の回路は、ｇ程度度の連続したＰｉ　信号であってもこ
れらがそれに対応する’ｒ’−）接続対に揃った場合に
はスタッタ信号をセットするが、たとえ／弘個の連続し
たＰｉ　信号であってもこれらがそれに対応するｒ−ト
接続対に揃わない場合にはスタック信号をセットしない
。

従って、最悪の場合、伝搬スタッタ信号６５を発生する
ためには、７５個の連続したＰｉ倍信号必要とされる。

この実施例では、桁上げ伝搬が重要でないようなＡＬＵ
作動に対してクロックスタッタ信号を禁止するため、ス
タッタ許容信号５１が前記し次ように使用される。

一般に、個々の桁上げ伝搬信号Ｐｌが得られない場合に
は−テキサスインスツルーメント社カら入手できるＡＬ
Ｕスライス７１Ｉ／ｇ／及び７弘、３ｇ／、或いはＡｄ
ｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉｃｅ社から入手で
きるマイクロプロセッサスライスＡ　Ｍ　Ｄ　、２９０
／　のような標準部品のＡＬＵスライスを用いた時には
得られない□、Ｐｉ　信号のアンド動作を図示の如く行
なうことができる。ルック・アヘッド桁上げ式のＡＬＵ
では、グループ桁上げ伝搬信号が予め必要とされるので
、グループ桁上げ伝搬信号ＰＧｌを直接用いてルックア
ヘッド回路を構成することができ、従って桁上げ長さ検
出回路を非常に安価に構成できる。

以上に述べた作動モードは、全ての作動のタイミングが
、クロック信号−通常は、規則的な間隔で生じる複数の
段・階の形式−によって制御されるという点で周期的で
ある。現在の作動がこれら時間間隔の１つにおいて完了
できない場合には、クロックスタッタ信号を用いて、新
ｆｃな作動の実行が更に／りの時間間隔だけ遅延され、
この間に現在の作動が終了される。従って、第１図の実
施例の場合には、最悪の場合１ｇ個の連続桁上げ伝搬な
１つのクロックサイクル内に処理するに充分な速度であ
るようにＡＬＵを設計しなければならないが、第２図の
実施例の場合には、ＡＬＵが最悪の場合７つのクロック
サイクル内に／グ個の連続した桁上げ伝搬を処理しなけ
ればならない。

゛　然し乍ら、別の作動モードも考えられる。桁上げ伝
搬頂は一定の組み合せ遅延の後に有効となるので、クロ
ックスタッタ信号５４は、そのサイクルにおいて、シス
テムクロックの位相を所定量だけ延ばすに充分な早い時
期に有効となる。然して、上記の所定量とは、必要に応
じて現在の作動を完了させるに充分な時間的余裕をみる
ことのできる量である。スタッタ信号が発生された場合
に与えられ、るこの追加時間は、最悪の場合の連続桁上
げ伝搬を完了させるに足る長さでなければならない。

この作動モードにおいては、スタック信号は、システム
クロックを遅らせて一定増分の遅延を本質的に与えるよ
うに使用されるのではなく、現在の作動を確実に終了さ
せるのに充分な色々な量でクロックサイクルを遅らせる
のに使用される。

さて、第３図には、この機能を実施する本発明の実施例
が示されている。惜上げルック・アヘッド回路２２の第
１レベルの？−）４２は、桁上げ長さ検出回路４０の第
一レベルｆ−）４４に接続され、次いで、オアダート４
８を経て？−）５０に接続され、第１図について述べた
ように第１のクロックスタッタ信号５４が発生される。

このスタッタ信号５４は、現在の作動をこの追加時間内
に完了できない場合に、システムクロックの位相を第１
の所定量だけ延ばすように、クロック制御器７０によっ
て使用される。現在の作動を完了させるために更に時間
が必要とされるかどころかを決定するため、よシ巾の広
いビットグループを用いた第一の桁上げ長さ検出構成体
が使用され、この構成体は、必要に応じて、第一の所定
量のクロック伸長を与える。これを達成するため、ここ
では、対にされたグルーグ桁上げ伝搬信号Ｐ。２ｏない
しＰＧ２ｊが、７ンＹ’ｔ”−）１２０ＡｅいＬ１２０
Ｄで構成された第３レベルの？−）への入力として、連
続した対で使用される。巾の広いグループ桁上げ伝搬信
号Ｐ。３ｏないしＰ。３３は、オアダート１２２におい
てオアされ、第２の伝搬スタッタ信号１２３が与えられ
る。これは、次いで、スタッタ許容信号５１と共にアン
ドｆ−ト１２４を通され、第一のスタッタ信号１２６が
形成されろ。ここに示す実施例では、スタッタ信号１２
６は、２０個程度の連続した桁上げ伝搬が、与えられ之
場合にはシステムクロックの位相を第一の所定量だけ延
長するが、少なくとも２９個の連続した桁上げ伝搬信号
が与えられた場合には常にセットされる。従って、クロ
ック制御器７０は、スタッタ信号５４がセットされた場
合に少なくとも更に１０個の連続桁上げ伝搬の伝搬遅延
に等しい第１の時間長さだけＡＬＵクロックの位相を延
ばす。スタッタ信号１２６がセットされ友場合、クロッ
ク制御器７０は、最悪の場合の連続桁上げ伝搬を考慮す
る第一の予め選択されたｔＫ等しい時間だけ更に位相を
延長する。従って、更に別のｆ−ト構成体を接続するこ
とＫより、現在のクロック位相の遅延が、現在の作動を
完了するに要する実際の時間に厳密に同調される、はと
んどの場合、先の回向に関連して述べたように、ｉ自加
時間は７つの完全な追加クロックサイクルよりも実質的
に短い。

従って、ＡＬＵの性能が更に改善される。

大部分のＡＬＵ作動（９３％以上）では追加クロックサ
イクルを必要とし々いので単一のスタック信号な用いた
場合でも、性能は改善される。例えば、第１図に示され
た回路では、ランダムデータに対して追加サイクル即ち
スタッタ信号を必要とする確率がはソ次の通りである。

（ｗ−ｎ） −、Ｐ−（（ｗ−ｍ　）／ｎ　）　（，２，）／、２ｗ
但し、 ｗ　＝　Ａ　Ｌ　Ｕのビット中 ｍ＝検出ケ９−トに含まれないビット数ｎ−検出ケ゛−
トのビット中 これは次のように変形される。

Ｐ＝（（Ｗ−ｍ）／ｎ）（，２−ｎ） 二重精度・演算の場合には、 Ｗ＝ＡＯ，ｍ＝１０．　ｎ＝１０従ってＰ＝！；／１０
２１１単一精度・演算の場合には、 ｗ＝３０＋　ｍ＝１０．　ｎ＝／（７従ってＰ　＝　：
ｌ／／θ２ヶここで用いた方程式では、２つ以上の検出
ｒ　−トをセットするデータが２回以上カウントされる
ので、確率関数は若干大きなものとなることに注量され
たい。

本発明け、単位サイクルにおいて、クロックを遅らせず
に、スタッタ信号をセットすることのない最大数の連続
桁上げ伝搬を処理しなければならないようなＡＬＵを提
供する。例えば、この数は、第１図の実施例では７ｇで
あり、第２図の実施例では／グである。然し乍ら、この
数は、クロックの延長を開始させる連続桁上げ伝搬の最
小数について妥協することなく、即ちこの最小数を減少
することなく、より低速のＡＬＵ設計を受け容れるよう
に減少できることを理解されたい。従って、常にクロッ
クを遅らせる最大桁上げ長さと、クロックを遅らせるか
もしれない最小桁上げ長さとの差は、連続した桁上げ伝
搬信号を重畳したグループ構成にするように、細組かの
アンドゲートを追加することによって制御できる。これ
が第９図の実施例に示されており、第１レベルのゲート
４２は前記したように使用されて、３個の桁上げ伝搬信
号Ｐｉよりなる最初のグループを構成し、グループ桁上
げ伝搬信号Ｐ。０ないしＰＧｌｌを形成する。

これらのグループ伝搬信号は対にされて、対応する第２
レベルの７組のアンド’７”−１４４’Ａないし４４′
Ｆへ送ら力５る。この時には、第７レベルグートの最初
のケ゛−１４２Ａ及び最後のケゝ−ト４２Ｌは、全ての
ビット位置にわたって均一な検出を与えるようにゲート
構成体に金種れて示されている。

更に、第ａレベルのｒ−トにはｃ−）１４０Ａないし１
４０Ｅも使用され、第１組のグループと重畳するように
／ケ９−トだけずらされた第一組のグループが構成され
る。第ａレベルのアンドゲートの全ての出力Ｐ　ないし
ＰＧ１７は、オアｒ＝トＧ　１ろ １４２を通されて、伝搬スタッタ信号１４３が形成され
る。この構成では、伝搬スタック信号１４３は、最低７
０個の連続した桁上げ伝搬信号があればセットされる。

但し、これら信号が第１レベルのいずれか２つのケゝ−
トに揃った場合である（例えば、Ｐ３５〜ＰＡＡがケゝ
−ト４２　Ｈ及び４２Ｉに送られた場合）。このような
構成では、／グ個の連続した桁上げ伝搬が第１レペルケ
゛−ト４２の入力に生じた場合（例えは　Ｐ６１にいし
ｐＡＡがｒ−１４２Ｇ　、４２Ｈ及び４２Ｉに送られた
場合）に伝搬スタッタ信号が常にセットされる。

従って、第９図に示した実施例のＡＬＵば、１つのクロ
ックサイクル内で、クロックを遅らせる必要なく、最大
／３個の桁上げ伝搬を処理するだけでよい。

連続伝搬路を検出するように、監視される信号の形式を
変えろことにより、桁上げ長さ検出回路４０を変更する
ことができる。例えば、グループ桁上げ伝搬信号Ｐ。ｉ
のみを使用するのではなく、桁上げ発生信号Ｇｉも第１
レペルケ９−トに使用して、Ｇｉ倍信号与えられた場合
に生じる桁上げ伝搬路の切断点を検出することができる
。

この場合、複数個のセルを用いた構成体（１つのセルが
第Ｓ図に示されている）を使用し、桁上げ長さ検出回路
４０への入力として用いる適当な信号を発生することが
できる。各セルにおいては、出力信号がλ段階で発生さ
れる。先ず第１に、個々の桁上げ伝搬信号Ｐ１　と、こ
れに対応する桁上げ発生信号Ｇ、の補数とのアンド機能
が’７”−ト１０　、ＯＡ、ないし１００　Ａ５によっ
て与えられる。

第一に、アンドヶ’−）１０２Ａを用いて、次のような
プール方程式が形成される。

ＣＰｏ、＝　（Ｐ、・Ｇ、）・（Ｐ、−Ｇ、）−（Ｂ２
−Ｇ２）　・（Ｐｌ−Ｇ１）−（Ｐｏ−Ｇｏ） 但し、ＣＰｏは、桁上げ長さ検出回路４０の第１）Ｉ′
″□　゛−トヘ入力として送られるｉ／倍信号ある。従
つ、　て、各セルは、それに対応する全てのＰｉ　信号
が、セットされ且つＧ１　信号が全くセットさ些ない場
合しか与えられない信号を形成する。

当業者には、本発明の精神及び範囲から逸脱せずに上記
の好ましい実施例に対する他の変更が明らかであろう。

従って１、本発明は、上記の実施例に限定されるもので
なく、特許請求の範囲のみによって規定されるものとす
る。

【図面の簡単な説明】

第１Ａ図は、桁上げ長さを検出する手段を用いた本発明
によるＡＬＵのブロック図、 第１Ｂ図は、グループ−桁上げ伝搬信号を入力として用
いｆｔ第１Ａ図の桁上げ長さ検出回路の第１の好ましい
実施例を示す図、 第２図は、第１Ｂ［ｌに示したＳビットグループ構成で
はなくてｔビットグループ構成を用いたＡＬＵの桁上げ
長さ検出回路の第一実施例を示す図、 第３図は、多接続ｒ＝）構成を用いた桁上げ長、さ検出
回路の第３実施例を示す図１、第グ図は、ピットダルー
デを重畳大る史に別の、ゲートを用いた桁上げ長さ検出
回路の第弘笑施例　。 を示す図、そして 第Ｓ図は、桁上げ長さ検出回路への別の入力を形成する
のに用いられるセルを示す図である。 １０・・・・・・・・・　ＡＬＵ Ａ（１−Ａ５ｐ１Ｂｏ−Ｂ５９”・・・・・・・　入力
２０・・・・・・・・・　Ｐ及びＧ導出回路２２・・・
・・・・・・桁上げルック・アヘッド回路２４・・・・
・・・・・グループ桁上げ連鎖回Ｖ各２６・・・・・・
・・・局部桁上げ発生回路２８・・・・・・・・・演算
結果回路 ４０・・・・・・・・・桁上げ長さ検出回路５０・・：
・・・・・・アンドゲート ５１・・、・・・・・・スタッタ許容信号５４・・・・
・・・・・　クロツクスタツ・り信号゛　・　７０・・
・・・・・・・　クロック制御回路第１頁の続き ０発　明　者　ギルバート　ウオルリー　アメツチ　ガ
ム ［相］発　明　者　ロパート　ヨドロウス　アメキー　
マ。 リカ合衆国　マサチューセッツ州　０１７０１　フラミ
ンランデイ　ロード　２４ リカ合衆国　マサチューセッツ州　０１７４９　ハドソ
ンニング　ストリート　２００　アパートメント　ｎシ
ー手続１ｉ１ｉ正書（方式） ３．桿ｉ止をする者 事イ１１との関係　出願人 ４、代理人 ５、補止命令の日付　昭和に０年１月２９［１１ス１向
の血占・（内存に変更なし）。

Claims (1)

1. 【特許請求の範囲】 ｆｉ＋　所定のサイクルタイムを有するタイミングクロ
   ックと、 オペランド入力ビツトの対から桁上げ伝搬信号を発生す
   る手段と、 桁上げ伝搬信号を発生する上記手段に接続されていて、
   連続した桁上げ伝搬信号のグループの値を比較し、所定
   数の連続した桁上げ伝搬信号を検出した際に信号を発生
   するような検出手段と、 上記検出手段に接続されていて、上記検出手段によ多発
   生された信号に応答して上記所定のクロックサイクルタ
   イムを延長するタイミングクロックサイクル延長手段と
   を備えたことを特徴とする演算論理ユニット。 （２）所定のサイクルタイムを有するタイミングクロッ
   クと、 オペランド入力ビツトの対から、第７又は第２のいずれ
   かの状態をもつ桁上げ伝搬信号を発生する手段と、 桁上げ伝搬信号を発生する上記手段に接続されていて、
   連続した桁上げ伝搬信号のグループの値を比較し、所定
   数の連続した桁上げ伝搬信号が第２状態の時に信号を発
   生するような検出手段と、 上記検出手段に接続されていて、上記検出手段によ多発
   生された信号に応答して上記所定のタイミングクロック
   サイクルタイムを延長するタイミングクロックサイクル
   延長手段とを備えたことを特徴とするデジタル演算論理
   ユニット。 （３）　上記検出手段を作動不能にする手段を更に備え
   た特許請求の範囲第（２）項に記載の演算論理ユニット
   。　°゛ （４）上記タイミングクロックサイクル延長手段を作動
   不能にする手段を更に備えた特許請求の範囲第（２）項
   に記載の演算論理ユニット＠（５）所定のサイクルタイ
   ムを有するタイミングクロックと、 オペランド人力ビットの対から桁上げ伝搬信号を発生す
   る手段と、 桁上げ伝搬信号を発生する上記手段に接続されていて、
   連続した桁上げ伝搬信号の第１グルーグの値を比較し、
   第１の所定数の連続した桁上げ伝搬信号を検出した際に
   信号を発生するような第１検出手段と、 桁上げ伝搬信号を発生する上記手段に接続されていて、
   連続した桁上げ伝搬信号の第２グループの値を比較し、
   上記第１の所定数よシ大きい第一の所定数の連続した桁
   上げ伝搬信号を検出した際に信号を発生するような第一
   検出手段と、 上記第１及び第一の検出手段に接続されていて、上記第
   １及び第一の検出手段によシ発生された信号に応答して
   上記所定のタイミングクロックサイクルを延長するタイ
   ミングクロックサイクル延長手段とを備え、このタイミ
   ングクロックサイクル延長手段は上記第１及び第２の信
   号九対して異たった時間長ざで上記タイミングクロック
   サイクルを延長することを特徴とする演算論理ユニット
   。 （６）　上記第１及び第一の検出手段を作動不能にする
   手段を更に備えた特許請求の範囲第（５）項に記載の演
   算論理ユニット。 （７）上記タイミングクロックサイクル延長手段を作動
   不能にする手段を更に備えた特許請求の範囲第（５）項
   に記載の演算論理ユニット。 （８）最小のサイクルタイムを有するタイミングクロッ
   クと、′ 所定数のビット位置を占有し第１又は第一の状態を有す
   る入力オペランドに対して１つのクロックサイクル内で
   演算を行なう手段と、上記ビット位置の各々に対し上記
   オペランドの状態の関数として桁上げ伝搬信号を発生す
   る桁上げ発生手段と、 上記桁上げ発生手段に接続され、連続した桁上げ伝搬信
   号のグループから複数のグループ桁上げ伝搬信号を発生
   する検出接続体であって、その各々が所定巾の桁上げ伝
   搬信号よ構成る複。 数のグループを有し、各法々の検出接続体は、手前の桁
   上げ伝搬信号グループより巾の広い桁上げ伝搬信号グル
   ープを感知するような検出接続体と、 上記検出接続体に接続されていて、上記検出接続体によ
   シ発生された信号に応答して上記所定のクロックサイク
   ルタイムを延長するタイミングクロックサイクル延長手
   段とを備え、このタイミングクロックサイクル延長手段
   は各々の検出接続体からの各信号に対して異なった時間
   長さで上記クロツクザイクルを延長することを特徴とす
   るデジタル演算論理ユニット。 （９）連続した桁上げ伝搬信号の上記グループは、重畳
   したビット位置を有する特許請求の範囲第（８）項に記
   載のデジタル演算論理ユニット。