JPH01244527A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH01244527A JPH01244527A JP63069872A JP6987288A JPH01244527A JP H01244527 A JPH01244527 A JP H01244527A JP 63069872 A JP63069872 A JP 63069872A JP 6987288 A JP6987288 A JP 6987288A JP H01244527 A JPH01244527 A JP H01244527A
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- 230000000295 complement effect Effects 0.000 claims abstract description 34
- 239000000284 extract Substances 0.000 claims abstract description 8
- 230000010365 information processing Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 108010028773 Complement C5 Proteins 0.000 description 1
- 238000013075 data extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特に入力されたデータ
のシフト及びローテートの制御方式に関する。
のシフト及びローテートの制御方式に関する。
従来、この種のシフト又はローテート機能を持つ情報処
理装置は、ハードウェアの簡略化の為に。
理装置は、ハードウェアの簡略化の為に。
一方向だけのシフト回路のみ又はローテート回路のみを
持つだけで１反対方向に対するシフト又はローテートの
場合は、プログラムによるシフト長の補正を行なった後
にシフト又はローチートラ実行することが一般的であっ
た。
持つだけで１反対方向に対するシフト又はローテートの
場合は、プログラムによるシフト長の補正を行なった後
にシフト又はローチートラ実行することが一般的であっ
た。
また１反対方向に対するシフト又はローテートを行なう
際のシフト長の補正として、シフト長の２の補数全生成
する機能をハードウェアで実現する場合も、インバータ
と全加算器で構成されるのが一般的であった。
際のシフト長の補正として、シフト長の２の補数全生成
する機能をハードウェアで実現する場合も、インバータ
と全加算器で構成されるのが一般的であった。
このため、従来の情報処理装置では２反対方向に対する
シフト又はローテートを行なう際に、プログラムによる
シフト長の補正全必要とする場合。
シフト又はローテートを行なう際に、プログラムによる
シフト長の補正全必要とする場合。
シフト長の補正を行なった後に、シフト又はローテート
命令全実行しなければならない為に、１回のシフト又は
ローテート命令の実行に要する時間は、それぞれの命令
実行時間を加え合わせたものとなυ、処理時間が増大す
るという欠点があった。
命令全実行しなければならない為に、１回のシフト又は
ローテート命令の実行に要する時間は、それぞれの命令
実行時間を加え合わせたものとなυ、処理時間が増大す
るという欠点があった。
又、シフト長の補正として、シフト長の２の補数全生成
する機能をハードウェアで実現する場合。
する機能をハードウェアで実現する場合。
シフト長のビット数に等しい数のインバータと全加算器
を用いる為にハードウェア量が増大するばかってなく、
全加算器の接続方法としてり、プルアダー（又はギヤリ
ープロノやダートアダーとも言う）の方法をとることが
一般的である為に２桁上げは最下位ビットから最上位ピ
ノｌ−まで全部の加算器を通過しなければならないので
、２の補数を生成するまでの時間遅れが太きいという欠
点があった０ そこで１本発明の技術的課題（は、上記欠点に鑑み、プ
ログラムによるシフト長の補正全必要とせず、且つ、２
の補数を生成するまでの時間遅れも少なくすることがで
きる情報処理装置を提供することである。
を用いる為にハードウェア量が増大するばかってなく、
全加算器の接続方法としてり、プルアダー（又はギヤリ
ープロノやダートアダーとも言う）の方法をとることが
一般的である為に２桁上げは最下位ビットから最上位ピ
ノｌ−まで全部の加算器を通過しなければならないので
、２の補数を生成するまでの時間遅れが太きいという欠
点があった０ そこで１本発明の技術的課題（は、上記欠点に鑑み、プ
ログラムによるシフト長の補正全必要とせず、且つ、２
の補数を生成するまでの時間遅れも少なくすることがで
きる情報処理装置を提供することである。
本発明によれば、入力されたデータのビット長’ｆｒｏ
越えないシフト又はローテート機能金持つ情報処理装置
であって、シフト又はローテートの種類によシ、入力さ
れたデータを入力されたデータの２倍のビット長のデー
タに拡張する変換器と、シフト又はローテートするシフ
ト長の２の補数を。
越えないシフト又はローテート機能金持つ情報処理装置
であって、シフト又はローテートの種類によシ、入力さ
れたデータを入力されたデータの２倍のビット長のデー
タに拡張する変換器と、シフト又はローテートするシフ
ト長の２の補数を。
シフト長の各ビット毎に下位ビットの論理和と該当ビッ
トとの排他的論理和のみにより生成する補数生成回路と
、シフト又はローテートの方向（すなわち、左方向であ
るか右方向であるか）により。
トとの排他的論理和のみにより生成する補数生成回路と
、シフト又はローテートの方向（すなわち、左方向であ
るか右方向であるか）により。
ンフト長と補数生成回路の出力のどちらか一方を選択す
る選択器と、変換器の出力データのなかから１選択器か
ら与えられるシフト長で指定される位置からはじ丑る。
る選択器と、変換器の出力データのなかから１選択器か
ら与えられるシフト長で指定される位置からはじ丑る。
入力されたデータと同一ビット長のデータを抽出するシ
フト回路とを有することを特徴とする情報処理装置が得
られ、これにより、一方向だけのシフト回路で左方向及
び右方向のシフト及びローチー１− ’ｆｆｉ行なうこ
とができる。
フト回路とを有することを特徴とする情報処理装置が得
られ、これにより、一方向だけのシフト回路で左方向及
び右方向のシフト及びローチー１− ’ｆｆｉ行なうこ
とができる。
次に１本発明の一実施例について図面全参照して説明す
る。
る。
第１図は本発明の実施例全示すブロック構成図である。
第１図に於いて５本発明の実施例は、シフト又はローテ
ートの種類により人力データを２倍のビット長のデータ
に拡張する変換器１と、シフト又はローテートするシフ
ト長の２の補数を、シフト長の各ビット毎に下位ビット
の論理和と該当ビットとの排他的論理和のみによシ生成
する補数生成回路２と、シフト又はローテートが左方向
であるか右方向であるかによって、シフト長とシフト長
の２の補数のどちらが一方を選択する選択器３と。
ートの種類により人力データを２倍のビット長のデータ
に拡張する変換器１と、シフト又はローテートするシフ
ト長の２の補数を、シフト長の各ビット毎に下位ビット
の論理和と該当ビットとの排他的論理和のみによシ生成
する補数生成回路２と、シフト又はローテートが左方向
であるか右方向であるかによって、シフト長とシフト長
の２の補数のどちらが一方を選択する選択器３と。
変換器１の出力データのなかから２選択器３で与えられ
るシフト長で指定される位置からはじまる。
るシフト長で指定される位置からはじまる。
入力データと同一ビット長のデータを抽出するジット回
路４とから構成される。
路４とから構成される。
ここで、３２ビット長の入力データＤ Ｏ−Ｄ３１（Ｄ
ｏが最上位ピッｌ−、Ｄ ３１が最下位ビット）に対す
るンフト長を５ビットとじた。
ｏが最上位ピッｌ−、Ｄ ３１が最下位ビット）に対す
るンフト長を５ビットとじた。
（１）左方向論理シフト（最下位ビットからＯが入る。
第２図−（１）参照）
（２）右方向論理シフト（最上位ビットからＯが入る。
第２図−（２）参照）
（３）右方向算術シフト（最上位ビットから符号ビット
、すなわち最上 位ビットが入る。第２ 図−（３）参照） （４）左方向ローテート（第２図−（４）参照）（５）
右方向ローテート（第２図−（５）参照）を例に各々の
動作を説明する。
、すなわち最上 位ビットが入る。第２ 図−（３）参照） （４）左方向ローテート（第２図−（４）参照）（５）
右方向ローテート（第２図−（５）参照）を例に各々の
動作を説明する。
シフト又はローテートのシフト長はＯビットから３１ビ
ツトであるから、第１図で示す様に、シフト長ば５ビッ
トの２進数値ＳＣＯ〜ＳＣ４（ＳＣＯが最上位ビ、ｌ−
，ＳＣ４が最下位ピッｌ−）で表現でき、シフト長＝５
の場合、 ＳＣ０−８Ｃ４＝ ００１０１となる。その
場合、シフト長の２の補数を生成する補数生成回路２で
は、５ＣＯ−８Ｃ４＝００１０１の２の複数である１１
０１１ （−２７）ｆｆｉ生成する。
ツトであるから、第１図で示す様に、シフト長ば５ビッ
トの２進数値ＳＣＯ〜ＳＣ４（ＳＣＯが最上位ビ、ｌ−
，ＳＣ４が最下位ピッｌ−）で表現でき、シフト長＝５
の場合、 ＳＣ０−８Ｃ４＝ ００１０１となる。その
場合、シフト長の２の補数を生成する補数生成回路２で
は、５ＣＯ−８Ｃ４＝００１０１の２の複数である１１
０１１ （−２７）ｆｆｉ生成する。
また２選択器３は、左方向のシフト又はローテートの場
合、’ｓｃ’ｏ〜ＳＣ４、すなわち、シフト長＝５を、
右方向のシフト又はローテートの場合、 ＳＣＯ〜ＳＣ
４の２の補数、すなわち、シフト長−２７を選択してシ
フト回路４に出力する。従って前記５種類の動作は。
合、’ｓｃ’ｏ〜ＳＣ４、すなわち、シフト長＝５を、
右方向のシフト又はローテートの場合、 ＳＣＯ〜ＳＣ
４の２の補数、すなわち、シフト長−２７を選択してシ
フト回路４に出力する。従って前記５種類の動作は。
（１）左方向論理シフトの場合
左方向論理シフトの場合、変換器ｌでは、第３図−（１
）の様に、上位３２ビツトをＤＯ〜Ｄ３１゜下位３２ピ
ツトヲ全てＯに拡張して出力する。選択器３はＳＣＯ〜
ＳＣ，４，すなわちシフト長−５をシフト回路４に出力
し、シフト回路４は、変換器１の６４ビツトの出力デー
タのなかから、シフト長で指定される第５ビツト目から
はじまる３２ビツト、すなわち第３図−（１）の様に、
上位２７ビツトがＤ５〜Ｄ３１．下位５ビツトが全て０
のデータを抽出してＥＯ−Ｅ３１に出力することで、左
方向論理シフトの正常な結果が得られる。
）の様に、上位３２ビツトをＤＯ〜Ｄ３１゜下位３２ピ
ツトヲ全てＯに拡張して出力する。選択器３はＳＣＯ〜
ＳＣ，４，すなわちシフト長−５をシフト回路４に出力
し、シフト回路４は、変換器１の６４ビツトの出力デー
タのなかから、シフト長で指定される第５ビツト目から
はじまる３２ビツト、すなわち第３図−（１）の様に、
上位２７ビツトがＤ５〜Ｄ３１．下位５ビツトが全て０
のデータを抽出してＥＯ−Ｅ３１に出力することで、左
方向論理シフトの正常な結果が得られる。
（２）右方向論理シフトの場合
右方向論理シフトの場合、変換器１では、第３図−（２
）の様に、上位３２ピッ１４−全てＯ２下位３２ビット
１ＤＱ−Ｏ３１に拡張して出力する。
）の様に、上位３２ピッ１４−全てＯ２下位３２ビット
１ＤＱ−Ｏ３１に拡張して出力する。
選択器３ｆｄＳＣＯ−８Ｃ４の２の補数、すなわちシフ
ト長−２７をシフト回路４に出力し、シフト回路４は、
変換器１の６４ビツトの出力データのなかから、シフト
長で指定される第２７ビツト目からはじまる３２ビツト
、すなわち第３図−（２）の様に。
ト長−２７をシフト回路４に出力し、シフト回路４は、
変換器１の６４ビツトの出力データのなかから、シフト
長で指定される第２７ビツト目からはじまる３２ビツト
、すなわち第３図−（２）の様に。
上位５ビツトが全てＯ５下位２７ビツトがＤｏ〜Ｄ２６
のデータを抽出してＥＯ−Ｅ３１に出力することで、右
方向論理シフトの正常な結果が得られる。
のデータを抽出してＥＯ−Ｅ３１に出力することで、右
方向論理シフトの正常な結果が得られる。
（３）右方向算術シフトの場合
右方向算術シフトの場合、変換器１では、第３図−（３
）の様に、上位３２ビツトヲ全てＤＯ２すなわち入力デ
ータの符号ビットとし、下位３２ビツトをＤｏ−Ｏ３１
に拡張して出力する。選択器３はＳＣＯ〜ＳＣ’４の２
の補数、すなわちシフト長−２７をシフト回路４に出力
すると、シフト回路４は変換器１の６４ビツトの出力デ
ータのなかから。
）の様に、上位３２ビツトヲ全てＤＯ２すなわち入力デ
ータの符号ビットとし、下位３２ビツトをＤｏ−Ｏ３１
に拡張して出力する。選択器３はＳＣＯ〜ＳＣ’４の２
の補数、すなわちシフト長−２７をシフト回路４に出力
すると、シフト回路４は変換器１の６４ビツトの出力デ
ータのなかから。
第２７ビツト目からはじまる３２ビツト、すなわち第３
図−（３）の様に、上位５ビツトが全てＤＯ。
図−（３）の様に、上位５ビツトが全てＤＯ。
下位２７ビツトがＤＯ−Ｏ２６のデータを抽出してＥＯ
−Ｅ３１に出力することで、右方向算術シフトの正常な
結果が得られる。
−Ｅ３１に出力することで、右方向算術シフトの正常な
結果が得られる。
（４）左方向ローテートの場合
左方向ローテートの場合、変換器１では、第３図−（４
）の様に、上位３２ビツトをＤＯ−Ｏ３１゜下位３２ビ
ツトもＤＯ〜Ｄ３１に拡張して出力する。選択器３は５
ＣＯ−８Ｃ４，すなわちシフト長−５をシフト回路４に
出力すると、シフト回路４は変換器１の６４ビツトの出
力データのなかから。
）の様に、上位３２ビツトをＤＯ−Ｏ３１゜下位３２ビ
ツトもＤＯ〜Ｄ３１に拡張して出力する。選択器３は５
ＣＯ−８Ｃ４，すなわちシフト長−５をシフト回路４に
出力すると、シフト回路４は変換器１の６４ビツトの出
力データのなかから。
第５ビツト目からはじまる３２ビツト、すなわち第３図
−（４）の様に、上位２７ビツトがＤ５〜Ｄ３１ 。
−（４）の様に、上位２７ビツトがＤ５〜Ｄ３１ 。
下位５ビツトがＤＯ−Ｏ４のデータ全抽出してＥＯ−Ｅ
３１に出力することで、左方向ローテートの正常な結果
が得られる。
３１に出力することで、左方向ローテートの正常な結果
が得られる。
（５）右方向ローテート
右方向ローテートの場合も、左方向ローテートの場合と
同様に、変換器１では上位３２ビツトと下位３２ビツト
の両方ＫＤＯ−Ｄ３１ｉ拡張して出力する（第３図−（
５））。選択器３は５ＣＯ−８Ｃ４の２の補数、すなわ
ちシフト長−２７をシフト回路４に出力すると、シフト
回路４は変換器１の６４ピットの出力データのなかから
、第２７ビツト目からはじまる３２ビツト、すなわち第
３図−（５）の様に、上位５ビツトがＤ２７〜Ｄ ３
Ｌ 、下位２７ビノトがＤｏ−Ｏ２６のデータ全抽出し
てＥＯ−Ｅ３１ｖＣ，出力することで、右方向ローテー
トの正常な結果が得られる。
同様に、変換器１では上位３２ビツトと下位３２ビツト
の両方ＫＤＯ−Ｄ３１ｉ拡張して出力する（第３図−（
５））。選択器３は５ＣＯ−８Ｃ４の２の補数、すなわ
ちシフト長−２７をシフト回路４に出力すると、シフト
回路４は変換器１の６４ピットの出力データのなかから
、第２７ビツト目からはじまる３２ビツト、すなわち第
３図−（５）の様に、上位５ビツトがＤ２７〜Ｄ ３
Ｌ 、下位２７ビノトがＤｏ−Ｏ２６のデータ全抽出し
てＥＯ−Ｅ３１ｖＣ，出力することで、右方向ローテー
トの正常な結果が得られる。
次に、５ＣＯ−８Ｃ４の２の補数を生成する補数生成回
路２の具体的な実施例を第４図（ａ） 、（ｂ） ｌ
（Ｃ）に示す。第４図（ａ）に於いて、５ＣＯ−３Ｃ４
の２の補５数ｃｐ ｏ〜ＣＰ ４は、−船釣には。
路２の具体的な実施例を第４図（ａ） 、（ｂ） ｌ
（Ｃ）に示す。第４図（ａ）に於いて、５ＣＯ−３Ｃ４
の２の補５数ｃｐ ｏ〜ＣＰ ４は、−船釣には。
ＣＰＯ−ＣＰ４二１０００００− （ＳＣ０−３Ｃ４）
＝（ＳＣＯ−８Ｃ４）＋００００１ で求められる。しかし、第４図（ｂ）の真理値表から。
＝（ＳＣＯ−８Ｃ４）＋００００１ で求められる。しかし、第４図（ｂ）の真理値表から。
ＣＰｎ−＝ＳＣｎ（但し、下位ビットの論理和−０，ｎ
＝ｏ〜４）ＣＰｎ ＝ ＳＣｎ （但し、下位ビットの
論理和）Ｏ，ｎ＝ｏ〜４）であることが解かる。従って
。
＝ｏ〜４）ＣＰｎ ＝ ＳＣｎ （但し、下位ビットの
論理和）Ｏ，ｎ＝ｏ〜４）であることが解かる。従って
。
ｃｐ ｏ二（ＳＣＩ ＶＳＣ２ＶＳＣ３ＶＳｅ２）ＶＳ
ＣＯＣＰ１＝（ＳＣ２ＶＳＣ３ＶＳＣ４）ＶＳＣＩＣＰ
２＝（３０３Ｖ ５Ｃ４）ＶＳＣ２ＣＰ３二ＳＣ４Ｖ
ＳＣ３ ＣＰ４−＝ＳＣ４ と表現でき、第４図（ｃ）の回路に示す様に、ｃｐｏは
。
ＣＯＣＰ１＝（ＳＣ２ＶＳＣ３ＶＳＣ４）ＶＳＣＩＣＰ
２＝（３０３Ｖ ５Ｃ４）ＶＳＣ２ＣＰ３二ＳＣ４Ｖ
ＳＣ３ ＣＰ４−＝ＳＣ４ と表現でき、第４図（ｃ）の回路に示す様に、ｃｐｏは
。
ＳＣＩとＳＣ２とＳＣ３とＳＣ４の論理和であるＯＲケ
ゞ−１・５及びＳＣＯとＯＲゲート５の出力との排他的
論理和であるＥｘｃｌｕｓｉｖｅ −ＯＲケゞ−トロの
みで生成できる。
ゞ−１・５及びＳＣＯとＯＲゲート５の出力との排他的
論理和であるＥｘｃｌｕｓｉｖｅ −ＯＲケゞ−トロの
みで生成できる。
ＣＰＩからＣＰ４もｃｐｏと同様に生成でき、結果とし
テ、 ５ＣＯ−８Ｃ４の２の補数は、各ビット毎に下位
ビットの論理和と該当ビットの排他的論理和のみで生成
できる。
テ、 ５ＣＯ−８Ｃ４の２の補数は、各ビット毎に下位
ビットの論理和と該当ビットの排他的論理和のみで生成
できる。
！、た。第５図（ａ）に示す変換器１の６４ビツトの出
″カデータのなかから、シフト長で、指定される位置か
らはじまる。３２ビツトのデータを抽出するシフト回路
４を具体的に第５図（ｂ）に説明すると。
″カデータのなかから、シフト長で、指定される位置か
らはじまる。３２ビツトのデータを抽出するシフト回路
４を具体的に第５図（ｂ）に説明すると。
選択器３から出力さ拉る５ビツトのシフト長を５ＬＯ−
８Ｌ４． （ＳＬＯが最上位ビット、ＳＬ４が最下位ビ
ットであり、左方向のシフト又はローテートの場合、５
ＬＯ−８Ｌ４＝ＳＣＯ〜ＳＣ４，、右方向のシフト又は
ローテートの場合、 ５ＬＯ−８Ｌ４＝ＳＣＯ−８Ｃ４
の２の補数ＣＰ Ｏ−ＣＰ ４である〕と表現すると２
本発明のンフト回路４は、８人力のうちから、シフト長
の上位３ピッｌ−８ＬＯ−８Ｌ２の値によって１つ全選
択する３５個の８−１選択器７，８，９．・・・。
８Ｌ４． （ＳＬＯが最上位ビット、ＳＬ４が最下位ビ
ットであり、左方向のシフト又はローテートの場合、５
ＬＯ−８Ｌ４＝ＳＣＯ〜ＳＣ４，、右方向のシフト又は
ローテートの場合、 ５ＬＯ−８Ｌ４＝ＳＣＯ−８Ｃ４
の２の補数ＣＰ Ｏ−ＣＰ ４である〕と表現すると２
本発明のンフト回路４は、８人力のうちから、シフト長
の上位３ピッｌ−８ＬＯ−８Ｌ２の値によって１つ全選
択する３５個の８−１選択器７，８，９．・・・。
４１と、４人力のうちから、ンフト長の下位２ピノｌ□
ＳＬ３ 、 ＳＬ４の値によって１つ全選択する３２
個の４−１選択器４．２，４３，４４，４５．・・・、
７３で構成される。
ＳＬ３ 、 ＳＬ４の値によって１つ全選択する３２
個の４−１選択器４．２，４３，４４，４５．・・・、
７３で構成される。
８−１選択器７は、第６図に示す様に、シフト長の上位
３ピッｌ−８ＬＯ〜５Ｌ２＝０００の時、変換器１の６
４ビツトの出力データのビットＯを。
３ピッｌ−８ＬＯ〜５Ｌ２＝０００の時、変換器１の６
４ビツトの出力データのビットＯを。
５ＬＯ−３Ｌ２＝００１の時ビット４を、ＳＬＯ〜５Ｌ
２＝０１０の時ビット８を、以下同様にＳＬＯ〜ＳＬ２
の値により６４ピノｌ−データ全４ビット毎に選択する
。他の８−１選択器８，９．・・・、４１につぃても、
第６図に示す様に、ＳＬＯ〜ＳＬ２の値によシロ４ビツ
トデータのビットｎからビットｎ＋２８までを４ビツト
毎に選択する。
２＝０１０の時ビット８を、以下同様にＳＬＯ〜ＳＬ２
の値により６４ピノｌ−データ全４ビット毎に選択する
。他の８−１選択器８，９．・・・、４１につぃても、
第６図に示す様に、ＳＬＯ〜ＳＬ２の値によシロ４ビツ
トデータのビットｎからビットｎ＋２８までを４ビツト
毎に選択する。
また、４−１選択器４２，４３，４４，４５．・・、７
３も第７図に示す様に、シフト長の下位２ピノＩ・ＳＬ
３．ＳＬ４の値により、８−１選択器７，８，９゜・・
・、４１の出力Ｔｎ −Ｔｎ ＋３のうちの１つを選択
する。
３も第７図に示す様に、シフト長の下位２ピノＩ・ＳＬ
３．ＳＬ４の値により、８−１選択器７，８，９゜・・
・、４１の出力Ｔｎ −Ｔｎ ＋３のうちの１つを選択
する。
今、左方向のシフト長＝５を例に説明すると。
５ＬＯ−８Ｌ４＝ＳＣＯ−８Ｃ４＝００１０１であシア
８−１選択器７．８，９．・・・、４１の出力は各々、
Ｔ。
８−１選択器７．８，９．・・・、４１の出力は各々、
Ｔ。
＝ビット４ 、ＴＩ＝ビット５．Ｔ２−ビット６、・・
・・・。
・・・。
Ｔ３４−ビット３８となυ、４−１選択器４２ 、４３
。
。
４４．４５．・・・、７３は各々、Ｔｌ、Ｔ２．Ｔ３．
Ｔ４．・・・・ 。
Ｔ４．・・・・ 。
Ｔ３２ｉ選択する。その結果、シフト回路４の出力であ
るＥＯ−Ｅ３１＝Ｔ１〜Ｔ３２−ビット５〜ビツト３６
となシ、変換器１の６４ビツトの出力データのなかから
、シフト長ＳＬＯ〜ＳＬ４で指定される第５ビ、、／ｌ
・目から３２ビットのデータ全抽出することができる。
るＥＯ−Ｅ３１＝Ｔ１〜Ｔ３２−ビット５〜ビツト３６
となシ、変換器１の６４ビツトの出力データのなかから
、シフト長ＳＬＯ〜ＳＬ４で指定される第５ビ、、／ｌ
・目から３２ビットのデータ全抽出することができる。
同様にして、５ビツトのシフト長５ＬＯ−８Ｌ４の値に
応じて、ピッｌ−０からビット３１全はじめとする３２
ビツトのデータを抽出することができる。
応じて、ピッｌ−０からビット３１全はじめとする３２
ビツトのデータを抽出することができる。
尚、上述の説明で明らかな様に、シフト回路４は、左方
向のみのシフト機能を有しているだけである。
向のみのシフト機能を有しているだけである。
以上説明した様に１本発明によれば、一方向だけのシフ
ト回路で、左右両方向のシフト及びローチー）・を行な
うことができるはかυでなく８反対方向に対するシフト
又はローテートの場合に、プログラムによるシフト長の
補正が不要の為、高速にシフト及びローテート命令を実
行でき、なおかつ、シフト長の補正回路にインバータと
全加算器を使用しない為にハードウェア量が極めて少な
く。
ト回路で、左右両方向のシフト及びローチー）・を行な
うことができるはかυでなく８反対方向に対するシフト
又はローテートの場合に、プログラムによるシフト長の
補正が不要の為、高速にシフト及びローテート命令を実
行でき、なおかつ、シフト長の補正回路にインバータと
全加算器を使用しない為にハードウェア量が極めて少な
く。
２の補数生成までの時間遅れも少なくできるという効果
がある。
がある。
第１図は本発明の実施例を示すブロック構成図。
第２図は実施例の機能概略図、第３図は実施例の動作を
示す図、第４図の（ａ） 、 （ｂ） 、 （ｃ）は補
数生成回路２．その真理値表、及びその具体的実施例、
第５図（ａ） 、 （ｂ）はシフト回路４の抽出データ
の概念図と、その具体的実施例である。第６図及び第７
図は選択器７〜４１及び４２〜７３のデータ抽出対応を
示す表口である。 １：変換器、２：補数生成回路、３：選択器。 ４： シフト回路、 ５ ： ＯＲケ” −ト、 ６
： Ｅｘｃｌｕｓｉｖｅ −ＯＲダート、７，８，９
．・・・、４１：８−１選択器。 ４２、４３ 、４４ 、４５ 、・・・、７３：４−１
選択器。 第１図 Ｅ＆〜Ｅ３１ 第４図 ＣＣＬ） （ｂ） 第５図 （α）
示す図、第４図の（ａ） 、 （ｂ） 、 （ｃ）は補
数生成回路２．その真理値表、及びその具体的実施例、
第５図（ａ） 、 （ｂ）はシフト回路４の抽出データ
の概念図と、その具体的実施例である。第６図及び第７
図は選択器７〜４１及び４２〜７３のデータ抽出対応を
示す表口である。 １：変換器、２：補数生成回路、３：選択器。 ４： シフト回路、 ５ ： ＯＲケ” −ト、 ６
： Ｅｘｃｌｕｓｉｖｅ −ＯＲダート、７，８，９
．・・・、４１：８−１選択器。 ４２、４３ 、４４ 、４５ 、・・・、７３：４−１
選択器。 第１図 Ｅ＆〜Ｅ３１ 第４図 ＣＣＬ） （ｂ） 第５図 （α）
Claims (1)
- １）シフト又はローテートの種類により、入力されたデ
ータを、該入力されたデータの２倍のビット長のデータ
に拡張する変換器と、シフト又はローテートするシフト
長の２の補数を、該シフト長の各ビット毎に、下位ビッ
トの論理和と該当ビットとの排他的論理和のみにより生
成する補数生成回路と、シフト又はローテートの方向に
より、前記シフト長と前記補数生成回路の出力のどちら
か一方を選択する選択器と、前記変換器の出力データの
中から、前記選択器から与えられるシフト長で指定され
る位置からはじまる前記入力されたデータと同一ビット
長のデータを抽出するシフト回路とを有し、一方向だけ
のシフト回路で左方向及び右方向のシフト及びローテー
トを行なうことができることを特徴とする情報処理装置
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069872A JPH01244527A (ja) | 1988-03-25 | 1988-03-25 | 情報処理装置 |
| AU31755/89A AU611005B2 (en) | 1988-03-25 | 1989-03-28 | Bidirectional shifting circuit for data processors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069872A JPH01244527A (ja) | 1988-03-25 | 1988-03-25 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244527A true JPH01244527A (ja) | 1989-09-28 |
Family
ID=13415312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069872A Pending JPH01244527A (ja) | 1988-03-25 | 1988-03-25 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01244527A (ja) |
| AU (1) | AU611005B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009525551A (ja) * | 2006-01-31 | 2009-07-09 | クゥアルコム・インコーポレイテッド | 単一方向回転子のためのレジスタベースのシフト |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979495A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | シフト回路 |
| JPS61105640A (ja) * | 1984-10-29 | 1986-05-23 | Fujitsu Ltd | 並列補数回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4813015A (en) * | 1986-03-12 | 1989-03-14 | Advanced Micro Devices, Inc. | Fracturable x-y storage array using a ram cell with bidirectional shift |
-
1988
- 1988-03-25 JP JP63069872A patent/JPH01244527A/ja active Pending
-
1989
- 1989-03-28 AU AU31755/89A patent/AU611005B2/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979495A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | シフト回路 |
| JPS61105640A (ja) * | 1984-10-29 | 1986-05-23 | Fujitsu Ltd | 並列補数回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009525551A (ja) * | 2006-01-31 | 2009-07-09 | クゥアルコム・インコーポレイテッド | 単一方向回転子のためのレジスタベースのシフト |
| US8335810B2 (en) | 2006-01-31 | 2012-12-18 | Qualcomm Incorporated | Register-based shifts for a unidirectional rotator |
| JP2013218708A (ja) * | 2006-01-31 | 2013-10-24 | Qualcomm Inc | 単一方向回転子のためのレジスタベースのシフト |
| JP2015144002A (ja) * | 2006-01-31 | 2015-08-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 単一方向回転子のためのレジスタベースのシフト |
Also Published As
| Publication number | Publication date |
|---|---|
| AU611005B2 (en) | 1991-05-30 |
| AU3175589A (en) | 1989-09-28 |
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