KR950006304B1 - 멀티포트 dram - Google Patents

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Abstract

내용 없음.

Description

멀티포트 DRAM
제1도는 본 발명에 의한 멀티포트 DRAM의 한 실시예의 구성을 도시하는 회로도.
제2도는 실시예의 효과를 설명하는 블록도.
제3도는 실시예의 효과를 설명하는 블록도.
제4도는 종래의 멀티포트 DRAM의 구성을 도시하는 블록도.
제5도는 종래의 멀티포트 DRAM의 회로도.
제6도는 종래의 멀티포트 DRAM에 관한 다른 SAM블록의 회로도.
제7도는 종래의 멀티포트 DRAM의 문제점을 설명하는 블록도.
* 도면의 주요부분에 대한 부호의 설명
5 : RAM부 6 : 데이타 전송 게이트부
7 : SAM부 ai(i=1,....n) : 컬럼어드레스가 0인 RAM블록
bi(i=1,....n) : 컬럼어드레스가 1인 RAM블록 ci(i=1,....n) : SAM블록
di(i=1,....n) : SAM블록 Tji=1,...4, i=1,...n) : 게이트 트랜지스터.
본 발명은 멀티포트 DRAM에 관한 것이다.
종래의 멀티포트 DRAM의 구성을 제4도에 도시한다. 이 멀티포트 DRAM은 RAM부(5)와 데이타 전송게이트부(6)와 SAM부(7)를 가지고 있다.
RAM부(5)는 컬럼어드레스의 최상위 비트(MSB)가 0인 RAM(5A)과 컬럼어드레스의 MSB가 1인 RAM(5B)으로 구성된다. 또 데이타 전송게이트부(6)는 전송게이트(6A)와 전송게이트(6B)로 구성된다. SAM부(7)는 데이타 레지스터(7C)와 데이타 레지스터(7D)와 입출력 버퍼(8)로 구성된다.
외부로부터 RAM부(5)로의 데이타의 기입 및 데이타의 판독은 통상의 DRAM과 동일한 방법을 실시한다. 예를 들면 기입의 경우 외부로부터 I/O버퍼(2)를 개재하여 입력된 데이타는 어드레스버퍼(1)를 개재하여 입력되는 어드레스 신호에 대응하는 RAM부(5)의 어드레스의 메모리셀에 기입된다. 이때 어드레스신호에 대응하는 RAM부(5)의 어드레스의 메모리셀에 기입된다. 이때 어드레스 신호는 어드레스 버퍼(1)를 개재하여 컬럼어드레스 디코더(3) 및 로우어드레스 디코더(4)로 이송 및 디코드되어 대응되는 행 및 열의 메모리셀이 선택된다.
한편, RAM부(5)로부터 SAM부(7)로의 데이타의 전송에 대하여 설명한다. 우선, 예를 들어 RAM(5A)의 1행분의 데이타가 전송게이트(6A)를 개재하여 SAM부(7)의 데이타 레지스터(7C)에 보내진다. 즉, 제5도의 도시와 같이 1줄의 워드선 예를 들면 워드선 WL1이 선택되면 RAM(5A)의 각 블록 a1,a2,a3,a4의 워드선 WL1에 접속되어 있는 메모리셀로부터 데이타가 각 비트선바 -BLoj(j=1,...n)에 독출되어서 이들 데이타가 각 블록의 센스앰프 SAo1, SAo2, SAo3, SAo4에 의하여 증폭되어서 독출된 데이타 비트선바 -BLoj에 그 반전 데이타가 비트선 BLoj에 출력된다. 또 제5도에 있어서 워드선 WL1+1이 서택되었을 경우는 독출된 데이타가 비트선 BLoj에 그 반2전 데이타가 비트선바 -BLoj에 증폭되어서 출력된다. 이때 제어선 CL에 전송게이트(6A)를 ON으로 하는 제어신호가 보내지면 전송게이트(6A)가 ON되어 증폭된 데이타가 데이타 레지스터(7C)의 각 블록 C1, C2, C3, C4에 전송되고 전송게이트(6A)가 OFF됨으로써 독출된 데이타가 각 블록에 기억된다. 이 데이타 레지스터의 각 블록은 2개의 P채널 트랜지스터로 구성되는 플립플롭 및 DQ게이트(14)로 구성되고, P채널 트랜지스터로 구성되는 플립플롭은 D1선에, N채널 트랜지스터로 구성되는 플립플롭은 D2선에 접속되어 있다. 이들의 D1선 및 D2의 한쪽은 구성전위 Vcc가 다른 쪽은 영전위가 인가되어 있다.
또 SAM부(7)의 데이타 레지스터의 각 블록은 제5도의 도시에 같이 1쌍의 비트선 BLoj, 비트선바 -BLoj에 각각 전송게이트(6A)를 개재하여 접속되고 있는 것 이외에 제6도의 도시와 같이 1쌍의 비트선 중 한쪽, 예를 들면 비트선 BLoj에 1개의 전송게이트(6A)를 개재하여 각 블록 C'j의 일단이 접속되고, 전송된 데이타의 반전데이타를 NOT게이트(60)에 의하여 생성하고 전송된 데이타를 기억하는 것도 있다.
이와같이 하여 RAM(5A)으로부터 데이타 레지스터(7C)로의 데이타의 전송이 완료된 후, SAM부(7)의 DQ게이트(14) (제5도 참조)가 ON하면 데이타 레지스터(7C)에 전송된 데이타는 SAM부(7)의 입출력버퍼(8) (제4도 참조)를 개재하여 외부로 출력된다. 이 출력 중에 RAM(5B)의 1행분의 데이타가 상기와 동일한 방법으로 전송게이트(6B)를 개재하여 데이타 레지스터(7D)에 전송된다. 그리고 이 데이타 레지스터(7D)에 이송된 데이타가 입출력버퍼(8)를 개재하여 외부로 출력되고 있는 동안에 RAM(5A)의 1행분의 데이타가 전송게이트(6A)를 개재하여 데이타 레지스터(7C)에 이송되고, 이것을 차례로 반복함으로써 RAM부(5)의 필요한 데이타가 SAM부(7)를 개재하여 외부로 출력된다.(제5도 참조). 또 SAM부(7)로부터 SAM부(5)로의 데이타의 전송은 상기의 순서를 역행함으로써 가능하다.
상기와 같이 종래의 멀티포트 DRAM에 있어서는 제5도의 도시와 같이 RAM의 블록, 예를 들면 블록 ai(i=1,2,...)와 데이타 레지스터(7C)의 블록 Ci가 1 대 1로 대응하고 있으므로 제7도의 도시와 같이 RAM(5A)에 기억되어 있는 데이타는 데이타 레지스터(7C)로, RAM(5B)에 기억되어 있는 데이타는 데이타 레지스터(7C)로 고정되어 전송된다. 따라서 SAM부(7)로부터 시리얼판독을 할 경우는 데이타 레지스터(7C)와 데이타 레지스터(7D)중의 한쪽 것에 기억되어 있는 데이타를 판독한 후에 다른 쪽에 기억되어 있는 데이타를 판독하기 때문에 반드시 RAM(5A)측의 데이타와 RAM(5B)측의 데이타가 교대로 독출되게 된다. 이로인해 RAM(5A)측의 데이타만 또는 RAM(5B)측의 데이타만 연속적으로 독출하는 것은 불가능했었다. 또 동일하게 RAM(5A) 또는 RAM(5B)측에 연속적으로 데이타를 기입하는 것도 불가능했다.
본 발명은 상기 사정을 감안하여 연구된 것으로서 RAM블록의 교호 독출이나 교호 기입 뿐만아니라 동일 RAM블록으로부터의 연속 독출이나 연속 기입을 실시할 수 있는 멀티포트 DRAM를 제공하는 것을 목적으로 한다.
본 발명에 의한 멀티포트 DRAM은 컬럼어드레스의 최상위비트가 영인 1쌍의 비트선 BLoi, 비트선바 - BLo1및 이들의 각 비트선에 접속된 복수의 메모리셀을 각각 가지고 있는 n개의 RAM블록 ai(i=1,...n)와 컬럼 어드레스의 최상위 비트가 1인 1쌍의 비트선 BL1i, 비트선바 -BL1i및 이들의 각 비트선에 접속된 복수의 메로리셀을 각각 갖는 n개의 RAM블록 bi(i=1,...n)를 구비하여 RAM부와 각각이 제1단자 및 제2 단자를 가지고, 제1단자를 개재하여 입력되는 데이타로부터 이 데이타의 반전 데이타를 생성하여 데이타를 기억하는 동시에 제2 단자를 개재하여 입력되는 데이타를 기억하는 n＋1개의 SAM블록 ci(i=1,...n)를 가지는 제1의 데이타 레지스터와 각각이 제3 단자 및 제4 단자를 가지고 제3단자를 개재하여 입력되는 데이타로부터 이 데이타의 반전데이타를 생성하여 데이타를 기억하는 동시에 제4 단자를 개재하여 입력되는 데이타를 기억하는 n개의 SAM블록 di(i=1,...n)를 가지고 있는 제2 의 데이타 레지스터를 구비하고 있는 SAM부와, 4n개의 게이트 트렌지스터 Tji(j=1,...4, i=1,...n)와 제1, 제2, 제3 및 제4 제어선을 가지고 있는 데이타 전송 게이트부를 구비하고 n개의 RAM블록 ai(i=1,...n)와 n개의 RAM블록 Bi(i=1,...n)를 교호로 가지런히 배치하는 동시에 서로 인접하는 RAM블록의 2조의 1쌍의 비트선 중 서로 인접되는비트선을 데이타 방향이 일치되도록 배치하고, 제1의 데이타 레지스터의 n＋1개의 SAM블록 ci(i=1,...n＋1)와 제2 의 데이타 레지스터의 n개의 SAM블록 di(i=1,...n)를 교호로 배열하고, 게이트 트랜지스터 T1j(j=1,...n)는 게이트가 제1제어선에 소스 또는 드레인중의 한쪽이 RAM블록 ai의 비트선 BLoi에 다른 쪽이 SAM블록 ci의 제1단자에 접속되고, 게이트 트랜지스터 T2i(i=1,...n)는 게이트가 제2제어선에 소스 또는 드레인 중의 한쪽이 RAM블록 ai의 비트선바 -BLoi에 다른 쪽이 SAM블록 di의 제3 단자에 접속되고 게이트 트랜지스터 T3i(i=1,...n)는 게이트가 제3제어선에 소스 또는 드레인 중의 한쪽의 RAM블록 bi의 비트선바 -BL1i에 다른 쪽이 SAM블록 di의 제3 단자에 접속되고 게이트 트랜지스터 T4i(i=1,...n)는 게이트가 제4제어선에 소스 또는 드레인 중의 한쪽이 RAM블록 bi의 비트선 BL1i에 다른 쪽이 SAM블록 C1+i의 제1단자에 접속되고 있음을 특징으로 한다.
이와같이 구성된 본 발명의 멀티포트 DRAM에 의하면 제1제어선을 개재하여 게이트 트랜지스터 T1i(i=1,...n)를 제어함으로써 RAM블록 ai과 SAM블록 ci과의 데이타 전송이 가능해지고, 또 제2 제어선을 게재하여 게이트 트랜지스터 T2i(i=1,...n)를 제어함으로써 RAM블록 ai과 SAM블록 di사이의 데이타 전송이 가능해진다. 또 제3 제어선을 개재하여 게이트 트랜지스터 T3i(i=1,...n)를 제어함으로써 RAM블록 bi과 SAM블록 di간의 데이타 전송이 가능해지고 제4 제어선을 개재하여 게이트 트랜지스터 T4i(i=1,...n)를 제어함으로써 RAM블록 bi과 SAM블록 Ci+1사이의 데이타 전송이 가능해진다. 이것에 의하여 RAM블록의 교호 독출이나 교호 기입뿐만아니라 동일한 SAM블록으로부터 연속 독출이나 연속 기입을 실시할 수 있다.
다음에, 본 발명의 실시예에 대하여 상세히 설명한다.
본 발명에 의한 멀티포트 DRAM의 일실시예의 구성을 제1도에 도시한다. 본 실시예의 멀티포트 DRAM은 RAM부(5)와 데이타 전송 게이트(6)와 SAM부(7)를 구비하고 있다. RAM(5)는 2n개의 RAM블록 ai,bi(i=1,...n)와 데이타 입출력선 DQ, 바-DQ와 m개의 워드선 WLj(i=1,...m)를 가지고 있다. 또 각 RAM블록은 DQ게이트(12)와 센스앰프와 1쌍의 비트선과 이 1쌍의 비트선에 각각 접속된 2mn개의 메모리셀로 구성된다. 그리고 컬럼어드레스의 MSB(최상위 비트)가 영인 RAM블록 ai(i=1,...n)와 컬럼어드레스의 MSB가 1인 RAM블록 bi(i=1,...n)를 교호로 배치하는 동시에 다시 인접하는 RAM블록의 각1쌍의 비트선중 BL 또는 바 -BL의 데이타 방향이 일치되도록 한다. 즉 예를 들면 RAM블록 ai+1(i=1,...n-1)은 RAM블록 bi와 RAM블록 bi+1사이에 배치되는 동시에 RAM블록 ai+1의 1쌍의 비트선바 -BLoi+1, 비트선 BLoi+1중 비트선 BLoi+1은 RAM블록 bi의 비트선 BL1i와 인접하고 또 한쪽의 비트선바 -BLoi+1은 RAM블록 Bi+1의 비트선바 -BL1i+1과 서로 인접하도록 배치되고 있다.
한편 데이타 전송 게이트부(6)는 4n개의 게이트 트랜지스터 T1i,...T1n, T2i,...T2n, T3i,...T3n, T4i,...T4n과 4줄의 제어선 L1,L2,L3,L4를 가지고 있다. 또 SAM부(7)는 2n＋1개의 SAM블록 ci,di,c2,...,cn,dn,cn+1과 각 SAM블록마다 2개 설치된 계 4n개의 DQ게이트(14)를 가지고 있다. SAM블록은 ci,dj,c2,...,cn,dn,cn+1의 순으로 정렬되어 있다. 또 각 SAM블록은 1개의 입력단자와 2개의 출력단자와 1개의 NOT게이트와 2개의 P채널 트랜지스터와 2개의 N채널 트랜지스터를 가지고 있고, 입력단자를 개재하여 입력되는 데이타로부터 NOT게이트에 의하여 반전 데이타를 생성하고, 상기 데이타를 2개의 P채널 트랜지스터 및 2개의 N채널 트랜지스터로 구성되는 플립플롭에 의하여 기억하고 DQ게이트를 개폐함으로써 이들의 데이타를 2개의 출력단자로 개재하여 외부로 송출하거나 외부로부터 2개의 출력 단자를 개재하여 이송되어 오는 데이타를 상기 플립플롭에서 기억한다.
게이트 트랜지스터 Ti1(i=1,...n)의 소스 또는 드레인 중의 한 쪽이 RAM블록 ai의 비트선 BLoi에 접속되고 다른 쪽이 SAM블록 ci의 입력단자에 접속되고 게이트가 제어선 L1에 접속된다. 또 게이트 트랜지스터 T2i(i=1,..n)의 소스 또는 드레인중 한쪽이 RAM블록 ai의 비트선바 -BLoi에 접속되고, 다른 쪽이 SAM블록 di의 입력단자에 접속되며, 게이트가 제어선 L2에 접속되어 있다. 그리고 게이트 트랜지스터 T3i(i=1,..n)의 소스 또는 드레인중의 한쪽이 RAM블록 bi의 비트선바 -BL1i에 접속되고, 다른 쪽이 SAM블록 di의 입력단자에 접속되며, 게이트가 제어선 L3에 접속되어 있다. 또 게이트 트랜지스터 T4i(i=1,..n)의 소스 또는 드레인 중의 한쪽이 RAM블록 bi의 비트선 BL1i에 접속되고 다른 쪽이 SAM블록 ci+1의 입력단자에 접속되고, 게이트가 제어선 L4에 접속되어 있다.
따라서, 제어선 L1를 개재하여 게이트 트랜지스터 T1i(i=1,..n)를 제어함으로서 RAM블록 ai에서 SAM블록 ci에 데이타를 전송하고, SAM블록 ci에서 RAM블록 ai에 데이타를 전송할 수 있게 된다. 또 제어선 L2를 개재하여 게이트 트랜지스터 T2i(i=1,..n)를 제어함으로써 RAM블록 ai와 SAM블록 di와의 사이의 데이타의 전송을 실시하는 것이 가능해진다. 또 제어선 L3을 개재하여 게이트 트랜지스터 T3i(i=1,..n)를 제어함으로써 RAM블록 bi와 SAM블록 di간의 데이타의 전송을 실행할 수 있다. 또 제어선 L4을 개재하여 게이트 트랜지스터 T4i(i=1,..n)를 제어함으로써 RAM블록 bi와 SAM블록 ci+1간의 데이타의 전송을 할수 있게 된다.
즉, 제2도 및 제3도의 도시와 같이 컬럼 어드레스의 MSB가 0인 RAM블록 a1,...an으로 구성되는 RAM부(5A)와 SAM블록 c1,...,cn+1로 구성되는 데이타 레지스터(7C)간의 데이타 전송이 가능해질 뿐만아니라 RMA(5A)과 SAM블록 d1,...dn으로 구성되는 데이타 레지스터(7D)간의 데이타 전송이 가능해진다. 또 컬럼어드레스의 MSB가 1인 RAM블록 b1,...bn으로 구성되는 RAM(5B)과 데이타 레지스터(7C)간의 데이타 전송 및 RAM(5B)과 데이타 레지스터(7D)와의 데이타 전송이 가능해진다. 또 RAM(5B)에서 데이타 레지스터(7C)로 데이타를 전송했을 경우에는 이 데이타 레지스터(7C)로부터 데이타를 독출하는 경우는 어드레스 카운트의 카운트치를 1번지만 시프트하도록 한다.
이상의 설명으로 RAM 예를 들면 RAM(5A)으로부터 데이타 레지스터(7C) 또는 데이타 레지스터(7D)중의 한쪽에 데이타를 전송한 후 RAM(5A)으로부터 다른쪽의 데이타 레지스터에 데이타 전송이 가능한 도시에 데이타 레지스터(7C) 또는 (7D)중 한쪽으로부터 RAM 예를 들면 RAM(5A)으로 데이타를 전송한 후에 다른 쪽으로부터 RAM(5A)에 데이타를 전송할 수 있게 되고, 동일 RAM블록으로부터의 연속 독출이나 연속 기입을 할 수 있다. 또 종래와 동일하게 RAM블록의 교호 독출이나 교호 기입이 가능함은 물론이다.
본 발명에 의하면 RAM블록의 교호 독출이나 교호 기입이 가능할 뿐만아니라 동일 RAM블록으로부터의 연속 독출이나 연속 기입을 행하는 것도 가능하다.

Claims (1)

  1. 컬럼어드레스의 최상위 비트가 영인 1쌍의 비트선 BLoi, 비트선바 -BLoi, 및 이들의 각 비트선에 접속된 복수의 메모리셀을 각각 가지고 있는 n개의 RAM블록 ai(i=1,...n)와 컬럼어드레스의 최상위 비트가 1인 1쌍의 비트선 BL1i, 비트선바 -BL1i, 및 이들의 각 비트선에 접속된 복수의 메모리셀을 각각 가지고 있는 n개의 RAM블록 bi(i=1,...n)를 구비하고 있는 RAM부와, 각각이 제1단자 및 제2단자를 갖고, 상기 제1단자를 개재하여 입력되는 데이타로부터 이 데이타의 반전 데이타를 생성하여 상기 데이타를 기억하는 동시에 제2단자를 개재하여 입력되는 데이타를 기억하는 n＋1개의 SAM블록 ci(i=1,...n＋1)를 가지고 있는 제1의 데이타 레지스터와, 각각이 제3단자 및 제4단자를 구비하고 상기 제3단자를 개재하여 입력되는 데이타로부터 이 데이타의 반전데이타를 생성하여 상기 데이타를 기억하는 동시에 제4단자를 개재하여 입력되는 데이타를 기억하는 n개의 SAM블록 di(i=1,...n)를 구비하는 제2 의 데이타 레지스터를 구비하는 SAM부와, 4n개의 게이트 트랜지스터 Tji(j=1,...4, i=1,..n)와, 제1,제2,제3 및 제4 제어선을 구비하는 데이타 전송 게이트부를 구비하고, 상기 n개의 RAM블록 ai(=1,...n)와 n개의 RAM블록 bi(i=1,...n)를 교호로 가지런히 배출하는 동시에 서로 인접하는 RAM블록의 2조로된 1쌍의 비트선중 서로 인접하는 비트선을 데이타 방향이 일치하도록 배치하고, 상기 제1의 데이타 레지스터의 n＋1개의 SAM블록 ci(i=1,...n＋1)와 상기 제2 의 데이타 레지스터의 n개의 SAM블록 di(i=1,...n)를 교호로 배열하고, 상기 게이트 트랜지스터 T1i(i=1,...n)는 게이트가 상기 제1제어선에 소스 또는 드레인 중의 한쪽이 상기 RAM블록 ai의 비트선 BLoi에 다른쪽이 SAM블록 ci의 제1단자에 접속되고, 상기 게이트 트랜지스터 T2i(i=1,..n)는 게이트가 상기 제2제어선에 소스 또는 드레인 중의 한쪽이 상기 RAM블록 ai의 비트선바 -BLoi에, 다른쪽이 SAM블록 di의 제3단자에 접속되고, 상기 게이트 트랜지스터 T3i(i=1,...n)는 게이트가 상기 제3제어선에, 소스 또는 드레인중 한쪽이 상기 RAM블록 bi의 비트선바 -BL1i에 다른쪽이 SAM블록 di의 제3단자에 접속되고, 상기 게이트 트랜지스터 T4i(i=1,...n)는 게이트가 상기 제4제어선에 소스 또는 드레인 중의 한쪽이 RAM블록 bi의 비트선 BL1i에, 다른쪽이 SAM블록 ci+1의 제1단자에 접속되는 것을 특징으로 하는 멀티포트 DRAM.
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