KR920020496A - 멀티 포트 dram - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 멀티포트 DRAM의 한 실시예의 구성을 도시하는 회로도,
제2도는 실시예의 효과를 설명하는 블록도,
제3도는 실시예의 효과를 설명하는 블록도.
Claims (1)
- 컬럼어드레스의 최상위 비트가 영인 1쌍의 비트선 BLoiy비트선바-BLoiy및 이들의 각 비트선에 접속된 복수의 메모리셀을 각각 가지고 있는 n개의 RAM 블록 ai(i=1, …, n)와 컬럼어드레스의 최상위 비트가 1인 1쌍의 비트선 BLii, 비트선바-BLii, 및 이들의 각 비트선에 접속된 복수의 메모리셀을 각각 가지고있는 n개의 RAM 블록 bi(i=1, …, n)를 구비하고 있는 RAM부와, 각각이 제1단자 및 제2단자를 갖고, 상기 제1단자를 개재하여 입력되는 데이터로부터 이 데이터의 반전 데이터를 생성하여 상기 데이터를 기억하는 동시에 제2단자를 개재하여 입력되는 데이터를 기억하는 n+1개의 SAM 블록 Ci(i=1, …, n+1)를 가지고 있는 제1의 데이터 레지스터와, 각각이 제3단자 및 제4단자를 구비하고 상기 제3단자를 개재하여 입력되는 데이터로부터 이 데이터의 반전데이타를 생성하여 상기 데이터를 기억하는 동시에 제4단자를 개재하여 입력되는 데이터를 기억하는 n개의 SAM블록 di(i=1, …, n)를 구비하는 제2의 데이터 레지스터를 구비하는 SAM부와, 4n개의 게이트 트랜지스터 Tji(j=1, …4, i=1, …n)와, 제1, 제2, 제3 및 제4제어선을 구비하는 데이터 전송 게이트부를 구비하고, 상기 n개의 RAM블록 ai(i=1, …, n)와 n개의 RAM블록 bi(i=1, …, n)를 교호로 가지런히 배치하는 동시에 서로 인접하는 RAM블록의 2조로된 1쌍의 비트선중 서로 인접하는 비트선을 데이터 방향이 일치하도록 배치하고, 상기 제1의 데이터 레지스터의 n+1개의 SAM블록 Ci(i=1, …, n+1)와 상기 제2의 데이터 레지스터의 n개의 SAM블록 di(i=1, …, n)를 교호로 배열하고, 상기 게이트 트랜지스터 Tii(i=1, …… n)는 게이트가 상기 제1제어선에 소스 또는 드레인 중의 한쪽이 상기 RAM 블록 ai의 비트선 BLoi에 다른쪽이 SMA블록 Ci의 제1단자에 접속되고, 상기 게이트 트랜지스터 T2i(i=1, …n)는 게이트가 상기 제2제어선에, 소스 또는 드레인 중의 한쪽이 상기 RAM블록 ai의 비트선바-BLoi에 다른쪽이 SAM블록 di의 제3단자에 접속되고, 상기 게이트 트랜지스터 T3i(i=1, ……n)는 게이트가 상기 제3제어선에, 소스 또는 드레인중 한쪽이 상기 소스 또는 드레인중 한쪽이 상기 RAM블록 bi의 비트선바 -BLii에, 다른쪽이 SAM블록 di의 제3단자에 접속되고, 상기 게이트 트랜지스터 T4i(i=1, …n)는 게이트가 상기 제4제어선에 소스또는 드레인 중의 한쪽이 RAM 블록 bi의 비트선 BLii에, 다른쪽이 SAM 블록 Ci+1의 제1단자에 접속되는 것을 특징으로 하는 멀티포트 DRAM.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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