KR920020496A - 멀티 포트 dram - Google Patents

멀티 포트 dram Download PDF

Info

Publication number
KR920020496A
KR920020496A KR1019920005895A KR920005895A KR920020496A KR 920020496 A KR920020496 A KR 920020496A KR 1019920005895 A KR1019920005895 A KR 1019920005895A KR 920005895 A KR920005895 A KR 920005895A KR 920020496 A KR920020496 A KR 920020496A
Authority
KR
South Korea
Prior art keywords
terminal
data
block
sam
bit
Prior art date
Application number
KR1019920005895A
Other languages
English (en)
Other versions
KR950006304B1 (ko
Inventor
노부오 와타나베
Original Assignee
아오이 죠이치
가부시기가이샤 도시바
다카다이 마사다카
도시바 마이크로 일렉트로닉스 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시기가이샤 도시바, 다카다이 마사다카, 도시바 마이크로 일렉트로닉스 가부시기가이샤 filed Critical 아오이 죠이치
Publication of KR920020496A publication Critical patent/KR920020496A/ko
Application granted granted Critical
Publication of KR950006304B1 publication Critical patent/KR950006304B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4096Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Multimedia (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음

Description

멀티 포트 DRAM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 멀티포트 DRAM의 한 실시예의 구성을 도시하는 회로도,
제2도는 실시예의 효과를 설명하는 블록도,
제3도는 실시예의 효과를 설명하는 블록도.

Claims (1)

  1. 컬럼어드레스의 최상위 비트가 영인 1쌍의 비트선 BLoiy비트선바-BLoiy및 이들의 각 비트선에 접속된 복수의 메모리셀을 각각 가지고 있는 n개의 RAM 블록 ai(i=1, …, n)와 컬럼어드레스의 최상위 비트가 1인 1쌍의 비트선 BLii, 비트선바-BLii, 및 이들의 각 비트선에 접속된 복수의 메모리셀을 각각 가지고있는 n개의 RAM 블록 bi(i=1, …, n)를 구비하고 있는 RAM부와, 각각이 제1단자 및 제2단자를 갖고, 상기 제1단자를 개재하여 입력되는 데이터로부터 이 데이터의 반전 데이터를 생성하여 상기 데이터를 기억하는 동시에 제2단자를 개재하여 입력되는 데이터를 기억하는 n+1개의 SAM 블록 Ci(i=1, …, n+1)를 가지고 있는 제1의 데이터 레지스터와, 각각이 제3단자 및 제4단자를 구비하고 상기 제3단자를 개재하여 입력되는 데이터로부터 이 데이터의 반전데이타를 생성하여 상기 데이터를 기억하는 동시에 제4단자를 개재하여 입력되는 데이터를 기억하는 n개의 SAM블록 di(i=1, …, n)를 구비하는 제2의 데이터 레지스터를 구비하는 SAM부와, 4n개의 게이트 트랜지스터 Tji(j=1, …4, i=1, …n)와, 제1, 제2, 제3 및 제4제어선을 구비하는 데이터 전송 게이트부를 구비하고, 상기 n개의 RAM블록 ai(i=1, …, n)와 n개의 RAM블록 bi(i=1, …, n)를 교호로 가지런히 배치하는 동시에 서로 인접하는 RAM블록의 2조로된 1쌍의 비트선중 서로 인접하는 비트선을 데이터 방향이 일치하도록 배치하고, 상기 제1의 데이터 레지스터의 n+1개의 SAM블록 Ci(i=1, …, n+1)와 상기 제2의 데이터 레지스터의 n개의 SAM블록 di(i=1, …, n)를 교호로 배열하고, 상기 게이트 트랜지스터 Tii(i=1, …… n)는 게이트가 상기 제1제어선에 소스 또는 드레인 중의 한쪽이 상기 RAM 블록 ai의 비트선 BLoi에 다른쪽이 SMA블록 Ci의 제1단자에 접속되고, 상기 게이트 트랜지스터 T2i(i=1, …n)는 게이트가 상기 제2제어선에, 소스 또는 드레인 중의 한쪽이 상기 RAM블록 ai의 비트선바-BLoi에 다른쪽이 SAM블록 di의 제3단자에 접속되고, 상기 게이트 트랜지스터 T3i(i=1, ……n)는 게이트가 상기 제3제어선에, 소스 또는 드레인중 한쪽이 상기 소스 또는 드레인중 한쪽이 상기 RAM블록 bi의 비트선바 -BLii에, 다른쪽이 SAM블록 di의 제3단자에 접속되고, 상기 게이트 트랜지스터 T4i(i=1, …n)는 게이트가 상기 제4제어선에 소스또는 드레인 중의 한쪽이 RAM 블록 bi의 비트선 BLii에, 다른쪽이 SAM 블록 Ci+1의 제1단자에 접속되는 것을 특징으로 하는 멀티포트 DRAM.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920005895A 1991-04-10 1992-04-09 멀티포트 dram KR950006304B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-077937 1991-04-10
JP3077937A JP2928654B2 (ja) 1991-04-10 1991-04-10 マルチポートdram

Publications (2)

Publication Number Publication Date
KR920020496A true KR920020496A (ko) 1992-11-21
KR950006304B1 KR950006304B1 (ko) 1995-06-13

Family

ID=13647988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920005895A KR950006304B1 (ko) 1991-04-10 1992-04-09 멀티포트 dram

Country Status (3)

Country Link
US (1) US5247484A (ko)
JP (1) JP2928654B2 (ko)
KR (1) KR950006304B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05274862A (ja) * 1992-03-24 1993-10-22 Mitsubishi Electric Corp 半導体メモリ装置
JP2664843B2 (ja) * 1992-09-22 1997-10-22 株式会社東芝 マルチポートメモリ
US5490112A (en) * 1993-02-05 1996-02-06 Micron Technology, Inc. Multi-port memory device with multiple sets of columns
JPH07160572A (ja) * 1993-12-10 1995-06-23 Toshiba Corp 画像メモリシステム
US5625601A (en) * 1994-04-11 1997-04-29 Mosaid Technologies Incorporated DRAM page copy method
KR0144901B1 (ko) * 1995-04-24 1998-08-17 김광호 트리플 포트 반도체 메모리장치
US5629901A (en) * 1995-12-05 1997-05-13 International Business Machines Corporation Multi write port register
JP2000187983A (ja) 1998-12-22 2000-07-04 Nec Corp メモリ装置
US6536038B1 (en) * 1999-11-29 2003-03-18 Intel Corporation Dynamic update of non-upgradeable memory
CN101359455B (zh) * 2007-08-03 2012-05-30 晨星半导体股份有限公司 优先权控制装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0748301B2 (ja) * 1987-12-04 1995-05-24 富士通株式会社 半導体記憶装置
US4891794A (en) * 1988-06-20 1990-01-02 Micron Technology, Inc. Three port random access memory
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置
JP3028963B2 (ja) * 1988-09-21 2000-04-04 株式会社東芝 ビデオメモリ装置
US5121360A (en) * 1990-06-19 1992-06-09 International Business Machines Corporation Video random access memory serial port access

Also Published As

Publication number Publication date
KR950006304B1 (ko) 1995-06-13
JP2928654B2 (ja) 1999-08-03
US5247484A (en) 1993-09-21
JPH04311896A (ja) 1992-11-04

Similar Documents

Publication Publication Date Title
KR850008569A (ko) 반도체 메모리장치
KR920006988A (ko) 불휘발성 반도체메모리
KR910003663A (ko) 다이나믹형 반도체메모리장치
KR920001542A (ko) 감지 증폭기를 갖는 반도체 메모리
KR910017766A (ko) 프로그램가능 논리 장치용 sram- 기본 셀
KR910013274A (ko) 이중 포트 dram 및 그 동작 방법
KR880011797A (ko) 반도체 기억장치
KR920020496A (ko) 멀티 포트 dram
KR870010547A (ko) 부 비트선을 가지는 반도체 기억장치
KR890010915A (ko) 반도체 메모리
KR880000968A (ko) 반도체 기억장치
KR950020732A (ko) 다이나믹 반도체 기억장치
KR880013169A (ko) 반도체 메모리장치
KR880003250A (ko) 리드온리 메모리 장치(Read Only Memory Device)
KR860003605A (ko) 반도체 메모리 장치
KR870008320A (ko) 상이형 메모리셀로 구성되는 반도체 메모리장치
KR930017026A (ko) 블럭라이트 기능을 갖는 반도체 메모리장치
KR860006790A (ko) 반도체 기억장치
KR960006272B1 (ko) 반도체 메모리장치의 플레시라이트 회로
KR900019036A (ko) 반도체기억장치
KR920020501A (ko) 반도체 기억 장치
KR860004408A (ko) 반도체 메모리 장치
KR960009150A (ko) 반도체 메모리소자
KR910019059A (ko) 반도체 불휘발성 메모리장치
KR920007192A (ko) 반도체 기억장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040331

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee