JPH04311896A - マルチポートｄｒａｍ - Google Patents
マルチポートｄｒａｍInfo
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- JPH04311896A JPH04311896A JP3077937A JP7793791A JPH04311896A JP H04311896 A JPH04311896 A JP H04311896A JP 3077937 A JP3077937 A JP 3077937A JP 7793791 A JP7793791 A JP 7793791A JP H04311896 A JPH04311896 A JP H04311896A
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- 239000013545 self-assembled monolayer Substances 0.000 description 35
- 238000010586 diagram Methods 0.000 description 7
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Databases & Information Systems (AREA)
- Multimedia (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマルチポートＤＲＡＭに
関するものである。
関するものである。
【０００２】
【従来の技術】従来のマルチポートＤＲＡＭの構成を図
４に示す。このマルチポートＤＲＡＭは、ＲＡＭ部５と
、データ転送ゲート部６と、ＳＡＭ部７とを有している
。ＲＡＭ部５は、カラムアドレスの最上位ビット（ＭＳ
Ｂ）が０であるＲＡＭ５Ａと、カラムアドレスのＭＳＢ
が１であるＲＡＭ５Ｂからなっている。又、データ転送
ゲート部６は転送ゲート６Ａと転送ゲート６Ｂからなっ
ている。ＳＡＭ部７はデータレジスタ７Ｃと、データレ
ジスタ７Ｄと、入出力バッファ８からなっている。外部
からＲＡＭ部５へのデータの書込み及びデータの読込み
は通常のＤＲＡＭと同様にして行う。例えば書込みの場
合、外部からＩ／Ｏバッファ２を介して入力されたデー
タは、アドレスバッファ１を介して入力されるアドレス
信号に対応する、ＲＡＭ部５のアドレスのメモリセルに
書込まれることになる。この時アドレス信号はアドレス
バッファ１を介してカラムアドレスデコーダ３及びロウ
アドレスデコーダ４に送られてデコードされ、対応する
行及び列のメモリセルが選択される。
４に示す。このマルチポートＤＲＡＭは、ＲＡＭ部５と
、データ転送ゲート部６と、ＳＡＭ部７とを有している
。ＲＡＭ部５は、カラムアドレスの最上位ビット（ＭＳ
Ｂ）が０であるＲＡＭ５Ａと、カラムアドレスのＭＳＢ
が１であるＲＡＭ５Ｂからなっている。又、データ転送
ゲート部６は転送ゲート６Ａと転送ゲート６Ｂからなっ
ている。ＳＡＭ部７はデータレジスタ７Ｃと、データレ
ジスタ７Ｄと、入出力バッファ８からなっている。外部
からＲＡＭ部５へのデータの書込み及びデータの読込み
は通常のＤＲＡＭと同様にして行う。例えば書込みの場
合、外部からＩ／Ｏバッファ２を介して入力されたデー
タは、アドレスバッファ１を介して入力されるアドレス
信号に対応する、ＲＡＭ部５のアドレスのメモリセルに
書込まれることになる。この時アドレス信号はアドレス
バッファ１を介してカラムアドレスデコーダ３及びロウ
アドレスデコーダ４に送られてデコードされ、対応する
行及び列のメモリセルが選択される。
【０００３】一方、ＲＡＭ部５からＳＡＭ部７へのデー
タの転送について説明する。まず、例えばＲＡＭ５Ａの
１行分のデータが転送ゲート６Ａを介してＳＡＭ部７の
データレジスタ７Ｃに送られる。即ち、図５に示すよう
に、１本のワード線、例えばワード線ＷＬｉ が選択さ
れると、ＲＡＭ５Ａの各ブロックａ１ ，ａ２ ，ａ３
，ａ４ のワード線ＷＬｉ に接続されているメモリ
セルからデータが各ビット線バーＢＬｏｊ（ｊ＝１，…
ｎ）に読出されて、これらデータが各ブロックのセンス
アンプＳＡ０１，ＳＡ０２，ＳＡ０３，ＳＡ０４によっ
て増幅されて、読出されたデータがビット線バーＢＬｏ
ｊに、その反転データがビット線ＢＬｏｊに出力される
。なお、図５においてワード線ＷＬｉ＋１ が選択され
た場合は、読出されたデータがビット線ＢＬｏｊにその
反転データがビット線バーＢＬｏｊに増幅されて出力さ
れる。この時、制御線ＣＬに、転送ゲート６ＡをＯＮに
する制御信号が送られると、転送ゲート６ＡがＯＮして
、増幅されたデータがデータレジスタ７Ｃの各ブロック
ｃ１ ，ｃ２ ，ｃ３ ，ｃ４ に転送され、転送ゲー
ト６ＡがＯＦＦすることにより読出されたデータが各ブ
ロックに記憶される。このデータレジスタの各ブロック
は、２個のＰチャネルトランジスタからなるフリップフ
ロップ、２個のＮチャネルトランジスタからなるフリッ
プフロップ、及びＤＱゲート１４からなっており、Ｐチ
ャネルトランジスタからなるフリップフロップはＤ１
線に、Ｎチャネルトランジスタからなるフリップフロッ
プはＤ２ 線に接続されている。これらのＤ１ 線及び
Ｄ２ 線の一方は駆動電位Ｖｃｃが、他方は零電位が印
加されている。なお、ＳＡＭ部７のデータレジスタの各
ブロックは、図５に示すように一対のビット線ＢＬｏｊ
、バーＢＬｏｊに各々転送ゲート６Ａを介して接続され
ているものの他に、図６に示すように一対のビット線の
うちの一方、例えばビット線ＢＬｏｊに１個の転送ゲー
ト６Ａを介して、各ブロックｃ′ｊ の１端が接続され
、転送されたデータの反転データをＮＯＴゲート６０に
よって生成し、転送されたデータを記憶するものもある
。
タの転送について説明する。まず、例えばＲＡＭ５Ａの
１行分のデータが転送ゲート６Ａを介してＳＡＭ部７の
データレジスタ７Ｃに送られる。即ち、図５に示すよう
に、１本のワード線、例えばワード線ＷＬｉ が選択さ
れると、ＲＡＭ５Ａの各ブロックａ１ ，ａ２ ，ａ３
，ａ４ のワード線ＷＬｉ に接続されているメモリ
セルからデータが各ビット線バーＢＬｏｊ（ｊ＝１，…
ｎ）に読出されて、これらデータが各ブロックのセンス
アンプＳＡ０１，ＳＡ０２，ＳＡ０３，ＳＡ０４によっ
て増幅されて、読出されたデータがビット線バーＢＬｏ
ｊに、その反転データがビット線ＢＬｏｊに出力される
。なお、図５においてワード線ＷＬｉ＋１ が選択され
た場合は、読出されたデータがビット線ＢＬｏｊにその
反転データがビット線バーＢＬｏｊに増幅されて出力さ
れる。この時、制御線ＣＬに、転送ゲート６ＡをＯＮに
する制御信号が送られると、転送ゲート６ＡがＯＮして
、増幅されたデータがデータレジスタ７Ｃの各ブロック
ｃ１ ，ｃ２ ，ｃ３ ，ｃ４ に転送され、転送ゲー
ト６ＡがＯＦＦすることにより読出されたデータが各ブ
ロックに記憶される。このデータレジスタの各ブロック
は、２個のＰチャネルトランジスタからなるフリップフ
ロップ、２個のＮチャネルトランジスタからなるフリッ
プフロップ、及びＤＱゲート１４からなっており、Ｐチ
ャネルトランジスタからなるフリップフロップはＤ１
線に、Ｎチャネルトランジスタからなるフリップフロッ
プはＤ２ 線に接続されている。これらのＤ１ 線及び
Ｄ２ 線の一方は駆動電位Ｖｃｃが、他方は零電位が印
加されている。なお、ＳＡＭ部７のデータレジスタの各
ブロックは、図５に示すように一対のビット線ＢＬｏｊ
、バーＢＬｏｊに各々転送ゲート６Ａを介して接続され
ているものの他に、図６に示すように一対のビット線の
うちの一方、例えばビット線ＢＬｏｊに１個の転送ゲー
ト６Ａを介して、各ブロックｃ′ｊ の１端が接続され
、転送されたデータの反転データをＮＯＴゲート６０に
よって生成し、転送されたデータを記憶するものもある
。
【０００４】このようにしてＲＡＭ５Ａからデータレジ
スタ７Ｃへのデータの転送が完了した後、ＳＡＭ部７の
ＤＱゲート１４（図５参照）がＯＮすると、データレジ
スタ７Ｃに転送されたデータはＳＡＭ部７の入出力バッ
ファ８（図４参照）を介して外部に出力される。この出
力中にＲＡＭ５Ｂの１行分のデータが前述したと同様に
して転送ゲート６Ｂを介してデータレジスタ７Ｄに転送
される。そして、このデータレジスタ７Ｄに送られたデ
ータが入出力バッファ８を介して外部に出力されている
間にＲＡＭ５Ａの１行分のデータが転送ゲート６Ａを介
してデータレジスタ７Ｃに送られ、これを順次、繰り返
すことでＲＡＭ部５の必要なデータがＳＡＭ部７を介し
て外部に出力される（図５参照）。なお、ＳＡＭ部７か
らＲＡＭ部５へのデータの転送は上述の手順を逆にする
ことで可能となる。
スタ７Ｃへのデータの転送が完了した後、ＳＡＭ部７の
ＤＱゲート１４（図５参照）がＯＮすると、データレジ
スタ７Ｃに転送されたデータはＳＡＭ部７の入出力バッ
ファ８（図４参照）を介して外部に出力される。この出
力中にＲＡＭ５Ｂの１行分のデータが前述したと同様に
して転送ゲート６Ｂを介してデータレジスタ７Ｄに転送
される。そして、このデータレジスタ７Ｄに送られたデ
ータが入出力バッファ８を介して外部に出力されている
間にＲＡＭ５Ａの１行分のデータが転送ゲート６Ａを介
してデータレジスタ７Ｃに送られ、これを順次、繰り返
すことでＲＡＭ部５の必要なデータがＳＡＭ部７を介し
て外部に出力される（図５参照）。なお、ＳＡＭ部７か
らＲＡＭ部５へのデータの転送は上述の手順を逆にする
ことで可能となる。
【０００５】
【発明が解決しようとする課題】上述のように、従来の
マルチポートＤＲＡＭにおいては、図５に示すようにＲ
ＡＭのブロック、例えばブロックａｉ （ｉ＝１，２…
）とデータレジスタ７Ｃのブロックｃｉ が一対一に対
応しているため、図７に示すようにＲＡＭ５Ａに記憶さ
れているデータはデータレジスタ７Ｃへ、ＲＡＭ５Ｂに
記憶されているデータはデータレジスタ７Ｄへと固定さ
れて転送される。したがってＳＡＭ部７からシリアルリ
ードを行う場合はデータレジスタ７Ｃとデータレジスタ
７Ｄのうちの一方のに記憶されているデータをリードし
た後に他方に記憶されているデータをリードするため、
必ず、ＲＡＭ５Ａ側のデータと、ＲＡＭ５Ｂ側のデータ
が交互に読み出されることになる。このため、ＲＡＭ５
Ａ側のデータだけ、又はＲＡＭ５Ｂ側のデータだけ連続
的に読み出すことは不可能であった。又、同様にＲＡＭ
５Ａ又はＲＡＭ５Ｂ側に連続的にデータを書込むことも
不可能であった。本発明は上記事情を考慮してなされた
ものであって、ＲＡＭブロックの交互読出しや交互書込
みばかりでなく、同一ＲＡＭブロックからの連続読出し
や連続書込みを行うことができるマルチポートＤＲＡＭ
を提供することを目的とする。
マルチポートＤＲＡＭにおいては、図５に示すようにＲ
ＡＭのブロック、例えばブロックａｉ （ｉ＝１，２…
）とデータレジスタ７Ｃのブロックｃｉ が一対一に対
応しているため、図７に示すようにＲＡＭ５Ａに記憶さ
れているデータはデータレジスタ７Ｃへ、ＲＡＭ５Ｂに
記憶されているデータはデータレジスタ７Ｄへと固定さ
れて転送される。したがってＳＡＭ部７からシリアルリ
ードを行う場合はデータレジスタ７Ｃとデータレジスタ
７Ｄのうちの一方のに記憶されているデータをリードし
た後に他方に記憶されているデータをリードするため、
必ず、ＲＡＭ５Ａ側のデータと、ＲＡＭ５Ｂ側のデータ
が交互に読み出されることになる。このため、ＲＡＭ５
Ａ側のデータだけ、又はＲＡＭ５Ｂ側のデータだけ連続
的に読み出すことは不可能であった。又、同様にＲＡＭ
５Ａ又はＲＡＭ５Ｂ側に連続的にデータを書込むことも
不可能であった。本発明は上記事情を考慮してなされた
ものであって、ＲＡＭブロックの交互読出しや交互書込
みばかりでなく、同一ＲＡＭブロックからの連続読出し
や連続書込みを行うことができるマルチポートＤＲＡＭ
を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によるマルチポー
トＤＲＡＭは、カラムアドレスの最上位ビットが零であ
る一対のビット線ＢＬ０ｉ、バーＢＬ０ｉ、及びこれら
の各ビット線に接続された複数のメモリセルを、各々有
しているｎ個のＲＡＭブロックａｉ （ｉ＝１，…ｎ）
と、カラムアドレスの最上位ビットが１である一対のビ
ット線ＢＬ１ｉ、バーＢＬ１ｉ、及びこれらの各ビット
線に接続された複数のメモリセルを、各々有しているｎ
個のＲＡＭブロックｂｉ （ｉ＝１，…ｎ）とを備えて
いるＲＡＭ部と、各々が、第１端子及び第２端子を有し
、第１端子を介して入力されるデータからこのデータの
反転データを生成してデータを記憶するとともに、第２
端子を介して入力されるデータを記憶するｎ＋１個のＳ
ＡＭブロックｃｉ （ｉ＝１，…ｎ＋１）を有している
第１のデータレジスタと、各々が第３端子及び第４端子
を有し、第３端子を介して入力されるデータからこのデ
ータの反転データを生成してデータを記憶するとともに
第４端子を介して入力されるデータを記憶するｎ個のＳ
ＡＭブロックｄｉ （ｉ＝１，…ｎ）を有している第２
のデータレジスタとを備えているＳＡＭ部と、４ｎ個の
ゲートトランジスタＴｊｉ（ｊ＝１，…４、ｉ＝１，…
ｎ）と、第１、第２、第３、及び第４制御線とを有して
いるデータ転送ゲート部と、を備え、ｎ個のＲＡＭブロ
ックａｉ （ｉ＝１，…ｎ）とｎ個のＲＡＭブロックｂ
ｉ （ｉ＝１，…ｎ）を交互に並ぶように配置するとと
もに、隣り合ったＲＡＭブロックの２組の一対のビット
線のうち隣り合うビット線を、データ方向が一致するよ
うに配置し、第１のデータレジスタのｎ＋１個のＳＡＭ
ブロックｃｉ （ｉ＝１，…ｎ＋１）と、第２のデータ
レジスタのｎ個のＳＡＭブロックｄｉ（ｉ＝１，…ｎ）
とを交互に配列し、ゲートトランジスタＴ１ｉ（ｉ＝１
，…ｎ）はゲートが第１制御線に、ソース又はドレイン
のうちの一方がＲＡＭブロックａｉ のビット線ＢＬ０
ｉに、他方がＳＡＭブロックｃｉ の第１端子に接続さ
れ、ゲートトランジスタＴ２ｉ（ｉ＝１，…ｎ）はゲー
トが第２制御線に、ソース又はドレインのうちの一方が
ＲＡＭブロックａｉ のビット線バーＢＬ０ｉに、他方
がＳＡＭブロック ｄｉ の第３端子に接続され、ゲ
ートトランジスタＴ３ｉ（ｉ＝１，…ｎ）はゲートが第
３制御線に、ソース又はドレインのうちの一方がＲＡＭ
ブロックｂｉ のビット線バーＢＬ１ｉに、他方がＳＡ
Ｍブロックｄｉ の第３端子に接続され、ゲートトラン
ジスタＴ４ｉ（ｉ＝１，…ｎ）はゲートが第４制御線に
、ソース又はドレインのうちの一方がＲＡＭブロックｂ
ｉ のビット線ＢＬ１ｉに、他方がＳＡＭブロックＣｉ
＋１ の第１端子に接続されていることを特徴とする。
トＤＲＡＭは、カラムアドレスの最上位ビットが零であ
る一対のビット線ＢＬ０ｉ、バーＢＬ０ｉ、及びこれら
の各ビット線に接続された複数のメモリセルを、各々有
しているｎ個のＲＡＭブロックａｉ （ｉ＝１，…ｎ）
と、カラムアドレスの最上位ビットが１である一対のビ
ット線ＢＬ１ｉ、バーＢＬ１ｉ、及びこれらの各ビット
線に接続された複数のメモリセルを、各々有しているｎ
個のＲＡＭブロックｂｉ （ｉ＝１，…ｎ）とを備えて
いるＲＡＭ部と、各々が、第１端子及び第２端子を有し
、第１端子を介して入力されるデータからこのデータの
反転データを生成してデータを記憶するとともに、第２
端子を介して入力されるデータを記憶するｎ＋１個のＳ
ＡＭブロックｃｉ （ｉ＝１，…ｎ＋１）を有している
第１のデータレジスタと、各々が第３端子及び第４端子
を有し、第３端子を介して入力されるデータからこのデ
ータの反転データを生成してデータを記憶するとともに
第４端子を介して入力されるデータを記憶するｎ個のＳ
ＡＭブロックｄｉ （ｉ＝１，…ｎ）を有している第２
のデータレジスタとを備えているＳＡＭ部と、４ｎ個の
ゲートトランジスタＴｊｉ（ｊ＝１，…４、ｉ＝１，…
ｎ）と、第１、第２、第３、及び第４制御線とを有して
いるデータ転送ゲート部と、を備え、ｎ個のＲＡＭブロ
ックａｉ （ｉ＝１，…ｎ）とｎ個のＲＡＭブロックｂ
ｉ （ｉ＝１，…ｎ）を交互に並ぶように配置するとと
もに、隣り合ったＲＡＭブロックの２組の一対のビット
線のうち隣り合うビット線を、データ方向が一致するよ
うに配置し、第１のデータレジスタのｎ＋１個のＳＡＭ
ブロックｃｉ （ｉ＝１，…ｎ＋１）と、第２のデータ
レジスタのｎ個のＳＡＭブロックｄｉ（ｉ＝１，…ｎ）
とを交互に配列し、ゲートトランジスタＴ１ｉ（ｉ＝１
，…ｎ）はゲートが第１制御線に、ソース又はドレイン
のうちの一方がＲＡＭブロックａｉ のビット線ＢＬ０
ｉに、他方がＳＡＭブロックｃｉ の第１端子に接続さ
れ、ゲートトランジスタＴ２ｉ（ｉ＝１，…ｎ）はゲー
トが第２制御線に、ソース又はドレインのうちの一方が
ＲＡＭブロックａｉ のビット線バーＢＬ０ｉに、他方
がＳＡＭブロック ｄｉ の第３端子に接続され、ゲ
ートトランジスタＴ３ｉ（ｉ＝１，…ｎ）はゲートが第
３制御線に、ソース又はドレインのうちの一方がＲＡＭ
ブロックｂｉ のビット線バーＢＬ１ｉに、他方がＳＡ
Ｍブロックｄｉ の第３端子に接続され、ゲートトラン
ジスタＴ４ｉ（ｉ＝１，…ｎ）はゲートが第４制御線に
、ソース又はドレインのうちの一方がＲＡＭブロックｂ
ｉ のビット線ＢＬ１ｉに、他方がＳＡＭブロックＣｉ
＋１ の第１端子に接続されていることを特徴とする。
【０００７】
【作用】このように構成された本発明のマルチポートＤ
ＲＡＭによれば、第１制御線を介してゲートトランジス
タＴ１ｉ（ｉ＝１，…ｎ）を制御することにより、ＲＡ
Ｍブロックａｉ とＳＡＭブロックｃｉ とのデータ転
送が可能となり、又第２制御線を介してゲートトランジ
スタＴ２ｉ（ｉ＝１，…ｎ）を制御することにより、Ｒ
ＡＭブロックａｉ とＳＡＭブロックｄｉ との間のデ
ータ転送が可能となる。更に第３制御線を介してゲート
トランジスタＴ３ｉ（ｉ＝１，…ｎ）を制御することに
よりＲＡＭブロックｂｉ とＳＡＭブロックｄｉ との
間のデータ転送が可能となり、第４制御線を介してゲー
トトランジスタＴ４ｉ（ｉ＝１，…ｎ）を制御すること
によりＲＡＭブロックｂｉ とＳＡＭブロックｃｉ＋１
との間のデータ転送が可能となる。これにより、ＲＡ
Ｍブロックの交互読出しや交互書込みばかりでなく、同
一のＲＡＭブロックからの連続読出しや連続書込みを行
うことができる。
ＲＡＭによれば、第１制御線を介してゲートトランジス
タＴ１ｉ（ｉ＝１，…ｎ）を制御することにより、ＲＡ
Ｍブロックａｉ とＳＡＭブロックｃｉ とのデータ転
送が可能となり、又第２制御線を介してゲートトランジ
スタＴ２ｉ（ｉ＝１，…ｎ）を制御することにより、Ｒ
ＡＭブロックａｉ とＳＡＭブロックｄｉ との間のデ
ータ転送が可能となる。更に第３制御線を介してゲート
トランジスタＴ３ｉ（ｉ＝１，…ｎ）を制御することに
よりＲＡＭブロックｂｉ とＳＡＭブロックｄｉ との
間のデータ転送が可能となり、第４制御線を介してゲー
トトランジスタＴ４ｉ（ｉ＝１，…ｎ）を制御すること
によりＲＡＭブロックｂｉ とＳＡＭブロックｃｉ＋１
との間のデータ転送が可能となる。これにより、ＲＡ
Ｍブロックの交互読出しや交互書込みばかりでなく、同
一のＲＡＭブロックからの連続読出しや連続書込みを行
うことができる。
【０００８】
【実施例】本発明によるマルチポートＤＲＡＭの一実施
例の構成を図１に示す。この実施例のマルチポートＤＲ
ＡＭはＲＡＭ部５と、データ転送ゲート部６と、ＳＡＭ
部７とを備えている。ＲＡＭ部５は２ｎ個のＲＡＭブロ
ックａｉ ，ｂｉ （ｉ＝１，…ｎ）と、データ入出力
線ＤＱ、バーＤＱと、ｍ個のワード線ＷＬｊ （ｊ＝１
，…ｍ）とを有している。又、各ＲＡＭブロックはＤＱ
ゲート１２とセンスアンプと、一対のビット線と、この
一対のビット線に各々接続された２ｍｎ個のメモリセル
とからなっている。そして、カラムアドレスのＭＳＢ（
最上位ビット）が零であるＲＡＭブロックａｉ （ｉ＝
１，…ｎ）と、カラムアドレスのＭＳＢが１であるＲＡ
Ｍブロックｂｉ （ｉ＝１，…ｎ）とを交互に配置する
とともに更に隣り合ったＲＡＭブロックの各一対のビッ
ト線のうちＢＬ又はバーＢＬのデータ方向が一致するよ
うにする。すなわち、例えばＲＡＭブロックａｉ＋１
（ｉ＝１…ｎ−１）はＲＡＭブロックｂｉ とＲＡＭブ
ロックｂｉ＋１ との間に配置されるとともに、ＲＡＭ
ブロックａｉ＋１ の一対のビット線ＢＬ０ｉ＋１、バ
ーＢＬ０ｉ＋１のうちビット線ＢＬ０ｉ＋１はＲＡＭブ
ロックｂｉ のビット線ＢＬ１ｉと隣り合い、もう一方
のビット線バーＢＬ０ｉ＋１はＲＡＭブロックｂｉ＋１
のビット線バーＢＬ１ｉ＋１と隣り合うように配置され
ている。
例の構成を図１に示す。この実施例のマルチポートＤＲ
ＡＭはＲＡＭ部５と、データ転送ゲート部６と、ＳＡＭ
部７とを備えている。ＲＡＭ部５は２ｎ個のＲＡＭブロ
ックａｉ ，ｂｉ （ｉ＝１，…ｎ）と、データ入出力
線ＤＱ、バーＤＱと、ｍ個のワード線ＷＬｊ （ｊ＝１
，…ｍ）とを有している。又、各ＲＡＭブロックはＤＱ
ゲート１２とセンスアンプと、一対のビット線と、この
一対のビット線に各々接続された２ｍｎ個のメモリセル
とからなっている。そして、カラムアドレスのＭＳＢ（
最上位ビット）が零であるＲＡＭブロックａｉ （ｉ＝
１，…ｎ）と、カラムアドレスのＭＳＢが１であるＲＡ
Ｍブロックｂｉ （ｉ＝１，…ｎ）とを交互に配置する
とともに更に隣り合ったＲＡＭブロックの各一対のビッ
ト線のうちＢＬ又はバーＢＬのデータ方向が一致するよ
うにする。すなわち、例えばＲＡＭブロックａｉ＋１
（ｉ＝１…ｎ−１）はＲＡＭブロックｂｉ とＲＡＭブ
ロックｂｉ＋１ との間に配置されるとともに、ＲＡＭ
ブロックａｉ＋１ の一対のビット線ＢＬ０ｉ＋１、バ
ーＢＬ０ｉ＋１のうちビット線ＢＬ０ｉ＋１はＲＡＭブ
ロックｂｉ のビット線ＢＬ１ｉと隣り合い、もう一方
のビット線バーＢＬ０ｉ＋１はＲＡＭブロックｂｉ＋１
のビット線バーＢＬ１ｉ＋１と隣り合うように配置され
ている。
【０００９】一方、データ転送ゲート部６は４ｎ個のゲ
ートトランジスタＴ１１，…Ｔ１ｎ，Ｔ２１，…Ｔ２ｎ
，Ｔ３１，…Ｔ３ｎ，Ｔ４１，…Ｔ４ｎと、４本の制御
線Ｌ１ ，Ｌ２ ，Ｌ３ ，Ｌ４ とを有している。又
ＳＡＭ部７は２ｎ＋１個のＳＡＭブロックｃｉ ，ｄｉ
，ｃ２ …，ｃｎ ，ｄｎ ，ｃｎ＋１ と、各ＳＡ
Ｍブロック毎に２個設けられた、計４ｎ個のＤＱゲート
１４とを有している。ＳＡＭブロックはｃ１ ，ｄ１
，ｃ２ …，ｃｎ ，ｄｎ ，ｃｎ＋１ の順に並んで
いる。又、各ＳＡＭブロックは、１個の入力端子と、２
個の出力端子と、１個のＮＯＴゲートと、２個のＰチャ
ネルトランジスタと、２個のＮチャネルトランジスタと
を有しており、入力端子を介して入力されるデータから
ＮＯＴゲートによって反転データを生成し、上記データ
を２個のＰチャネルトランジスタ及び２個のＮチャネル
トランジスタからなるフリップフロップによって記憶し
、ＤＱゲートを開閉することによりこれらのデータを２
個の出力端子を介して外部に送出したり、外部から２個
の出力端子を介して送られてくるデータを上記フリップ
フロップで記憶する。
ートトランジスタＴ１１，…Ｔ１ｎ，Ｔ２１，…Ｔ２ｎ
，Ｔ３１，…Ｔ３ｎ，Ｔ４１，…Ｔ４ｎと、４本の制御
線Ｌ１ ，Ｌ２ ，Ｌ３ ，Ｌ４ とを有している。又
ＳＡＭ部７は２ｎ＋１個のＳＡＭブロックｃｉ ，ｄｉ
，ｃ２ …，ｃｎ ，ｄｎ ，ｃｎ＋１ と、各ＳＡ
Ｍブロック毎に２個設けられた、計４ｎ個のＤＱゲート
１４とを有している。ＳＡＭブロックはｃ１ ，ｄ１
，ｃ２ …，ｃｎ ，ｄｎ ，ｃｎ＋１ の順に並んで
いる。又、各ＳＡＭブロックは、１個の入力端子と、２
個の出力端子と、１個のＮＯＴゲートと、２個のＰチャ
ネルトランジスタと、２個のＮチャネルトランジスタと
を有しており、入力端子を介して入力されるデータから
ＮＯＴゲートによって反転データを生成し、上記データ
を２個のＰチャネルトランジスタ及び２個のＮチャネル
トランジスタからなるフリップフロップによって記憶し
、ＤＱゲートを開閉することによりこれらのデータを２
個の出力端子を介して外部に送出したり、外部から２個
の出力端子を介して送られてくるデータを上記フリップ
フロップで記憶する。
【００１０】ゲートトランジスタＴ１ｉ（ｉ＝１，…ｎ
）のソース又はドレインのうちの一方がＲＡＭブロック
ａｉ のビット線ＢＬ０ｉに接続され、他方がＳＡＭブ
ロックｃｉ の入力端子に接続され、ゲートが制御線Ｌ
１ に接続される。又ゲートトランジスタＴ２ｉ（ｉ＝
１，…ｎ）のソース又はドレインのうちの一方がＲＡＭ
ブロックａｉ のビット線バーＢＬ０ｉに接続され、他
方がＳＡＭブロックｄｉ の入力端子に接続され、ゲー
トが制御線Ｌ２ に接続されている。そして、ゲートト
ランジスタＴ３ｉ（ｉ＝１，…ｎ）のソース又はドレイ
ンのうちの一方がＲＡＭブロックｂｉ のビット線バー
ＢＬ１ｉに接続され、他方がＳＡＭブロックｄｉ の入
力端子に接続され、ゲートが制御線Ｌ３ に接続されて
いる。又ゲートトランジスタＴ４ｉ（ｉ＝１，…ｎ）の
ソース又はドレインのうちの一方がＲＡＭブロックｂｉ
のビット線ＢＬ１ｉに接続され、他方がＳＡＭブロッ
クｃｉ＋１ の入力端子に接続され、ゲートが制御線Ｌ
４に接続されている。
）のソース又はドレインのうちの一方がＲＡＭブロック
ａｉ のビット線ＢＬ０ｉに接続され、他方がＳＡＭブ
ロックｃｉ の入力端子に接続され、ゲートが制御線Ｌ
１ に接続される。又ゲートトランジスタＴ２ｉ（ｉ＝
１，…ｎ）のソース又はドレインのうちの一方がＲＡＭ
ブロックａｉ のビット線バーＢＬ０ｉに接続され、他
方がＳＡＭブロックｄｉ の入力端子に接続され、ゲー
トが制御線Ｌ２ に接続されている。そして、ゲートト
ランジスタＴ３ｉ（ｉ＝１，…ｎ）のソース又はドレイ
ンのうちの一方がＲＡＭブロックｂｉ のビット線バー
ＢＬ１ｉに接続され、他方がＳＡＭブロックｄｉ の入
力端子に接続され、ゲートが制御線Ｌ３ に接続されて
いる。又ゲートトランジスタＴ４ｉ（ｉ＝１，…ｎ）の
ソース又はドレインのうちの一方がＲＡＭブロックｂｉ
のビット線ＢＬ１ｉに接続され、他方がＳＡＭブロッ
クｃｉ＋１ の入力端子に接続され、ゲートが制御線Ｌ
４に接続されている。
【００１１】したがって、制御線Ｌ１ を介してゲート
トランジスタＴ１ｉ（ｉ＝１，…ｎ）を制御することに
より、ＲＡＭブロックａｉからＳＡＭブロックｃｉ に
データを転送したり、ＳＡＭブロックｃｉ からＲＡＭ
ブロックａｉ にデータを転送することが可能となる。 又、制御線Ｌ２ を介してゲートトランジスタＴ２ｉ（
ｉ＝１，…ｎ）を制御することによりＲＡＭブロックａ
ｉ とＳＡＭブロックｄｉ との間のデータの転送を行
うことが可能となる。又、制御線Ｌ３ を介してゲート
トランジスタＴ３ｉ（ｉ＝１，…ｎ）を制御することに
よりＲＡＭブロックｂｉ とＳＡＭブロックｄｉ との
間のデータの転送を行うことが可能となる。又、制御線
Ｌ４を介してゲートトランジスタＴ４ｉ（ｉ＝１，…ｎ
）を制御することによりＲＡＭブロックｂｉ とＳＡＭ
ブロックｃｉ＋１ との間のデータの転送を行うことが
可能となる。すなわち、図２及び図３に示すように、カ
ラムアドレスのＭＳＢが０であるＲＡＭブロックａ１
，…ａｎ からなるＲＡＭ部５Ａと、ＳＡＭブロックｃ
１ ，…，ｃｎ＋１ からなるデータレジスタ７Ｃとの
間のデータ転送が可能となるばかりでなく、ＲＡＭ５Ａ
と、ＳＡＭブロックｄ１ ，…ｄｎ からなるデータレ
ジスタ７Ｄとの間のデータ転送が可能となる。 又、カラムアドレスのＭＳＢが１であるＲＡＭブロック
ｂ１ ，…ｂｎ からなるＲＡＭ５Ｂとデータレジスタ
７Ｃとの間のデータ転送、及びＲＡＭ５Ｂとデータレジ
スタ７Ｄとのデータ転送が可能となる。なお、ＲＡＭ５
Ｂからデータレジスタ７Ｃにデータを転送した場合はこ
のデータレジスタ７Ｃからデータを読み出す場合はアド
レスカウンタのかウント値を１番地だけシフトするよう
にする。
トランジスタＴ１ｉ（ｉ＝１，…ｎ）を制御することに
より、ＲＡＭブロックａｉからＳＡＭブロックｃｉ に
データを転送したり、ＳＡＭブロックｃｉ からＲＡＭ
ブロックａｉ にデータを転送することが可能となる。 又、制御線Ｌ２ を介してゲートトランジスタＴ２ｉ（
ｉ＝１，…ｎ）を制御することによりＲＡＭブロックａ
ｉ とＳＡＭブロックｄｉ との間のデータの転送を行
うことが可能となる。又、制御線Ｌ３ を介してゲート
トランジスタＴ３ｉ（ｉ＝１，…ｎ）を制御することに
よりＲＡＭブロックｂｉ とＳＡＭブロックｄｉ との
間のデータの転送を行うことが可能となる。又、制御線
Ｌ４を介してゲートトランジスタＴ４ｉ（ｉ＝１，…ｎ
）を制御することによりＲＡＭブロックｂｉ とＳＡＭ
ブロックｃｉ＋１ との間のデータの転送を行うことが
可能となる。すなわち、図２及び図３に示すように、カ
ラムアドレスのＭＳＢが０であるＲＡＭブロックａ１
，…ａｎ からなるＲＡＭ部５Ａと、ＳＡＭブロックｃ
１ ，…，ｃｎ＋１ からなるデータレジスタ７Ｃとの
間のデータ転送が可能となるばかりでなく、ＲＡＭ５Ａ
と、ＳＡＭブロックｄ１ ，…ｄｎ からなるデータレ
ジスタ７Ｄとの間のデータ転送が可能となる。 又、カラムアドレスのＭＳＢが１であるＲＡＭブロック
ｂ１ ，…ｂｎ からなるＲＡＭ５Ｂとデータレジスタ
７Ｃとの間のデータ転送、及びＲＡＭ５Ｂとデータレジ
スタ７Ｄとのデータ転送が可能となる。なお、ＲＡＭ５
Ｂからデータレジスタ７Ｃにデータを転送した場合はこ
のデータレジスタ７Ｃからデータを読み出す場合はアド
レスカウンタのかウント値を１番地だけシフトするよう
にする。
【００１２】以上説明したことにより、ＲＡＭ、例えば
ＲＡＭ５Ａからデータレジスタ７Ｃ又はデータレジスタ
７Ｄのうちの一方にデータ転送した後、ＲＡＭ５Ａから
他方のデータレジスタにデータ転送することが可能とな
るとともに、データレジスタ７Ｃ又は７Ｄの一方からＲ
ＡＭ例えばＲＡＭ５Ａにデータ転送した後に、他方から
ＲＡＭ５Ａにデータを転送することが可能となり、同一
ＲＡＭブロックからの連続読出しや連続書込みを行うこ
とができる。なお、従来と同様にＲＡＭブロックの交互
読出しや交互書込みができることはいうまでもない。
ＲＡＭ５Ａからデータレジスタ７Ｃ又はデータレジスタ
７Ｄのうちの一方にデータ転送した後、ＲＡＭ５Ａから
他方のデータレジスタにデータ転送することが可能とな
るとともに、データレジスタ７Ｃ又は７Ｄの一方からＲ
ＡＭ例えばＲＡＭ５Ａにデータ転送した後に、他方から
ＲＡＭ５Ａにデータを転送することが可能となり、同一
ＲＡＭブロックからの連続読出しや連続書込みを行うこ
とができる。なお、従来と同様にＲＡＭブロックの交互
読出しや交互書込みができることはいうまでもない。
【００１３】
【発明の効果】本発明によれば、ＲＡＭブロックの交互
読出しや交互書込みばかりでなく、同一のＲＡＭブロッ
クからの連続読出しや連続書込みを行うことができる。
読出しや交互書込みばかりでなく、同一のＲＡＭブロッ
クからの連続読出しや連続書込みを行うことができる。
【図１】本発明によるマルチポートＤＲＡＭの一実施例
の構成を示す回路図。
の構成を示す回路図。
【図２】実施例の効果を説明するブロック図。
【図３】実施例の効果を説明するブロック図。
【図４】従来のマルチポートＤＲＡＭの構成を示すブロ
ック図。
ック図。
【図５】従来のマルチポートＤＲＡＭの回路図。
【図６】従来のマルチポートＤＲＡＭにかかる、他のＳ
ＡＭブロックの回路図。
ＡＭブロックの回路図。
【図７】従来のマルチポートＤＲＡＭの問題点を説明す
るブロック図。
るブロック図。
５ ＲＡＭ部
６ データ転送ゲート部
７ ＳＡＭ部
ａｉ （ｉ＝１，…ｎ） カラムアドレスが０である
ＲＡＭブロック ｂｉ （ｉ＝１，…ｎ） カラムアドレスが１である
ＲＡＭブロック ｃｉ （ｉ＝１，…ｎ） ＳＡＭブロックｄｉ （ｉ
＝１，…ｎ） ＳＡＭブロックＴｊｉ（ｊ＝１，…４
、ｉ＝１，…ｎ） ゲートトランジスタ
ＲＡＭブロック ｂｉ （ｉ＝１，…ｎ） カラムアドレスが１である
ＲＡＭブロック ｃｉ （ｉ＝１，…ｎ） ＳＡＭブロックｄｉ （ｉ
＝１，…ｎ） ＳＡＭブロックＴｊｉ（ｊ＝１，…４
、ｉ＝１，…ｎ） ゲートトランジスタ
Claims (1)
- 【請求項１】カラムアドレスの最上位ビットが零である
一対のビット線ＢＬ０ｉ、バーＢＬ０ｉ、及びこれらの
各ビット線に接続された複数のメモリセルを、各々有し
ているｎ個のＲＡＭブロックａｉ （ｉ＝１，…ｎ）と
、カラムアドレスの最上位ビットが１である一対のビッ
ト線ＢＬ１ｉ、バーＢＬ１ｉ、及びこれらの各ビット線
に接続された複数のメモリセルを、各々有しているｎ個
のＲＡＭブロックｂｉ （ｉ＝１，…ｎ）とを備えてい
るＲＡＭ部と、各々が、第１端子及び第２端子を有し、
前記第１端子を介して入力されるデータからこのデータ
の反転データを生成して前記データを記憶するとともに
、第２端子を介して入力されるデータを記憶するｎ＋１
個のＳＡＭブロックｃｉ （ｉ＝１，…ｎ＋１）を有し
ている第１のデータレジスタと、各々が第３端子及び第
４端子を有し、前記第３端子を介して入力されるデータ
からこのデータの反転データを生成して前記データを記
憶するとともに第４端子を介して入力されるデータを記
憶するｎ個のＳＡＭブロックｄｉ （ｉ＝１，…ｎ）を
有している第２のデータレジスタとを備えているＳＡＭ
部と、４ｎ個のゲートトランジスタＴｊｉ（ｊ＝１，…
４、ｉ＝１，…ｎ）と、第１、第２、第３、及び第４制
御線とを有しているデータ転送ゲート部と、を備え、前
記ｎ個のＲＡＭブロックａｉ （ｉ＝１，…ｎ）とｎ個
のＲＡＭブロックｂｉ （ｉ＝１，…ｎ）を交互に並ぶ
ように配置するとともに、隣り合ったＲＡＭブロックの
２組の一対のビット線のうち隣り合うビット線を、デー
タ方向が一致するように配置し、前記第１のデータレジ
スタのｎ＋１個のＳＡＭブロックｃｉ （ｉ＝１，…ｎ
＋１）と、前記第２のデータレジスタのｎ個のＳＡＭブ
ロックｄｉ （ｉ＝１，…ｎ）とを交互に配列し、前記
ゲートトランジスタＴ１ｉ（ｉ＝１，…ｎ）はゲートが
前記第１制御線に、ソース又はドレインのうちの一方が
前記ＲＡＭブロックａｉ のビット線ＢＬ０ｉに、他方
がＳＡＭブロックｃｉ の第１端子に接続され、前記ゲ
ートトランジスタＴ２ｉ（ｉ＝１，…ｎ）はゲートが前
記第２制御線に、ソース又はドレインのうちの一方が前
記ＲＡＭブロックａｉ のビット線バーＢＬ０ｉに、他
方がＳＡＭブロックｄｉ の第３端子に接続され、前記
ゲートトランジスタＴ３ｉ（ｉ＝１，…ｎ）はゲートが
前記第３制御線に、ソース又はドレインのうちの一方が
前記ＲＡＭブロックｂｉ のビット線バーＢＬ１ｉに、
他方がＳＡＭブロックｄｉ の第３端子に接続され、前
記ゲートトランジスタＴ４ｉ（ｉ＝１，…ｎ）はゲート
が前記第４制御線に、ソース又はドレインのうちの一方
がＲＡＭブロックｂｉ のビット線ＢＬ１ｉに、他方が
ＳＡＭブロックＣｉ＋１ の第１端子に接続されている
ことを特徴とするマルチポートＤＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077937A JP2928654B2 (ja) | 1991-04-10 | 1991-04-10 | マルチポートｄｒａｍ |
| US07/865,229 US5247484A (en) | 1991-04-10 | 1992-04-08 | Multiport DRAM |
| KR1019920005895A KR950006304B1 (ko) | 1991-04-10 | 1992-04-09 | 멀티포트 dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077937A JP2928654B2 (ja) | 1991-04-10 | 1991-04-10 | マルチポートｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04311896A true JPH04311896A (ja) | 1992-11-04 |
| JP2928654B2 JP2928654B2 (ja) | 1999-08-03 |
Family
ID=13647988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077937A Expired - Fee Related JP2928654B2 (ja) | 1991-04-10 | 1991-04-10 | マルチポートｄｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5247484A (ja) |
| JP (1) | JP2928654B2 (ja) |
| KR (1) | KR950006304B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215719B1 (en) | 1998-12-22 | 2001-04-10 | Nec Corporation | Memory device having line address counter for making next line active while current line is processed |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05274862A (ja) * | 1992-03-24 | 1993-10-22 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP2664843B2 (ja) * | 1992-09-22 | 1997-10-22 | 株式会社東芝 | マルチポートメモリ |
| US5490112A (en) * | 1993-02-05 | 1996-02-06 | Micron Technology, Inc. | Multi-port memory device with multiple sets of columns |
| JPH07160572A (ja) * | 1993-12-10 | 1995-06-23 | Toshiba Corp | 画像メモリシステム |
| US5625601A (en) * | 1994-04-11 | 1997-04-29 | Mosaid Technologies Incorporated | DRAM page copy method |
| KR0144901B1 (ko) * | 1995-04-24 | 1998-08-17 | 김광호 | 트리플 포트 반도체 메모리장치 |
| US5629901A (en) * | 1995-12-05 | 1997-05-13 | International Business Machines Corporation | Multi write port register |
| US6536038B1 (en) * | 1999-11-29 | 2003-03-18 | Intel Corporation | Dynamic update of non-upgradeable memory |
| CN101359455B (zh) * | 2007-08-03 | 2012-05-30 | 晨星半导体股份有限公司 | 优先权控制装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748301B2 (ja) * | 1987-12-04 | 1995-05-24 | 富士通株式会社 | 半導体記憶装置 |
| US4891794A (en) * | 1988-06-20 | 1990-01-02 | Micron Technology, Inc. | Three port random access memory |
| JP2633645B2 (ja) * | 1988-09-13 | 1997-07-23 | 株式会社東芝 | 半導体メモリ装置 |
| JP3028963B2 (ja) * | 1988-09-21 | 2000-04-04 | 株式会社東芝 | ビデオメモリ装置 |
| US5121360A (en) * | 1990-06-19 | 1992-06-09 | International Business Machines Corporation | Video random access memory serial port access |
-
1991
- 1991-04-10 JP JP3077937A patent/JP2928654B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-08 US US07/865,229 patent/US5247484A/en not_active Expired - Fee Related
- 1992-04-09 KR KR1019920005895A patent/KR950006304B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215719B1 (en) | 1998-12-22 | 2001-04-10 | Nec Corporation | Memory device having line address counter for making next line active while current line is processed |
Also Published As
| Publication number | Publication date |
|---|---|
| US5247484A (en) | 1993-09-21 |
| JP2928654B2 (ja) | 1999-08-03 |
| KR950006304B1 (ko) | 1995-06-13 |
| KR920020496A (ko) | 1992-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |
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