JP2003157677A - 連想メモリ及びそのメモリセル - Google Patents

連想メモリ及びそのメモリセル

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JP2003157677A JP2001352203A JP2001352203A JP2003157677A JP 2003157677 A JP2003157677 A JP 2003157677A JP 2001352203 A JP2001352203 A JP 2001352203A JP 2001352203 A JP2001352203 A JP 2001352203A JP 2003157677 A JP2003157677 A JP 2003157677A
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don
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memory
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Takeshi Higuchi
剛 樋口
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Fujitsu Ltd
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    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Abstract

(57)【要約】 【課題】 ターナリ連想メモリのメモリセルサイズの縮
小、歩留まりの向上、及び／又はメモリセルへのリード
/ライト時間の短縮を課題とする。 【解決手段】 レジスタ(301)、伝達回路(303)及びマッ
チ回路(302)を有する連想メモリのメモリセルが提供さ
れる。レジスタは、自己のメモリセルがドントケアでな
いときには記憶データを記憶し、ドントケアであるとき
には隣のメモリセルのドントケアデータを記憶する。伝
達回路は、一方の隣のメモリセルから伝達されるドント
ケアデータ及び自己のメモリセルに記憶されているドン
トケアデータの両方がドントケアを示すときには他方の
隣のメモリセルがドントケアであることを示すドントケ
アデータを該他方の隣のメモリセルに伝達する。マッチ
回路は、レジスタに記憶されている記憶データと外部か
ら供給される検索データとが一致したときに一致を示す
マッチデータを出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、各々のメモリセル
にドントケアを指定可能な連想メモリ及びその連想メモ
リに用いられるメモリセルに関する。
【０００２】
【従来の技術】連想メモリは、検索ワードを入力して、
これと一致する記憶ワードをサーチしてそのアドレスを
出力する半導体装置である。この連想メモリには、バイ
ナリ（binary）連想メモリとターナリ（ternary）連想
メモリがある。バイナリ連想メモリは、各記憶ワードに
ドントケア機能が無く、検索ワードと完全に一致する記
憶ワードを探し出して、そのアドレスを出力する。ター
ナリ連想メモリは、各記憶ワードの一部のビットをドン
トケアに指定可能であり、記憶ワードがドントケアであ
る部分は検索ワードのデータに関係無く「一致」したと
みなす。
【０００３】図１３は、従来技術によるバイナリ連想メ
モリのメモリセルの回路図である。バイナリ連想メモリ
のサーチ時のメモリセル動作について説明する。ノード
N1/N2にハイレベル（以下、Hという）/ローレベル（以
下、Lという）あるいはL/Hが記憶される。サーチ時は、
ワードラインWL=Lにして、検索データがビットラインbl
z/blxに与えられる。ビットラインblz/blx=H/Lかつノー
ドN1/N2=H/Lあるいはビットラインblz/blx=L/Hかつノー
ドN1/N2=L/Hのとき(一致)はマッチラインMLから基準電
位vss(グランド)に電流が流れずマッチラインMLの電位
は変わらない。ビットラインblz/blx=L/HかつノードN1/
N2=H/Lあるいはビットラインblz/blx=H/LかつノードN1/
N2=L/Hのとき(不一致のとき)はマッチラインMLから基準
電位vss(グランド)に電流が流れてマッチラインMLの電
位が下がる。このメモリセルは1本のマッチラインMLに
記録ワードの数だけ繋がっており、1ワード中の全メモ
リセルが一致するとマッチラインMLの電位が変わらない
が、1メモリセルでも不一致だとマッチラインMLの電位
が下がる。この電位を判定することで記憶ワードと検索
ワードの一致がサーチされる。
【０００４】図１４は、従来技術によるターナリ連想メ
モリのメモリセルの回路図である。一般に、ターナリ連
想メモリは、より少ない命令回数で目標のアドレスを検
索でき、市場のニーズも強い。ターナリ連想メモリのサ
ーチ時のメモリセルの動作について説明する。このメモ
リセルは、0,1,ドントケアの3状態を記憶させるために2
個のレジスタとそのリード／ライト用トランジスタM01-
M06，M61-M66を有する。片方のレジスタM01-M04に比較
する記憶データを、他方のレジスタM61-M64にドントケ
アかどうかを示すドントケアデータを記憶させている。
ドントケアのときはノードN3/N4=L/H、そうで無いとき
はノードN3/N4=H/Lである。そして、ドントケアではト
ランジスタM15をオフにして検索データに関係無く一致
状態にする。ドントケアでないときは、トランジスタM1
5をオンにしてバイナリと同一の動作をする。そのた
め、メモリセルは、バイナリ連想メモリに比べ、レジス
タM61-M64、そのリード/ライト用トランジスタM65,M66
及びトランジスタM15分大きくなる欠点がある。また、1
個のメモリセルに2ビットのデータを記憶させる必要が
あるために、バイナリ連想メモリと比較してリード/ラ
イト用のビット線blz，blxの本数を2倍にするか、2倍の
時間をかけてリード/ライトする必要がある。更に、タ
ーナリ連想メモリは、バイナリ連想メモリに比べ、メモ
リの総容量が2倍になるために不良が発生する確率が高
くなり、歩留まりが下がる欠点がある。
【０００５】
【発明が解決しようとする課題】従って、同じ記憶容量
のターナリ連想メモリは、バイナリ連想メモリと比較し
て、メモリセル面積の増大や歩留まりの低下によるコス
ト増加、リード/ライト時間の増加あるいはバス本数の
増加という問題がある。本発明は、ターナリ連想メモリ
のメモリセルサイズの縮小、歩留まりの向上、メモリセ
ルへのリード/ライト時間の短縮、及び／又はビットラ
イン本数の削減を目的とする。
【０００６】
【課題を解決するための手段】本発明の一観点によれ
ば、レジスタ、伝達回路及びマッチ回路を有する連想メ
モリのメモリセルが提供される。レジスタは、自己のメ
モリセルがドントケアでないときには記憶データを記憶
し、自己のメモリセルがドントケアであるときには隣の
メモリセルがドントケアか否かを示すドントケアデータ
を記憶する。伝達回路は、一方の隣のメモリセルから伝
達されるドントケアデータ及び自己のメモリセルに記憶
されているドントケアデータの両方がドントケアを示す
ときには他方の隣のメモリセルがドントケアであること
を示すドントケアデータを該他方の隣のメモリセルに伝
達する。マッチ回路は、レジスタに記憶されている記憶
データと外部から供給される検索データとが一致したと
きに一致を示すマッチデータを出力する。
【０００７】レジスタは、記憶データ又はドントケアデ
ータのいずれかを記憶するので、記憶データ及びドント
ケアデータの両方を記憶するための2個のレジスタを設
ける必要がない。メモリセルには1個のレジスタを設け
ればよいので、メモリの総記憶容量が小さくなり、不良
が発生する確率が低くなり、歩留まりが上がる。また、
メモリセル及びそれを含む連想メモリを小型化すること
ができる。また、メモリセルには1個のレジスタを設け
ればよいので、その１個のレジスタへのリード/ライト
は一回で行うことができる。すなわち、メモリセルへの
リード/ライト時間の短縮、及びビットライン本数を削
減することができる。
【０００８】
【発明の実施の形態】（第１の実施形態）図１（Ａ）
は、本発明の第１の実施形態によるターナリ連想メモリ
の構成例を示す。メモリセルコア102には、複数のメモ
リセルが複数のワードラインWL及び複数のビットライン
blz，blxの交点に２次元行列状に配列されている。図１
（Ｂ）に、メモリセルコア102の一部として、１本のワ
ードラインWLに接続される複数のメモリセルX0-X3を示
す。メモリセルX0-X3は、例えばSRAM（static randomac
cess memory）である。
【０００９】リード／ライトコントローラ105は、外部
からコマンド111を入力し、メモリセルコア102に対する
リード及びライトを制御する。リード／ライトコントロ
ーラ105は、リードコマンド111を入力すると、ワードデ
コーダ101にリードアドレスを出力する。ワードデコー
ダ101は、リードアドレスをデコードし、ワードラインW
Lを選択する。メモリセルコア102は、選択されたワード
ラインWLに対応するメモリセルX0-X3の記憶データをビ
ットラインblz，blxに出力する。ビットラインblz及びb
lxは、互いに反転する２値データである。ビットライン
センスアンプ106は、ビットラインblz，blxに応じて、
読み出した記憶データ113を外部に出力する。
【００１０】リード／ライトコントローラ105は、ライ
トコマンド111を入力すると、ワードデコーダ101にライ
トアドレスを出力する。ワードデコーダ101は、ライト
アドレスをデコードし、ワードラインWLを選択する。ビ
ットラインライトアンプ107は、外部から入力したライ
トデータ１１３をビットラインblz，blxに出力する。ビ
ットラインblz及びblxは、互いに反転する２値データで
ある。メモリセルコア102では、選択されたワードライ
ンWLに対応するメモリセルX0-X3に、ビットラインblz，
blxのライトデータが書き込まれる。
【００１１】検索コントローラ109は、外部から検索コ
マンド114を入力する。検索の際には、検索ワードの一
部にドントケアを指定することができる。すなわち、ド
ントケアを指定したメモリセルは一致したとみなし、ド
ントケアを指定しないメモリセルのみ検索データと記憶
データとが一致するか否かを判断する。コマンド114を
用いて、ドントケアのパターンを選択することができ
る。例えば、左端又は右端から所定個数のメモリセルを
ドントケアとして指定することができる。
【００１２】検索ワードコントローラ108は、外部から
入力された検索ワード112及びコマンド114によるドント
ケアパターンに応じて、ビットラインblz，blxに検索ワ
ード及びドントケアパターンを指定する。具体的には、
ドントケアでないときはビットラインblz，blxに互いに
異なる２値の検索データを出力し、ドントケアのときに
はビットラインblz及びblxの両方にLを出力する。
【００１３】マッチラインセンスアンプ103は、マッチ
ラインMLを介してメモリセルコア102に接続され、マッ
チラインMLをプルアップする。メモリセルコア102で
は、検索ワードと記憶データとが一致するメモリセル群
のマッチラインMLはHになり、検索ワードと記憶データ
とが一致しないメモリセル群のマッチラインMLはLにな
る。アドレスエンコーダ104は、Hになっているマッチラ
インMLに応じてエンコードし、検索ワードが記憶されて
いるアドレス115を外部に出力する。
【００１４】ターナリ連想メモリは、上記のように外部
コマンド114によりドントケアパターンを指定する他、
各メモリセルに、そのメモリセルがドントケアか否かを
記憶させることができる。すなわち、各メモリセルは、
0,1,ドントケアの3状態を有する。ドントケアが指定さ
れたメモリセルは、検索結果に影響を与えず、一致とみ
なされる。
【００１５】図１（Ｂ）に示すように、ワードラインWL
は、メモリセルX0及びメモリセル群を構成するメモリセ
ルX1-X3に接続される。ビットラインblz，blxは、各メ
モリセルX0-X3に接続される。マッチラインMLは、メモ
リセルX1-X3に接続される。メモリセルX0-X3は、端子to
z,tizを介して伝達ラインで直列に接続される。
【００１６】メモリセルX1-X3は、記憶ワードを記憶す
るためのメモリセル群である。メモリセルX0は、メモリ
セル群の右端のメモリセルX1がドントケアか否かを示す
ドントケアデータを記憶し、ドントケアデータを端子to
z,tizを介してメモリセルX1に出力する。メモリセルX1
は、自己がドントケアでないときには記憶データを記憶
し、自己がドントケアであるときには隣のメモリセルX2
がドントケアか否かを示すドントケアデータを記憶す
る。そして、メモリセルX1は、入力端子tizを介してメ
モリセルX0から入力するドントケアデータ及び自己に記
憶されているドントケアデータとの両方がドントケアを
示すときには隣のメモリセルX2がドントケアであること
を示すドントケアデータを端子toz,tizを介してメモリ
セルX2に出力する。それ以外のときには、メモリセルX1
は、メモリセルX2がドントケアでないことを示すドント
ケアデータをメモリセルX2に出力する。メモリセルX2,X
3も、メモリセルX1と同じ構成を有する。
【００１７】メモリセル群は、ビットラインblz，blxを
介して検索データが供給されたすべてのメモリセルX1-X
3…の記憶データと検索データとが一致したときに一致
を示すマッチデータをマッチラインMLに出力する。
【００１８】図２は、図１（Ｂ）のメモリセルX0の構成
例を示す。メモリセルX0は、SRAMのレジスタ201を有す
る。nチャネルMOSトランジスタM06は、ゲートがワード
ラインWLに接続され、ドレインがビットラインblzに接
続され、ソースがノードN2に接続される。pチャネルMOS
トランジスタM02は、ゲートがノードN1に接続され、ソ
ースが正電位vddに接続され、ドレインがノードN2に接
続される。nチャネルMOSトランジスタM04は、ゲートが
ノードN1に接続され、ソースが基準電位（グランド）vs
sに接続され、ドレインがノードN2に接続される。
【００１９】nチャネルMOSトランジスタM05は、ゲート
がワードラインWLに接続され、ドレインがビットライン
blxに接続され、ソースがノードN1に接続される。pチャ
ネルMOSトランジスタM01は、ゲートがノードN2に接続さ
れ、ソースが正電位vddに接続され、ドレインがノードN
1に接続される。nチャネルMOSトランジスタM03は、ゲー
トがノードN2に接続され、ソースが基準電位（グラン
ド）vssに接続され、ドレインがノードN1に接続され
る。
【００２０】出力端子tozは、ノードN2に接続され、ノ
ードN2の記憶データを隣のメモリセルX1に出力する。レ
ジスタ201に対しては、ビットラインblz，blxを介し
て、データをリード／ライトすることができる。例え
ば、ビットラインblz及びノードN2がレジスタ201の基本
記憶データとなり、ビットラインblx及びノードN1がそ
の反転データとなる。すなわち、レジスタ201の記憶内
容は、ノードN2の状態である。
【００２１】レジスタ201が、０（L）を記憶するときは
隣のメモリセルX1がドントケアであることを示し、１
（H）を記憶するときには隣のメモリセルX1がドントケ
アでないことを示す。
【００２２】図３は、図１（Ｂ）のメモリセルX1-X3の
構成例を示す。以下、説明の便宜上、メモリセルX1の構
成例として説明する。メモリセルX1は、レジスタ301、
マッチ回路302及び伝達回路303を有する。図１４のメモ
リセルは２つのレジスタを有するが、図３のメモリセル
は１つのレジスタ301のみを有する。
【００２３】レジスタ301は、図２のレジスタ201と同じ
構成である。入力端子tizは、自己のメモリセルがドン
トケアか否かのデータを入力する。メモリセルX1のレジ
スタ301は、自己のメモリセルがドントケアであれば隣
のメモリセルX2がドントケアか否かを示すドントケアデ
ータを記憶し、自己のメモリセルがドントケアでなけれ
ば記憶データを記憶する。
【００２４】マッチ回路302の構成を説明する。nチャネ
ルMOSトランジスタM15は、ゲートが入力端子tizに接続
され、ドレインがマッチラインMLに接続される。nチャ
ネルMOSトランジスタM12は、ゲートがノードN1に接続さ
れ、ドレインがトランジスタM15のソースに接続され
る。nチャネルMOSトランジスタM14は、ゲートがビット
ラインblzに接続され、ドレインがトランジスタM12のソ
ースに接続され、ソースが基準電位vssに接続される。n
チャネルMOSトランジスタM11は、ゲートがノードN2に接
続され、ドレインがトランジスタM15のソースに接続さ
れる。nチャネルMOSトランジスタM13は、ゲートがビッ
トラインblxに接続され、ドレインがトランジスタM11の
ソースに接続され、ソースが基準電位vssに接続され
る。マッチラインMLは、マッチラインセンスアンプ103
（図１（Ａ））によりプルアップされる。サーチ時、ワ
ードラインWLはLである。
【００２５】入力端子tizがLであれば自己のメモリセル
X1がドントケアであることを示す。入力端子tizがLの場
合、トランジスタM15はオフし、マッチ回路302はマッチ
ラインMLから切り離される。すなわち、メモリセルX1が
ドントケアであるときには、レジスタ301の記憶内容は
マッチラインMLに影響を与えない。この際、レジスタ30
1には、隣のメモリセルX2がドントケアか否かを示すド
ントケアデータを記憶する。
【００２６】一方、入力端子tizがHであれば自己のメモ
リセルX1がドントケアでないことを示す。自己がドント
ケアでない場合、レジスタ301は、記憶データを記憶す
る。入力端子tizがHの場合、トランジスタM15はオンす
る。ビットラインblz，blxには外部から検索データが供
給される。その検索データとレジスタ301の記憶データ
とが一致すればマッチラインMLがHになり、不一致であ
ればマッチラインMLがLになる。
【００２７】まず、一致の場合を説明する。検索データ
を示すビットラインblzがLであり、記憶データを示すノ
ードN2がLである場合を説明する。この場合、ビットラ
インblx及びノードN1はHである。ビットラインblzがLで
あるのでトランジスタM14はオフし、ノードN2がLである
のでトランジスタM11はオフする。すなわち、マッチラ
インMLは、基準電位vssから切り離され、Hを維持する。
【００２８】検索データを示すビットラインblzがHであ
り、記憶データを示すノードN2がHである場合を説明す
る。この場合、ビットラインblx及びノードN1はLであ
る。ビットラインblxがLであるのでトランジスタM13は
オフし、ノードN1がLであるのでトランジスタM12はオフ
する。すなわち、マッチラインMLは、基準電位vssから
切り離され、Hを維持する。
【００２９】次に、不一致の場合を説明する。検索デー
タを示すビットラインblzがLであり、記憶データを示す
ノードN2がHである場合を説明する。この場合、ビット
ラインblxがH、ノードN1がLである。ビットラインblxが
HであるのでトランジスタM13がオンし、ノードN2がHで
あるのでトランジスタM11がオンする。すなわち、マッ
チラインMLは、基準電位vssに接続され、Lになる。
【００３０】検索データを示すビットラインblzがHであ
り、記憶データを示すノードN2がLである場合を説明す
る。この場合、ビットラインblxがL、ノードN1がHであ
る。ビットラインblzがHであるのでトランジスタM14が
オンし、ノードN1がHであるのでトランジスタM12がオン
する。すなわち、マッチラインMLは、基準電位vssに接
続され、Lになる。
【００３１】次に、検索データとしてドントケアが指定
された場合を説明する。ドントケアの場合、ビットライ
ンblz及びblxが共にLになる。ビットラインblz及びblx
がLになると、トランジスタM13及びM14がオフし、マッ
チラインMLが基準電位vssから切り離される。この結
果、レジスタ301の記憶内容はマッチラインMLに影響し
ない。
【００３２】次に、伝達回路303の構成を説明する。pチ
ャネルMOSトランジスタM31は、ゲートが入力端子tizに
接続され、ソースが正電位vddに接続される。pチャネル
MOSトランジスタM32は、ゲートがノードN2に接続され、
ソースがトランジスタM31のドレインに接続される。nチ
ャネルMOSトランジスタM33は、ゲートが入力端子tizに
接続され、ドレインがトランジスタM32のドレインに接
続され、ソースが基準電位vssに接続される。nチャネル
MOSトランジスタM34は、ゲートがノードN2に接続され、
ドレインがトランジスタM32のドレインに接続され、ソ
ースが基準電位vssに接続される。pチャネルMOSトラン
ジスタM35は、ゲートがトランジスタM32のドレインに接
続され、ソースが正電位vddに接続され、ドレインが出
力端子tozに接続される。nチャネルMOSトランジスタM36
は、ゲートがトランジスタM32のドレインに接続され、
ドレインが出力端子tozに接続され、ソースが基準電位v
ssに接続される。
【００３３】伝達回路303は、２入力及び１出力のＯＲ
（論理和）回路を構成する。２入力は入力端子tiz及び
ノードN2であり、１出力は出力端子toｚである。すなわ
ち、伝達回路303は、入力端子tizから入力されるドント
ケアデータ及び自己のメモリセルのレジスタ301のノー
ドN2に記憶されているドントケアデータの両方がドント
ケアを示すとき（Lのとき）には隣のメモリセルX2がド
ントケアであることを示すドントケアデータ（L）を出
力端子tozに出力する。それ以外のとき、伝達回路303
は、出力端子tozにHを出力する。出力端子tozは、Lのと
きには隣のメモリセルX2がドントケアであることを示
し、Hのときには隣のメモリセルX2がドントケアでない
ことを示す。
【００３４】なお、右端から連続するメモリセルをドン
トケアとして指定する場合を例に示したが、レジスタX0
を左端に設けることにより、左端から連続するメモリセ
ルをドントケアとして指定することもできる。
【００３５】図３では、図１４のトランジスタM61-M66
の代わりに、トランジスタM31-M36のOR回路を設ける。
本実施形態は、1個のメモリセルに1ビットのレジスタ30
1を設ければよいため、メモリの総容量が図１４のター
ナリ連想メモリの半分で良く、不良が発生する確率が低
くなり歩留まりが上がる。また、図１４では２つのレジ
スタへの２回のリード／ライトが必要であったが、図３
では１個のレジスタ301へのリード/ライトは一回で行え
る。
【００３６】図４は、メモリセル群の構成と各メモリセ
ルの記憶内容を示す。右端から任意のビット数のメモリ
セルをドントケア指定可能な連想メモリの例を示す。メ
モリセルは、ノードN1=H、N2=Lのとき記憶内容が0、ノ
ードN1=L、N2=Hのとき記憶内容が1と定義する。メモリ
セルXnは、入力端子tiz(n)=Lのときドントケアでありか
つ記憶データが0のときに出力端子toz(n)=Lとなる。ま
た、メモリセルXnは、入力端子tiz(n)=Hのときは記憶デ
ータを記憶し、記憶内容に関らず出力端子toz(n)=Lとな
る。また、メモリセルXnは、記憶内容が1のときは入力
端子tiz(n)に関らず出力端子toz(n)=Hとなる。
【００３７】図４では右端から3ビットのメモリセル401
がドントケアの場合を示している。メモリセルX1は入力
端子tiz(1)=Lでありドントケアである。メモリセルX1は
記憶内容が0であり入力端子tiz(1)=Lなので出力端子toz
(1)=Lであり、左隣のメモリセルX2のビットもドントケ
アである。これがメモリセルX3まで繰り返される。メモ
リセルX3のビットはドントケアであるが、メモリセルX3
の記憶内容が1なので出力端子toz(3)=Hとなる。その左
隣のメモリセルX4から左端であるメモリセルXmまでの入
力端子tiz(4〜m)と出力端子toz(4〜m)はHとなる。左端
のm-3ビットのメモリセル402のビットは、ドントケアで
無い記憶データとなる。
【００３８】なお、ドントケアと記憶内容と入出力端子
の関係が上記の様になっていれば、入出力端子tiz,toz
のL/Hは逆でも良い。
【００３９】（第２の実施形態）図５は、本発明の第２
の実施形態によるメモリセルの構成例を示す。第１の実
施形態では入力端子tiz及び出力端子tozがLのときに隣
のメモリセルがドントケアである場合を示したが、本実
施形態では入力端子tix及び出力端子toxがHのときに隣
のメモリセルがドントケアである場合を示す。
【００４０】メモリセルは、レジスタ501、マッチ回路5
02及び伝達回路503を有する。レジスタ501及びマッチ回
路502は、図３のレジスタ301及びマッチ回路302と同じ
である。伝達回路503の構成を説明する。pチャネルMOS
トランジスタM35は、ゲートが入力端子tixに接続され、
ソースが正電位vddに接続される。nチャネルMOSトラン
ジスタM36は、ゲートが入力端子tixに接続され、ドレイ
ンがトランジスタM35のドレインに接続され、ソースが
基準電位vssに接続される。pチャネルMOSトランジスタM
31は、ゲートがトランジスタM35のドレインに接続さ
れ、ソースが正電位vddに接続される。pチャネルMOSト
ランジスタM32は、ゲートがノードN1に接続され、ソー
スがトランジスタM31のドレインに接続され、ドレイン
が出力端子toxに接続される。nチャネルMOSトランジス
タM33は、ゲートがトランジスタM35のドレインに接続さ
れ、ドレインが出力端子toxに接続され、ソースが基準
電位vssに接続される。nチャネルMOSトランジスタM34
は、ゲートがノードN1に接続され、ドレインが出力端子
toxに接続され、ソースが基準電位vssに接続される。
【００４１】なお、マッチ回路502のトランジスタM15の
ゲートは、トランジスタM35のドレインに接続される。
トランジスタM15のゲートには、入力端子tixのレベルの
論理反転レベルが印加される。すなわち、トランジスタ
M15のゲートは、図３の入力端子tizに接続されているこ
とと同等である。
【００４２】このメモリセルの出力端子toxを左隣のメ
モリセルの入力端子tixに繋げるが、ここでは左側にド
ントケアがある場合を想定して説明する。入力端子tix=
HのときはトランジスタM15がオフになり、記憶内容と検
索データの内容の一致/不一致に関らずマッチラインML
から電流が流れないので、マッチラインMLがHになり、
一致する。すなわち、自己のメモリセルはドントケアで
ある。入力端子tix=LのときはトランジスタM15がオンに
なり、記憶内容と検索データに応じて一致/不一致を出
力する。入力端子tix=H かつノードN1=Lのときは、出力
端子tox=Hとなり、左隣のメモリセルはドントケアとな
る。入力端子tix=LのときはノードN1に関らず出力端子t
ox=Lであり、左隣のメモリセルはドントケアでなく記憶
データを記憶する。入力端子tix=H かつノードN1=Hのと
きは、出力端子tox=Lとなり左隣のメモリセルはドント
ケアでなく記憶データを記憶する。本実施形態は、1個
のメモリセルに1ビットのレジスタ501を設ければよいた
め、メモリの総容量が図１４のターナリ連想メモリの半
分で良く、不良が発生する確率が低くなり歩留まりが上
がる。また、1個のレジスタ501に対するリード/ライト
は一回で行える。
【００４３】（第３の実施形態）図６は、本発明の第３
の実施形態によるメモリセルの構成例を示す。このメモ
リセルは、レジスタ601、マッチ回路602及び伝達回路60
3を有する。レジスタ601及びマッチ回路602は、図３の
レジスタ301及びマッチ回路302と同じである。伝達回路
603の構成を説明する。nチャネルMOSトランジスタM51
は、ゲートがノードN1に接続され、ドレインが入力端子
tizに接続され、ソースが出力端子tozに接続される。p
チャネルMOSトランジスタM52は、ゲートがノードN2に接
続され、ソースが入力端子tizに接続され、ドレインが
出力端子tozに接続される。pチャネルMOSトランジスタM
53は、ゲートがノードN1に接続され、ソースが正電位vd
dに接続され、ドレインが出力端子tozに接続される。伝
達回路603は、OR回路を構成する。このメモリセルの動
作は、図３のメモリセルと同じである。
【００４４】本実施形態では、伝達回路603を3個のトラ
ンジスタM51-M53で構成することができ、メモリセルを
小型化することができる。また、1個のメモリセルに1ビ
ットのレジスタを設ければよいため、メモリの総容量が
図１４のターナリ連想メモリの半分で良く、不良が発生
する確率が低くなり歩留まりが上がる。
【００４５】（第４の実施形態）図７は、本発明の第４
の実施形態によるメモリセルの構成例を示す。このメモ
リセルは、レジスタ701、マッチ回路702及び伝達回路70
3を有する。レジスタ701及び伝達回路703は、図６のレ
ジスタ601及び伝達回路603と同じである。マッチ回路回
路702の構成を説明する。nチャネルMOSトランジスタM22
は、ゲートがノードN1に接続され、ドレインがビットラ
インblzに接続される。pチャネルMOSトランジスタM24
は、ゲートがノードN2に接続され、ソースがビットライ
ンblzに接続され、ドレインがトランジスタM22のソース
に接続される。nチャネルMOSトランジスタM17は、ゲー
トが入力端子tizに接続され、ドレインがマッチラインM
Lに接続される。nチャネルMOSトランジスタM18は、ゲー
トがトランジスタM22のソースに接続され、ドレインが
トランジスタM17のソースに接続され、ソースが基準電
位vssに接続される。nチャネルMOSトランジスタM21は、
ゲートがノードN2に接続され、ドレインがトランジスタ
M18のゲートに接続され、ソースがビットラインblxに接
続される。pチャネルMOSトランジスタM23は、ゲートが
ノードN1に接続され、ソースがトランジスタM18のゲー
トに接続され、ドレインがビットラインblxに接続され
る。このメモリセルの動作は、図６のメモリセルと同じ
である。
【００４６】図６のメモリセルでは、マッチラインMLか
らの電流を流すための5個のトランジスタM11-M15は動作
速度を速めるためにチャネル幅を他のトランジスタより
も大きくする必要があり、面積が大きくなる。本実施形
態のメモリセルでは、マッチラインMLからの電流を流す
2個のトランジスタM17,M18のみを大きくするだけでよい
ので、大面積を必要とするトランジスタの数が少なく、
面積を小さくすることができる。また、1個のメモリセ
ルに1ビットのレジスタを設けるだけでよいため、メモ
リの総容量が図１４のターナリ連想メモリの半分で良
く、不良が発生する確率が低くなり歩留まりが上がる。
【００４７】（第５の実施形態）図８は、本発明の第５
の実施形態によるメモリセルの構成例を示す。このメモ
リセルは、レジスタ801、マッチ回路802及び伝達回路80
3を有する。このメモリセルが図７のメモリセルと異な
る点を説明する。図７のトランジスタM23,M24,M52を削
除し、図７のpチャネルMOSトランジスタM53の代わりにn
チャネルMOSトランジスタM54を設ける。nチャネルMOSト
ランジスタM54は、ゲートがノードN2に接続され、ドレ
インが正電位vddに接続され、ソースが出力端子tozに接
続される。
【００４８】本実施形態によれば、図７のメモリセルに
比べ、トランジスタの数が少なくなり、面積を減らすこ
とができる。また、マッチ回路802及び伝達回路803をn
チャネルMOSトランジスタのみで構成することができ
る。また、1個のメモリセルに1ビットのレジスタを設け
ればよいため、メモリの総容量が図１４のターナリ連想
メモリの半分で良く、不良が発生する確率が低くなり歩
留まりが上がる。
【００４９】なお、トランジスタM18のゲート電圧と入
出力端子tiz,tozすなわちトランジスタM17のゲート電圧
のハイレベル電圧が他のトランジスタのハイレベル電圧
vddより低くなるため、マッチラインMLを基準電位vssに
駆動する電流が弱くなり、メモリセルの検索速度が遅く
なる。それに対し、図７のメモリセルは、検索速度を速
くすることができる。
【００５０】（第６の実施形態）図９は、本発明の第６
の実施形態によるメモリセル群の構成例を示す。上記の
図６、図７及び図８のメモリセルでは、伝達回路603、7
03及び803は、信号が端子tiz及びtoz間を通過するたび
に抵抗が増えていき、電源や信号のノイズに弱くなるこ
とがある。図９に示すように、数個のメモリセルおきに
入力端子tiz(n)と出力端子toz(n+1)の間にバッファ90
1，902を入れることで、信号を増幅し、抵抗を減らして
ノイズに強くすることができる。バッファ901，902は、
各メモリセル間に入れてもよいが、少なくとも2個のメ
モリセルXn,Xn-1間に1個のバッファを入れることが好ま
しい。
【００５１】（第７の実施形態）図１０は、本発明の第
７の実施形態によるメモリセル群の構成例及び各メモリ
セルの記憶内容を示す。右端から任意のビット数のメモ
リセルをドントケア指定することができる。このメモリ
セル群は、交互に異なる2種類のメモリセルを用いる。
【００５２】奇数番目メモリセルX1,X3,X5,…は、図１
１に示すように、伝達回路1103がNOR（否定論理和）回
路で構成される。このメモリセルX1,X3,X5,…は、入力
端子tizがLを入力すると、自己がドントケアであること
を示す。また、このメモリセルX1,X3,X5,…は、左隣の
メモリセルがドントケアであるときには０を記憶して出
力端子toxからHを出力し、左隣のメモリセルがドントケ
アでないときには１を記憶して出力端子toxからLを出力
する。メモリセルの構成は、後に図１１を参照しながら
説明する。
【００５３】偶数番目メモリセルX2,X4,X6,…は、図１
２に示すように、伝達回路1203がNAND（否定論理積）回
路で構成される。この際、NAND回路の２入力は、記憶デ
ータの論理反転データ及び入力端子tixのデータであ
る。このメモリセルX2,X4,X6,…は、入力端子tixがHを
入力すると、自己がドントケアであることを示す。ま
た、このメモリセルX2,X4,X6,…は、左隣のメモリセル
がドントケアであるときには０を記憶して出力端子toz
からLを出力し、左隣のメモリセルがドントケアでない
ときには１を記憶して出力端子tozからHを出力する。メ
モリセルの構成は、後に図１２を参照しながら説明す
る。
【００５４】メモリセルの内部ノードN1=H,N2=Lのとき
を記憶内容が0、内部ノードN1=L,N2=Hのときを1と定義
する。図１０では右端から3ビットのメモリセル1001が
ドントケアであり、その他のメモリセル1002がドントケ
アでなく記憶データを記憶している場合を示している。
本実施形態は、図４に比べ、奇数番目メモリセルX1,X3,
X5,…の出力端子tox及び偶数番目メモリセルX2,X4,X6,
…の入力端子tixの論理レベルL/Hが逆になる。
【００５５】図１１は、図１０の奇数番目メモリセルX
1,X3,X5,…の構成例を示す。このメモリセルは、レジス
タ1101、マッチ回路1102及び伝達回路1103を有する。こ
のメモリセルが図３のメモリセルと異なる点を説明す
る。本実施形態では、図３のトランジスタM35,M36を削
除し、出力端子toxをトランジスタM32のドレインに接続
する。図３の伝達回路303はOR回路であるが、図１１の
伝達回路1103はNOR回路である。
【００５６】このメモリセルは、入力端子tizを右隣の
メモリセルの出力端子tozに接続し、出力端子toxを左隣
のメモリセルの入力端子tixに接続する。このメモリセ
ルの動作は、出力端子toxが図３の出力端子tozに対して
論理反転になっている以外は、図３のメモリセルと同じ
である。図１１の伝達回路1103は図３の伝達回路303よ
りもトランジスタを2個少なくすることができ、面積を
削減できる。
【００５７】図１２は、図１０の偶数番目メモリセルX
2,X4,X6,…の構成例を示す。このメモリセルは、レジス
タ1201、マッチ回路1202及び伝達回路1203を有する。こ
のメモリセルが図１１のメモリセルと異なる点を説明す
る。本実施形態では、図１１のnチャネルMOSトランジス
タM15の代わりにpチャネルMOSトランジスタM16を設け
る。pチャネルMOSトランジスタM16は、ゲートが入力端
子tixに接続される。
【００５８】次に、伝達回路1203について説明する。p
チャネルMOSトランジスタM42は、ゲートが入力端子tix
に接続され、ソースが正電位vddに接続され、ドレイン
が出力端子tozに接続される。pチャネルMOSトランジス
タM41は、ゲートがノードN1に接続され、ソースが正電
位vddに接続され、ドレインが出力端子tozに接続され
る。nチャネルMOSトランジスタM43は、ゲートが入力端
子tixに接続され、ドレインが出力端子tozに接続され
る。nチャネルMOSトランジスタM44は、ゲートがノードN
1に接続され、ドレインがトランジスタM43のソースに接
続され、ソースが基準電位vssに接続される。
【００５９】伝達回路1203は、NAND回路を構成する。NA
ND回路の2入力は、ノードN１及び入力端子tixのデータ
である。ここで、ノードN2は、メモリセルの記憶内容の
状態であり、ノードN1に対して論理反転の関係にある。
すなわち、NAND回路の2入力は、メモリセルの記憶内容
の論理反転データ及び入力端子tixのデータである。
【００６０】このメモリセルは、入力端子tixを右隣の
メモリセルの出力端子toxに接続し、出力端子tozを左隣
のメモリセルの入力端子tizに接続する。本実施形態で
は、入力端子tixがHのときに自己のメモリセルがドント
ケアであることを示す。また、このメモリセルは、左隣
のメモリセルがドントケアであるときには０を記憶して
出力端子tozからLを出力し、左隣のメモリセルがドント
ケアでないときには１を記憶して出力端子tozからHを出
力する。図１２の伝達回路1203は、図３の伝達回路303
よりもトランジスタ数を2個少なくすることができ、面
積を削減できる。
【００６１】本実施形態では、図１０に示すように、図
１１のメモリセル及び図１２のメモリセルが交互に接続
される。図１１及び図１２のメモリセルは、共に、図３
のメモリセルに比べてトランジスタ数が2個少ないの
で、面積を小さくすることができる。また、本実施形態
は、図６〜図８のメモリセルに比べて、入出力信号と電
源の間の抵抗が小さくノイズに強い。
【００６２】ターナリ連想メモリでは、ほとんどの場合
においてデータの長さが異なる記憶ワードと検索ワード
の比較を行う。その際には、ドントケア指定が用いられ
る。ドントケア部分は、記憶ワード又は検索ワードの右
(/左)端部に固まって置かれることがほとんどである。
【００６３】本実施形態では、nビットの記憶ワードの
内のドントケア部分を記憶ワードの右(/左)側の任意の
数ビットに限定する。その記憶ワードを表わすためにn
ビットの2値のメモリセル群及び１ビットのメモリセル
を持つ。ｎビットメモリセル群の最も右(/左)のメモリ
セルの1ビットがドントケアかどうかはnビットのメモリ
セル群以外に追加した1ビットのメモリセルによって決
定する。その１ビットのメモリセルの記憶領域にはその
左(/右)隣のメモリセルがドントケアかどうかを記録す
る。自己のビットがドントケアだったときはそのメモリ
セルの1ビットの記憶領域にその左(/右)隣のビットがド
ントケアかどうかを記録する。これを隣のビットについ
て繰り返せば良い。
【００６４】メモリセルでは、右(/左)隣のメモリセル
から入力された信号によってそのメモリセルがドントケ
アであるかどうかを切り替え、その入力された信号とセ
ルの記憶内容とをORあるいはNANDあるいはNOR あるいは
AND（論理積）をした結果を左(/右)隣のメモリセルに伝
達すれば良い。
【００６５】また、このメモリセルを横に繋ぐときに、
数メモリセル毎に出力信号と入力信号の間にバッファ回
路を用いても良い。あるいは、数メモリセル毎にゲート
受けのORあるいはANDを用いたメモリセルを使っても良
い。
【００６６】本実施形態の効果を説明する。nビットの
記憶ワードの内のドントケア部分を記憶ワードの右(/
左)側の任意の数ビットに限定する。右(/左)端の1ビッ
トのメモリセルX0が0(/1)だったときはその左(/右)隣の
メモリセルX1から最初に1(/0)を記憶してるメモリセル
までのビット列をドントケアのデータ、その左(/右)隣
から左(/右) 端までのメモリセルをドントケアで無い記
憶データとする。右(/左)端のメモリセルX0が1(/0)だっ
たときはその左(/右)隣から左(/右) 端までをドントケ
アで無い記憶データとする。図１４のメモリセルを用い
た連想メモリは、2nビットの転送レートが必要である
が、本実施形態の連想メモリは、リード/ライトをn+1ビ
ットにほぼ半減することができ、リード/ライト時間の
短縮あるいはビットライン本数の削減が可能になる。
【００６７】また、各メモリセルは1ビットを記憶する
レジスタを設ければ良くなり、半導体チップの総メモリ
容量を縮小できる。また、面積の小さい伝達回路を用い
ることによりメモリセル自体の縮小も可能になる。
【００６８】この伝達回路をトランジスタで構成する方
法は何種類か考えられるが、必要面積の少ない回路の中
には回路を通過するたびに出力信号と電源との間の抵抗
が大きくなりノイズに弱くなる回路もある。その様な回
路を用いるときは、数メモリセル毎に出力信号と入力信
号の間にバッファ相当の回路を入れることで、電源と出
力信号の間の抵抗を減らし、ノイズに強く出来る。ある
いは、数メモリセル毎にゲート受けのORあるいはANDを
用いたメモリセルを使って、電源と出力信号の間の抵抗
を減らしても良い。
【００６９】なお、図１（Ｂ）において、メモリセルX0
は、メモリセルX1-X3と同じ構成にしてもよい。メモリ
セルX0-X3を同じ構成にすることにより、回路パターン
の対称性が向上するので、設計が容易になり、動作が安
定する。
【００７０】以上説明したように、本発明によれば、タ
ーナリ連想メモリのメモリセルサイズの縮小、歩留まり
向上、メモリセルへのリード/ライト時間の短縮、及び
／又はビットライン本数の削減が可能となる。
【００７１】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化の例を示したものに過ぎず、
これらによって本発明の技術的範囲が限定的に解釈され
てはならないものである。すなわち、本発明はその技術
思想、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。
【００７２】本発明の実施形態は、例えば以下のように
種々の適用が可能である。 （付記１）自己のメモリセルがドントケアでないときに
は記憶データを記憶し、自己のメモリセルがドントケア
であるときには隣のメモリセルがドントケアか否かを示
すドントケアデータを記憶する複数の第１のメモリセル
を含むメモリセル群と、前記メモリセル群を選択するた
めに前記メモリセル群内の第１のメモリセルに接続され
るワードラインと、前記複数の第１のメモリセルに検索
データを供給するために前記複数の第１のメモリセルに
それそれ接続される複数のビットラインと、前記メモリ
セル群に接続され、前記記憶データと前記検索データと
が同じか否かを示すマッチデータを出力するためのマッ
チラインと、前記メモリセル群と共に前記ワードライン
に接続され、前記メモリセル群内の最端の第１のメモリ
セルがドントケアか否かを示すドントケアデータを記憶
する第２のメモリセルと、前記第２のメモリセルに記憶
されているドントケアデータを前記最端の第１のメモリ
セルに伝達するために前記第２のメモリセルと前記最端
の第１のメモリセルとを接続する第１のドントケアデー
タ伝達ラインと、前記複数の第１のメモリセルの間でド
ントケアデータを伝達するために該複数の第１のメモリ
セルを直列に接続する第２のドントケアデータ伝達ライ
ンとを有し、前記最端の第１のメモリセルは前記第１の
ドントケアデータ伝達ラインにより伝達されるドントケ
アデータ及び自己のメモリセルに記憶されているドント
ケアデータの両方がドントケアを示すときには隣の第１
のメモリセルがドントケアであることを示すドントケア
データを該隣の第１のメモリセルに伝達する第１の伝達
回路を含み、前記最端以外の第１のメモリセルは前記第
２のドントケアデータ伝達ラインにより伝達されるドン
トケアデータ及び自己のメモリセルに記憶されているド
ントケアデータの両方がドントケアを示すときには隣の
第１のメモリセルがドントケアであることを示すドント
ケアデータを該隣の第１のメモリセルに伝達する第２の
伝達回路を含む連想メモリ。 （付記２）前記複数の第１のメモリセルは、最端から連
続するメモリセルがドントケアとなるようにドントケア
データを記憶することができる付記１記載の連想メモ
リ。 （付記３）前記第１及び第２の伝達回路は、それぞれ前
記第１又は第２のドントケアデータ伝達ラインにより伝
達されるドントケアデータ及び前記第１のメモリセルに
記憶されるドントケアデータを入力し、隣の第１のメモ
リセルにドントケアデータを出力する論理回路である付
記１記載の連想メモリ。 （付記４）前記メモリセル群は、ドントケアでないすべ
ての第１のメモリセルの記憶データと検索データとが一
致したときに一致を示すマッチデータを前記マッチライ
ンに出力する付記１記載の連想メモリ。 （付記５）前記各第１のメモリセルは、自己がドントケ
アでないときには前記マッチラインに接続し、自己がド
ントケアであるときには前記マッチラインから切り離す
ためのスイッチを含む付記４記載の連想メモリ。 （付記６）前記各第１のメモリセルのスイッチは、自己
のメモリセルがドントケアでない場合において、前記記
憶データと前記検索データとが一致しないときには基準
電位を前記マッチラインに接続し、前記記憶データと前
記検索データとが一致するときには基準電位を前記マッ
チラインから切り離す付記５記載の連想メモリ。 （付記７）さらに、前記第２のドントケア伝達ラインに
接続される少なくとも１つのバッファを有する付記１記
載の連想メモリ。 （付記８）前記第１及び第２の伝達回路は、それぞれ前
記第１及び第２のドントケア伝達ラインがゲートに接続
されるトランジスタを含む付記１記載の連想メモリ。 （付記９）前記複数の第１のメモリセルの並び順におい
て、奇数番目の第１のメモリセル内の第１又は第２の伝
達回路がＮＡＮＤ回路であってかつ偶数番目の第１のメ
モリセル内の第１又は第２の伝達回路がＮＯＲ回路、又
は奇数番目の第１のメモリセル内の第１又は第２の伝達
回路がＮＯＲ回路であってかつ偶数番目の第１のメモリ
セル内の第１又は第２の伝達回路がＮＡＮＤ回路である
付記１記載の連想メモリ。 （付記１０）前記第２のメモリセルが前記最端の第１の
メモリセルがドントケアでないことを示すドントケアデ
ータを記憶するときには、前記メモリセル群内のすべて
の第１のメモリセルは自己がドントケアでないと判断す
る付記１記載の連想メモリ。 （付記１１）前記ビットラインは、前記第１のメモリセ
ルに検索データ又はドントケアデータを供給することが
でき、前記メモリセル群は、前記ビットラインを介して
検索データが供給されたすべての第１のメモリセルの記
憶データと該検索データとが一致したときに一致を示す
マッチデータを前記マッチラインに出力する付記１記載
の連想メモリ。 （付記１２）前記ビットラインは、第１及び第２のビッ
トラインを含み、前記第１及び第２のビットラインは、
記憶データを供給するときには互いに反転する２値デー
タを前記第１のメモリセルに供給し、ドントケアデータ
を供給するときには互いに同じ２値データを前記第１の
メモリセルに供給する付記１１記載の連想メモリ。 （付記１３）さらに、前記ワードラインを選択して前記
ビットラインを介して前記第１のメモリセルに対してデ
ータをリード及びライトすることができるリード／ライ
トコントローラを有する付記１記載の連想メモリ。 （付記１４）さらに、前記リード／ライトコントローラ
は、前記第１のメモリセルの他、前記第２のメモリセル
に対してもリード及びライトすることができる付記１３
記載の連想メモリ。 （付記１５）自己のメモリセルがドントケアでないとき
には記憶データを記憶し、自己のメモリセルがドントケ
アであるときには隣のメモリセルがドントケアか否かを
示すドントケアデータを記憶するレジスタと、一方の隣
のメモリセルから伝達されるドントケアデータ及び自己
のメモリセルに記憶されているドントケアデータの両方
がドントケアを示すときには他方の隣のメモリセルがド
ントケアであることを示すドントケアデータを該他方の
隣のメモリセルに伝達する伝達回路と、前記レジスタに
記憶されている記憶データと外部から供給される検索デ
ータとが一致したときに一致を示すマッチデータを出力
するマッチ回路とを有する連想メモリのメモリセル。
【００７３】
【発明の効果】以上説明したように、レジスタは、記憶
データ又はドントケアデータのいずれかを記憶するの
で、記憶データ及びドントケアデータの両方を記憶する
ための2個のレジスタを設ける必要がない。メモリセル
には1個のレジスタを設ければよいので、メモリの総記
憶容量が小さくなり、不良が発生する確率が低くなり、
歩留まりが上がる。また、メモリセル及びそれを含む連
想メモリを小型化することができる。また、メモリセル
には1個のレジスタを設ければよいので、その１個のレ
ジスタへのリード/ライトは一回で行うことができる。
すなわち、メモリセルへのリード/ライト時間の短縮、
及びビットライン本数を削減することができる。
【図面の簡単な説明】
【図１】図１（Ａ）、（Ｂ）は、本発明の第１の実施形
態によるターナリ連想メモリの構成例を示すブロック図
である。
【図２】最端のメモリセルの構成例を示す回路図であ
る。
【図３】メモリセル群内のメモリセルの構成例を示す回
路図である。
【図４】メモリセル群の構成と各メモリセルの記憶内容
を示す図である。
【図５】本発明の第２の実施形態によるメモリセルの構
成例を示す回路図である。
【図６】本発明の第３の実施形態によるメモリセルの構
成例を示す回路図である。
【図７】本発明の第４の実施形態によるメモリセルの構
成例を示す回路図である。
【図８】本発明の第５の実施形態によるメモリセルの構
成例を示す回路図である。
【図９】本発明の第６の実施形態によるメモリセル群の
構成例を示す図である。
【図１０】本発明の第７の実施形態によるメモリセル群
の構成例及び各メモリセルの記憶内容を示す図である。
【図１１】図１０のメモリセル群の奇数番目メモリセル
の構成例を示す回路図である。
【図１２】図１０のメモリセル群の偶数番目メモリセル
の構成例を示す回路図である。
【図１３】従来技術によるバイナリ連想メモリのメモリ
セルの回路図である。
【図１４】従来技術によるターナリ連想メモリのメモリ
セルの回路図である。
【符号の説明】
１０１ ワードデコーダ １０２ メモリセルコア １０３ マッチラインセンスアンプ １０４ アドレスエンコーダ １０５ リード／ライトコントローラ １０６ ビットラインセンスアンプ １０７ ビットラインライトアンプ １０８ 検索ワードコントローラ １０９ 検索コントローラ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 自己のメモリセルがドントケアでないと
    きには記憶データを記憶し、自己のメモリセルがドント
    ケアであるときには隣のメモリセルがドントケアか否か
    を示すドントケアデータを記憶する複数の第１のメモリ
    セルを含むメモリセル群と、 前記メモリセル群を選択するために前記メモリセル群内
    の第１のメモリセルに接続されるワードラインと、 前記複数の第１のメモリセルに検索データを供給するた
    めに前記複数の第１のメモリセルにそれそれ接続される
    複数のビットラインと、 前記メモリセル群に接続され、前記記憶データと前記検
    索データとが同じか否かを示すマッチデータを出力する
    ためのマッチラインと、 前記メモリセル群と共に前記ワードラインに接続され、
    前記メモリセル群内の最端の第１のメモリセルがドント
    ケアか否かを示すドントケアデータを記憶する第２のメ
    モリセルと、 前記第２のメモリセルに記憶されているドントケアデー
    タを前記最端の第１のメモリセルに伝達するために前記
    第２のメモリセルと前記最端の第１のメモリセルとを接
    続する第１のドントケアデータ伝達ラインと、 前記複数の第１のメモリセルの間でドントケアデータを
    伝達するために該複数の第１のメモリセルを直列に接続
    する第２のドントケアデータ伝達ラインとを有し、 前記最端の第１のメモリセルは前記第１のドントケアデ
    ータ伝達ラインにより伝達されるドントケアデータ及び
    自己のメモリセルに記憶されているドントケアデータの
    両方がドントケアを示すときには隣の第１のメモリセル
    がドントケアであることを示すドントケアデータを該隣
    の第１のメモリセルに伝達する第１の伝達回路を含み、 前記最端以外の第１のメモリセルは前記第２のドントケ
    アデータ伝達ラインにより伝達されるドントケアデータ
    及び自己のメモリセルに記憶されているドントケアデー
    タの両方がドントケアを示すときには隣の第１のメモリ
    セルがドントケアであることを示すドントケアデータを
    該隣の第１のメモリセルに伝達する第２の伝達回路を含
    む連想メモリ。
  2. 【請求項２】 前記メモリセル群は、ドントケアでない
    すべての第１のメモリセルの記憶データと検索データと
    が一致したときに一致を示すマッチデータを前記マッチ
    ラインに出力する請求項１記載の連想メモリ。
  3. 【請求項３】 前記各第１のメモリセルは、自己がドン
    トケアでないときには前記マッチラインに接続し、自己
    がドントケアであるときには前記マッチラインから切り
    離すためのスイッチを含む請求項２記載の連想メモリ。
  4. 【請求項４】 前記各第１のメモリセルのスイッチは、
    自己のメモリセルがドントケアでない場合において、前
    記記憶データと前記検索データとが一致しないときには
    基準電位を前記マッチラインに接続し、前記記憶データ
    と前記検索データとが一致するときには基準電位を前記
    マッチラインから切り離す請求項３記載の連想メモリ。
  5. 【請求項５】 さらに、前記第２のドントケア伝達ライ
    ンに接続される少なくとも１つのバッファを有する請求
    項１記載の連想メモリ。
  6. 【請求項６】 前記第１及び第２の伝達回路は、それぞ
    れ前記第１及び第２のドントケア伝達ラインがゲートに
    接続されるトランジスタを含む請求項１記載の連想メモ
    リ。
  7. 【請求項７】 前記複数の第１のメモリセルの並び順に
    おいて、奇数番目の第１のメモリセル内の第１又は第２
    の伝達回路がＮＡＮＤ回路であってかつ偶数番目の第１
    のメモリセル内の第１又は第２の伝達回路がＮＯＲ回
    路、又は奇数番目の第１のメモリセル内の第１又は第２
    の伝達回路がＮＯＲ回路であってかつ偶数番目の第１の
    メモリセル内の第１又は第２の伝達回路がＮＡＮＤ回路
    である請求項１記載の連想メモリ。
  8. 【請求項８】 前記ビットラインは、前記第１のメモリ
    セルに検索データ又はドントケアデータを供給すること
    ができ、 前記メモリセル群は、前記ビットラインを介して検索デ
    ータが供給されたすべての第１のメモリセルの記憶デー
    タと該検索データとが一致したときに一致を示すマッチ
    データを前記マッチラインに出力する請求項１記載の連
    想メモリ。
  9. 【請求項９】 前記ビットラインは、第１及び第２のビ
    ットラインを含み、 前記第１及び第２のビットラインは、記憶データを供給
    するときには互いに反転する２値データを前記第１のメ
    モリセルに供給し、ドントケアデータを供給するときに
    は互いに同じ２値データを前記第１のメモリセルに供給
    する請求項８記載の連想メモリ。
  10. 【請求項１０】 自己のメモリセルがドントケアでない
    ときには記憶データを記憶し、自己のメモリセルがドン
    トケアであるときには隣のメモリセルがドントケアか否
    かを示すドントケアデータを記憶するレジスタと、 一方の隣のメモリセルから伝達されるドントケアデータ
    及び自己のメモリセルに記憶されているドントケアデー
    タの両方がドントケアを示すときには他方の隣のメモリ
    セルがドントケアであることを示すドントケアデータを
    該他方の隣のメモリセルに伝達する伝達回路と、 前記レジスタに記憶されている記憶データと外部から供
    給される検索データとが一致したときに一致を示すマッ
    チデータを出力するマッチ回路とを有する連想メモリの
    メモリセル。
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