JP2001250400A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速動作及び低消費電力化を図りつつ、テス
ト時間の短縮化を可能にした半導体記憶装置を提供す
る。 【解決手段】 ダイナミック型メモリセルで構成された
第１記憶部と、スタティック型メモリセルで構成され、
複数のメモリブロックからなる第２記憶部からなり、上
記第１記憶部において選択される１つのワード線単位で
の記憶情報が第２記憶部の１つのメモリブロックと間で
一括して転送される半導体記憶装置において、上記第２
記憶部の第１のメモリブロックにテストパターンを記憶
させ、上記第２記憶部の第１のメモリブロックに格納さ
れたテストパターンを上記第１記憶部の所定ワード線の
メモリセルに書き込み、上記所定ワード線を選択して上
記メモリセルに書き込まれたテストパターンを上記第２
記憶部の第２のメモリブロックに読み出して上記第１の
メモリブロックに記憶されたテストパターンと一括して
比較判定するテスト回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にダイナミック型メモリセルで構成された記憶
部に対してスタティック型メモリセルで構成されたキャ
ッシュ領域を介して情報の書き込みと読み出しとを行な
うようにした半導体記憶装置のテスト技術に利用して有
効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭ（ランダム・アク
セス・メモリ）の高速試験技術の例として、特開平１１
−６６８８９号公報がある。この公報のメモリでは、固
定パタンと入力された任意パタンを選択的に選んでメモ
リアレイ部に書き込み、それを読み出して前記パタンと
を比較する試験回路が設けられる。一方、ダイナミック
型ＲＡＭの読み出し高速化と電流低減手法の１つとして
スタティック型メモリセルで構成されたキャッシュ領域
を設けるものがある。

【発明が解決しようとする課題】前記公報のメモリで
は、試験のためだけにした使用されない固定パタンや任
意パタンを記憶する記憶部が必要となり回路規模が大き
くなってしまう。そこで、本願発明者においては、上記
のようにダイナミック型ＲＡＭの高速動作化と電流低減
のために設けられたキャッシュ領域を有する半導体記憶
装置に着目し、かかるキャッシュ領域を高速メモリ試験
にも活用することを考えた。

【０００３】この発明の目的は、高速動作及び低消費電
力化を図りつつ、テスト時間の短縮化を可能にした半導
体記憶装置を提供することにある。本発明の前記ならび
にそのほかの目的と新規な特徴は、本発明書の記述およ
び添付図面か明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、ダイナミック型メモリセルで
構成された第１記憶部と、スタティック型メモリセルで
構成され、複数のメモリブロックからなる第２記憶部か
らなり、上記第１記憶部において選択される１つのワー
ド線単位での記憶情報が第２記憶部の１つのメモリブロ
ックと間で一括して転送される半導体記憶装置におい
て、上記第２記憶部の第１のメモリブロックにテストパ
ターンを記憶させ、上記第２記憶部の第１のメモリブロ
ックに格納されたテストパターンを上記第１記憶部の所
定ワード線のメモリセルに書き込み、上記所定ワード線
を選択して上記メモリセルに書き込まれたテストパター
ンを上記第２記憶部の第２のメモリブロックに読み出し
て上記第１のメモリブロックに記憶されたテストパター
ンと一括して比較判定するテスト回路を設ける。

【０００５】

【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例の概略ブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、単結晶シリコン等のような１個の半導体
基板上において形成される。

【０００６】この実施例の半導体記憶装置は、ダイナミ
ック型メモリセルを用いて構成された第１記憶部ＤＲＡ
Ｍと、スタティック型メモリセルを用いて構成された第
２記憶部ＳＲＡＭから構成される。つまり、上記第２記
憶部ＳＲＡＭは、第１記憶部ＤＲＡＭのキャッシュメモ
リとして用いられ、データの書き込みと読み出し動作
は、上記第２記憶部ＳＲＡＭを介して行なわれるように
される。制御回路ＣＯＮＴは、アドレス端子Ａ、制御端
子及びデータ端子Ｄが設けられ、かかる外部端子を介し
てアドレス信号、制御信号の入力と書き込みデータと読
み出しデータの入出力とが行なわれる。

【０００７】第１記憶部ＤＲＡＭは、特に制限されない
が、階層ワード線方式とされ、ＸデコーダＸＤＥＣによ
りメインワード線と、かかるメインワード線方向に設け
られるメモリセルを複数個に分割し、かかる分割された
メモリセルに対応してサブワード線が設けられる。これ
により、Ｘデコーダでは、メインワード線選択信号とサ
ブワード線選択信号とを形成し、１つのサブワード線の
選択動作を行なわせるようにする。

【０００８】第２記憶部ＳＲＡＭは、上記１つのサブワ
ード線に対応したメモリブロック（チャネル）を複数個
有するものであり、かかるメモリブロックと上記第１記
憶部の選択されたサブワード線に接続されたメモリセル
との間では第１記憶部のマルチプレクサＭＰＸを介して
一括してデータ転送が行なわれる。第２記憶部ＳＲＡＭ
と制御回路ＣＯＮＴとの間には、選択回路ＳＥＬが設け
られており、データ端子Ｄから入出力されるデータ幅に
対応して、上記メモリブロックの中から上記データ幅に
対応した記憶情報を入出力する。

【０００９】例えば、上記第１記憶部ＤＲＡＭのサブワ
ード線に１０２４個（ビット）のメモリセルが接続され
る場合、第２記憶部ＳＲＡＭの１つのメモリブロックも
それに対応して１０２４個のメモリセルが設けられ、デ
ータ端子Ｄにより１６ビットの単位でリード／ライトが
行なわれるときには、上記メモリブロックのメモリセル
が６４分割されて上記１６ビット分のメモリセルの選択
が行なわれる。したがって、上記選択回路ＳＥＬは、上
記複数のメモリブロックの選択と、選択されたメモリブ
ロックの中から上記１６ビットのデータを選択する。制
御回路ＣＯＮＴは、制御端子Ｃとアドレス端子Ａから入
力された信号に応じて第１記憶部と第２記憶部との間の
データ一括転送の制御動作を行なう。

【００１０】この実施例では、第１記憶部ＤＲＡＭは、
常にサブワード線の単位での第２記憶部ＳＲＡＭとの間
でデータの入出力が行なわれるものであり、外部とのデ
ータの入出力は第２記憶部ＳＲＡＭが受け持つこととな
って、動作の高速化が図られるとともに、第１記憶部Ｄ
ＲＡＭのメモリアクセス回数が大幅に低減し、その動作
の大半はリフレッシュのための動作となって消費電力を
大幅に低減させることができる。

【００１１】この実施例では、特に制限されないが、上
記制御回路ＣＯＮＴにテスト回路（ＴＳＴ）が内蔵され
る。このテスト回路（ＴＳＴ）は、テストモードにされ
ると上記制御回路ＣＯＮＴによる第１記憶部ＤＲＡＭと
第２記憶部ＳＲＡＭとの間でのデータ転送動作及び第２
記憶部の２つのメモリブロック（チャネルＡ，Ｂ）を利
用して、単時間でメモリセルの書き込み／読み出し動作
を判定する。

【００１２】図２には、この発明に係る半導体記憶装置
のテスト動作を説明するための概略ブロック図が示され
ている。同図（Ａ）に示すように、第２記憶部ＳＲＡＭ
の特定のメモリブロック（チャネルＡ）に対して、テス
トパターンを書き込む。例えば、前記のように第２記憶
部ＳＲＡＭの１つのメモリブロック（チャネル）が１０
２４ビットの記憶容量を持ち、データ端子Ｄが１６ビッ
トからなるときには、１６ビットずつ６４回に分けてシ
リアルに任意のテストパターンが外部のテスト装置から
入力される。

【００１３】上記のように第２記憶部ＳＲＡＭのチャネ
ルＡに所定のテストパターンが格納されると、のよう
に上記第１記憶部ＤＲＡＭにおいて１つのサブワード線
を選択して上記第２記憶部ＳＲＡＭのチャネルＡのテス
トパターンを一括して書き込む。例えば、第１記憶部Ｄ
ＲＡＭに設けられるダイナミック型メモリセルのデータ
保持時間を試験する場合、試験すべきデータ保持時間の
経過後に読み出せばよいから、その保持時間の間を利用
して第１記憶部ＤＲＡＭの他のサブワード線を順次に選
択して上記第２記憶部ＳＲＡＭのチャネルＡのテストパ
ターンを一括して順次に書き込む。

【００１４】試験すべきデータ保持時間になると、に
示したように上記第１記憶部ＤＲＡＭの上記テストパタ
ーンを書き込んだサブワード線を選択してその記憶情報
を一括して第２記憶部ＳＲＡＭの別のチャネルＢに転送
させる。そして、第２記憶部ＳＲＡＭのチャネルＡとＢ
の記憶情報は、比較回路により一括して比較されての
ように良品（Ｐａｓｓ）か不良品（Ｆａｉｌ）かの判定
が行なわれる。つまり、上記チャネルＡに記憶されたテ
ストパターンが期待値とされ、上記第１記憶部ＤＲＡＭ
のメモリセルから一定のデータ保持時間の後に読み出さ
れたデータがチャネルＢに転送されるので両者の比較に
よって、メモリセルのデータ保持動作が正しく行なわれ
ているか否かの試験が行なわれることなる。

【００１５】第１記憶部ＤＲＡＭでは、上記サブワード
線を選択してメモリセルの記憶情報を第２記憶部ＳＲＡ
Ｍに転送した後は、上記のような第２記憶部ＳＲＡＭで
の比較判定動作と並行して次のサブワード線の選択動作
が行なわれる。したがって、このようなパンプライン的
な動作によって、サブワード線の単位でのメモリセルの
記憶動作の判定が極く単時間で実施することができる。

【００１６】上記データ保持時間に対応した複数のサブ
ワード線に対する書き込みと読み出し及び判定が終了す
ると、まだ判定の終了してないサブワード線に対して同
様な書き込みと読み出しとが行なわれる。特に制限され
ないが、上記良品と不良品の判定結果は、１６ビットか
らなるレジスタに順次に記憶させ、１６のサブワード線
に対応した判定結果を１組とし、上記データ端子Ｄから
出力させる。

【００１７】上記の他に、第２記憶部ＳＲＡＭの別のチ
ャネル（ＡとＢ以外）に上記判定結果を書き込みんで保
持させ、テストが終了した後に上記判定結果を第２記憶
部ＳＲＡＭから取り出すようにするものであってもよ
い。第１記憶部ＤＲＡＭの１つのサブワード線に１０２
４個（約１Ｋ）のメモリセルが設けられいてる場合、１
ビットにより約１Ｋ分の判定結果が得られるから、上記
１つのチャネルにより１Ｋ×１Ｋ＝１Ｇまでの判定結果
を保持させることができる。

【００１８】この実施例のテスト回路ＴＳＴは、上記の
ように半導体記憶装置がもともと持っている第２記憶部
ＳＲＡＭ及び第２記憶部と試験の対象である第１記憶部
ＤＲＡＭとの間でのデータ転送動作をそのまま活用する
ものであるので、簡単な回路の付加によって、短時間で
の第１記憶部ＤＲＡＭのデータ保持動作の試験を行なう
ようにすることができる。

【００１９】図３には、上記判定回路の一実施例のブロ
ック図が示されている。第２記憶部ＳＲＡＭに設けられ
る２つのチャネルＡとＢの対応するビットは、排他的論
理和ＸＯＲにより一致／不一致が判定される。つまり、
同図に代表として示されているようにう、Ａ（ｎ−１）
とＢ（ｎ−１）、Ａ（ｎ）とＢ（ｎ）、Ａ（ｎ＋１）と
Ｂ（ｎ＋１）がそれぞれ対とされて排他的論理和回路Ｘ
ＯＲに入力される。例えば、前記のように１つのブロッ
クが１０２４ビットからなるとき、チャネルＡは、Ａ０
〜Ａ１０２３のような１０２４ビットからなるテストパ
ターンが格納されており、チャネルＢにはＢ０〜Ｂ１０
２３のような１０２４ビットの読み出し信号が格納され
ており、それぞれが１０２４個からなる排他的論理和回
路ＸＯＲによって比較される。

【００２０】上記排他的論理和回路ＸＯＲは、両入力信
号ＡとＢとが一致したときには、ロウレベルの一致信号
を形成し、不一致のときにはハイレベルの不一致信号を
形成する。上記のような排他的論理和回路ＸＯＲのそれ
ぞれの出力信号は例示的に示されているＮチャンネル型
のＭＯＳＦＥＴＱ２〜Ｑ５等のゲートに供給される。こ
れらのＭＯＳＦＥＴＱ２〜Ｑ５のソース，ドレイン経路
は、接地電位と出力ノードとの電流パスを形成するよう
にされる。上記出力ノードと電源電圧ＶＤＤとの間に
は、タイミングパルス／φをゲートに受けるＰチャンネ
ル型ＭＯＳＦＥＴＱ１が設けられる。

【００２１】上記ＭＯＳＦＥＴＱ２〜Ｑ５のドレイン
は、上記出力ノードによってワイヤード論理和接続され
る。つまり、出力ノードをタイミングパルス／φのロウ
レベルによってＰチャンネル型ＭＯＳＦＥＴＱ１をオン
状態にし、上記電源電圧ＶＤＤにプリチャージし、上記
排他的論理和回路ＸＯＲの全出力がロウレベルの一致の
ときに上記ＭＯＳＦＥＴＱ２〜Ｑ５等の全てがオフ状態
となり、ハイレベルの良品（Ｐａｓｓ）出力を形成し、
いずれれか１つでもハイレベルの不一致のときに、それ
に対応したＭＯＳＦＥＴをオン状態にして上記出力ノー
ドのプリチャージ電圧を回路の接地電位のようなロウレ
ベルに引き抜き、ロウレベルの不良品（Ｆａｉｌ）出力
を形成する。

【００２２】図４には、図３の排他的論理和回路ＸＯＲ
の一実施例の回路図が示されている。この実施例の排他
的論理和回路ＸＯＲは、電源電圧ＶＤＤと出力ＯＵＴと
の間にＰチャンネル型ＭＯＳＦＥＴＱ６とＱ７及びＱ８
とＱ９をそれぞれ直列形態に接続する。これら２つの直
列接続のＭＯＳＦＥＴのうちの一方の直列ＭＯＳＦＥＴ
の一方であるＭＯＳＦＥＴＱ６のゲートにはチャネルＡ
からの反転信号／Ａを供給し、他方の直列ＭＯＳＦＥＴ
の一方であるＭＯＳＦＥＴＱ８のゲートにはチャネルＡ
からの非反転信号Ａを供給する。上記２つの直列接続の
ＭＯＳＦＥＴのうちの一方の直列ＭＯＳＦＥＴの他方で
あるＭＯＳＦＥＴＱ７のゲートにはチャネルＢからの非
反転信号Ｂを供給し、他方の直列ＭＯＳＦＥＴの他方で
あるＭＯＳＦＥＴＱ９のゲートにはチャネルＢからの反
転信号／Ｂを供給する。

【００２３】上記出力端子ＯＵＴと回路の接地電位との
間にＮチャンネル型ＭＯＳＦＥＴＱ１０とＱ１１及びＱ
１２とＱ１３をそれぞれ直列形態に接続する。これら２
つの直列接続のＭＯＳＦＥＴのうちの一方の直列ＭＯＳ
ＦＥＴの一方であるＭＯＳＦＥＴＱ１０のゲートにはチ
ャネルＡからの非反転信号Ａを供給し、他方の直列ＭＯ
ＳＦＥＴの一方であるＭＯＳＦＥＴＱ１２のゲートには
チャネルＡからの反転信号／Ａを供給する。上記２つの
直列接続のＭＯＳＦＥＴのうちの一方の直列ＭＯＳＦＥ
Ｔの他方であるＭＯＳＦＥＴＱ１１のゲートにはチャネ
ルＢからの非反転信号Ｂを供給し、他方の直列ＭＯＳＦ
ＥＴの他方であるＭＯＳＦＥＴＱ１３のゲートにはチャ
ネルＢからの反転信号／Ｂを供給する。

【００２４】いま、チャネルＡの非反転信号Ａとチャネ
ルＢの非反転信号Ｂが共にハイレベルで一致したとき、
それぞれに対応した反転信号／Ａと／Ｂもロウレベルで
一致している。このような一致状態のとき、ＭＯＳＦＥ
ＴＱ１０とＱ１１とが共にオン状態になって出力端子Ｏ
ＵＴをロウレベルにする。このとき、他の直列ＭＯＳＦ
ＥＴ（Ｑ６とＱ７）ではＭＯＳＦＥＴＱ６が／Ａにより
オフ状態となり、直列ＭＯＳＦＥＴ（Ｑ８とＱ９）では
ＭＯＳＦＥＴＱ９が／Ｂによりオフ状態となり、直列Ｍ
ＯＳＦＥＴ（Ｑ１２とＱ１３）ではＭＯＳＦＥＴＱ１２
とＱ１３が共に／Ａと／Ｂによりオフ状態となるので、
結局上記ＭＯＳＦＥＴＱ１０とＱ１１の直列経路のみが
形成されて上記のように出力端子ＯＵＴをロウレベルに
するものである。

【００２５】チャネルＡの非反転信号ＡとチャネルＢの
非反転信号Ｂが共にロウレベルで一致したとき、それぞ
れに対応した反転信号／Ａと／Ｂもハイレベルで一致し
ている。このような一致状態のとき、ＭＯＳＦＥＴＱ１
１２Ｑ１３とが共にオン状態になって出力端子ＯＵＴを
ロウレベルにする。このとき、他の直列ＭＯＳＦＥＴ
（Ｑ６とＱ７）ではＭＯＳＦＥＴＱ７がＢによりオフ状
態となり、直列ＭＯＳＦＥＴ（Ｑ８とＱ９）ではＭＯＳ
ＦＥＴＱ８がＡによりオフ状態となり、直列ＭＯＳＦＥ
Ｔ（Ｑ１０とＱ１１）ではＭＯＳＦＥＴＱ１０とＱ１１
が共にＡとＢによりオフ状態となるので、結局上記ＭＯ
ＳＦＥＴＱ１２とＱ１３の直列経路のみが形成されて上
記のように出力端子ＯＵＴをロウレベルにするものであ
る。

【００２６】チャネルＡの非反転信号ＡとチャネルＢの
反転信号／Ｂが共にロウレベルで不一致であるとき、そ
れぞれに対応した反転信号／ＡとＢも共にハイレベルで
不一致になっている。このような不一致状態のとき、上
記／ＡとＢのハイレベルによりＭＯＳＦＥＴＱ６とＱ７
とが共にオン状態になって出力端子ＯＵＴをハイレベル
にする。このとき、他の直列ＭＯＳＦＥＴ（Ｑ８とＱ
９）では、上記Ａと／Ｂが共にロウレベルであることに
より共にオフ状態となり、直列ＭＯＳＦＥＴ（Ｑ１０と
Ｑ１１）ではＭＯＳＦＥＴＱ１０がＡによりオフ状態と
なり、直列ＭＯＳＦＥＴ（Ｑ１２とＱ１３）ではＭＯＳ
ＦＥＴＱ１３が／Ｂによりオフ状態となるので、結局上
記ＭＯＳＦＥＴＱ６とＱ７の直列経路のみが形成されて
上記のように出力端子ＯＵＴをハイレベルにするもので
ある。

【００２７】そして、チャネルＡの反転信号／Ａとチャ
ネルＢの非反転信号Ｂが共にロウレベルで不一致である
とき、それぞれに対応した反転信号Ａと／Ｂも共にハイ
レベルで不一致になっている。このような不一致状態の
とき、上記Ａと／ＢのハイレベルによりＭＯＳＦＥＴＱ
８とＱ９とが共にオン状態になって出力端子ＯＵＴをハ
イレベルにする。このとき、他の直列ＭＯＳＦＥＴ（Ｑ
６とＱ７）では、上記／ＡとＢが共にロウレベルである
ことにより共にオフ状態となり、直列ＭＯＳＦＥＴ（Ｑ
１０とＱ１１）ではＭＯＳＦＥＴＱ１１がＢによりオフ
状態となり、直列ＭＯＳＦＥＴ（Ｑ１２とＱ１３）では
ＭＯＳＦＥＴＱ１２が／Ａによりオフ状態となるので、
結局上記ＭＯＳＦＥＴＱ８とＱ９の直列経路のみが形成
されて上記のように出力端子ＯＵＴをハイレベルにする
ものである。

【００２８】第２記憶部ＳＲＡＭは、周知のように２つ
のＣＭＯＳインバータ回路の入力と出力とを交差接続し
たラッチ回路と、アドレス選択用のＭＯＳＦＥＴでメモ
リセルが構成されて、書き込みや読み出し信号は、上記
ラッチ回路の一対の入出力ノードに対応した相補信号に
対応して設けられる相補のビット線を通して相補の書き
込み信号や読み出し信号（Ａと／Ａ）や（Ｂと／Ｂ）と
される。それ故、このようなメモリセルからの相補信号
を用いることによって、上記のような８個のＭＯＳＦＥ
ＴＱ６〜Ｑ１３により排他的論理和回路を構成すること
ができる。

【００２９】上記のような実施例から得られる作用効果
は、下記通りである。すなわち、（１） ダイナミック
型メモリセルで構成された第１記憶部と、スタティック
型メモリセルで構成され、複数のメモリブロックからな
る第２記憶部からなり、上記第１記憶部において選択さ
れる１つのワード線単位での記憶情報が第２記憶部の１
つのメモリブロックと間で一括して転送される半導体記
憶装置において、上記第２記憶部の第１のメモリブロッ
クにテストパターンを記憶させ、上記第２記憶部の第１
のメモリブロックに格納されたテストパターンを上記第
１記憶部の所定ワード線のメモリセルに書き込み、上記
所定ワード線を選択して上記メモリセルに書き込まれた
テストパターンを上記第２記憶部の第２のメモリブロッ
クに読み出して上記第１のメモリブロックに記憶された
テストパターンと一括して比較判定するテスト回路を設
けることより、簡単な回路の付加によって、高速化の低
消費電力化を図った半導体記憶装置を短時間で試験を行
なうようにすることができるという効果が得られる。

【００３０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、第２記憶部ＳＲＡＭに目的のアドレスに対応したデ
ータが無いときには、第１記憶部ＤＲＡＭからかかるデ
ータを直接読み出し、空き時間にかかるデータが存在す
るサブワード線の全データを第２記憶部ＳＲＡＭに転送
させるようにしてもよい。このように第１記憶部ＤＲＡ
Ｍと、そのキャッシュとして機能する第２記憶部ＳＲＡ
Ｍに対するアクセスの仕方は種々の実施形態を採ること
ができる。上記第１記憶部ＤＲＡＭと第２記憶部ＳＲＡ
Ｍとの間で行なわれるデータは、前記のように第１記憶
部の選択ワード線の単位で行なうことが最も合理的であ
るが、これに限定されずにアドレス選択回路の変更によ
って種々の実施例形態を採ることができる。

【００３１】第２記憶部ＳＲＡＭの２つのメモリブロッ
ク（チャネル）を用いた期待値としてのテストパターン
と第１記憶部ＤＲＡＭからの読み出し信号とを比較する
比較回路は、前記のように一括して行なうもの他、それ
を複数ブロックに分けて複数回に分けて比較するもので
あってもよい。この場合には、比較回路の共通化によっ
て回路の簡素化を図ることができる。この発明は、ＤＲ
ＡＭにより構成された第１記憶部と、キャッシュメモリ
として動作する第２記憶部ＳＲＡＭを備えた半導体記憶
装置に広く利用できる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
で構成された第１記憶部と、スタティック型メモリセル
で構成され、複数のメモリブロックからなる第２記憶部
からなり、上記第１記憶部において選択される１つのワ
ード線単位での記憶情報が第２記憶部の１つのメモリブ
ロックと間で一括して転送される半導体記憶装置におい
て、上記第２記憶部の第１のメモリブロックにテストパ
ターンを記憶させ、上記第２記憶部の第１のメモリブロ
ックに格納されたテストパターンを上記第１記憶部の所
定ワード線のメモリセルに書き込み、上記所定ワード線
を選択して上記メモリセルに書き込まれたテストパター
ンを上記第２記憶部の第２のメモリブロックに読み出し
て上記第１のメモリブロックに記憶されたテストパター
ンと一括して比較判定するテスト回路を設けることよ
り、簡単な回路の付加によって、高速化の低消費電力化
を図った半導体記憶装置を短時間で試験を行なうように
することができる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
す概略ブロック図である。

【図２】この発明に係る半導体記憶装置のテスト動作を
説明するための概略ブロック図である。

【図３】この発明に係る半導体記憶装置に設けられる判
定回路の一実施例を示すブロック図である。

【図４】図３の排他的論理和回路ＸＯＲの一実施例を示
す回路図である。

【符号の説明】 ＤＲＡＭ…第１記憶部（ダイナミック型ＲＡＭ）、ＳＲ
ＡＭ…第２記憶部（スタティック型ＲＡＭ）、ＣＯＮＴ
…制御回路、ＴＳＴ…テスト回路、ＸＤＥＣ…Ｘデコー
ダ、ＭＰＸ（ＹＤＥＣ）…マルチプレクサ（Ｙデコー
ダ）、ＳＥＬ…選択回路、Ｑ１〜Ｑ１３…ＭＯＳＦＥ
Ｔ、ＸＯＲ…排他的論理和回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ダイナミック型メモリセルで構成された
   第１記憶部と、スタティック型メモリセルで構成され、
   複数のメモリブロックからなる第２記憶部からなり、上
   記第１記憶部において選択される１つのワード線単位で
   の記憶情報が第２記憶部の１つのメモリブロックと間で
   一括して転送される半導体記憶装置において、 上記第２記憶部の第１のメモリブロックにテストパター
   ンを記憶させ、 上記第２記憶部の第１のメモリブロックに格納されたテ
   ストパターンを上記第１記憶部の所定ワード線のメモリ
   セルに書き込み、 上記所定ワード線を選択して上記メモリセルに書き込ま
   れたテストパターンを上記第２記憶部の第２のメモリブ
   ロックに読み出し、 上記第１のメモリブロックに記憶されたテストパターン
   と上記第２のメモリブロックに読み出されたテストパタ
   ーンとを一括して比較判定して良／不良の判定信号を出
   力するテスト回路を備えてなることを特徴とする半導体
   記憶装置。