KR20120137263A - 기억 장치 - Google Patents

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다이스케 마츠바야시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

[과제]회로 면적을 작게 한다.
[해결수단]기억된 제 1 데이터와 검색 데이터인 제 2 데이터를 대조함으로써, 제 1 데이터의 내용을 판별하는 기능을 갖는 메모리 셀을 포함하고, 메모리 셀은, 온 상태 또는 오프 상태가 됨으로써 제 1 데이터의 기록 및 보유를 제어하는 제 1 트랜지스터와, 소스 및 드레인 중 하나의 전위가 제 2 데이터이며, 게이트의 전위가 제 1 데이터가 되는 제 2 트랜지스터와, 제 2 트랜지스터와 반대의 도전형이며, 소스 및 드레인 중 하나가 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 게이트의 전위가 제 1 데이터가 되는 제 3 트랜지스터를 포함한다.

Description

기억 장치 {MEMORY DEVICE}
본 발명의 일 형태는, 기억 장치에 관한 것이다.
최근, 데이터의 재기록이 가능한 기억 장치의 개발이 진행되고 있다.
상기 기억 장치로서는, 예를 들면 연상 메모리 등을 들 수 있다.
연상 메모리란, 데이터의 재기록이 가능할뿐만 아니라, 메모리 셀에 기억되어 있는 데이터와 검색 데이터를 비교하는 것이 가능한 기억 장치이다.
연상 메모리는, 예를 들면 세트 결합 방식의 캐시 메모리 등에 사용된다. 세트 결합 방식이란, 복수의 태그에 의해 구성되는 데이터 저장 구조이며, 상기 태그로서 연상 메모리가 사용된다. 상기 캐시 메모리에 연상 메모리를 사용함으로써, CPU와 캐시 메모리의 데이터 통신을 빠르게 할 수 있다.
또한, 연상 메모리에 있어서의 메모리 셀은, 예를 들면 데이터를 보유하는 기억 회로, 상기 기억 회로에 기억된 데이터(기억 데이터 또는 데이터 Dm이라고도 한다)와 검색 데이터(데이터 Dsch라고도 한다)를 비교하는 복수의 비교 회로를 사용하여 구성된다(예를 들면 특허문헌 1).
특허문헌 1에서는, SRAM(Static Random Access Memory)을 사용하여 기억 회로가 구성되어 있다.
일본 공개특허공보 제2004-295967호
종래의 연상 메모리에서는, 각 메모리 셀에 있어서의 회로 면적이 크다고 하는 문제가 있었다. 예를 들면, 특허문헌 1에 나타내는 연상 메모리에서는, 기억 회로를 구성하는 트랜지스터의 수가 6개로 많아, 회로 면적이 크다.
또한, 종래의 연상 메모리에서는, 오프 상태에 있어서의 트랜지스터의 리크 전류에 의해, 메모리 셀에 있어서의 기억 데이터의 보유 시간이 짧다고 하는 문제가 있었다. 예를 들면, 특허문헌 1에 나타내는 연상 메모리에서는, 전원의 공급을 정지하면, 트랜지스터의 리크 전류 등에 의해 데이터가 소실되어 버린다. 이로 인해, 전원을 계속해서 공급하거나 또는 별도 불휘발 메모리에 데이터를 대피시킬 필요가 있어, 어느 경우라도 전력을 소비해 버린다.
본 발명의 일 형태에서는, 회로 면적을 작게 하는 것, 및 소비 전력을 저감시키는 것 중 하나 또는 복수를 과제 중 하나로 한다.
본 발명의 일 형태에서는, 메모리 셀에 있어서의 데이터의 기록 및 보유를 제어하는 트랜지스터와, 기억 데이터의 값과 검색 데이터의 값에 따라 온 상태 또는 오프 상태가 제어되는 트랜지스터를 사용하여, 데이터를 기억하는 기능, 및 기억 데이터와 검색 데이터를 대조하여 기억 데이터의 내용을 판별하는 기능을 갖는 메모리 셀을 구성하여, 메모리 셀에 있어서의 트랜지스터의 수를 감소시켜, 회로 면적의 축소를 도모한다.
또한, 본 발명의 일 형태에서는, 상기 데이터의 기록 및 보유를 제어하는 트랜지스터로서, 오프 전류가 낮은 트랜지스터를 사용함으로써, 오프 상태에 있어서의 트랜지스터의 리크 전류를 저감시키고, 메모리 셀에 있어서의 데이터 보유 기간을 길게 하는 것을 도모한다.
본 발명의 일 형태는, 메모리 셀에 기억된 제 1 데이터와 검색 데이터인 제 2 데이터를 대조함으로써, 제 1 데이터의 내용을 판별하는 기능을 갖는 메모리 셀을 포함하고, 메모리 셀은, 채널 폭 1㎛당 오프 전류가 10aA 이하이며, 온 상태가 됨으로써 제 1 데이터의 기록, 오프 상태가 됨으로써 상기 제 1 데이터의 보유를 제어하는 제 1 트랜지스터와, 소스 및 드레인 중 하나의 전위가 제 2 데이터의 전위이며, 게이트의 전위가 제 1 데이터의 전위인 제 2 트랜지스터와, 제 2 트랜지스터와 반대의 도전형이며, 소스 및 드레인 중 하나가 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 게이트의 전위가 제 1 데이터의 전위인 제 3 트랜지스터를 포함하는 기억 장치이다.
상기 본 발명의 일 형태의 기억 장치에 있어서, 제 1 트랜지스터를, 채널이 형성되는 산화물 반도체층을 포함하는 구성으로 해도 좋다.
본 발명의 일 형태에 의해, 메모리 셀에 있어서의 트랜지스터의 수를 적게 하여, 회로 면적을 작게 할 수 있다. 또한, 본 발명의 일 형태에 의해, 메모리 셀에 있어서의 데이터의 보유 기간을 길게 할 수 있기 때문에, 소비 전력을 저감시킬 수 있다.
도 1은 실시형태 1에 있어서의 기억 장치의 예를 설명하기 위한 도면.
도 2는 실시형태 2에 있어서의 기억 장치의 예를 설명하기 위한 도면.
도 3은 실시형태 2에 있어서의 기억 장치의 예를 설명하기 위한 도면.
도 4는 실시형태 3에 있어서의 기억 장치의 예를 설명하기 위한 도면.
도 5는 실시형태 3에 있어서의 기억 장치의 예를 설명하기 위한 도면.
도 6은 실시형태 4에 있어서의 기억 장치의 예를 설명하기 위한 도면.
도 7은 실시형태 4에 있어서의 기억 장치의 예를 설명하기 위한 도면.
도 8은 실시형태 5에 있어서의 트랜지스터의 구조예를 도시하는 단면 모식도.
도 9는 산화물 재료의 결정 구조를 설명하는 도면.
도 10은 산화물 재료의 결정 구조를 설명하는 도면.
도 11은 산화물 재료의 결정 구조를 설명하는 도면.
도 12는 산화물 재료의 결정 구조를 설명하는 도면.
도 13은 실시형태 5에 있어서의 트랜지스터의 제작 방법예를 설명하기 위한 단면 모식도.
도 14는 실시형태 6에 있어서의 연산 처리 장치의 예를 설명하기 위한 도면.
도 15는 실시형태 7에 있어서의 전자 기기의 예를 설명하기 위한 도면.
본 발명을 설명하기 위한 실시형태의 일례에 관해서, 도면을 사용하여 이하에 설명한다. 또한, 본 발명의 취지 및 그 범위에서 일탈하지 않고 실시형태의 내용을 변경하는 것은, 당업자라면 용이하다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용으로 한정되지 않는다.
또한, 각 실시형태의 내용을 서로 적절히 조합할 수 있다. 또한, 각 실시형태의 내용을 서로 치환할 수 있다.
또한, 제 1, 제 2 등의 서수는, 구성 요소의 혼동을 피하기 위해서 붙이고 있고, 각 구성 요소의 수는, 서수의 수로 한정되지 않는다.
(실시형태 1)
본 실시형태에서는, 검색 데이터와 기억된 데이터의 대조가 가능한 기억 장치의 예에 관해서 설명한다.
본 실시형태에 있어서의 기억 장치의 예에 관해서 도 1을 사용하여 설명한다.
도 1에 도시하는 기억 장치는, 메모리 셀(100)을 포함한다.
메모리 셀(100)은, 메모리 셀(100)에 기억된 데이터인 데이터 Dm과, 검색 데이터인 데이터 Dsch를 대조하여, 데이터 Dm의 내용을 판별하는 기능을 가진다.
또한, 메모리 셀(100)은, 트랜지스터(111)와, 트랜지스터(112)와, 트랜지스터(113)를 포함한다.
트랜지스터(111)는, 데이터 Dm의 기록 및 보유를 제어하는 기능을 가진다.
트랜지스터(111)로서는, 예를 들면 오프 전류가 낮은 트랜지스터를 사용할 수 있다. 이 때, 트랜지스터(111)의 오프 전류는, 채널 폭 1㎛당 10aA(1×10-17A) 이하, 바람직하게는 채널 폭 1㎛당 1aA(1×10-18A) 이하, 더욱 바람직하게는 채널 폭 1㎛당 10zA(1×10-20A) 이하, 더욱 바람직하게는 채널 폭 1㎛당 1zA(1×10-21A) 이하, 더욱 바람직하게는 채널 폭 1㎛당 100yA(1×10-22A) 이하이다.
상기 오프 전류가 낮은 트랜지스터로서는, 예를 들면 실리콘보다 밴드 갭이 넓으며, 예를 들면 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이며, 채널이 형성되는 반도체층을 포함하는 트랜지스터를 사용할 수 있다. 상기 밴드 갭이 넓은 트랜지스터로서는, 예를 들면 채널이 형성되는 산화물 반도체층을 포함하는 전계 효과 트랜지스터 등을 사용할 수 있다.
트랜지스터(112)는, 데이터 Dm 및 데이터 Dsch의 값에 따라 온 상태(상태 ON이라고도 한다) 또는 오프 상태(상태 OFF라고도 한다)가 제어되는 기능을 가진다.
트랜지스터(112)의 소스 및 드레인 중 하나의 전위는, 데이터 Dsch가 되고, 트랜지스터(112)의 게이트의 전위는, 데이터 Dm이 된다. 예를 들면, 트랜지스터(112)의 게이트는, 트랜지스터(111)의 소스 또는 드레인에 전기적으로 접속된다.
트랜지스터(113)는, 데이터 Dm 및 데이터 Dsch의 값에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(113)의 소스 및 드레인 중 하나의 전위는, 데이터 Dsch의 반전 데이터가 되고, 트랜지스터(113)의 게이트의 전위는, 데이터 Dm이 된다.
또한, 예를 들면 트랜지스터(113)의 소스 및 드레인 중 다른 하나는, 트랜지스터(112)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 트랜지스터(113)의 게이트는, 트랜지스터(111)의 소스 또는 드레인에 전기적으로 접속된다.
트랜지스터(112) 및 트랜지스터(113)로서는, 예를 들면 채널이 형성되고, 원소주기표에 있어서의 제 14 족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터 등을 사용할 수 있다.
도 1에 도시하는 기억 장치에서는, 트랜지스터(112)의 소스 및 드레인 중 다른 하나와, 트랜지스터(113)의 소스 및 드레인 중 다른 하나의 접속 개소(노드라고도 한다)의 전위에 따라 메모리 셀(100)에 있어서의 대조 결과를 나타내는 데이터의 값이 설정된다.
또한, 일반적으로 전압이란, 어떤 2점간에 있어서의 전위의 차(전위차라고도 한다)를 말한다. 그러나, 전압 및 전위의 값은, 회로도 등에 있어서 모두 볼트(V)로 나타내는 경우가 있기 때문에, 구별이 곤란하다. 그래서, 본 명세서에서는, 특별히 지정하는 경우를 제외하고, 어떤 1점의 전위와 기준이 되는 전위(기준 전위로도 한다)의 전위차를, 상기 1점의 전압으로서 사용하는 경우가 있다.
다음에, 본 실시형태에 있어서의 기억 장치의 구동 방법예로서, 도 1에 도시하는 기억 장치의 구동 방법예에 관해서 설명한다.
우선, 데이터의 기록 동작에 관해서 설명한다. 도 1에 도시하는 기억 장치의 구동 방법예에서는, 메모리 셀(100)에 있어서, 트랜지스터(111)를 온 상태로 한다.
이 때, 데이터 신호에 의해, 트랜지스터(112) 및 트랜지스터(113)의 게이트의 전위, 즉 데이터 Dm의 값이 설정된다. 이것에 의해, 메모리 셀(100)에 새롭게 데이터가 기록된다. 그 후, 트랜지스터(111)를 오프 상태로 함으로써, 데이터 Dm의 값이 보유된다. 여기에서는, 일례로서 데이터 신호를, 하이 레벨(전위 H라고도 한다) 및 로우 레벨(전위 L이라고도 한다)이 되는 2치의 디지털 신호로 하고, 또한, 하이 레벨일 때의 데이터 신호의 전위가 데이터 1을 나타내고, 로우 레벨일 때의 데이터 신호의 전위가 데이터 0을 나타내는 것으로 한다. 또한, 이것으로 한정되지 않고, 하이 레벨일 때의 데이터 신호의 전위가 데이터 0을 나타내고, 로우 레벨일 때의 데이터 신호의 전위가 데이터 1을 나타내도 좋다.
또한, 데이터 신호에 의해 트랜지스터(112)의 소스 및 드레인 중 하나의 전위, 즉, 데이터 Dsch의 값을 설정한다.
다음에, 데이터의 대조 동작에 관해서 설명한다. 또한, 데이터 Dm과 데이터 Dsch의 대조를 행한다. 이 때, 데이터 Dm의 값과 데이터 Dsch의 값에 의해, 트랜지스터(112) 및 트랜지스터(113)의 각각의 상태가 변화된다. 따라서, 상기 변화로부터 데이터 Dm의 값을 판별할 수 있다. 또한, 데이터 Dsch의 값을 설정하기 전에 트랜지스터(112)의 소스 및 드레인 중 다른 하나와, 트랜지스터(113)의 소스 및 드레인 중 다른 하나의 접속 개소의 전위를 로우 레벨의 데이터 신호와 동등한 값으로 설정해 둔다.
예를 들면, 트랜지스터(112)가 N채널형 트랜지스터이며, 트랜지스터(113)가 P채널형 트랜지스터이며, 트랜지스터(113)의 소스 및 드레인 중 다른 하나의 전위가 데이터 Dsch의 반전 데이터가 되는 경우, 데이터 Dm의 값이 데이터 Dsch의 값과 일치하는 경우에 트랜지스터(112)의 소스 및 드레인 중 다른 하나와 트랜지스터(113)의 소스 및 드레인 중 다른 하나의 접속 개소의 전위를 하이 레벨의 데이터 신호의 전위와 동등한 값으로 할 수 있다. 따라서, 트랜지스터(112)의 소스 및 드레인 중 다른 하나와 트랜지스터(113)의 소스 및 드레인 중 다른 하나의 접속 개소의 전위의 값이 변화되는지 여부에 의해, 데이터 Dm의 값이 데이터 Dsch의 값과 일치하는지 여부를 판별할 수 있다.
이상이 도 1에 도시하는 기억 장치의 구동 방법예의 설명이다.
도 1을 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 기억 장치의 일례에서는, 제 1 내지 제 3 트랜지스터(예를 들면 트랜지스터(111) 내지 트랜지스터(113))에 의해, 메모리 셀에 기억된 데이터와 검색 데이터를 대조하여 기억된 데이터를 판별할 수 있는 메모리 셀을 구성할 수 있다.
또한, 본 실시형태에 있어서의 기억 장치의 일례에서는, 예를 들면 SRAM 등의 기억 장치 대신에, 제 1 트랜지스터를 사용하여 메모리 셀에 데이터의 기억을 행함으로써, 종래의 기억 장치보다 메모리 셀의 소자의 수를 적게 할 수 있어, 회로 면적을 작게 할 수 있다.
또한, 본 실시형태에 있어서의 기억 장치의 일례에서는, 제 1 트랜지스터로서, 오프 전류가 낮은 트랜지스터를 사용함으로써, 별도 용량 소자를 형성하지 않아도 데이터의 보유 기간을 길게 할 수 있다. 따라서, 메모리 셀의 소자의 수를 적게 할 수 있어, 회로 면적을 작게 할 수 있다. 또한, 소비 전력을 낮게 할 수 있다.
(실시형태 2)
본 실시형태에서는, 기억된 데이터가 검색 데이터와 일치하는지 여부를 판별할 수 있는 기억 장치의 예에 관해서 설명한다.
도 2a에 도시하는 기억 장치는, 메모리 셀(200)과, 데이터 신호선(SIG1)과, 데이터 신호선(SIG2)과, 선택 신호선(SEL1)을 포함한다.
메모리 셀(200)은, 메모리 셀(200)에 기억된 데이터인 데이터 Dm과, 검색 데이터인 데이터 Dsch를 대조하여, 데이터 Dm의 내용을 판별하는 기능을 가진다.
또한, 메모리 셀(200)은, 트랜지스터(211)와, 트랜지스터(212)와, 트랜지스터(213)와, 트랜지스터(214)를 포함한다.
트랜지스터(211)는, 메모리 셀(200)로의 데이터의 기록 및 보유를 제어하는 기능을 가진다.
트랜지스터(211)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG1)에 전기적으로 접속되고, 트랜지스터(211)의 게이트는, 선택 신호선(SEL1)에 전기적으로 접속된다.
트랜지스터(211)로서는, 예를 들면 상기 실시형태 1에 나타내는 트랜지스터(111)에 적용 가능한 오프 전류가 낮은 트랜지스터를 사용할 수 있다.
트랜지스터(212)는, 데이터 Dm 및 데이터 Dsch의 값에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(212)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG1)에 전기적으로 접속되고, 트랜지스터(212)의 게이트는, 트랜지스터(211)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 또한, 트랜지스터(212)의 소스 및 드레인 중 하나의 전위는, 데이터 Dsch가 되고, 트랜지스터(212)의 게이트의 전위는, 데이터 Dm이 된다. 또한, 반드시 트랜지스터(212)의 소스 및 드레인 중 하나를 데이터 신호선(SIG1)에 전기적으로 접속하지 않아도 좋고, 트랜지스터(212)를, 데이터 신호선(SIG1)과는 다른 데이터 신호선에 전기적으로 접속해도 좋다.
트랜지스터(213)는, 데이터 Dm 및 데이터 Dsch의 값에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(213)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG2)에 전기적으로 접속되고, 트랜지스터(213)의 소스 및 드레인 중 다른 하나는, 트랜지스터(212)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 트랜지스터(213)의 게이트는, 트랜지스터(211)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 또한, 트랜지스터(213)의 소스 및 드레인 중 하나의 전위는, 데이터 Dsch의 반전 데이터가 되고, 트랜지스터(213)의 게이트의 전위는 데이터 Dm이 된다. 또한, 반드시 트랜지스터(213)의 소스 및 드레인 중 하나를 데이터 신호선(SIG2)에 전기적으로 접속하지 않아도 좋고, 예를 들면 트랜지스터(213)의 소스 및 드레인 중 하나를, 소정의 전위가 주어지는 배선에 전기적으로 접속해도 좋다.
트랜지스터(214)는, 데이터 Dm과 데이터 Dsch의 대조 결과에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(214)의 게이트는, 트랜지스터(212)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(213)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
트랜지스터(212) 내지 트랜지스터(214)로서는, 예를 들면 트랜지스터(112) 및 트랜지스터(113)에 적용 가능한 트랜지스터를 사용할 수 있다.
다음에, 본 실시형태에 있어서의 기억 장치의 구동 방법예로서, 도 2a에 도시하는 기억 장치의 구동 방법예에 관해서 설명한다. 여기에서는, 일례로서 트랜지스터(211), 트랜지스터(212), 및 트랜지스터(214)를 N채널형 트랜지스터로 하고, 트랜지스터(213)를 P채널형 트랜지스터로 한다.
우선, 데이터의 기록 동작에 관해서 설명한다. 도 2a에 도시하는 기억 장치의 구동 방법예에서는, 메모리 셀(200)에 있어서, 선택 신호선(SEL1)을 개재하여 입력되는 선택 신호에 의해 트랜지스터(211)를 온 상태로 한다.
이 때, 데이터 신호선(SIG1)을 개재하여 메모리 셀(200)에 입력되는 데이터 신호에 의해, 트랜지스터(212) 및 트랜지스터(213)의 게이트의 전위, 즉 데이터 Dm의 값이 설정된다. 이것에 의해, 메모리 셀(200)에 새롭게 데이터가 기록된다. 그 후, 트랜지스터(211)를 오프 상태로 함으로써, 데이터 Dm의 값이 보유된다. 또한, 여기에서는 일례로서 데이터 신호를, 하이 레벨 및 로우 레벨이 되는 2치의 디지털 신호로 하고, 또한, 하이 레벨일 때의 데이터 신호의 전위가 데이터 1을 나타내고, 로우 레벨일 때의 데이터 신호의 전위가 데이터 0을 나타내는 것으로 한다.
또한, 데이터 신호에 의해, 데이터 신호선(SIG1)의 전위를 설정함으로써 데이터 Dsch의 값을 설정한다. 이 때, 데이터 신호선(SIG2)의 전위도 데이터 신호선(SIG2)을 개재하여 입력되는 데이터 신호에 의해 데이터 Dsch의 반전 데이터로 설정된다.
다음에, 데이터의 대조 동작에 관해서 설명한다. 또한, 데이터 Dm과 데이터 Dsch의 대조를 행한다. 이 때, 데이터 Dm의 값 및 데이터 Dsch의 값에 의해, 트랜지스터(212) 및 트랜지스터(213)의 각각의 상태가 변화된다. 따라서, 상기 변화로부터 데이터 Dm의 내용을 판별할 수 있다. 또한, 데이터 Dsch의 값을 설정하기 전에 트랜지스터(214)의 게이트의 전위(전위(Vx))를 로우 레벨일 때의 데이터 신호와 동등한 값으로 설정해 둔다.
예를 들면, 도 2b에 도시하는 바와 같이, 데이터 Dm의 값이 0이고 데이터 Dsch의 값이 0일 때, 트랜지스터(212)가 오프 상태가 되고, 트랜지스터(213)가 온 상태가 된다. 이 때, 트랜지스터(214)의 게이트의 전위(전위(Vx))가 하이 레벨일 때의 데이터 신호와 동등한 값이 되기 때문에, 트랜지스터(214)는 온 상태가 된다.
또한, 데이터 Dm이 1이고 데이터 Dsch가 0일 때, 트랜지스터(212)가 온 상태가 되고, 트랜지스터(213)가 오프 상태가 된다. 이 때, 트랜지스터(214)의 게이트의 전위(전위(Vx))가 로우 레벨일 때의 데이터 신호와 동등한 값이 되고, 트랜지스터(214)는 오프 상태가 된다.
또한, 데이터 Dm이 0이고 데이터 Dsch가 1일 때, 트랜지스터(212) 및 트랜지스터(213)가 오프 상태가 된다. 이 때, 트랜지스터(214)의 게이트의 전위가 로우 레벨일 때의 데이터 신호와 동등한 값이 되기 때문에, 트랜지스터(214)는 오프 상태가 된다.
또한, 데이터 Dm이 1이고 데이터 Dsch가 1일 때, 트랜지스터(212)가 온 상태가 되고, 트랜지스터(213)가 오프 상태가 된다. 이 때, 트랜지스터(214)의 게이트의 전위(전위(Vx))는, 하이 레벨일 때의 데이터 신호와 동등한 값이 되고, 트랜지스터(214)는, 온 상태가 된다.
도 2b에 도시하는 바와 같이, 메모리 셀(200)은, 데이터 Dm의 값과 데이터 Dsch의 값이 일치하는 경우에 트랜지스터(214)가 온 상태가 된다. 따라서, 트랜지스터(214)의 게이트의 전위의 값이 변화되는지 여부에 의해, 데이터 Dm의 값이 데이터 Dsch의 값과 일치하는지 여부를 판별할 수 있다.
이상이 도 2a에 도시하는 기억 장치의 구동 방법예의 설명이다.
또한, 복수 비트의 데이터의 내용의 판별을 행하는 경우, 예를 들면 도 3에 도시하는 바와 같이, 복수의 메모리 셀(200)에 있어서의 트랜지스터(214)의 각각의 소스 또는 드레인을 직렬 접속으로 전기적으로 접속시킴으로써, 복수 비트의 데이터의 판별을 행할 수 있다. 이 때, 1단째의 메모리 셀(200)에 있어서의 트랜지스터(214)의 소스 및 드레인 중 하나의 전위를 고전원 전위 및 저전원 전위 중 하나로 설정한다. 또한, 트랜지스터(203)를 형성하고, 트랜지스터(203)를 온 상태로 함으로써, 대조 결과를 나타내는 데이터 신호(S)의 전위를 고전원 전위 및 저전원 전위 중 다른 하나로 설정하고, 그 후 트랜지스터(203)를 오프 상태로 한다. 또한, 고전원 전위의 값을, 하이 레벨일 때의 데이터 신호의 값과 동등한 값으로 할 수 있고, 저전원 전위의 값을 로우 레벨일 때의 데이터 신호의 값과 동등한 값으로 할 수 있다.
도 3에 도시하는 기억 장치에서는, 선택 신호선(SEL1)을 개재하여 입력되는 선택 신호에 의해 각 메모리 셀(200)에 있어서의 트랜지스터(211)를 온 상태로 하고, 데이터 신호선(SIG1_1) 내지 데이터 신호선(SIG1_j)(j는 2 이상의 자연수), 및 데이터 신호선(SIG2_1) 내지 데이터 신호선(SIG2_j)을 개재하여 입력되는 복수 비트의 데이터 신호에 의해 각 메모리 셀(200)에 데이터를 기록하고, 각 메모리 셀(200)에 있어서 데이터 Dm과 데이터 Dsch를 대조하여, 트랜지스터(214)의 게이트의 전위(전위(Vx))의 값이 설정된다. 이 때, 동일한 행의 모든 메모리 셀(200)에 있어서, 트랜지스터(214)가 온 상태, 즉, 모든 메모리 셀(200)에 있어서, 데이터 Dm의 값과 데이터 Dsch의 값이 일치했을 때에 데이터 신호(S)의 전위의 값이 변화된다. 따라서, 복수 비트의 데이터라도 데이터의 내용을 판별할 수 있다.
도 2 및 도 3을 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 기억 장치의 일례에서는, 제 1 내지 제 4 트랜지스터(예를 들면 트랜지스터(211) 내지 트랜지스터(214))에 의해, 메모리 셀에 기억된 데이터와 검색 데이터를 대조하여 일치하는지 여부를 판별할 수 있는 메모리 셀을 구성할 수 있다.
또한, 본 실시형태에 있어서의 기억 장치의 일례에서는, 예를 들면 SRAM 등의 기억 장치 대신에, 제 1 트랜지스터(예를 들면 트랜지스터(211))를 사용하여 메모리 셀에 데이터의 기억을 행함으로써, 종래의 기억 장치보다 메모리 셀의 소자의 수를 적게 할 수 있어, 회로 면적을 작게 할 수 있다.
또한, 본 실시형태에 있어서의 기억 장치의 일례에서는, 제 1 트랜지스터로서, 오프 전류가 낮은 트랜지스터를 사용함으로써, 별도 용량 소자를 형성하지 않아도 데이터의 보유 기간을 길게 할 수 있다. 따라서, 메모리 셀의 소자의 수를 적게 할 수 있어, 회로 면적을 작게 할 수 있다. 또한, 소비 전력을 낮게 할 수 있다.
(실시형태 3)
본 실시형태에서는, 기억된 데이터가 검색 데이터와 일치하는지 여부를 판별할 수 있고, 또한 데이터의 판독이 가능한 기억 장치의 예에 관해서 설명한다.
도 4a에 도시하는 기억 장치는, 메모리 셀(300)과, 데이터 신호선(SIG1)과, 데이터 신호선(SIG2)과, 선택 신호선(SEL1)과, 선택 신호선(SEL2)과, 데이터 신호선(SIG3)을 포함한다.
메모리 셀(300)은, 메모리 셀(300)에 기억된 데이터인 데이터 Dm과, 검색 데이터인 데이터 Dsch를 대조하여, 데이터 Dm의 내용을 판별하는 기능을 가진다.
또한, 메모리 셀(300)은, 트랜지스터(311)와, 트랜지스터(312)와, 트랜지스터(313)와, 트랜지스터(314)를 포함한다.
트랜지스터(311)는, 메모리 셀(300)로의 데이터의 기록 및 보유를 제어하는 기능을 가진다.
트랜지스터(311)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG1)에 전기적으로 접속되고, 트랜지스터(311)의 게이트는, 선택 신호선(SEL1)에 전기적으로 접속된다.
트랜지스터(311)로서는, 예를 들면 상기 실시형태 1에 나타내는 트랜지스터(111)에 적용 가능한 오프 전류가 낮은 트랜지스터를 사용할 수 있다.
트랜지스터(312)는, 데이터 Dm 및 데이터 Dsch의 값에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(312)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG1)에 전기적으로 접속되고, 트랜지스터(312)의 게이트는, 트랜지스터(311)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 또한, 트랜지스터(312)의 소스 및 드레인 중 하나의 전위는, 데이터 Dsch가 되고, 트랜지스터(312)의 게이트의 전위는, 데이터 Dm이 된다. 또한, 반드시 트랜지스터(312)의 소스 및 드레인 중 하나를 데이터 신호선(SIG1)에 전기적으로 접속하지 않아도 좋고, 트랜지스터(312)를, 데이터 신호선(SIG1)과는 다른 데이터 신호선에 전기적으로 접속해도 좋다.
트랜지스터(312)로서는, 예를 들면 전계 효과 트랜지스터 등을 사용할 수 있다.
트랜지스터(313)는, 데이터 Dm 및 데이터 Dsch의 값에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(313)는, 트랜지스터(312)와 반대의 도전형이며, 트랜지스터(313)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG2)에 전기적으로 접속되고, 트랜지스터(313)의 소스 및 드레인 중 다른 하나는, 트랜지스터(312)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 트랜지스터(313)의 게이트는, 트랜지스터(311)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 또한, 트랜지스터(313)의 소스 및 드레인 중 하나의 전위는, 데이터 Dsch의 반전 데이터가 되고, 트랜지스터(313)의 게이트의 전위는 데이터 Dm이 된다. 또한, 반드시 트랜지스터(313)의 소스 및 드레인 중 하나를 데이터 신호선(SIG2)에 전기적으로 접속하지 않아도 좋고, 예를 들면 트랜지스터(313)의 소스 및 드레인 중 하나를, 소정의 전위가 주어지는 배선에 전기적으로 접속해도 좋다.
트랜지스터(314)는, 대조 결과의 데이터를 판독할지 여부를 선택하는 기능을 가진다.
트랜지스터(314)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG3)에 전기적으로 접속되고, 트랜지스터(314)의 소스 및 드레인 중 다른 하나는, 트랜지스터(312)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(313)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 트랜지스터(314)의 게이트는, 선택 신호선(SEL2)에 전기적으로 접속된다.
트랜지스터(312) 내지 트랜지스터(314)로서는, 예를 들면 실시형태 1에 있어서의 트랜지스터(112) 및 트랜지스터(113)에 적용 가능한 트랜지스터 등을 사용할 수 있다.
다음에, 본 실시형태에 있어서의 기억 장치의 구동 방법예로서, 도 4a에 도시하는 기억 장치의 구동 방법예에 관해서 설명한다. 여기에서는, 일례로서 트랜지스터(311), 트랜지스터(312), 및 트랜지스터(314)를 N채널형 트랜지스터로 하고, 트랜지스터(313)를 P채널형 트랜지스터로 한다.
우선, 데이터의 기록 동작에 관해서 설명한다. 도 4a에 도시하는 기억 장치의 구동 방법예에서는, 메모리 셀(300)에 있어서, 트랜지스터(311)를 온 상태로 한다.
이 때, 데이터 신호선(SIG1)을 개재하여 입력되는 데이터 신호에 의해, 트랜지스터(312) 및 트랜지스터(313)의 게이트의 전위, 즉 데이터 Dm의 값이 설정된다. 이것에 의해, 메모리 셀(300)에 새롭게 데이터가 기록된다. 그 후, 트랜지스터(311)를 오프 상태로 함으로써, 데이터 Dm의 값이 보유된다. 또한, 여기에서는 일례로서 데이터 신호를, 하이 레벨 및 로우 레벨이 되는 2치의 디지털 신호로 하고, 또한, 하이 레벨일 때의 데이터 신호의 전위가 데이터 1을 나타내고, 로우 레벨일 때의 데이터 신호의 전위가 데이터 0을 나타내는 것으로 한다.
또한, 데이터 신호에 의해, 데이터 신호선(SIG1)의 전위를 설정함으로써 데이터 Dsch의 값을 설정한다. 이 때, 데이터 신호선(SIG2)의 전위도 데이터 신호선(SIG2)을 개재하여 입력되는 데이터 신호에 의해 데이터 Dsch의 반전 데이터의 값으로 설정된다.
다음에, 데이터 Dm과 데이터 Dsch의 대조를 행한다. 이 때, 데이터 Dm의 값 및 데이터 Dsch의 값에 의해, 트랜지스터(312) 및 트랜지스터(313)의 각각의 상태가 변화된다. 따라서, 상기 변화로부터 데이터 Dm의 내용을 판별할 수 있다. 또한, 데이터 Dsch의 값을 설정하기 전에 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위(전위(Vx))를 로우 레벨일 때의 데이터 신호와 동등한 값에 리셋해 둔다.
예를 들면, 도 4b에 도시하는 바와 같이, 데이터 Dm의 값이 0이고 데이터 Dsch의 값이 0일 때, 트랜지스터(312)가 오프 상태가 되고, 트랜지스터(313)가 온 상태가 된다. 이 때, 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위(전위(Vx))는, 하이 레벨일 때의 데이터 신호와 동등한 값이 된다.
또한, 데이터 Dm의 값이 1이고 데이터 Dsch의 값이 0일 때, 트랜지스터(312)가 온 상태가 되고, 트랜지스터(313)가 오프 상태가 된다. 이 때, 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위(전위(Vx))는, 로우 레벨일 때의 데이터 신호와 동등한 값이 된다.
또한, 데이터 Dm의 값이 0이고 데이터 Dsch의 값이 1일 때, 트랜지스터(312) 및 트랜지스터(313)가 오프 상태가 된다. 이 때, 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위(전위(Vx))는, 로우 레벨일 때의 데이터 신호와 동등한 값이 된다.
또한, 데이터 Dm의 값이 1이고 데이터 Dsch의 값이 1일 때, 트랜지스터(312)가 온 상태가 되고, 트랜지스터(313)가 오프 상태가 된다. 이 때, 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위(전위(Vx))는, 하이 레벨일 때의 데이터 신호와 동등한 값이 된다.
도 4b에 도시하는 바와 같이, 메모리 셀(300)은, 데이터 Dm의 값과 데이터 Dsch의 값이 일치하는 경우에, 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위(전위(Vx))가 하이 레벨일 때의 데이터 신호와 동등한 값이 된다. 따라서, 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위의 값이 변화되는지 여부에 의해, 데이터 Dm의 값이 데이터 Dsch의 값과 일치하는지 여부를 판별할 수 있다.
또한, 메모리 셀(300)로부터 대조 결과를 나타내는 데이터를 판독할 수도 있다.
다음에, 데이터의 판독 동작에 관해서 설명한다. 메모리 셀(300)로부터 대조 결과를 나타내는 데이터를 판독하는 경우, 데이터 신호선(SIG3)을 고전원 전위로 설정한다. 또한, 선택 신호선(SEL2)을 개재하여 입력되는 선택 신호에 의해 트랜지스터(314)를 온 상태로 한다.
이 때, 데이터 신호선(SIG3)의 전위가, 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위와 동등한 값이 되기 때문에, 데이터 신호선(SIG3)을 개재하여 메모리 셀(300)에 있어서의 데이터 Dm과 데이터 Dsch의 대조 결과를 나타내는 데이터가 판독된다.
이상이 도 4a에 도시하는 기억 장치의 구동 방법예의 설명이다.
또한, 복수 비트의 데이터의 내용의 판별을 행하는 경우, 예를 들면 도 5에 도시하는 바와 같이, 복수의 메모리 셀(300)에 있어서의 트랜지스터(314)의 각각의 소스 또는 드레인을 병렬 접속으로 전기적으로 접속시킴으로써, 복수 비트의 데이터의 판별을 행할 수 있다. 이 때, 트랜지스터(303)를 형성하고, 트랜지스터(303)를 온 상태로 함으로써, 대조 결과를 나타내는 데이터 신호(S)의 전위를 고전원 전위 또는 저전원 전위로 설정하고, 그 후 트랜지스터(303)를 오프 상태로 한다.
도 5에 도시하는 기억 장치에서는, 선택 신호선(SEL1)을 개재하여 입력되는 선택 신호에 의해 각 메모리 셀(300)에 있어서의 트랜지스터(311)를 온 상태로 하고, 데이터 신호선(SIG1_1) 내지 데이터 신호선(SIG1_j)(j는 2 이상의 자연수), 및 데이터 신호선(SIG2_1) 내지 데이터 신호선(SIG2_j)을 개재하여 입력되는 복수 비트의 데이터 신호에 의해 각 메모리 셀(300)에 데이터를 기록한다. 또한, 각 메모리 셀(300)에 있어서 데이터 Dm과 데이터 Dsch를 대조하여, 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위(전위(Vx))의 값이 설정된다. 또한, 데이터 신호선(SIG3)의 전위를 고전원 전위 또는 저전원 전위로 설정하고, 선택 신호선(SEL_2)을 개재하여 입력되는 선택 신호에 의해, 각 메모리 셀(300)에 있어서의 트랜지스터(314)가 온 상태가 됨으로써, 트랜지스터(314)의 소스 및 드레인 중 다른 하나의 전위(전위(Vx))에 따라 데이터 신호(S)의 전위의 값이 설정된다. 이 때, 동일한 행의 모든 메모리 셀(300)에 있어서, 데이터 Dm의 값과 데이터 Dsch의 값이 일치했을 때에 데이터 신호(S)의 전위의 값이 변화되지 않는다. 따라서, 복수 비트의 데이터라도 데이터의 내용을 판별할 수 있다.
도 4 및 도 5를 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 기억 장치의 일례에서는, 제 1 내지 제 4 트랜지스터(예를 들면 트랜지스터(311) 내지 트랜지스터(314))에 의해, 메모리 셀에 기억된 데이터가 검색 데이터를 대조하여 일치하는지 여부를 판별할 수 있는 메모리 셀을 구성할 수 있다.
또한, 본 실시형태에 있어서의 기억 장치의 일례에서는, 예를 들면 SRAM 등의 기억 장치 대신에, 제 1 트랜지스터(예를 들면 트랜지스터(311))를 사용하여 메모리 셀에 데이터의 기억을 행함으로써, 종래의 기억 장치보다 메모리 셀의 소자의 수를 적게 할 수 있어, 회로 면적을 작게 할 수 있다.
또한, 본 실시형태에 있어서의 기억 장치의 일례에서는, 제 1 트랜지스터로서, 오프 전류가 낮은 트랜지스터를 사용함으로써, 별도 용량 소자를 형성하지 않아도 데이터의 보유 기간을 길게 할 수 있다. 따라서, 메모리 셀의 소자의 수를 적게 할 수 있어, 회로 면적을 작게 할 수 있다. 또한, 소비 전력을 낮게 할 수 있다.
또한, 본 실시형태에 있어서의 기억 장치의 일례에서는, 제 4 트랜지스터(예를 들면 트랜지스터(314))를 사용하여 메모리 셀에 기억된 데이터를 선택적으로 판독할 수 있다. 따라서, 예를 들면 상기 메모리 셀이 매트릭스상으로 복수 배치되어 있는 경우라도, 지정한 행의 메모리 셀의 데이터를 선택적으로 판독할 수도 있기 때문에, 모든 메모리 셀의 데이터를 항상 일괄적으로 판독하는 경우와 비교하여 소비 전력을 저감시킬 수 있다.
(실시형태 4)
본 실시형태에서는, 기억된 데이터가 검색 데이터와 일치하는지 여부를 판별할 수 있고, 또한 기억된 데이터가 검색 데이터보다 큰지 작은지를 판별할 수 있는 기억 장치의 예에 관해서 설명한다.
도 6a에 도시하는 기억 장치는, 메모리 셀(400)과, 데이터 신호선(SIG1)과, 데이터 신호선(SIG2)과, 선택 신호선(SEL1)을 포함한다.
메모리 셀(400)은, 메모리 셀(400) 내에 기억된 데이터인 데이터 Dm과, 검색 데이터인 데이터 Dsch를 대조하여, 데이터 Dm의 내용을 판별하는 기능을 가진다.
또한, 메모리 셀(400)은, 트랜지스터(411)와, 트랜지스터(412)와, 트랜지스터(413)와, 트랜지스터(414)와, 트랜지스터(415)와, 트랜지스터(416)와, 트랜지스터(417)를 포함한다.
트랜지스터(411)는, 메모리 셀(400)로의 데이터의 기록 및 보유를 제어하는 기능을 가진다.
트랜지스터(411)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG1)에 전기적으로 접속되고, 트랜지스터(411)의 게이트는, 선택 신호선(SEL1)에 전기적으로 접속된다.
트랜지스터(411)로서는, 예를 들면 상기 실시형태 1에 나타내는 트랜지스터(111)에 적용 가능한 오프 전류가 낮은 트랜지스터를 사용할 수 있다.
트랜지스터(412)는, 데이터 Dm 및 데이터 Dsch의 값에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(412)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG1)에 전기적으로 접속되고, 트랜지스터(412)의 게이트는, 트랜지스터(411)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 또한, 트랜지스터(412)의 소스 및 드레인 중 하나의 전위는, 데이터 Dsch가 되고, 트랜지스터(412)의 게이트의 전위는, 데이터 Dm이 된다.
트랜지스터(413)는, 데이터 Dm 및 데이터 Dsch의 값에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(413)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG2)에 전기적으로 접속되고, 트랜지스터(413)의 소스 및 드레인 중 다른 하나는, 트랜지스터(412)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 트랜지스터(413)의 게이트는, 트랜지스터(411)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 또한, 트랜지스터(413)의 소스 및 드레인 중 하나의 전위는, 데이터 Dsch의 반전 데이터가 되고, 트랜지스터(413)의 게이트의 전위는 데이터 Dm이 된다. 또한, 반드시 트랜지스터(413)의 소스 및 드레인 중 하나를 데이터 신호선(SIG2)에 전기적으로 접속하지 않아도 좋고, 예를 들면 트랜지스터(413)의 소스 및 드레인 중 하나를, 소정의 전위가 주어지는 배선에 전기적으로 접속해도 좋다.
트랜지스터(414)는, 데이터 Dm과 데이터 Dsch의 대조 결과에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(414)의 게이트는, 트랜지스터(412)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(413)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
트랜지스터(414)로서는, 예를 들면 전계 효과 트랜지스터 등을 사용할 수 있다.
트랜지스터(415)는, 데이터 Dm과 데이터 Dsch의 대조 결과에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(415)의 소스 및 드레인 중 하나는, 데이터 신호선(SIG1)에 전기적으로 접속되고, 트랜지스터(415)의 게이트는, 트랜지스터(411)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 또한, 트랜지스터(415)의 소스 및 드레인 중 하나의 전위는, 데이터 Dsch가 되고, 트랜지스터(415)의 게이트의 전위는 데이터 Dm이 된다.
트랜지스터(416)는, 데이터 Dm과 데이터 Dsch의 대조 결과에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(416)의 소스 및 드레인 중 하나는, 트랜지스터(415)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 트랜지스터(416)의 소스 및 드레인 중 다른 하나에는, 소정의 값의 전위가 주어지고, 트랜지스터(416)의 게이트는, 트랜지스터(411)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 또한, 트랜지스터(416)의 게이트의 전위는 데이터 Dm이 된다.
트랜지스터(417)는, 데이터 Dm과 데이터 Dsch의 대조 결과에 따라 온 상태 또는 오프 상태가 제어되는 기능을 가진다.
트랜지스터(417)의 게이트는, 트랜지스터(415)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(416)의 소스 및 드레인 중 하나에 전기적으로 접속된다.
트랜지스터(412) 내지 트랜지스터(417)로서는, 예를 들면 상기 실시형태 1에 나타내는 트랜지스터(112) 및 트랜지스터(113)에 적용 가능한 트랜지스터를 사용할 수 있다.
다음에, 본 실시형태에 있어서의 기억 장치의 구동 방법예로서, 도 6a에 도시하는 기억 장치의 구동 방법예에 관해서 설명한다. 여기에서는, 일례로서 트랜지스터(411), 트랜지스터(412), 트랜지스터(414), 트랜지스터(416), 및 트랜지스터(417)를 N채널형 트랜지스터로 해서, 트랜지스터(413) 및 트랜지스터(415)를 P채널형 트랜지스터로 한다. 또한, 트랜지스터(416)의 소스 및 드레인 중 하나의 전위를 저전원 전위로 한다.
우선, 데이터의 기록 동작에 관해서 설명한다. 도 6a에 도시하는 기억 장치의 구동 방법예에서는, 메모리 셀(400)에 있어서, 선택 신호선(SEL1)을 개재하여 입력되는 선택 신호에 의해 트랜지스터(411)를 온 상태로 한다.
이 때, 데이터 신호선(SIG1)을 개재하여 입력되는 데이터 신호에 의해, 트랜지스터(412), 트랜지스터(413), 트랜지스터(415), 및 트랜지스터(416)의 게이트의 전위, 즉 데이터 Dm의 값이 설정된다. 이것에 의해, 메모리 셀(400)에 새롭게 데이터가 기록된다. 그 후, 트랜지스터(411)를 오프 상태로 함으로써, 데이터 Dm의 값이 보유된다. 여기에서는, 일례로서 데이터 신호를, 하이 레벨 및 로우 레벨이 되는 2치의 디지털 신호로 하고, 또한, 하이 레벨일 때의 데이터 신호의 전위가 데이터 1을 나타내고, 로우 레벨일 때의 데이터 신호의 전위가 데이터 0을 나타내는 것으로 한다.
또한, 데이터 신호에 의해, 데이터 신호선(SIG1)의 전위를 설정함으로써 데이터 Dsch의 값을 설정한다. 이 때, 데이터 신호선(SIG2)의 전위도 데이터 신호선(SIG2)을 개재하여 입력되는 데이터 신호에 의해 데이터 Dsch의 반전 데이터의 값으로 설정된다.
다음에, 데이터 Dm과 데이터 Dsch의 대조를 행한다. 이 때, 데이터 Dm의 값 및 데이터 Dsch의 값에 의해, 트랜지스터(412), 트랜지스터(413), 트랜지스터(415), 및 트랜지스터(416)의 각각의 상태가 변화된다. 따라서, 상기 변화로부터 데이터 Dm의 내용을 판별할 수 있다. 또한, 데이터 Dsch의 값을 설정하기 전에 트랜지스터(414)의 게이트의 전위(전위(Vx1)라고도 한다)와 트랜지스터(417)의 게이트의 전위(전위(Vx2)라고도 한다)를 로우 레벨일 때의 데이터 신호와 동등한 값으로 설정해 둔다.
예를 들면, 도 6b에 도시하는 바와 같이, 데이터 Dm의 값이 0이고 데이터 Dsch의 값이 0일 때, 트랜지스터(413)가 온 상태가 되고, 트랜지스터(412), 트랜지스터(415), 및 트랜지스터(416)가 오프 상태가 된다. 이 때, 트랜지스터(414)의 게이트의 전위(전위(Vx1))가 하이 레벨일 때의 데이터 신호와 동등한 값이 되기 때문에, 트랜지스터(414)는 온 상태가 된다. 또한, 트랜지스터(417)의 게이트의 전위(전위(Vx2))가 로우 레벨일 때의 데이터 신호와 동등한 값이 되기 때문에, 트랜지스터(417)는 오프 상태가 된다.
또한, 데이터 Dm의 값이 1이고 데이터 Dsch의 값이 0일 때, 트랜지스터(412) 및 트랜지스터(416)가 온 상태가 되고, 트랜지스터(413) 및 트랜지스터(415)가 오프 상태가 된다. 이 때, 트랜지스터(414)의 게이트의 전위(전위(Vx1))가 로우 레벨일 때의 데이터 신호와 동등한 값이 되기 때문에, 트랜지스터(414)는 오프 상태가 된다. 또한, 트랜지스터(417)의 게이트의 전위(전위(Vx2))가 로우 레벨일 때의 데이터 신호와 동등한 값이 되기 때문에, 트랜지스터(417)는 오프 상태가 된다.
또한, 데이터 Dm의 값이 0이고 데이터 Dsch의 값이 1일 때, 트랜지스터(415)가 온 상태가 되고, 트랜지스터(412), 트랜지스터(413), 및 트랜지스터(416)가 오프 상태가 된다. 이 때, 트랜지스터(414)의 게이트의 전위(전위(Vx1))가 로우 레벨일 때의 데이터 신호와 동등한 값이 되고, 트랜지스터(414)는 오프 상태가 된다. 또한, 트랜지스터(417)의 게이트의 전위(전위(Vx2))가 하이 레벨일 때의 데이터 신호와 동등한 값이 되고, 트랜지스터(417)는 온 상태가 된다.
또한, 데이터 Dm의 값이 1이고 데이터 Dsch의 값이 1일 때, 트랜지스터(412) 및 트랜지스터(416)가 온 상태가 되고, 트랜지스터(413) 및 트랜지스터(415)가 오프 상태가 된다. 이 때, 트랜지스터(414)의 게이트의 전위(전위(Vx1))가 하이 레벨일 때의 데이터 신호와 동등한 값이 되기 때문에, 트랜지스터(414)는 온 상태가 된다. 또한, 트랜지스터(417)의 게이트의 전위(전위(Vx2))가 로우 레벨일 때의 데이터 신호와 동등한 값이 되기 때문에, 트랜지스터(417)는 오프 상태가 된다.
도 6b에 도시하는 바와 같이, 메모리 셀(400)은, 데이터 Dm의 값과 데이터 Dsch의 값이 일치하는 경우에, 트랜지스터(414)가 온 상태가 된다. 따라서, 트랜지스터(414)의 소스 또는 드레인의 전위의 값이 변화되는지 여부에 의해, 데이터 Dm의 값이 데이터 Dsch의 값과 일치하는지 여부를 판별할 수 있다. 또한, 데이터 Dm의 값과 데이터 Dsch의 값이 일치하지 않는 경우, 데이터 Dm의 값이 데이터 Dsch의 값보다 작은 경우에는, 트랜지스터(417)가 온 상태가 되고, 데이터 Dm의 값이 데이터 Dsch의 값보다 큰 경우에는, 트랜지스터(417)가 오프 상태가 된다. 따라서, 트랜지스터(417)의 소스 또는 드레인의 전위의 값이 변화되는지 여부에 의해, 데이터 Dm의 값이 데이터 Dsch의 값보다 큰지 작은지의 판별을 행할 수도 있다.
이상이 도 6a에 도시하는 기억 장치의 구동 방법예의 설명이다.
또한, 복수 비트의 데이터의 내용의 판별을 행하는 경우, 예를 들면 도 7에 도시하는 바와 같이, 동일한 행의 복수의 메모리 셀(400)에 있어서의 트랜지스터(414)의 각각의 소스 또는 드레인을 직렬 접속으로 전기적으로 접속시키고, 동일한 행의 복수의 메모리 셀(400)에 있어서의 트랜지스터(417)의 각각의 소스 또는 드레인을 병렬 접속으로 전기적으로 접속시킴으로써, 복수 비트의 데이터의 판별을 행할 수 있다. 이 때, 1단째의 메모리 셀(400)에 있어서의 트랜지스터(414)의 소스 및 드레인 중 하나의 전위, 및 트랜지스터(417)의 소스 및 드레인 중 다른 하나의 전위를 고전원 전위 및 저전원 전위 중 하나로 설정하고, 트랜지스터(402)를 형성하고, 트랜지스터(402)를 온 상태로 함으로써, 대조 결과를 나타내는 데이터 신호(S1)의 전위를 고전원 전위 및 저전원 전위 중 다른 하나로 설정하고, 그 후, 트랜지스터(402)를 오프 상태로 한다. 또한, 트랜지스터(403)를 형성하고, 트랜지스터(403)를 온 상태로 함으로써, 대조 결과를 나타내는 데이터 신호(S2)의 전위를 고전원 전위 및 저전원 전위 중 다른 하나로 설정하고, 그 후 트랜지스터(403)를 오프 상태로 한다.
도 7에 도시하는 기억 장치에서는, 선택 신호선(SEL1)을 개재하여 입력되는 선택 신호에 의해 각 메모리 셀(400)에 있어서의 트랜지스터(411)를 온 상태로 하고, 데이터 신호선(SIG1_1) 내지 데이터 신호선(SIG1_j)(j는 2 이상의 자연수), 및 데이터 신호선(SIG2_1) 내지 데이터 신호선(SIG2_j)을 개재하여 입력되는 복수 비트의 데이터 신호에 의해 각 메모리 셀(400)에 데이터를 기록하고, 각 메모리 셀(400)에 있어서 데이터 Dm과 데이터 Dsch를 대조하여, 트랜지스터(414)의 게이트의 전위(전위(Vx1)) 및 트랜지스터(417)의 게이트의 전위(전위(Vx2))의 값이 설정된다. 따라서, 복수 비트의 데이터라도 데이터의 내용을 판별할 수 있다.
도 6 및 도 7을 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 기억 장치의 일례에서는, 제 1 내지 제 7 트랜지스터(예를 들면 트랜지스터(411) 내지 트랜지스터(417))에 의해, 메모리 셀에 기억된 데이터가 검색 데이터를 대조하여 일치하는지 여부를 판별할 수 있고, 또한 기억된 데이터의 값이 검색 데이터보다 큰지 작은지를 판별할 수 있는 메모리 셀을 구성할 수 있다. 따라서, 데이터의 내용을 보다 상세하게 판별할 수 있기 때문에, 검색 정밀도를 향상시킬 수 있다.
또한, 본 실시형태에 있어서의 기억 장치의 일례에서는, 예를 들면 SRAM, DRAM, 플래시 메모리 등의 메모리 대신에, 제 1 트랜지스터(예를 들면 트랜지스터(411))를 사용하여 메모리 셀에 데이터의 기억을 행함으로써, 종래의 기억 장치보다 메모리 셀의 소자의 수를 적게 할 수 있어, 회로 면적을 작게 할 수 있다.
또한, 본 실시형태에 있어서의 기억 장치의 일례에서는, 제 1 트랜지스터로서, 오프 전류가 낮은 트랜지스터를 사용함으로써, 별도 용량 소자를 형성하지 않아도 데이터의 보유 기간을 길게 할 수 있다. 따라서, 메모리 셀의 소자의 수를 적게 할 수 있어, 회로 면적을 작게 할 수 있다. 또한, 소비 전력을 낮게 할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에 나타내는 기억 장치의 트랜지스터에 적용 가능한 산화물 반도체층을 포함하는 전계 효과 트랜지스터의 예에 관해서 설명한다.
본 실시형태에 있어서의 트랜지스터의 구조예에 관해서, 도 8을 사용하여 설명한다.
도 8a에 도시하는 트랜지스터는, 도전층(601_a)과, 절연층(602_a)과, 반도체층(603_a)과, 도전층(605a_a)과, 도전층(605b_a)을 포함한다.
반도체층(603_a)은, 영역(604a_a) 및 영역(604b_a)을 포함한다. 영역(604a_a) 및 영역(604b_a)은, 서로 이간되고, 각각 도판트가 첨가된 영역이다. 또한, 영역(604a_a) 및 영역(604b_a) 사이의 영역이 채널 형성 영역이 된다. 반도체층(603_a)은, 피소자 형성층(600_a) 위에 형성된다. 또한, 반드시 영역(604a_a) 및 영역(604b_a)을 형성하지 않아도 좋다.
도전층(605a_a) 및 도전층(605b_a)은, 반도체층(603_a) 위에 형성되고, 반도체층(603_a)에 전기적으로 접속된다. 또한, 도전층(605a_a) 및 도전층(605b_a)의 측면은, 테이퍼상이지만, 이것으로 한정되지 않는다.
또한, 도전층(605a_a)은, 영역(604a_a)의 일부에 중첩되지만, 반드시 이것으로 한정되지 않는다. 도전층(605a_a)을 영역(604a_a)의 일부에 중첩시킴으로써, 도전층(605a_a) 및 영역(604a_a) 사이의 저항값을 작게 할 수 있다. 또한, 도전층(605a_a)에 중첩되는 반도체층(603_a)의 영역 모두가 영역(604a_a)인 구조로 해도 좋다.
또한, 도전층(605b_a)은, 영역(604b_a)의 일부에 중첩되지만, 반드시 이것으로 한정되지 않는다. 도전층(605b_a)을 영역(604b_a)의 일부에 중첩시킴으로써, 도전층(605b_a) 및 영역(604b_a) 사이의 저항을 작게 할 수 있다. 또한, 도전층(605b_a)에 중첩되는 반도체층(603_a)의 영역 모두가 영역(604b_a)인 구조로 해도 좋다.
절연층(602_a)은, 반도체층(603_a), 도전층(605a_a), 및 도전층(605b_a) 위에 형성된다.
도전층(601_a)은, 절연층(602_a)의 일부 위에 형성되고, 절연층(602_a)을 개재하여 반도체층(603_a)에 중첩된다. 절연층(602_a)을 개재하여 도전층(601_a)과 중첩되는 반도체층(603_a)의 영역이 채널 형성 영역이 된다.
또한, 도 8b에 도시하는 트랜지스터는, 도전층(601_b)과, 절연층(602_b)과, 반도체층(603_b)과, 도전층(605a_b)과, 도전층(605b_b)과, 절연층(606a)과, 절연층(606b)과, 절연층(607)을 포함한다.
반도체층(603_b)은, 영역(604a_b) 및 영역(604b_b)을 포함한다. 영역(604a_b) 및 영역(604b_b)은, 서로 이간되고, 각각 도판트가 첨가된 영역이다. 반도체층(603_b)은, 도전층(605a_b) 및 도전층(605b_b)에 전기적으로 접속된다. 또한, 반드시 영역(604a_b) 및 영역(604b_b)을 형성하지 않아도 좋다. 또한, 피소자 형성층(600_b)에 매립 절연 영역을 형성하고, 상기 매립 절연 영역에 접하도록 영역(604a_b) 및 영역(604b_b)을 형성해도 좋다. 매립 절연 영역을 형성함으로써, 반도체층(603_b)에 산소를 공급하기 쉽게 할 수 있다.
절연층(602_b)은, 반도체층(603_b)의 일부 위에 형성된다.
도전층(601_b)은, 절연층(602_b)의 일부 위에 형성되고, 절연층(602_b)을 개재하여 반도체층(603_b)에 중첩된다. 또한, 절연층(602_b)을 개재하여 도전층(601_b)과 중첩되는 반도체층(603_b)의 영역이 트랜지스터의 채널 형성 영역이 된다. 또한, 도전층(601_b) 위에 절연층이 형성되어 있어도 좋다.
절연층(606a)은, 절연층(602_b) 위에 형성되고, 도전층(601_b)에 있어서의 한 쌍의 측면 중 하나에 접한다.
절연층(606b)은, 절연층(602_b) 위에 형성되고, 도전층(601_b)에 있어서의 한 쌍의 측면 중 다른 하나에 접한다.
또한, 절연층(602_b)을 개재하여 절연층(606a) 및 절연층(606b)에 중첩되는 영역(604a_b) 및 영역(604b_b)의 부분 도판트의 농도는, 절연층(606a) 및 절연층(606b)에 중첩되지 않는 영역(604a_b) 및 영역(604b_b)의 부분 도판트의 농도보다 낮아도 좋다.
도전층(605a_b) 및 도전층(605b_b)은, 반도체층(603_b) 위에 형성된다.
도전층(605a_b)은, 영역(604a_b)에 전기적으로 접속된다. 또한, 도전층(605a_b)은, 절연층(606a)에 접한다.
도전층(605b_b)은, 영역(604b_b)에 전기적으로 접속된다. 또한, 도전층(605b_b)은, 절연층(606b)에 접한다.
절연층(607)은, 도전층(601_b), 도전층(605a_b), 도전층(605b_b), 절연층(606a), 및 절연층(606b) 위에 형성된다.
또한, 도 8a 및 도 8b에 도시하는 각 구성 요소에 관해서 설명한다.
피소자 형성층(600_a) 및 피소자 형성층(600_b)으로서는, 예를 들면 절연층, 또는 절연 표면을 갖는 기판 등을 사용할 수 있다. 또한, 미리 소자가 형성된 층을 피소자 형성층(600_a) 및 피소자 형성층(600_b)으로서 사용할 수도 있다.
도전층(601_a) 및 도전층(601_b)의 각각은, 트랜지스터의 게이트로서의 기능을 가진다. 또한, 트랜지스터의 게이트로서의 기능을 갖는 층을 게이트 전극 또는 게이트 배선이라고도 한다.
도전층(601_a) 및 도전층(601_b)으로서는, 예를 들면 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 또한, 도전층(601_a) 및 도전층(601_b)에 적용 가능한 재료의 적층에 의해, 도전층(601_a) 및 도전층(601_b)을 구성할 수도 있다.
절연층(602_a) 및 절연층(602_b)의 각각은, 트랜지스터의 게이트 절연층으로서의 기능을 가진다.
절연층(602_a) 및 절연층(602_b)으로서는, 예를 들면 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 산화하프늄층, 또는 산화란탄층을 사용할 수 있다. 또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 적층에 의해 절연층(602_a) 및 절연층(602_b)을 구성할 수도 있다.
또한, 절연층(602_a) 및 절연층(602_b)으로서는, 예를 들면 원소주기표에 있어서의 제 13 족 원소 및 산소 원소를 함유하는 재료의 절연층을 사용할 수도 있다. 예를 들면, 반도체층(603_a) 및 반도체층(603_b)이 제 13 족 원소를 함유하는 경우에, 반도체층(603_a) 및 반도체층(603_b)에 접하는 절연층으로서 제 13 족 원소를 함유하는 절연층을 사용함으로써, 상기 절연층과 산화물 반도체층의 계면의 상태를 양호하게 할 수 있다.
제 13 족 원소 및 산소 원소를 함유하는 재료로서는, 예를 들면 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등을 들 수 있다. 또한, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 물질을 말하고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 물질을 말한다. 예를 들면, Al2Ox(x=3+α, α는 0보다 크고 1보다 작은 값), Ga2Ox(x=3+α, α는 0보다 크고 1보다 작은 값), 또는 GaxAl2-xO3+α(x는 0보다 크고 2보다 작은 값, α는 0보다 크고 1보다 작은 값)으로 표기되는 재료를 사용할 수도 있다.
또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층의 적층에 의해 절연층(602_a) 및 절연층(602_b)을 구성할 수도 있다. 예를 들면, 복수의 Ga2Ox로 표기되는 산화갈륨을 함유하는 층의 적층에 의해 절연층(602_a) 및 절연층(602_b)을 구성해도 좋다. 또한, Ga2Ox로 표기되는 산화갈륨을 함유하는 절연층 및 Al2Ox로 표기되는 산화알루미늄을 함유하는 절연층의 적층에 의해 절연층(602_a) 및 절연층(602_b)을 구성해도 좋다.
반도체층(603_a) 및 반도체층(603_b)의 각각은, 트랜지스터의 채널이 형성되는 층으로서의 기능을 가진다. 반도체층(603_a) 및 반도체층(603_b)에 적용 가능한 산화물 반도체로서는, 예를 들면 In계 산화물(예를 들면 산화인듐 등), Sn계 산화물(예를 들면 산화주석 등), 또는 Zn계 산화물(예를 들면 산화아연 등) 등을 사용할 수 있다.
또한, 상기 금속 산화물로서는, 예를 들면, 4원계 금속 산화물, 3원계 금속 산화물, 2원계 금속 산화물 등의 금속 산화물을 사용할 수도 있다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 특성의 편차를 감소시키기 위한 스테빌라이저로서 갈륨을 함유하고 있어도 좋다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 상기 스테빌라이저로서 주석을 함유하고 있어도 좋다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 상기 스테빌라이저로서 하프늄을 함유하고 있어도 좋다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 상기 스테빌라이저로서 알루미늄을 함유하고 있어도 좋다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 상기 스테빌라이저로서, 란타노이드인, 란탄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테튬 중 하나 또는 복수를 함유하고 있어도 좋다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 산화실리콘을 함유하고 있어도 좋다.
예를 들면, 4원계 금속 산화물로서는, 예를 들면 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등을 사용할 수 있다.
또한, 3원계 금속 산화물로서는, 예를 들면 In-Ga-Zn계 산화물, In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, 또는 In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물 등을 사용할 수 있다.
또한, 2원계 금속 산화물로서는, 예를 들면 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Sn계 산화물, 또는 In-Ga계 산화물 등을 사용할 수 있다.
또한, 예를 들면 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 함유하는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또한, 산화물 반도체로서는, InLO3(ZnO)m(m은 0보다 큰 수)로 표기되는 재료를 사용할 수도 있다. InLO3(ZnO)m의 L은, Ga, Al, Mn, 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다.
예를 들면, 산화물 반도체로서는, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또한, 산화물 반도체로서는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다.
그러나, 이들로 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값 전압, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비비정질이라도 좋다.
또한, 반도체층(603_a) 및 반도체층(603_b)으로서는, c축으로 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지며, c축에 있어서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다)의 층을 사용할 수 있다.
CAAC는, 단결정은 아니지만, 비정질만으로 형성되어 있는 재료도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은, 일정 방향(예를 들면, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직한 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직한 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서는, 예를 들면 막 형상으로 형성되고, 막 표면 또는 형성되는 기판면에 수직한 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
또한, 산화물 반도체로서는, c축 방향으로 배향하는 결정 영역의 조성이 In1+σGa1-σO3(ZnO)M(단, 0<σ<1, M=1 이상 3 이하의 수)로 표기되고, c축 방향으로 배향하는 결정 영역을 포함하는 전체의 반도체층의 조성이 InPGaQ0R(Zn0)M(단, 0<P<2, 0<Q<2, M=1 이상 3 이하의 수)로 표기되는 재료를 사용할 수도 있다.
또한, 예를 들면, 반도체층(603_a) 및 반도체층(603_b)이 CAAC의 산화물 반도체층인 경우에 있어서, 트랜지스터의 채널 길이를 30nm으로 할 때, 반도체층(603_a) 및 반도체층(603_b)의 두께를 예를 들면 5nm 정도로 해도 트랜지스터에 있어서의 단채널 효과를 억제할 수 있다.
여기에서, CAAC에 포함되는 결정 구조예에 관해서 도 9 내지 도 12를 사용하여 더 설명한다. 또한, 특별히 언급하지 않는 한, 도 9 내지 도 12는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 9에 있어서, 원으로 둘러싸인 O는 4배위의 산소 원자(4배위의 O라고도 한다)를 나타내고, 2중 원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 9a에서는, 1개의 6배위의 인듐 원자(6배위의 In이라고도 한다)와 6배위의 In에 근접하는 6개의 4배위의 산소 원자(4배위의 O라고도 한다)를 갖는 구조를 도시한다. 또한, In 등의 1개의 금속 원자와 상기 금속 원자에 근접하는 산소 원자에 의해 구성되는 부분을 소그룹이라고 한다. 또한, 도 9a에서는, 편의를 위해, 팔면체 구조를 평면 구조로 도시하고 있다. 또한, 도 9a의 상반분 및 하반분에는, 각각 3개씩 4배위의 O가 있다. 또한, 도 9a에 도시하는 소그룹의 전하는 0이다.
도 9b에서는, 1개의 5배위의 Ga와, 5배위의 Ga에 근접하는 3개의 3배위의 산소 원자(3배위의 O라고도 한다)와, 5배위의 Ga에 근접하는 2개의 4배위의 O를 갖는 구조를 도시한다. 3개의 3배위의 O의 각각은, 모두 ab면에 존재한다. 또한, 도 9b의 상반분 및 하반분의 각각은, 1개씩 4배위의 O가 있다. 또한, 인듐 원자에는, 6배위뿐만 아니라, 5배위의 인듐 원자(5배위의 In)도 존재하기 때문에, 5배위의 In과, 3개의 3배위의 O와, 2개의 4배위의 O에 의해, 도 9b에 도시하는 구조를 구성할 수도 있다. 또한, 도 9b에 도시하는 소그룹의 전하는 0이다.
도 9c에서는, 1개의 4배위의 아연 원자(4배위의 Zn이라고도 한다)와, 4배위의 Zn에 근접하는 4개의 4배위의 O를 갖는 구조를 도시한다. 도 9c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 9c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 또한, 도 9c에 도시하는 소그룹의 전하는 0이다.
도 9d에서는, 1개의 6배위의 주석 원자(6배위의 Sn이라고도 한다)와, 6배위의 Sn에 근접하는 6개의 4배위의 O를 갖는 구조를 도시한다. 도 9d의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또한, 도 9d에 도시하는 소그룹의 전하는 +1이 된다.
도 9e에서는, 2개의 아연 원자를 함유하는 소그룹을 도시한다. 도 9e의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 9e에 도시하는 소그룹의 전하는 -1이 된다.
또한, 복수의 소그룹의 집합체를 중그룹이라고 하고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 한다)이라고 한다.
여기에서, 상기 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 예를 들면, 도 9a에 도시하는 6배위의 In의 상반분에 있어서의 3개의 4배위의 O는, 하방향에 각각 근접하는 3개의 6배위의 In에 결합하고, 하반분에 있어서의 3개의 4배위의 O는, 상방향에 각각 근접하는 3개의 6배위의 In에 결합한다. 또한, 도 9b에 도시하는 5배위의 Ga의 상반분에 있어서의 1개의 3배위의 O는, 하방향에 근접하는 1개의 5배위의 Ga에 결합하고, 하반분에 있어서의 1개의 3배위의 O는, 상방향에 근접하는 1개의 5배위의 Ga에 결합한다. 또한, 도 9c에 도시하는 4배위의 Zn의 상반분에 있어서의 1개의 4배위의 O는, 하방향에 근접하는 1개의 4배위의 Zn에 결합하고, 하반분에 있어서의 3개의 O는, 상방향에 각각 근접하는 3개의 4배위의 Zn에 결합한다. 이와 같이, 금속 원자의 상방향에 있어서의 4배위의 0의 수와, 그 O의 하방향에 근접하는 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향에 있어서의 4배위의 O의 수와, 그 O의 상방향에 근접하는 금속 원자의 수는 동일하다. 이 때, O는 4배위이기 때문에, 하방향에 근접하는 금속 원자의 수와, 상방향에 근접하는 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있어서의 4배위의 O의 수와, 다른 금속 원자의 하방향에 있어서의 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는, 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자 또는 4배위의 금속 원자와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 개재하여 결합한다. 또한, 이밖에도, 층 구조의 합계 전하가 0이 되도록, 복수의 소그룹이 결합하여 중그룹을 구성한다.
또한, 도 10a에서는, In-Sn-Zn계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 또한, 도 10b에서는, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 10c에서는, 도 10b에 도시하는 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
또한, 도 10a에서는, 편의를 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 도시하고, 예를 들면, Sn의 상반분 및 하반분의 각각에 3개씩 4배위의 O가 있는 것을, 동그라미 3으로서 도시하고 있다. 마찬가지로, 도 10a에 있어서, In의 상반분 및 하반분의 각각에는, 1개씩 4배위의 O가 있는 것을, 동그라미 1로서 도시하고 있다. 또한, 마찬가지로, 도 10a에서는, 하반분에 1개의 4배위의 O가 있고, 상반분에 3개의 4배위의 O가 있는 Zn과, 상반분에 1개의 4배위의 O가 있고, 하반분에 3개의 4배위의 O가 있는 Zn을 도시하고 있다.
도 10a에 있어서, In-Sn-Zn계의 층 구조를 구성하는 중그룹에서는, 위에서부터 순차적으로, 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In에 결합하고, 상기 In이, 상반분에 3개의 4배위의 O가 있는 Zn에 결합하고, 또한 하반분의 1개의 4배위의 O 및 상기 Zn을 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 상기 In 원자가, 상반분에 1개의 4배위의 O가 있는 Zn 원자 2개로 이루어지는 소그룹과 결합하고, 또한 상기 소그룹의 하반분에 있어서의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn 원자와 결합하고 있다. 복수의 상기 중그룹이 결합함으로써, 대그룹이 구성된다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는, 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹의 전하는 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, +1인 전하를 상쇄하는 -1의 전하가 필요해진다. 전하가 -1이 되는 구조로서, 도 9e에 도시하는 바와 같이, 2개의 Zn을 함유하는 소그룹을 들 수 있다. 예를 들면, Sn을 함유하는 소그룹 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
또한, 도 10b에 도시하는 대그룹이 반복된 구조로 함으로써, In-Sn-Zn계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)로 하는 조성식으로 표기할 수 있다.
또한, 본 실시형태에 나타내는 다른 4원계 금속 산화물, 3원계 금속 산화물, 2원계 금속 산화물, 그 밖의 금속 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, In-Ga-Zn계의 층 구조를 구성하는 중그룹의 모델도를 도 11a에 도시한다.
도 11a에 있어서, In-Ga-Zn계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn에 결합하고, 또한 상기 Zn의 하반분의 3개의 4배위의 O를 개재하고, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga에 결합하고, 또한 상기 Ga의 하반분의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In에 결합하고 있는 구성이다. 복수의 상기 중그룹이 결합함으로써, 대그룹이 구성된다.
도 11b에서는, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 11b에 도시하는 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도 11c에 도시한다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 함유하는 소그룹의 전하는 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn계의 층 구조를 구성하는 중그룹은, 도 11a에 도시한 바와 같이 중그룹으로 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합하여 대그룹을 구성할 수도 있다.
구체적으로는, 도 11b에 도시한 대그룹이 반복됨으로써, In-Ga-Zn계의 결정을 얻을 수 있다. 얻어지는 In-Ga-Zn계의 층 구조는, InGaO3(ZnO)n(n은 자연수.)로 하는 조성식으로 표기된다.
n=1(InGaZnO4)의 경우, 예를 들면 결정 구조를 도 12a에 도시하는 구조로 할 수 있다. 또한, Ga 및 In은 5배위를 취하기 때문에, 도 9b를 사용하여 설명한 바와 같이, 결정 구조를 도 12a에 도시하는 결정 구조에 있어서의 Ga가 In으로 치환된 구조로 할 수도 있다.
또한, n=2(InGaZn2O5)의 경우, 예를 들면 결정 구조를 도 12b에 도시하는 결정 구조로 할 수 있다. 또한, Ga 및 In은 5배위를 취하기 때문에, 도 9b를 사용하여 설명한 바와 같이, 결정 구조를 도 12b에 도시하는 결정 구조에 있어서의 Ga가 In으로 치환된 구조로 할 수도 있다.
이상이 CAAC의 구조예의 설명이다. CAAC와 같이 결정성을 갖는 산화물 반도체는, 벌크내의 결함이 낮다.
또한, 도 8a 및 도 8b에 도시하는 영역(604a_a), 영역(604b_a), 영역(604a_b), 및 영역(604b_b)은, 도판트가 첨가되고, 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다. 도판트로서는, 예를 들면 원소주기표에 있어서의 13족의 원소(예를 들면 붕소 등), 원소주기표에 있어서의 15족의 원소(예를 들면 질소, 인, 및 비소 중 하나 또는 복수), 및 희가스 원소(예를 들면 헬륨, 아르곤, 및 크세논 중 하나 또는 복수) 중 하나 또는 복수를 사용할 수 있다. 또한, 트랜지스터의 소스로서의 기능을 갖는 영역을 소스 영역이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 영역을 드레인 영역이라고도 한다. 영역(604a_a), 영역(604b_a), 영역(604a_b), 및 영역(604b_b)에 도판트를 첨가함으로써 도전층과의 사이의 저항을 작게 할 수 있기 때문에, 트랜지스터를 미세화할 수 있다.
도전층(605a_a), 도전층(605b_a), 도전층(605a_b), 및 도전층(605b_b)의 각각은, 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다. 또한, 트랜지스터의 소스로서의 기능을 갖는 층을 소스 전극 또는 소스 배선이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(605a_a), 도전층(605b_a), 도전층(605a_b), 및 도전층(605b_b)으로서는, 예를 들면 알루미늄, 마그네슘, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 예를 들면, 구리, 마그네슘, 및 알루미늄을 함유하는 합금 재료의 층에 의해, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b), 및 도전층(605b_b)을 구성할 수 있다. 또한, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b), 및 도전층(605b_b)에 적용 가능한 재료의 적층에 의해, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b), 및 도전층(605b_b)을 구성할 수도 있다. 예를 들면, 구리, 마그네슘, 및 알루미늄을 함유하는 합금 재료의 층과 구리를 함유하는 층의 적층에 의해, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b), 및 도전층(605b_b)을 구성할 수 있다.
또한, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b), 및 도전층(605b_b)으로서는, 도전성의 금속 산화물을 함유하는 층을 사용할 수도 있다. 도전성의 금속 산화물로서는, 예를 들면 산화인듐, 산화주석, 산화아연, 산화인듐산화주석, 또는 산화인듐산화아연을 사용할 수 있다. 또한, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b), 및 도전층(605b_b)에 적용 가능한 도전성의 금속 산화물은, 산화실리콘을 함유하고 있어도 좋다.
절연층(606a) 및 절연층(606b)으로서는, 예를 들면 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(606a) 및 절연층(606b)에 적용 가능한 재료의 적층에 의해, 절연층(606a) 및 절연층(606b)을 구성해도 좋다.
절연층(607)은, 트랜지스터로의 불순물의 침입을 억제하는 보호 절연층으로서의 기능을 가진다.
절연층(607)으로서는, 예를 들면 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(607)에 적용 가능한 재료의 적층에 의해, 절연층(607)을 구성해도 좋다. 예를 들면, 산화실리콘층, 산화알루미늄층 등에 의해, 절연층(607)을 구성해도 좋다. 예를 들면, 산화알루미늄층을 사용함으로써, 반도체층(603_b)으로의 불순물의 침입 억제 효과를 보다 높일 수 있고, 또한, 반도체층(603_b) 중의 산소의 탈리 억제 효과를 높일 수 있다.
또한, 본 실시형태의 트랜지스터를, 채널 형성층으로서의 기능을 갖는 산화물 반도체층의 일부 위에 절연층을 포함하고, 상기 절연층을 개재하여 산화물 반도체층에 중첩되도록, 소스 또는 드레인으로서의 기능을 갖는 도전층을 포함하는 구조로 해도 좋다. 상기 구조인 경우, 절연층은, 트랜지스터의 채널 형성층을 보호하는 층(채널 보호층이라고도 한다)으로서의 기능을 가진다. 채널 보호층으로서의 기능을 갖는 절연층으로서는, 예를 들면 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 적층에 의해 채널 보호층으로서의 기능을 갖는 절연층을 구성해도 좋다.
또한, 피소자 형성층(600_a) 및 피소자 형성층(600_b) 위에 하지층을 형성하고, 상기 하지층 위에 트랜지스터를 형성해도 좋다. 이 때, 하지층으로서는, 예를 들면 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 적층에 의해 하지층을 구성해도 좋다. 예를 들면, 산화알루미늄층 및 산화실리콘층의 적층에 의해 하지층을 구성함으로써, 하지층에 포함되는 산소가 반도체층(603_a) 및 반도체층(603_b)을 개재하여 탈리되는 것을 억제할 수 있다.
또한, 본 실시형태에 있어서의 트랜지스터의 제작 방법예로서, 도 8a에 도시하는 트랜지스터의 제작 방법예에 관해서, 도 13을 사용하여 설명한다. 도 13은, 트랜지스터의 제작 방법예를 설명하기 위한 단면 모식도이다.
우선, 도 13a에 도시하는 바와 같이, 피소자 형성층(600a)을 준비하고, 피소자 형성층(600_a) 위에 반도체층(603_a)을 형성한다.
예를 들면, 스퍼터링법을 사용하여 반도체층(603_a)에 적용 가능한 산화물 반도체 재료의 막(산화물 반도체막이라고도 한다)을 성막함으로써, 반도체층(603_a)을 형성할 수 있다. 또한, 상기 산화물 반도체막을 성막한 후에, 상기 산화물 반도체막의 일부를 에칭해도 좋다. 또한, 희가스 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 산화물 반도체막을 성막해도 좋다.
또한, 스퍼터링 타깃으로서, In:Ga:Zn=1:1:1[원자수비], 4:2:3[원자수비], 3:1:2[원자수비], 1:1:2[원자수비], 2:1:3[원자수비], 또는 3:1:4[원자수비]의 조성비인 산화물 타깃을 사용하여 산화물 반도체막을 성막해도 좋다. 상기 조성비인 산화물 타깃을 사용함으로써, 결정성이 높은 산화물 반도체막을 성막할 수 있고, 다결정 또는 CAAC가 형성되기 쉬워진다.
또한, 스퍼터링 타깃으로서, In:Sn:Zn=1:2:2[원자수비], 2:1:3[원자수비], 1:1:1[원자수비], 또는 20:45:35[원자수비]의 조성비인 산화물 타깃을 사용하여 산화물 반도체막을 성막해도 좋다. 상기 조성비인 산화물 타깃을 사용함으로써, 결정성의 높은 산화물 반도체막을 성막할 수 있고, 다결정 또는 CAAC가 형성되기 쉬워진다.
또한, 스퍼터링 타깃으로서, In:Zn=50:1 내지 In:Zn=1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 In2O3:ZnO=1:4), 바람직하게는 In:Zn=20:1 내지 In:Zn=1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 In2O3:ZnO=1:2), 더욱 바람직하게는 In:Zn=15:1 내지 In:Zn=1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 In2O3:ZnO=3:4)의 조성비인 산화물 타깃을 사용하여 In-Zn계 산화물의 막을 성막해도 좋다. 예를 들면, In-Zn계 산화물 반도체막의 성막에 사용하는 타깃은, 원자수비가 In:Zn:O=S:U:R일 때, R>1.5S+U로 한다. In의 양을 많이 함으로써, 트랜지스터의 전계 효과 이동도(단순히 이동도라고도 한다)를 향상시킬 수 있다.
또한, 스퍼터링법을 사용하는 경우, 예를 들면, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기 하에서 반도체층(603_a)을 형성한다. 이 때, 희가스와 산소의 혼합 분위기 하에서 반도체층(603_a)을 형성하는 경우에는, 희가스의 양에 대해 산소의 양이 많은 편이 바람직하다.
또한, 스퍼터링법을 사용한 성막을 행하는 경우, 퇴적되는 막 중에 수소, 물, 수산기, 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물이 함유되지 않도록, 성막실 외부로부터의 리크나 성막실내의 내벽으로부터의 탈가스를 충분히 억제하는 것이 바람직하다.
예를 들면, 스퍼터링법을 사용하여 막을 성막하기 전에, 스퍼터링 장치의 예비 가열실에 있어서 예비 가열 처리를 행해도 좋다. 상기 예비 가열 처리를 행함으로써, 상기 불순물을 탈리할 수 있다.
또한, 스퍼터링법을 사용하여 성막하기 전에, 예를 들면 아르곤, 질소, 헬륨, 또는 산소 분위기 하에서, 타깃측에 전압을 인가하지 않고, 기판측에 RF 전원을 사용하여 전압을 인가하고, 플라즈마를 형성하여 피형성면을 개질하는 처리(역스퍼터링이라고도 한다)를 행해도 좋다. 역스퍼터링을 행함으로써, 피형성면에 부착되어 있는 분말 상태 물질(파티클, 먼지라고도 한다)을 제거할 수 있다.
또한, 스퍼터링법을 사용하여 성막하는 경우, 흡착형의 진공 펌프 등을 사용하고, 막을 성막하는 성막실내의 잔류 수분을 제거할 수 있다. 흡착형의 진공 펌프로서는, 예를 들면 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프 등을 사용할 수 있다. 또한, 콜드트랩을 설치한 터보 분자 펌프를 사용하여 성막실내의 잔류 수분을 제거할 수도 있다. 상기 진공 펌프를 사용함으로써, 상기 불순물을 함유하는 배기의 역류를 저감시킬 수 있다.
또한, 스퍼터링 가스로서, 예를 들면 상기 불순물이 제거된 고순도 가스를 사용함으로써, 형성되는 막의 상기 불순물의 농도를 저감시킬 수 있다. 예를 들면, 스퍼터링 가스로서, 이슬점 -70℃ 이하인 가스를 사용하는 것이 바람직하다.
또한, 스퍼터링법 대신에 증착법, PECVD(Plasma-Enhanced Chemical Vapor Deposition)법, PLD(Pulsed Laser Deposition)법, ALD(Atomic Layer Deposition)법, 또는 MBE(Molecular Beam Epitaxy)법 등을 사용하여 산화물 반도체막을 성막해도 좋다.
또한, 본 실시형태에 있어서의 트랜지스터의 제작 방법예에 있어서, 막의 일부를 에칭하여 층을 형성하는 경우, 예를 들면, 포토리소그래피 공정에 의해 막의 일부 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 막을 에칭함으로써, 층을 형성할 수 있다. 또한, 이 경우, 층의 형성 후에 레지스트 마스크를 제거한다.
또한, 반도체층(603_a)으로서 CAAC인 산화물 반도체층을 형성하는 경우, 스퍼터링법을 사용하여, 산화물 반도체막이 형성되는 피소자 형성층의 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하고 산화물 반도체막을 성막한다. 피소자 형성층의 온도를 높게 하여 산화물 반도체막을 성막함으로써, 막 중의 불순물 농도가 저감되고, 제작되는 트랜지스터의 전계 효과 이동도를 향상시켜, 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다. 또한, 산화물 반도체막 중의 원자 배열이 정렬되고, 고밀도화되어, 다결정 또는 CAAC가 형성되기 쉬워진다. 또한, 산소 가스 분위기에서 성막함에 의해서도, 희가스 등의 여분의 원자가 함유되지 않기 때문에 , 다결정 또는 CAAC가 형성되기 쉬워진다. 단, 산소 가스와 희가스의 혼합 분위기로 해도 좋고, 그 경우는 산소 가스의 비율은 30체적% 이상, 바람직하게는 50체적% 이상, 더욱 바람직하게는 80체적% 이상으로 한다. 또한, 산화물 반도체막을 얇게 할수록, 트랜지스터의 단채널 효과가 저감된다.
또한, 이 때, 산화물 반도체층의 두께를, 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하로 하는 것이 바람직하다.
또한, 이 때, 피소자 형성층(600_a)은 평탄한 것이 바람직하다. 예를 들면, 피소자 형성층(600_a)의 평균 면 거칠기는, 1nm 이하, 또한 0.3nm 이하인 것이 바람직하다. 피소자 형성층(600_a)의 평탄성을 향상시킴으로써, 비정질 상태의 산화물 반도체 이상으로 이동도를 향상시킬 수 있다. 예를 들면, 화학적 기계 연마(CMP) 처리 및 플라즈마 처리 중 하나 또는 복수에 의해, 피소자 형성층(600_a)을 평탄화할 수 있다. 이 때, 플라즈마 처리에는, 희가스 이온으로 표면을 스퍼터링하는 처리나 에칭 가스를 사용하여 표면을 에칭하는 처리도 포함된다.
다음에, 도 13b에 도시하는 바와 같이, 반도체층(603_a) 위에 도전층(605a_a) 및 도전층(605b_a)을 형성한다.
예를 들면, 스퍼터링법 등을 사용하여 도전층(605a_a) 및 도전층(605b_a)에 적용 가능한 재료의 막을 제 1 도전막으로서 성막하고, 상기 제 1 도전막의 일부를 에칭함으로써 도전층(605a_a) 및 도전층(605b_a)을 형성할 수 있다.
다음에, 도 13c에 도시하는 바와 같이, 반도체층(603_a)에 접하도록 절연층(602_a)을 형성한다.
예를 들면, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기 하에서, 스퍼터링법을 사용하여 절연층(602_a)에 적용 가능한 막을 성막함으로써, 절연층(602_a)을 형성할 수 있다. 스퍼터링법을 사용하여 절연층(602_a)을 형성함으로써, 트랜지스터의 백 채널로서의 기능을 갖는 반도체층(603_a)의 부분에 있어서의 저항의 저하를 억제할 수 있다. 또한, 절연층(602_a)을 형성할 때의 피소자 형성층(600_a)의 온도는, 실온 이상 300℃ 이하인 것이 바람직하다.
또한, 절연층(602_a)을 형성하기 전에 N2O, N2, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하여, 노출되어 있는 반도체층(603_a)의 표면에 부착된 흡착수 등을 제거해도 좋다. 플라즈마 처리를 행한 경우, 그 후, 대기에 접촉하지 않고, 절연층(602_a)을 형성하는 것이 바람직하다.
다음에, 도 13d에 도시하는 바와 같이, 절연층(602_a) 위에 도전층(601_a)을 형성한다.
예를 들면, 스퍼터링법 등을 사용하여 도전층(601_a)에 적용 가능한 재료의 막을 제 2 도전막으로서 성막하고, 상기 제 2 도전막의 일부를 에칭함으로써 도전층(601_a)을 형성할 수 있다.
또한, 도 8a에 도시하는 트랜지스터의 제작 방법의 일례에서는, 예를 들면 600℃ 이상 750℃ 이하, 또는 600℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행한다. 예를 들면, 산화물 반도체막을 성막한 후, 산화물 반도체막의 일부를 에칭한 후, 제 1 도전막을 성막한 후, 제 1 도전막의 일부를 에칭한 후, 절연층(602_a)을 형성한 후, 제 2 도전막을 성막한 후, 또는 제 2 도전막의 일부를 에칭한 후에 상기 가열 처리를 행한다. 상기 가열 처리를 행함으로써, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 반도체층(603_a)으로부터 배제된다.
또한, 상기 가열 처리를 행하는 가열 처리 장치로서는, 전기로, 또는 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 사용할 수 있고, 예를 들면 GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 예를 들면 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. 또한, GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스로서는, 예를 들면 희가스, 또는 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체(예를 들면 질소)를 사용할 수 있다.
또한, 상기 가열 처리를 행한 후, 그 가열 온도를 보유하면서 또는 그 가열 온도로부터 강온하는 과정에서 상기 가열 처리를 행한 로와 동일한 로에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입해도 좋다. 이 때, 산소 가스 또는 N2O 가스는, 물, 수소 등을 함유하지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를, 6N 이상, 바람직하게는 7N 이상, 즉, 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해, 반도체층(603_a)에 산소가 공급되고, 반도체층(603_a) 중의 산소 결핍에 기인하는 결함을 저감시킬 수 있다. 또한, 상기 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어의 도입은, 상기 가열 처리시에 행해도 좋다.
또한, 도 8a에 도시하는 트랜지스터의 제작 방법의 일례에서는, 반도체층(603_a) 형성후, 도전층(605a_a) 및 도전층(605b_a) 형성후, 절연층(602_a) 형성후, 도전층(601_a) 형성후, 또는 상기 가열 처리후에 산소 플라즈마에 의한 산소 도핑 처리 등, 산소 이온을 전계에서 가속시키는 방법을 사용하여 산화물 반도체막에 산소를 주입해도 좋다. 예를 들면 2.45GHz의 고밀도 플라즈마에 의해 산소 도핑 처리를 행해도 좋다. 또한, 이온 주입법을 사용하여 산소 도핑 처리를 행해도 좋다. 산소 도핑 처리를 행함으로써, 제작되는 트랜지스터의 전기 특성의 편차를 저감시킬 수 있다. 예를 들면, 산소 도핑 처리를 행하여, 절연층(602_a)을, 화학량론적 조성비보다 산소가 많은 상태로 한다.
반도체층(603_a)에 접하는 절연층 중의 산소를 과잉으로 함으로써, 반도체층(603_a)에 산소가 공급되기 쉬워진다. 따라서, 반도체층(603_a) 중, 또는 절연층(602_a)과, 반도체층(603_a)의 계면에 있어서의 산소 결함을 저감시킬 수 있기 때문에, 반도체층(603_a)의 캐리어 농도를 보다 저감시킬 수 있다. 또한, 이것으로 한정되지 않고, 제조 과정에 의해 반도체층(603_a)에 함유되는 산소를 과잉으로 한 경우라도, 반도체층(603_a)에 접하는 상기 절연층에 의해, 반도체층(603_a)으로부터의 산소의 탈리를 억제할 수 있다.
예를 들면, 절연층(602_a)으로서, 산화갈륨을 함유하는 절연층을 형성하는 경우, 상기 절연층에 산소를 공급하여, 산화갈륨의 조성을 Ga2Ox로 할 수 있다.
또한, 절연층(602_a)으로서, 산화알루미늄을 함유하는 절연층을 형성하는 경우, 상기 절연층에 산소를 공급하여, 산화알루미늄의 조성을 Al2Ox로 할 수 있다.
또한, 절연층(602_a)으로서, 산화갈륨알루미늄 또는 산화알루미늄갈륨을 함유하는 절연층을 형성하는 경우, 상기 절연층에 산소를 공급하여, 산화갈륨알루미늄 또는 산화알루미늄갈륨의 조성을 GaxAl2-xO3+α로 할 수 있다.
이상의 공정에 의해, 반도체층(603_a)으로부터, 수소, 물, 수산기, 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물을 배제하고, 또한 반도체층(603_a)에 산소를 공급함으로써, 산화물 반도체층을 고순도화시킬 수 있다.
또한, 상기 가열 처리와는 별도로, 절연층(602_a)을 형성한 후에, 불활성 가스 분위기하, 또는 산소 가스 분위기 하에서 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행해도 좋다.
상기에 나타내는 피소자 형성층(600_a)의 의도적인 가열 온도 또는 성막 후의 가열 처리의 온도는, 150℃ 이상 , 바람직하게는 200℃ 이상, 보다 바람직하게는400℃ 이상이다. 산화물 반도체막의 성막 후의 가열 처리에서는, 300℃ 이상이면 막 중에 함유되는 수소 등의 불순물을 방출시켜, 상기 불순물을 제거(탈수화, 탈수소화)할 수 있다.
상기 가열 처리는 산소 중에서 행할 수 있지만, 상기한 바와 같이 탈수화?탈수소화를 질소 분위기 또는 감압하에서 실시한 후, 산소 분위기 중에서 열처리를 하도록 2단계로 행하도록 해도 좋다. 탈수화?탈수소화 후에 산소를 함유하는 분위기 중에서 열처리함으로써, 산화물 반도체 중에 산소를 첨가하는 것도 가능해져, 상기 가열 처리의 효과를 보다 높일 수 있다. 또한, 상기 가산화 처리를, 산화물 반도체층에 접하도록 절연층을 형성한 상태에서 열처리를 행해도 좋다. 예를 들면 산화물 반도체층 중 및 산화물 반도체층에 적층하는 층과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 상기 가열 처리에 의해 산화물 반도체 중에 산소를 과잉으로 함유시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상할 수 있다. 상기 과잉의 산소는, 주로 격자간에 존재하는 산소이며, 그 산소 농도를 1×1016/㎤ 이상 2×1020/㎤ 이하로 함으로써, 예를 들면 결정화한 경우라도 결정에 변형 등을 주지 않고 산화물 반도체층 중에 산소를 함유시킬 수 있다.
또한, 산화물 반도체막의 성막 후에 가열 처리를 행함으로써, 제작되는 트랜지스터의 게이트 바이어스?스트레스에 대한 안정성을 향상시킬 수 있다. 또한, 트랜지스터의 전계 효과 이동도를 향상시킬 수도 있다.
또한, 도 13e에 도시하는 바와 같이, 도전층(601_a)이 형성되는 측에서부터 반도체층(603_a)에 도판트를 첨가함으로써, 절연층(602_a)을 개재하여 자기 정합으로 영역(604a_a) 및 영역(604b_a)을 형성한다.
예를 들면, 이온 도핑 장치 또는 이온 주입 장치를 사용하여 도판트를 첨가할 수 있다.
또한, 도 8a에 도시하는 트랜지스터의 제작 방법예를 나타냈지만, 이것으로 한정되지 않고, 예를 들면 도 8b에 도시하는 각 구성 요소에 있어서, 명칭이 도 8a에 도시하는 각 구성 요소와 동일하고 또한 기능의 적어도 일부가 도 8a에 도시하는 각 구성 요소와 동일하면, 도 8a에 도시하는 트랜지스터의 제작 방법예의 설명을 적절히 원용할 수 있다.
도 8 내지 도 13을 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 트랜지스터의 일례에서는, 게이트로서의 기능을 갖는 도전층과, 게이트 절연층으로서의 기능을 갖는 절연층과, 게이트 절연층으로서의 기능을 갖는 절연층을 개재하여 게이트로서의 기능을 갖는 도전층에 중첩하고, 채널이 형성되는 산화물 반도체층과, 산화물 반도체층에 전기적으로 접속되고, 소스 및 드레인 중 하나로서의 기능을 갖는 도전층과, 산화물 반도체층에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나로서의 기능을 갖는 도전층을 포함하는 구성으로 함으로써, 트랜지스터를 구성할 수 있다.
또한, 본 실시형태에 있어서의 트랜지스터의 일례에서는, 산화물 반도체층의 캐리어 농도를 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만으로 할 수 있다.
산화물 반도체를 트랜지스터에 적용하기 위해서는 캐리어 밀도를 1018/㎤ 이하로 하는 것이 바람직하다. In 또는 Zn을 함유하는 산화물 반도체는, Ga나 Sn을 산화물 반도체를 구성하는 1 원소로서 함유시킬뿐만 아니라, 상기와 같이 산화물 반도체막의 고순도화(수소 등의 제거)를 도모하는 것이나, 성막 후의 열처리를 함으로써 캐리어 밀도를 1018/㎤ 이하로 할 수 있다.
또한, 산화물 반도체막을 성막할 때의 가열 처리 및 성막 후의 가열 처리 중 하나 또는 복수를 행함으로써, 트랜지스터의 임계값 전압을 플러스 시프트시켜, 노멀리?오프화시킬 수 있고, 또한, 채널 폭 1㎛당 오프 전류를, 10aA(1×10-17A) 이하, 또한 1aA(1×10-18A) 이하, 또한 10zA(1×10-20A) 이하, 또한 1zA(1×10-21A) 이하, 또한 100yA(1×10-22A) 이하로 할 수 있다. 트랜지스터의 오프 전류는, 낮으면 낮을수록 좋지만, 본 실시형태에 있어서의 트랜지스터의 오프 전류의 하한값은, 약 10-30A/㎛일 것으로 추산된다.
본 실시형태의 산화물 반도체층을 포함하는 트랜지스터를, 예를 들면 상기 실시형태에 있어서의 기억 장치에 있어서의 데이터의 기록 및 보유를 제어하는 트랜지스터에 사용함으로써, 기억 장치에 있어서의 데이터의 보유시간을 길게 할 수 있다.
또한, 본 실시형태에 있어서의 트랜지스터의 일례는, 다른 트랜지스터(예를 들면, 원소주기표에 있어서의 제 14 족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터)와 적층시킬 수 있다. 따라서, 동일 기판 위에 상기 산화물 반도체층을 포함하는 트랜지스터 및 상기 다른 트랜지스터를 형성하면서, 회로 면적을 축소할 수 있다.
또한, 상기 산화물 반도체를 사용한 트랜지스터는, 비정질 또는 결정 중 어느 경우라도 비교적 높은 전계 효과 이동도를 얻을 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화?탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 예를 들면, In-Sn-Zn계 산화물 반도체를 사용하는 경우, 전계 효과 이동도를 31㎠/Vsec, 바람직하게는 39㎠/Vsec, 보다 바람직하게는 60㎠/Vsec으로 할 수도 있다. 또한, 이상적으로는, 고순도화된 산화물 반도체를 사용한 경우의 전계 효과 이동도를, 100㎠/Vsec보다 크게 할 수도 있다고 시사된다. 또한, 본 실시형태에 있어서의 트랜지스터의 일례에서는, 산화물 반도체층의 결함 밀도가 적을수록 트랜지스터의 전계 효과 이동도가 높아지게 된다고 시사된다.
(실시형태 6)
본 실시형태에서는, CPU 등의 연산 처리 장치의 예에 관해서 설명한다.
본 실시형태에 있어서의 연산 처리 장치의 예에 관해서, 도 14를 사용하여 설명한다.
도 14에 도시하는 연산 처리 장치는, 버스 인터페이스(IF라고도 한다)(801)와, 제어 장치(CTL이라고도 한다)(802)와, 캐시 메모리(CACH라고도 한다)(803)와, M개(M은 3 이상의 자연수)의 레지스터(Regi라고도 한다)(804)(레지스터(804_1) 내지 레지스터(804_M))와, 명령 디코더(IDecoder라고도 한다)(805)와, 연산 논리 유닛(ALU라고도 한다)(806)을 포함한다.
버스 인터페이스(801)는, 외부와의 신호의 교환, 및 연산 처리 장치 내의 각 회로와의 신호의 교환 등을 행하는 기능을 가진다.
제어 장치(802)는, 연산 처리 장치 내의 각 회로의 동작을 제어하는 기능을 가진다.
예를 들면, 상기 실시형태에 있어서의 집적 회로를 사용하여 제어 장치(802)를 구성할 수 있다.
캐시 메모리(803)는, 제어 장치(802)에 의해 제어되고, 연산 처리 장치에 있어서의 동작시의 데이터를 일시적으로 보유하는 기능을 가진다. 또한, 예를 들면, 1차 캐시 및 2차 캐시로서, 연산 처리 장치에 캐시 메모리(803)를 복수 형성해도 좋다.
예를 들면, 상기 실시형태에 있어서의 기억 장치를 연상 메모리로서 캐시 메모리(803)에 사용할 수 있다.
M개의 레지스터(804)는, 제어 장치(802)에 의해 제어되고, 연산 처리에 사용되는 데이터를 기억하는 기능을 가진다. 예를 들면 어떤 레지스터(804)를 연산 논리 유닛(806)용의 레지스터로 하고, 다른 레지스터(804)를 명령 디코더(805)용의 레지스터로 해도 좋다.
명령 디코더(805)는, 판독한 명령 신호를 번역하는 기능을 가진다. 번역된 명령 신호는, 제어 장치(802)에 입력되고, 제어 장치(802)는 명령 신호에 따른 제어 신호를 연산 논리 유닛(806)으로 출력한다.
연산 논리 유닛(806)은, 제어 장치(802)에 의해 제어되고, 입력된 명령 신호에 따라 논리 연산 처리를 행하는 기능을 가진다.
도 14를 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 연산 처리 장치의 일례에서는, 캐시 메모리에 상기 실시형태의 기억 장치를 사용함으로써, 검색 데이터에 따라 캐시 메모리에 기억된 데이터를 출력할지 여부를 선택하는 기능을 상기 캐시 메모리에 부가시킬 수 있다.
또한, 본 실시형태에 있어서의 연산 처리 장치에서는, 전원 전압의 공급을 정지한 경우에도, 캐시 메모리에 있어서, 전원 전압의 공급을 정지하기 직전의 내부 데이터의 일부를 보유할 수 있고, 전원 전압의 공급을 재개했을 때에 연산 처리 장치의 상태를 전원 전압의 공급을 정지하기 직전의 상태로 되돌릴 수 있다. 따라서, 전원 전압의 공급을 선택적으로 정지하여 소비 전력을 저감시킨 경우라도, 전원 전압의 공급을 재개한 후 통상 동작을 시작할 때까지의 시간을 짧게 할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태에 있어서의 연산 처리 장치를 포함한 전자 기기의 예에 관해서 설명한다.
본 실시형태에 있어서의 전자 기기의 구성예에 관해서, 도 15a 내지 도 15d를 사용하여 설명한다.
도 15a에 도시하는 전자 기기는, 휴대형 정보 단말의 예이다. 도 15a에 도시하는 휴대형 정보 단말은, 하우징(1001a)과, 하우징(1001a)에 형성된 표시부(1002a)를 포함한다.
또한, 하우징(1001a)의 측면(1003a)에 외부 기기에 접속시키기 위한 접속 단자, 도 15a에 도시하는 휴대형 정보 단말을 조작하기 위한 버튼 중, 하나 또는 복수를 형성해도 좋다.
도 15a에 도시하는 휴대형 정보 단말은, 하우징(1001a) 중에, CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로와의 신호의 송수신을 행하는 인터페이스와, 외부 기기와의 신호의 송수신을 행하는 안테나를 포함한다.
도 15a에 도시하는 휴대형 정보 단말은, 예를 들면 전화기, 전자 서적, PC, 및 게임기 중 하나 또는 복수로서의 기능을 가진다.
도 15b에 도시하는 전자 기기는, 폴더식의 휴대형 정보 단말의 예이다. 도 15b에 도시하는 휴대형 정보 단말은, 하우징(1001b)과, 하우징(1001b)에 형성된 표시부(1002b)와, 하우징(1004)과, 하우징(1004)에 형성된 표시부(1005)와, 하우징(1001b) 및 하우징(1004)을 접속하는 축부(1006)를 포함한다.
또한, 도 15b에 도시하는 휴대형 정보 단말에서는, 축부(1006)에 의해 하우징(1001b) 또는 하우징(1004)을 움직임으로써, 하우징(1001b)을 하우징(1004)에 중첩시킬 수 있다.
또한, 하우징(1001b)의 측면(1003b) 또는 하우징(1004)의 측면(1007)에 외부 기기에 접속시키기 위한 접속 단자, 도 15b에 도시하는 휴대형 정보 단말을 조작하기 위한 버튼 중, 하나 또는 복수를 형성해도 좋다.
또한, 표시부(1002b) 및 표시부(1005)에, 서로 상이한 화상 또는 1연속의 화상을 표시시켜도 좋다. 또한, 표시부(1005)를 반드시 형성하지 않아도 좋고, 표시부(1005) 대신에, 입력 장치인 키보드를 형성해도 좋다.
도 15b에 도시하는 휴대형 정보 단말은, 하우징(1001b) 또는 하우징(1004) 중에, CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로와의 신호의 송수신을 행하는 인터페이스를 포함한다. 또한, 도 15b에 도시하는 휴대형 정보 단말에, 외부와의 신호의 송수신을 행하는 안테나를 형성해도 좋다.
도 15b에 도시하는 휴대형 정보 단말은, 예를 들면 전화기, 전자 서적, PC, 및 게임기 중 하나 또는 복수로서의 기능을 가진다.
도 15c에 도시하는 전자 기기는, 설치형 정보 단말의 예이다. 도 15c에 도시하는 설치형 정보 단말은, 하우징(1001c)과, 하우징(1001c)에 형성된 표시부(1002c)를 포함한다.
또한, 표시부(1002c)를, 하우징(1001c)에 있어서의 갑판부(1008)에 형성할 수도 있다.
또한, 도 15c에 도시하는 설치형 정보 단말은, 하우징(1001c) 중에, CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로와의 신호의 송수신을 행하는 인터페이스를 포함한다. 또한, 도 15c에 도시하는 설치형 정보 단말에, 외부와의 신호의 송수신을 행하는 안테나를 형성해도 좋다.
또한, 도 15c에 도시하는 설치형 정보 단말에 있어서의 하우징(1001c)의 측면(1003c)에 티켓 등을 출력하는 티켓 출력부, 동전 투입부, 및 지폐 삽입부 중 하나 또는 복수를 형성해도 좋다.
도 15c에 도시하는 설치형 정보 단말은, 예를 들면 현금 자동 입출금기, 티켓 등의 주문을 하기 위한 정보 통신 단말(멀티미디어 스테이션이라고도 한다), 또는 게임기로서의 기능을 가진다.
도 15d는, 설치형 정보 단말의 예이다. 도 15d에 도시하는 설치형 정보 단말은, 하우징(1001d)과, 하우징(1001d)에 형성된 표시부(1002d)를 포함한다. 또한, 하우징(1001d)을 지지하는 지지대를 형성해도 좋다.
또한, 하우징(1001d)의 측면(1003d)에 외부 기기에 접속시키기 위한 접속 단자, 도 15d에 도시하는 설치형 정보 단말을 조작하기 위한 버튼 중, 하나 또는 복수를 형성해도 좋다.
또한, 도 15d에 도시하는 설치형 정보 단말은, 하우징(1001d) 중에, CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로와의 신호의 송수신을 행하는 인터페이스를 포함해도 좋다. 또한, 도 15d에 도시하는 설치형 정보 단말에, 외부와의 신호의 송수신을 행하는 안테나를 형성해도 좋다.
도 15d에 도시하는 설치형 정보 단말은, 예를 들면 디지털 포토 프레임, 모니터, 또는 텔레비전 장치로서의 기능을 가진다.
상기 실시형태의 연산 처리 장치는, 도 15a 내지 도 15d에 도시하는 전자 기기의 CPU로서 사용된다.
도 15를 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 전자 기기의 일례는, CPU로서 상기 실시형태에 있어서의 연산 처리 장치를 포함하는 구성이다.
또한, 본 실시형태에 있어서의 전자 기기의 일례에서는, 상기 실시형태에 있어서의 연산 처리 장치를 사용함으로써, 소비 전력을 억제하면서, 장시간 데이터의 보유를 행할 수 있다. 따라서, 연산 처리 장치의 소비 전력을 저감시킬 수 있다.
100 메모리 셀
111 트랜지스터
112 트랜지스터
113 트랜지스터
200 메모리 셀
203 트랜지스터
211 트랜지스터
212 트랜지스터
213 트랜지스터
214 트랜지스터
300 메모리 셀
303 트랜지스터
311 트랜지스터
312 트랜지스터
313 트랜지스터
314 트랜지스터
400 메모리 셀
402 트랜지스터
403 트랜지스터
411 트랜지스터
412 트랜지스터
413 트랜지스터
414 트랜지스터
415 트랜지스터
416 트랜지스터
417 트랜지스터
600 피소자 형성층
601 도전층
602 절연층
603 반도체층
604a 영역
604b 영역
605a 도전층
605b 도전층
606a 절연층
606b 절연층
607 절연층
801 버스 인터페이스
802 제어 장치
803 캐시 메모리
804 레지스터
805 명령 디코더
806 연산 논리 유닛
1001a 하우징
1001b 하우징
1001c 하우징
1001d 하우징
1002a 표시부
1002b 표시부
1002c 표시부
1002d 표시부
1003a 측면
1003b 측면
1003c 측면
1003d 측면
1004 하우징
1005 표시부
1006 축부
1007 측면
1008 갑판부

Claims (8)

  1. 메모리 셀을 포함하는 기억 장치에 있어서,
    상기 메모리 셀은:
    온 상태가 됨으로써 제 1 데이터를 기록하고, 오프 상태가 됨으로써 상기 제 1 데이터를 보유하는 것을 제어하도록 구성된 제 1 트랜지스터와;
    제 2 게이트, 제 2 소스, 및 제 2 드레인을 포함하는 제 2 트랜지스터와;
    제 3 게이트, 제 3 소스, 및 제 3 드레인을 포함하는 제 3 트랜지스터를 포함하고,
    상기 제 2 소스 및 상기 제 2 드레인 중 하나의 전위는 제 2 데이터의 전위이고,
    상기 제 2 게이트의 전위는 상기 제 1 데이터의 전위이고,
    상기 제 3 소스 및 상기 제 3 드레인 중 하나는 상기 제 2 소스 및 상기 제 2 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 3 게이트의 전위는 상기 제 1 데이터의 전위이고,
    상기 제 3 트랜지스터는 상기 제 2 트랜지스터와 반대의 도전형을 갖고,
    상기 제 1 트랜지스터는 채널 폭 1㎛당 오프 전류가 10aA 이하이고,
    상기 제 1 데이터는 상기 메모리 셀에 저장되고,
    상기 제 2 데이터는 검색 데이터이고,
    상기 메모리 셀은 상기 제 1 데이터와 상기 제 2 데이터를 대조하여, 상기 제 1 데이터의 내용을 판별하는 기능을 갖는, 기억 장치.
  2. 기억 장치에 있어서,
    메모리 셀, 제 1 데이터 신호선, 제 2 데이터 신호선, 및 선택 신호선을 포함하고,
    상기 메모리 셀은:
    제 1 게이트, 제 1 소스, 및 제 1 드레인을 포함하는 제 1 트랜지스터와;
    제 2 소스, 제 2 드레인, 및 제 2 게이트를 포함하는 제 2 트랜지스터와;
    제 3 소스, 제 3 드레인, 및 제 3 게이트를 포함하는 제 3 트랜지스터와;
    제 4 소스, 제 4 드레인, 및 제 4 게이트를 포함하는 제 4 트랜지스터를 포함하고,
    상기 제 1 소스 및 상기 제 1 드레인 중 하나는 상기 제 1 데이터 신호선에 전기적으로 접속되고,
    상기 제 1 게이트는 상기 선택 신호선에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 채널 폭 1㎛당 오프 전류가 10aA 이하이고,
    상기 제 2 소스 및 상기 제 2 드레인 중 하나는 상기 제 1 데이터 신호선에 전기적으로 접속되고,
    상기 제 2 게이트는 상기 제 1 소스 및 상기 제 1 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터는 상기 제 2 트랜지스터와 반대의 도전형을 갖고,
    상기 제 3 소스 및 상기 제 3 드레인 중 하나는 상기 제 2 데이터 신호선에 전기적으로 접속되고,
    상기 제 3 소스 및 상기 제 3 드레인 중 다른 하나는 상기 제 2 소스 및 상기 제 2 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 3 게이트는 상기 제 1 소스 및 상기 제 1 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 4 게이트는 상기 제 2 소스 및 상기 제 2 드레인 중 다른 하나 및 상기 제 3 소스 및 상기 제 3 드레인 중 상기 하나에 전기적으로 접속되는, 기억 장치.
  3. 기억 장치에 있어서,
    메모리 셀, 제 1 데이터 신호선, 제 2 데이터 신호선, 제 1 선택 신호선, 제 2 선택 신호선, 및 제 3 데이터 신호선을 포함하고,
    상기 메모리 셀은:
    제 1 소스, 제 1 드레인, 및 제 1 게이트를 포함하는 제 1 트랜지스터와;
    제 2 소스, 제 2 드레인, 및 제 2 게이트를 포함하는 제 2 트랜지스터와;
    제 3 소스, 제 3 드레인, 및 제 3 게이트를 포함하는 제 3 트랜지스터와;
    제 4 소스, 제 4 드레인, 및 제 4 게이트를 포함하는 제 4 트랜지스터를 포함하고,
    상기 제 1 소스 및 상기 제 1 드레인 중 하나는 상기 제 1 데이터 신호선에 전기적으로 접속되고,
    상기 제 1 게이트는 상기 제 1 선택 신호선에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 채널 폭 1㎛당 오프 전류가 10aA 이하이고,
    상기 제 2 소스 및 상기 제 2 드레인 중 하나는 상기 제 1 데이터 신호선에 전기적으로 접속되고,
    상기 제 2 게이트는 상기 제 1 소스 및 상기 제 1 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터는 상기 제 2 트랜지스터와 반대의 도전형을 갖고,
    상기 제 3 소스 및 상기 제 3 드레인 중 하나는 상기 제 2 데이터 신호선에 전기적으로 접속되고,
    상기 제 3 소스 및 상기 제 3 드레인 중 다른 하나는 상기 제 2 소스 및 상기 제 2 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 3 게이트는 상기 제 1 소스 및 상기 제 1 드레인 중 상기 다른 하나에 전기적으로 접속되고,
    상기 제 4 소스 및 상기 제 4 드레인 중 하나는 상기 제 3 데이터 신호선에 전기적으로 접속되고,
    상기 제 4 소스 및 상기 제 4 드레인 중 다른 하나는 상기 제 2 소스 및 상기 제 2 드레인 중 상기 다른 하나, 및 상기 제 3 소스 및 상기 제 3 드레인 중 상기 다른 하나에 전기적으로 접속되고,
    상기 제 4 게이트는 상기 제 2 선택 신호선에 전기적으로 접속되는, 기억 장치.
  4. 기억 장치에 있어서,
    메모리 셀, 제 1 데이터 신호선, 제 2 데이터 신호선, 및 선택 신호선을 포함하고,
    상기 메모리 셀은:
    제 1 소스, 제 1 드레인, 및 제 1 게이트를 포함하는 제 1 트랜지스터로서,
    상기 제 1 소스 및 상기 제 1 드레인 중 하나가 상기 제 1 데이터 신호선에 전기적으로 접속되고,
    상기 제 1 게이트가 상기 선택 신호선에 전기적으로 접속되고,
    채널 폭 1㎛당 오프 전류가 10aA 이하인, 상기 제 1 트랜지스터와;
    제 2 소스, 제 2 드레인, 및 제 2 게이트를 포함하는 제 2 트랜지스터로서,
    상기 제 2 소스 및 상기 제 2 드레인 중 하나가 상기 제 1 데이터 신호선에 전기적으로 접속되고,
    상기 제 2 게이트가 상기 제 1 소스 및 상기 제 1 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 2 트랜지스터와;
    제 3 소스 , 제 3 드레인, 및 제 3 게이트를 포함하는 제 3 트랜지스터로서,
    상기 제 2 트랜지스터와 반대의 도전형을 갖고,
    상기 제 3 소스 및 상기 제 3 드레인 중 하나가 상기 제 2 데이터 신호선에 전기적으로 접속되고,
    상기 제 3 소스 및 상기 제 3 드레인 중 다른 하나가 상기 제 2 소스 및 상기 제 2 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 3 게이트가 상기 제 1 소스 및 상기 제 1 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 3 트랜지스터와;
    제 4 소스, 제 4 드레인, 및 제 4 게이트를 포함하는 제 4 트랜지스터로서,
    상기 제 4 게이트가 상기 제 2 소스 및 상기 제 2 드레인 중 상기 다른 하나, 및 상기 제 3 소스 및 상기 제 3 드레인 중 상기 다른 하나에 전기적으로 접속되는, 상기 제 4 트랜지스터와;
    제 5 소스, 제 5 드레인, 및 제 5 게이트를 포함하는 제 5 트랜지스터로서,
    상기 제 5 소스 및 상기 제 5 드레인 중 하나가 상기 제 1 데이터 신호선에 전기적으로 접속되고,
    상기 제 5 게이트가 상기 제 1 소스 및 상기 제 1 드레인 중 상기 다른 하나에 전기적으로 접속되는, 상기 제 5 트랜지스터와;
    제 6 소스, 제 6 드레인, 및 제 6 게이트를 포함하는 제 6 트랜지스터로서,
    상기 제 5 트랜지스터와 반대의 도전형을 갖고,
    상기 제 6 소스 및 상기 제 6 드레인 중 하나가 상기 제 5 소스 및 상기 제 5 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 6 게이트가 상기 제 1 소스 및 상기 제 1 드레인 중 상기 다른 하나에 전기적으로 접속되는, 상기 제 6 트랜지스터와;
    제 7 소스, 제 7 드레인, 및 제 7 게이트를 포함하는 제 7 트랜지스터로서,
    상기 제 7 게이트가 상기 제 5 소스 및 상기 제 5 드레인 중 상기 다른 하나, 및 상기 제 6 소스 및 상기 제 6 드레인 중 상기 하나에 전기적으로 접속되는, 상기 제 7 트랜지스터를 포함하는, 기억 장치.
  5. 제 1 항에 있어서, 상기 제 1 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함하는, 기억 장치.
  6. 제 2 항에 있어서, 상기 제 1 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함하는, 기억 장치.
  7. 제 3 항에 있어서, 상기 제 1 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함하는, 기억 장치.
  8. 제 4 항에 있어서, 상기 제 1 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함하는, 기억 장치.
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