JP2017084441A - 記憶装置 - Google Patents

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Abstract

【課題】回路面積を小さくする。
【解決手段】記憶された第１のデータと検索データである第２のデータを照合することに
より、第１のデータの内容を判別する機能を有するメモリセルを具備し、メモリセルは、
オン状態又はオフ状態になることにより第１のデータの書き込み及び保持を制御する第１
のトランジスタと、ソース及びドレインの一方の電位が第２のデータであり、ゲートの電
位が第１のデータとなる第２のトランジスタと、第２のトランジスタと逆の導電型であり
、ソース及びドレインの一方が第２のトランジスタのソース及びドレインの他方に電気的
に接続され、ゲートの電位が第１のデータとなる第３のトランジスタと、を備える。
【選択図】図１

Description

本発明の一態様は、記憶装置に関する。
近年、データの書き換えが可能な記憶装置の開発が進められている。
上記記憶装置としては、例えば連想メモリなどが挙げられる。
連想メモリとは、データの書き換えが可能なだけではなく、メモリセルに記憶されている
データと検索データを比較することが可能な記憶装置である。
連想メモリは、例えばセットアソシアティブ方式のキャッシュメモリなどに用いられる。
セットアソシアティブ方式とは、複数のタグにより構成されるデータ格納構造であり、該
タグとして連想メモリが用いられる。上記キャッシュメモリに連想メモリを用いることに
より、ＣＰＵとキャッシュメモリとのデータ通信を速くすることができる。
また、連想メモリにおけるメモリセルは、例えばデータを保持する記憶回路、該記憶回路
に記憶されたデータ（記憶データ又はデータＤｍともいう）と検索データ（データＤｓｃ
ｈともいう）を比較する複数の比較回路を用いて構成される（例えば特許文献１）。
特許文献１では、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）を用いて記憶回路が構成されている。
特開２００４−２９５９６７号公報
従来の連想メモリでは、各メモリセルにおける回路面積が大きいといった問題があった。
例えば、特許文献１に示す連想メモリでは、記憶回路を構成するトランジスタの数が６個
と多く、回路面積が大きい。
また、従来の連想メモリでは、オフ状態におけるトランジスタのリーク電流により、メモ
リセルにおける記憶データの保持時間が短いといった問題があった。例えば、特許文献１
に示す連想メモリでは、電源の供給を停止すると、トランジスタのリーク電流などにより
データが消失してしまう。そのため、電源を供給しつづける又は別途不揮発メモリにデー
タを待避させる必要があり、いずれの場合であっても電力を消費してしまう。
本発明の一態様では、回路面積を小さくすること、及び消費電力を低減することの一つ又
は複数を課題の一つとする。
本発明の一態様では、メモリセルにおけるデータの書き込み及び保持を制御するトランジ
スタと、記憶データの値と検索データの値に応じてオン状態又はオフ状態が制御されるト
ランジスタを用いて、データを記憶する機能、及び記憶データと検索データを照合して記
憶データの内容を判別する機能を有するメモリセルを構成し、メモリセルにおけるトラン
ジスタの数を減らし、回路面積の縮小を図る。
また、本発明の一態様では、上記データの書き込み及び保持を制御するトランジスタとし
て、オフ電流の低いトランジスタを用いることにより、オフ状態におけるトランジスタの
リーク電流を低減し、メモリセルにおけるデータ保持期間を長くすることを図る。
本発明の一態様は、メモリセルに記憶された第１のデータと検索データである第２のデー
タを照合することにより、第１のデータの内容を判別する機能を有するメモリセルを具備
し、メモリセルは、チャネル幅１μｍあたりのオフ電流が１０ａＡ以下であり、オン状態
になることにより第１のデータの書き込み、オフ状態になることにより前記第１のデータ
の保持を制御する第１のトランジスタと、ソース及びドレインの一方の電位が第２のデー
タの電位であり、ゲートの電位が第１のデータの電位である第２のトランジスタと、第２
のトランジスタと逆の導電型であり、ソース及びドレインの一方が第２のトランジスタの
ソース及びドレインの他方に電気的に接続され、ゲートの電位が第１のデータの電位であ
る第３のトランジスタと、を備える記憶装置である。
上記本発明の一態様の記憶装置において、第１のトランジスタを、チャネルが形成される
酸化物半導体層を含む構成にしてもよい。
本発明の一態様により、メモリセルにおけるトランジスタの数を少なくし、回路面積を小
さくすることができる。また、本発明の一態様により、メモリセルにおけるデータの保持
期間を長くすることができるため、消費電力を低減することができる。
実施の形態１における記憶装置の例を説明するための図。 実施の形態２における記憶装置の例を説明するための図。 実施の形態２における記憶装置の例を説明するための図。 実施の形態３における記憶装置の例を説明するための図。 実施の形態３における記憶装置の例を説明するための図。 実施の形態４における記憶装置の例を説明するための図。 実施の形態４における記憶装置の例を説明するための図。 実施の形態５におけるトランジスタの構造例を示す断面模式図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 実施の形態５におけるトランジスタの作製方法例を説明するための断面模式図。 実施の形態６における演算処理装置の例を説明するための図。 実施の形態７における電子機器の例を説明するための図。
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお
、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、
当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定
されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに置き換えることができる。
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素
の数は、序数の数に限定されない。
（実施の形態１）
本実施の形態では、検索データと記憶されたデータの照合が可能な記憶装置の例について
説明する。
本実施の形態における記憶装置の例について図１を用いて説明する。
図１に示す記憶装置は、メモリセル１００を具備する。
メモリセル１００は、メモリセル１００に記憶されたデータであるデータＤｍと、検索デ
ータであるデータＤｓｃｈを照合して、データＤｍの内容を判別する機能を有する。
また、メモリセル１００は、トランジスタ１１１と、トランジスタ１１２と、トランジス
タ１１３と、を備える。
トランジスタ１１１は、データＤｍの書き込み及び保持を制御する機能を有する。
トランジスタ１１１としては、例えばオフ電流の低いトランジスタを用いることができる
。このとき、トランジスタ１１１のオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×
１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以
下、さらに好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さら
に好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましく
はチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
上記オフ電流の低いトランジスタとしては、例えばシリコンよりバンドギャップが広く、
例えば２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であり、チャ
ネルが形成される半導体層を含むトランジスタを用いることができる。上記バンドギャッ
プの広いトランジスタとしては、例えばチャネルが形成される酸化物半導体層を含む電界
効果トランジスタなどを用いることができる。
トランジスタ１１２は、データＤｍ及びデータＤｓｃｈの値に応じてオン状態（状態ＯＮ
ともいう）又はオフ状態（状態ＯＦＦともいう）が制御される機能を有する。
トランジスタ１１２のソース及びドレインの一方の電位は、データＤｓｃｈとなり、トラ
ンジスタ１１２のゲートの電位は、データＤｍとなる。例えば、トランジスタ１１２のゲ
ートは、トランジスタ１１１のソース又はドレインに電気的に接続される。
トランジスタ１１３は、データＤｍ及びデータＤｓｃｈの値に応じてオン状態又はオフ状
態が制御される機能を有する。
トランジスタ１１３のソース及びドレインの一方の電位は、データＤｓｃｈの反転データ
となり、トランジスタ１１３のゲートの電位は、データＤｍとなる。
また、例えばトランジスタ１１３のソース及びドレインの他方は、トランジスタ１１２の
ソース及びドレインの他方に電気的に接続され、トランジスタ１１３のゲートは、トラン
ジスタ１１１のソース又はドレインに電気的に接続される。
トランジスタ１１２及びトランジスタ１１３としては、例えばチャネルが形成され、元素
周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジス
タなどを用いることができる。
図１に示す記憶装置では、トランジスタ１１２のソース及びドレインの他方と、トランジ
スタ１１３のソース及びドレインの他方との接続箇所（ノードともいう）の電位に応じて
メモリセル１００における照合結果を示すデータの値が設定される。
なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として
用いる場合がある。
次に、本実施の形態における記憶装置の駆動方法例として、図１に示す記憶装置の駆動方
法例について説明する。
まず、データの書き込み動作について説明する。図１に示す記憶装置の駆動方法例では、
メモリセル１００において、トランジスタ１１１をオン状態にする。
このとき、データ信号により、トランジスタ１１２及びトランジスタ１１３のゲートの電
位、つまりデータＤｍの値が設定される。これにより、メモリセル１００に新たにデータ
が書き込まれる。その後、トランジスタ１１１をオフ状態にすることにより、データＤｍ
の値が保持される。ここでは、一例としてデータ信号を、ハイレベル（電位Ｈともいう）
及びローレベル（電位Ｌともいう）となる２値のデジタル信号とし、また、ハイレベルの
ときのデータ信号の電位がデータ１を表し、ローレベルのときのデータ信号の電位がデー
タ０を表すとする。なお、これに限定されず、ハイレベルのときのデータ信号の電位がデ
ータ０を表し、ローレベルのときのデータ信号の電位がデータ１を表してもよい。
また、データ信号によりトランジスタ１１２のソース及びドレインの一方の電位、つまり
、データＤｓｃｈの値を設定する。
次に、データの照合動作について説明する。また、データＤｍとデータＤｓｃｈの照合を
行う。このとき、データＤｍの値とデータＤｓｃｈの値によって、トランジスタ１１２及
びトランジスタ１１３のそれぞれの状態が変化する。よって、上記変化からデータＤｍの
値を判別することができる。なお、データＤｓｃｈの値を設定する前にトランジスタ１１
２のソース及びドレインの他方と、トランジスタ１１３のソース及びドレインの他方との
接続箇所の電位をローレベルのデータ信号と同等の値に設定しておく。
例えば、トランジスタ１１２がＮチャネル型トランジスタであり、トランジスタ１１３が
Ｐチャネル型トランジスタであり、トランジスタ１１３のソース及びドレインの他方の電
位がデータＤｓｃｈの反転データとなる場合、データＤｍの値がデータＤｓｃｈの値と一
致する場合にトランジスタ１１２のソース及びドレインの他方とトランジスタ１１３のソ
ース及びドレインの他方との接続箇所の電位をハイレベルのデータ信号の電位と同等の値
にすることができる。よって、トランジスタ１１２のソース及びドレインの他方とトラン
ジスタ１１３のソース及びドレインの他方との接続箇所の電位の値が変化するか否かによ
り、データＤｍの値がデータＤｓｃｈの値と一致するか否かを判別することができる。
以上が図１に示す記憶装置の駆動方法例の説明である。
図１を用いて説明したように、本実施の形態における記憶装置の一例では、第１乃至第３
のトランジスタ（例えばトランジスタ１１１乃至トランジスタ１１３）により、メモリセ
ルに記憶されたデータと検索データを照合して記憶されたデータを判別できるメモリセル
を構成することができる。
また、本実施の形態における記憶装置の一例では、例えばＳＲＡＭなどの記憶装置の代わ
りに、第１のトランジスタを用いてメモリセルにデータの記憶を行うことにより、従来の
記憶装置よりメモリセルの素子の数を少なくすることができ、回路面積を小さくすること
ができる。
また、本実施の形態における記憶装置の一例では、第１のトランジスタとして、オフ電流
の低いトランジスタを用いることにより、別途容量素子を設けなくてもデータの保持期間
を長くすることができる。よって、メモリセルの素子の数を少なくすることができ、回路
面積を小さくすることができる。また、消費電力を低くすることができる。
（実施の形態２）
本実施の形態では、記憶されたデータが検索データと一致するか否かを判別できる記憶装
置の例について説明する。
図２（Ａ）に示す記憶装置は、メモリセル２００と、データ信号線ＳＩＧ１と、データ信
号線ＳＩＧ２と、選択信号線ＳＥＬ１と、を具備する。
メモリセル２００は、メモリセル２００に記憶されたデータであるデータＤｍと、検索デ
ータであるデータＤｓｃｈを照合して、データＤｍの内容を判別する機能を有する。
さらに、メモリセル２００は、トランジスタ２１１と、トランジスタ２１２と、トランジ
スタ２１３と、トランジスタ２１４と、を備える。
トランジスタ２１１は、メモリセル２００へのデータの書き込み及び保持を制御する機能
を有する。
トランジスタ２１１のソース及びドレインの一方は、データ信号線ＳＩＧ１に電気的に接
続され、トランジスタ２１１のゲートは、選択信号線ＳＥＬ１に電気的に接続される。
トランジスタ２１１としては、例えば上記実施の形態１に示すトランジスタ１１１に適用
可能なオフ電流の低いトランジスタを用いることができる。
トランジスタ２１２は、データＤｍ及びデータＤｓｃｈの値に応じてオン状態又はオフ状
態が制御される機能を有する。
トランジスタ２１２のソース及びドレインの一方は、データ信号線ＳＩＧ１に電気的に接
続され、トランジスタ２１２のゲートは、トランジスタ２１１のソース及びドレインの他
方に電気的に接続される。また、トランジスタ２１２のソース及びドレインの一方の電位
は、データＤｓｃｈとなり、トランジスタ２１２のゲートの電位は、データＤｍとなる。
なお、必ずしもトランジスタ２１２のソース及びドレインの一方をデータ信号線ＳＩＧ１
に電気的に接続しなくてよく、トランジスタ２１２を、データ信号線ＳＩＧ１とは別のデ
ータ信号線に電気的に接続してもよい。
トランジスタ２１３は、データＤｍ及びデータＤｓｃｈの値に応じてオン状態又はオフ状
態が制御される機能を有する。
トランジスタ２１３のソース及びドレインの一方は、データ信号線ＳＩＧ２に電気的に接
続され、トランジスタ２１３のソース及びドレインの他方は、トランジスタ２１２のソー
ス及びドレインの他方に電気的に接続され、トランジスタ２１３のゲートは、トランジス
タ２１１のソース及びドレインの他方に電気的に接続される。また、トランジスタ２１３
のソース及びドレインの一方の電位は、データＤｓｃｈの反転データとなり、トランジス
タ２１３のゲートの電位はデータＤｍとなる。なお、必ずしもトランジスタ２１３のソー
ス及びドレインの一方をデータ信号線ＳＩＧ２に電気的に接続しなくてもよく、例えばト
ランジスタ２１３のソース及びドレインの一方を、所定の電位が与えられる配線に電気的
に接続してもよい。
トランジスタ２１４は、データＤｍとデータＤｓｃｈの照合結果に応じてオン状態又はオ
フ状態が制御される機能を有する。
トランジスタ２１４のゲートは、トランジスタ２１２のソース及びドレインの他方、並び
にトランジスタ２１３のソース及びドレインの他方に電気的に接続される。
トランジスタ２１２乃至トランジスタ２１４としては、例えばトランジスタ１１２及びト
ランジスタ１１３に適用可能なトランジスタを用いることができる。
次に、本実施の形態における記憶装置の駆動方法例として、図２（Ａ）に示す記憶装置の
駆動方法例について説明する。ここでは、一例としてトランジスタ２１１、トランジスタ
２１２、及びトランジスタ２１４をＮチャネル型トランジスタとし、トランジスタ２１３
をＰチャネル型トランジスタとする。
まず、データの書き込み動作について説明する。図２（Ａ）に示す記憶装置の駆動方法例
では、メモリセル２００において、選択信号線ＳＥＬ１を介して入力される選択信号によ
りトランジスタ２１１をオン状態にする。
このとき、データ信号線ＳＩＧ１を介してメモリセル２００に入力されるデータ信号によ
り、トランジスタ２１２及びトランジスタ２１３のゲートの電位、つまりデータＤｍの値
が設定される。これにより、メモリセル２００に新たにデータが書き込まれる。その後、
トランジスタ２１１をオフ状態にすることにより、データＤｍの値が保持される。なお、
ここでは一例としてデータ信号を、ハイレベル及びローレベルとなる２値のデジタル信号
とし、また、ハイレベルのときのデータ信号の電位がデータ１を表し、ローレベルのとき
のデータ信号の電位がデータ０を表すとする。
また、データ信号により、データ信号線ＳＩＧ１の電位を設定することでデータＤｓｃｈ
の値を設定する。このとき、データ信号線ＳＩＧ２の電位もデータ信号線ＳＩＧ２を介し
て入力されるデータ信号によりデータＤｓｃｈの反転データに設定される。
次に、データの照合動作について説明する。また、データＤｍとデータＤｓｃｈの照合を
行う。このとき、データＤｍの値及びデータＤｓｃｈの値によって、トランジスタ２１２
及びトランジスタ２１３のそれぞれの状態が変化する。よって、上記変化からデータＤｍ
の内容を判別することができる。なお、データＤｓｃｈの値を設定する前にトランジスタ
２１４のゲートの電位（電位Ｖｘ）をローレベルのときのデータ信号と同等の値に設定し
ておく。
例えば、図２（Ｂ）に示すように、データＤｍの値が０でデータＤｓｃｈの値が０のとき
、トランジスタ２１２がオフ状態になり、トランジスタ２１３がオン状態になる。このと
き、トランジスタ２１４のゲートの電位（電位Ｖｘ）がハイレベルのときのデータ信号と
同等の値になるため、トランジスタ２１４はオン状態になる。
また、データＤｍが１でデータＤｓｃｈが０のとき、トランジスタ２１２がオン状態にな
り、トランジスタ２１３がオフ状態になる。このとき、トランジスタ２１４のゲートの電
位（電位Ｖｘ）がローレベルのときのデータ信号と同等の値になり、トランジスタ２１４
はオフ状態になる。
また、データＤｍが０でデータＤｓｃｈが１のとき、トランジスタ２１２及びトランジス
タ２１３がオフ状態になる。このとき、トランジスタ２１４のゲートの電位がローレベル
のときのデータ信号と同等の値になるため、トランジスタ２１４はオフ状態になる。
また、データＤｍが１でデータＤｓｃｈが１のとき、トランジスタ２１２がオン状態にな
り、トランジスタ２１３がオフ状態になる。このとき、トランジスタ２１４のゲートの電
位（電位Ｖｘ）は、ハイレベルのときのデータ信号と同等の値になり、トランジスタ２１
４は、オン状態になる。
図２（Ｂ）に示すように、メモリセル２００は、データＤｍの値とデータＤｓｃｈの値が
一致する場合にトランジスタ２１４がオン状態になる。よって、トランジスタ２１４のゲ
ートの電位の値が変化するか否かにより、データＤｍの値がデータＤｓｃｈの値と一致す
るか否かを判別することができる。
以上が図２（Ａ）に示す記憶装置の駆動方法例の説明である。
また、複数ビットのデータの内容の判別を行う場合、例えば図３に示すように、複数のメ
モリセル２００におけるトランジスタ２１４のそれぞれのソース又はドレインを直列接続
で電気的に接続させることにより、複数ビットのデータの判別を行うことができる。この
とき、１段目のメモリセル２００におけるトランジスタ２１４のソース及びドレインの一
方の電位を高電源電位及び低電源電位の一方に設定する。また、トランジスタ２０３を設
け、トランジスタ２０３をオン状態にすることにより、照合結果を示すデータ信号Ｓの電
位を高電源電位及び低電源電位の他方に設定し、その後トランジスタ２０３をオフ状態に
する。なお、高電源電位の値を、ハイレベルのときのデータ信号の値と同等の値にするこ
とができ、低電源電位の値をローレベルのときのデータ信号の値と同等の値にすることが
できる。
図３に示す記憶装置では、選択信号線ＳＥＬ１を介して入力される選択信号により各メモ
リセル２００におけるトランジスタ２１１をオン状態にし、データ信号線ＳＩＧ１＿１乃
至データ信号線ＳＩＧ１＿ｊ（ｊは２以上の自然数）、及びデータ信号線ＳＩＧ２＿１乃
至データ信号線ＳＩＧ２＿ｊを介して入力される複数ビットのデータ信号により各メモリ
セル２００にデータを書き込み、各メモリセル２００においてデータＤｍとデータＤｓｃ
ｈを照合して、トランジスタ２１４のゲートの電位（電位Ｖｘ）の値が設定される。この
とき、同じ行の全てのメモリセル２００において、トランジスタ２１４がオン状態、すな
わち、全てのメモリセル２００において、データＤｍの値とデータＤｓｃｈの値が一致し
たときにデータ信号Ｓの電位の値が変化する。よって、複数ビットのデータであってもデ
ータの内容を判別することができる。
図２及び図３を用いて説明したように、本実施の形態における記憶装置の一例では、第１
乃至第４のトランジスタ（例えばトランジスタ２１１乃至トランジスタ２１４）により、
メモリセルに記憶されたデータと検索データを照合して一致するか否かを判別できるメモ
リセルを構成することができる。
また、本実施の形態における記憶装置の一例では、例えばＳＲＡＭなどの記憶装置の代わ
りに、第１のトランジスタ（例えばトランジスタ２１１）を用いてメモリセルにデータの
記憶を行うことにより、従来の記憶装置よりメモリセルの素子の数を少なくすることがで
き、回路面積を小さくすることができる。
また、本実施の形態における記憶装置の一例では、第１のトランジスタとして、オフ電流
の低いトランジスタを用いることにより、別途容量素子を設けなくてもデータの保持期間
を長くすることができる。よって、メモリセルの素子の数を少なくすることができ、回路
面積を小さくすることができる。また、消費電力を低くすることができる。
（実施の形態３）
本実施の形態では、記憶されたデータが検索データと一致するか否かを判別でき、且つデ
ータの読み出しが可能な記憶装置の例について説明する。
図４（Ａ）に示す記憶装置は、メモリセル３００と、データ信号線ＳＩＧ１と、データ信
号線ＳＩＧ２と、選択信号線ＳＥＬ１と、選択信号線ＳＥＬ２と、データ信号線ＳＩＧ３
と、を具備する。
メモリセル３００は、メモリセル３００に記憶されたデータであるデータＤｍと、検索デ
ータであるデータＤｓｃｈを照合して、データＤｍの内容を判別する機能を有する。
さらに、メモリセル３００は、トランジスタ３１１と、トランジスタ３１２と、トランジ
スタ３１３と、トランジスタ３１４と、を備える。
トランジスタ３１１は、メモリセル３００へのデータの書き込み及び保持を制御する機能
を有する。
トランジスタ３１１のソース及びドレインの一方は、データ信号線ＳＩＧ１に電気的に接
続され、トランジスタ３１１のゲートは、選択信号線ＳＥＬ１に電気的に接続される。
トランジスタ３１１としては、例えば上記実施の形態１に示すトランジスタ１１１に適用
可能なオフ電流の低いトランジスタを用いることができる。
トランジスタ３１２は、データＤｍ及びデータＤｓｃｈの値に応じてオン状態又はオフ状
態が制御される機能を有する。
トランジスタ３１２のソース及びドレインの一方は、データ信号線ＳＩＧ１に電気的に接
続され、トランジスタ３１２のゲートは、トランジスタ３１１のソース及びドレインの他
方に電気的に接続される。また、トランジスタ３１２のソース及びドレインの一方の電位
は、データＤｓｃｈとなり、トランジスタ３１２のゲートの電位は、データＤｍとなる。
なお、必ずしもトランジスタ３１２のソース及びドレインの一方をデータ信号線ＳＩＧ１
に電気的に接続しなくてよく、トランジスタ３１２を、データ信号線ＳＩＧ１とは別のデ
ータ信号線に電気的に接続してもよい。
トランジスタ３１２としては、例えば電界効果トランジスタなどを用いることができる。
トランジスタ３１３は、データＤｍ及びデータＤｓｃｈの値に応じてオン状態又はオフ状
態が制御される機能を有する。
トランジスタ３１３は、トランジスタ３１２と逆の導電型であり、トランジスタ３１３の
ソース及びドレインの一方は、データ信号線ＳＩＧ２に電気的に接続され、トランジスタ
３１３のソース及びドレインの他方は、トランジスタ３１２のソース及びドレインの他方
に電気的に接続され、トランジスタ３１３のゲートは、トランジスタ３１１のソース及び
ドレインの他方に電気的に接続される。また、トランジスタ３１３のソース及びドレイン
の一方の電位は、データＤｓｃｈの反転データとなり、トランジスタ３１３のゲートの電
位はデータＤｍとなる。なお、必ずしもトランジスタ３１３のソース及びドレインの一方
をデータ信号線ＳＩＧ２に電気的に接続しなくてもよく、例えばトランジスタ３１３のソ
ース及びドレインの一方を、所定の電位が与えられる配線に電気的に接続してもよい。
トランジスタ３１４は、照合結果のデータを読み出すか否かを選択する機能を有する。
トランジスタ３１４のソース及びドレインの一方は、データ信号線ＳＩＧ３に電気的に接
続され、トランジスタ３１４のソース及びドレインの他方は、トランジスタ３１２のソー
ス及びドレインの他方、並びにトランジスタ３１３のソース及びドレインの他方に電気的
に接続され、トランジスタ３１４のゲートは、選択信号線ＳＥＬ２に電気的に接続される
。
トランジスタ３１２乃至トランジスタ３１４としては、例えば実施の形態１におけるトラ
ンジスタ１１２及びトランジスタ１１３に適用可能なトランジスタなどを用いることがで
きる。
次に、本実施の形態における記憶装置の駆動方法例として、図４（Ａ）に示す記憶装置の
駆動方法例について説明する。ここでは、一例としてトランジスタ３１１、トランジスタ
３１２、及びトランジスタ３１４をＮチャネル型トランジスタとし、トランジスタ３１３
をＰチャネル型トランジスタとする。
まず、データの書き込み動作について説明する。図４（Ａ）に示す記憶装置の駆動方法例
では、メモリセル３００において、トランジスタ３１１をオン状態にする。
このとき、データ信号線ＳＩＧ１を介して入力されるデータ信号により、トランジスタ３
１２及びトランジスタ３１３のゲートの電位、つまりデータＤｍの値が設定される。これ
により、メモリセル３００に新たにデータが書き込まれる。その後、トランジスタ３１１
をオフ状態にすることにより、データＤｍの値が保持される。なお、ここでは一例として
データ信号を、ハイレベル及びローレベルとなる２値のデジタル信号とし、また、ハイレ
ベルのときのデータ信号の電位がデータ１を表し、ローレベルのときのデータ信号の電位
がデータ０を表すとする。
また、データ信号により、データ信号線ＳＩＧ１の電位を設定することでデータＤｓｃｈ
の値を設定する。このとき、データ信号線ＳＩＧ２の電位もデータ信号線ＳＩＧ２を介し
て入力されるデータ信号によりデータＤｓｃｈの反転データの値に設定される。
次に、データＤｍとデータＤｓｃｈの照合を行う。このとき、データＤｍの値及びデータ
Ｄｓｃｈの値によって、トランジスタ３１２及びトランジスタ３１３のそれぞれの状態が
変化する。よって、上記変化からデータＤｍの内容を判別することができる。なお、デー
タＤｓｃｈの値を設定する前にトランジスタ３１４のソース及びドレインの他方の電位（
電位Ｖｘ）をローレベルのときのデータ信号と同等の値にリセットしておく。
例えば、図４（Ｂ）に示すように、データＤｍの値が０でデータＤｓｃｈの値が０のとき
、トランジスタ３１２がオフ状態になり、トランジスタ３１３がオン状態になる。このと
き、トランジスタ３１４のソース及びドレインの他方の電位（電位Ｖｘ）は、ハイレベル
のときのデータ信号と同等の値になる。
また、データＤｍの値が１でデータＤｓｃｈの値が０のとき、トランジスタ３１２がオン
状態になり、トランジスタ３１３がオフ状態になる。このとき、トランジスタ３１４のソ
ース及びドレインの他方の電位（電位Ｖｘ）は、ローレベルのときのデータ信号と同等の
値になる。
また、データＤｍの値が０でデータＤｓｃｈの値が１のとき、トランジスタ３１２及びト
ランジスタ３１３がオフ状態になる。このとき、トランジスタ３１４のソース及びドレイ
ンの他方の電位（電位Ｖｘ）は、ローレベルのときのデータ信号と同等の値になる。
また、データＤｍの値が１でデータＤｓｃｈの値が１のとき、トランジスタ３１２がオン
状態になり、トランジスタ３１３がオフ状態になる。このとき、トランジスタ３１４のソ
ース及びドレインの他方の電位（電位Ｖｘ）は、ハイレベルのときのデータ信号と同等の
値になる。
図４（Ｂ）に示すように、メモリセル３００は、データＤｍの値とデータＤｓｃｈの値が
一致する場合に、トランジスタ３１４のソース及びドレインの他方の電位（電位Ｖｘ）が
ハイレベルのときのデータ信号と同等の値になる。よって、トランジスタ３１４のソース
及びドレインの他方の電位の値が変化するか否かにより、データＤｍの値がデータＤｓｃ
ｈの値と一致するか否かを判別することができる。
さらに、メモリセル３００から照合結果を示すデータを読み出すこともできる。
次に、データの読み出し動作について説明する。メモリセル３００から照合結果を示すデ
ータを読み出す場合、データ信号線ＳＩＧ３を高電源電位に設定する。また、選択信号線
ＳＥＬ２を介して入力される選択信号によりトランジスタ３１４をオン状態にする。
このとき、データ信号線ＳＩＧ３の電位が、トランジスタ３１４のソース及びドレインの
他方の電位と同等の値になるため、データ信号線ＳＩＧ３を介してメモリセル３００にお
けるデータＤｍとデータＤｓｃｈの照合結果を示すデータが読み出される。
以上が図４（Ａ）に示す記憶装置の駆動方法例の説明である。
また、複数ビットのデータの内容の判別を行う場合、例えば図５に示すように、複数のメ
モリセル３００におけるトランジスタ３１４のそれぞれのソース又はドレインを並列接続
で電気的に接続させることにより、複数ビットのデータの判別を行うことができる。この
とき、トランジスタ３０３を設け、トランジスタ３０３をオン状態にすることにより、照
合結果を示すデータ信号Ｓの電位を高電源電位又は低電源電位に設定し、その後トランジ
スタ３０３をオフ状態にする。
図５に示す記憶装置では、選択信号線ＳＥＬ１を介して入力される選択信号により各メモ
リセル３００におけるトランジスタ３１１をオン状態にし、データ信号線ＳＩＧ１＿１乃
至データ信号線ＳＩＧ１＿ｊ（ｊは２以上の自然数）、及びデータ信号線ＳＩＧ２＿１乃
至データ信号線ＳＩＧ２＿ｊを介して入力される複数ビットのデータ信号により各メモリ
セル３００にデータを書き込む。さらに、各メモリセル３００においてデータＤｍとデー
タＤｓｃｈを照合して、トランジスタ３１４のソース及びドレインの他方の電位（電位Ｖ
ｘ）の値が設定される。さらに、データ信号線ＳＩＧ３の電位を高電源電位又は低電源電
位に設定し、選択信号線ＳＥＬ＿２を介して入力される選択信号により、各メモリセル３
００におけるトランジスタ３１４がオン状態になることにより、トランジスタ３１４のソ
ース及びドレインの他方の電位（電位Ｖｘ）に応じてデータ信号Ｓの電位の値が設定され
る。このとき、同じ行の全てのメモリセル３００において、データＤｍの値とデータＤｓ
ｃｈの値が一致したときにデータ信号Ｓの電位の値が変化しない。よって、複数ビットの
データであってもデータの内容を判別することができる。
図４及び図５を用いて説明したように、本実施の形態における記憶装置の一例では、第１
乃至第４のトランジスタ（例えばトランジスタ３１１乃至トランジスタ３１４）により、
メモリセルに記憶されたデータが検索データを照合して一致するか否かを判別できるメモ
リセルを構成することができる。
また、本実施の形態における記憶装置の一例では、例えばＳＲＡＭなどの記憶装置の代わ
りに、第１のトランジスタ（例えばトランジスタ３１１）を用いてメモリセルにデータの
記憶を行うことにより、従来の記憶装置よりメモリセルの素子の数を少なくすることがで
き、回路面積を小さくすることができる。
また、本実施の形態における記憶装置の一例では、第１のトランジスタとして、オフ電流
の低いトランジスタを用いることにより、別途容量素子を設けなくてもデータの保持期間
を長くすることができる。よって、メモリセルの素子の数を少なくすることができ、回路
面積を小さくすることができる。また、消費電力を低くすることができる。
また、本実施の形態における記憶装置の一例では、第４のトランジスタ（例えばトランジ
スタ３１４）を用いてメモリセルに記憶されたデータを選択的に読み出すことができる。
よって、例えば上記メモリセルがマトリクス状に複数配置されている場合であっても、指
定した行のメモリセルのデータを選択的に読み出すこともできるため、全てのメモリセル
のデータを常に一括で読み出す場合と比較して消費電力を低減することができる。
（実施の形態４）
本実施の形態では、記憶されたデータが検索データと一致するか否かを判別でき、且つ記
憶されたデータが検索データより大きいか小さいかを判別することができる記憶装置の例
について説明する。
図６（Ａ）に示す記憶装置は、メモリセル４００と、データ信号線ＳＩＧ１と、データ信
号線ＳＩＧ２と、選択信号線ＳＥＬ１と、を具備する。
メモリセル４００は、メモリセル４００内に記憶されたデータであるデータＤｍと、検索
データであるデータＤｓｃｈを照合して、データＤｍの内容を判別する機能を有する。
さらに、メモリセル４００は、トランジスタ４１１と、トランジスタ４１２と、トランジ
スタ４１３と、トランジスタ４１４と、トランジスタ４１５と、トランジスタ４１６と、
トランジスタ４１７と、を備える。
トランジスタ４１１は、メモリセル４００へのデータの書き込み及び保持を制御する機能
を有する。
トランジスタ４１１のソース及びドレインの一方は、データ信号線ＳＩＧ１に電気的に接
続され、トランジスタ４１１のゲートは、選択信号線ＳＥＬ１に電気的に接続される。
トランジスタ４１１としては、例えば上記実施の形態１に示すトランジスタ１１１に適用
可能なオフ電流の低いトランジスタを用いることができる。
トランジスタ４１２は、データＤｍ及びデータＤｓｃｈの値に応じてオン状態又はオフ状
態が制御される機能を有する。
トランジスタ４１２のソース及びドレインの一方は、データ信号線ＳＩＧ１に電気的に接
続され、トランジスタ４１２のゲートは、トランジスタ４１１のソース及びドレインの他
方に電気的に接続される。また、トランジスタ４１２のソース及びドレインの一方の電位
は、データＤｓｃｈとなり、トランジスタ４１２のゲートの電位は、データＤｍとなる。
トランジスタ４１３は、データＤｍ及びデータＤｓｃｈの値に応じてオン状態又はオフ状
態が制御される機能を有する。
トランジスタ４１３のソース及びドレインの一方は、データ信号線ＳＩＧ２に電気的に接
続され、トランジスタ４１３のソース及びドレインの他方は、トランジスタ４１２のソー
ス及びドレインの他方に電気的に接続され、トランジスタ４１３のゲートは、トランジス
タ４１１のソース及びドレインの他方に電気的に接続される。また、トランジスタ４１３
のソース及びドレインの一方の電位は、データＤｓｃｈの反転データとなり、トランジス
タ４１３のゲートの電位はデータＤｍとなる。なお、必ずしもトランジスタ４１３のソー
ス及びドレインの一方をデータ信号線ＳＩＧ２に電気的に接続しなくてもよく、例えばト
ランジスタ４１３のソース及びドレインの一方を、所定の電位が与えられる配線に電気的
に接続してもよい。
トランジスタ４１４は、データＤｍとデータＤｓｃｈの照合結果に応じてオン状態又はオ
フ状態が制御される機能を有する。
トランジスタ４１４のゲートは、トランジスタ４１２のソース及びドレインの他方、並び
にトランジスタ４１３のソース及びドレインの他方に電気的に接続される。
トランジスタ４１４としては、例えば電界効果トランジスタなどを用いることができる。
トランジスタ４１５は、データＤｍとデータＤｓｃｈの照合結果に応じてオン状態又はオ
フ状態が制御される機能を有する。
トランジスタ４１５のソース及びドレインの一方は、データ信号線ＳＩＧ１に電気的に接
続され、トランジスタ４１５のゲートは、トランジスタ４１１のソース及びドレインの他
方に電気的に接続される。また、トランジスタ４１５のソース及びドレインの一方の電位
は、データＤｓｃｈとなり、トランジスタ４１５のゲートの電位はデータＤｍとなる。
トランジスタ４１６は、データＤｍとデータＤｓｃｈの照合結果に応じてオン状態又はオ
フ状態が制御される機能を有する。
トランジスタ４１６のソース及びドレインの一方は、トランジスタ４１５のソース及びド
レインの他方に電気的に接続され、トランジスタ４１６のソース及びドレインの他方には
、所定の値の電位が与えられ、トランジスタ４１６のゲートは、トランジスタ４１１のソ
ース及びドレインの他方に電気的に接続される。また、トランジスタ４１６のゲートの電
位はデータＤｍとなる。
トランジスタ４１７は、データＤｍとデータＤｓｃｈの照合結果に応じてオン状態又はオ
フ状態が制御される機能を有する。
トランジスタ４１７のゲートは、トランジスタ４１５のソース及びドレインの他方、並び
にトランジスタ４１６のソース及びドレインの一方に電気的に接続される。
トランジスタ４１２乃至トランジスタ４１７としては、例えば上記実施の形態１に示すト
ランジスタ１１２及びトランジスタ１１３に適用可能なトランジスタを用いることができ
る。
次に、本実施の形態における記憶装置の駆動方法例として、図６（Ａ）に示す記憶装置の
駆動方法例について説明する。ここでは、一例としてトランジスタ４１１、トランジスタ
４１２、トランジスタ４１４、トランジスタ４１６、及びトランジスタ４１７をＮチャネ
ル型トランジスタとし、トランジスタ４１３及びトランジスタ４１５をＰチャネル型トラ
ンジスタとする。また、トランジスタ４１６のソース及びドレインの一方の電位を低電源
電位とする。
まず、データの書き込み動作について説明する。図６（Ａ）に示す記憶装置の駆動方法例
では、メモリセル４００において、選択信号線ＳＥＬ１を介して入力される選択信号によ
りトランジスタ４１１をオン状態にする。
このとき、データ信号線ＳＩＧ１を介して入力されるデータ信号により、トランジスタ４
１２、トランジスタ４１３、トランジスタ４１５、及びトランジスタ４１６のゲートの電
位、つまりデータＤｍの値が設定される。これにより、メモリセル４００に新たにデータ
が書き込まれる。その後、トランジスタ４１１をオフ状態にすることにより、データＤｍ
の値が保持される。ここでは、一例としてデータ信号を、ハイレベル及びローレベルとな
る２値のデジタル信号とし、また、ハイレベルのときのデータ信号の電位がデータ１を表
し、ローレベルのときのデータ信号の電位がデータ０を表すとする。
また、データ信号により、データ信号線ＳＩＧ１の電位を設定することでデータＤｓｃｈ
の値を設定する。このとき、データ信号線ＳＩＧ２の電位もデータ信号線ＳＩＧ２を介し
て入力されるデータ信号によりデータＤｓｃｈの反転データの値に設定される。
次に、データＤｍとデータＤｓｃｈの照合を行う。このとき、データＤｍの値及びデータ
Ｄｓｃｈの値によって、トランジスタ４１２、トランジスタ４１３、トランジスタ４１５
、及びトランジスタ４１６のそれぞれの状態が変化する。よって、上記変化からデータＤ
ｍの内容を判別することができる。なお、データＤｓｃｈの値を設定する前にトランジス
タ４１４のゲートの電位（電位Ｖｘ１ともいう）とトランジスタ４１７のゲートの電位（
電位Ｖｘ２ともいう）をローレベルのときのデータ信号と同等の値に設定しておく。
例えば、図６（Ｂ）に示すように、データＤｍの値が０でデータＤｓｃｈの値が０のとき
、トランジスタ４１３がオン状態になり、トランジスタ４１２、トランジスタ４１５、及
びトランジスタ４１６がオフ状態になる。このとき、トランジスタ４１４のゲートの電位
（電位Ｖｘ１）がハイレベルのときのデータ信号と同等の値になるため、トランジスタ４
１４はオン状態になる。また、トランジスタ４１７のゲートの電位（電位Ｖｘ２）がロー
レベルのときのデータ信号と同等の値になるため、トランジスタ４１７はオフ状態になる
。
また、データＤｍの値が１でデータＤｓｃｈの値が０のとき、トランジスタ４１２及びト
ランジスタ４１６がオン状態になり、トランジスタ４１３及びトランジスタ４１５がオフ
状態になる。このとき、トランジスタ４１４のゲートの電位（電位Ｖｘ１）がローレベル
のときのデータ信号と同等の値になるため、トランジスタ４１４はオフ状態になる。また
、トランジスタ４１７のゲートの電位（電位Ｖｘ２）がローレベルのときのデータ信号と
同等の値になるため、トランジスタ４１７はオフ状態になる。
また、データＤｍの値が０でデータＤｓｃｈの値が１のとき、トランジスタ４１５がオン
状態になり、トランジスタ４１２、トランジスタ４１３、及びトランジスタ４１６がオフ
状態になる。このとき、トランジスタ４１４のゲートの電位（電位Ｖｘ１）がローレベル
のときのデータ信号と同等の値になり、トランジスタ４１４はオフ状態になる。また、ト
ランジスタ４１７のゲートの電位（電位Ｖｘ２）がハイレベルのときのデータ信号と同等
の値になり、トランジスタ４１７はオン状態になる。
また、データＤｍの値が１でデータＤｓｃｈの値が１のとき、トランジスタ４１２及びト
ランジスタ４１６がオン状態になり、トランジスタ４１３及びトランジスタ４１５がオフ
状態になる。このとき、トランジスタ４１４のゲートの電位（電位Ｖｘ１）がハイレベル
のときのデータ信号と同等の値になるため、トランジスタ４１４はオン状態になる。また
、トランジスタ４１７のゲートの電位（電位Ｖｘ２）がローレベルのときのデータ信号と
同等の値になるため、トランジスタ４１７はオフ状態になる。
図６（Ｂ）に示すように、メモリセル４００は、データＤｍの値とデータＤｓｃｈの値が
一致する場合に、トランジスタ４１４がオン状態になる。よって、トランジスタ４１４の
ソース又はドレインの電位の値が変化するか否かにより、データＤｍの値がデータＤｓｃ
ｈの値と一致するか否かを判別することができる。さらに、データＤｍの値とデータＤｓ
ｃｈの値が一致しない場合、データＤｍの値がデータＤｓｃｈの値より小さい場合には、
トランジスタ４１７がオン状態になり、データＤｍの値がデータＤｓｃｈの値より大きい
場合には、トランジスタ４１７がオフ状態になる。よって、トランジスタ４１７のソース
又はドレインの電位の値が変化するか否かにより、データＤｍの値がデータＤｓｃｈの値
より大きいか小さいかの判別を行うこともできる。
以上が図６（Ａ）に示す記憶装置の駆動方法例の説明である。
また、複数ビットのデータの内容の判別を行う場合、例えば図７に示すように、同じ行の
複数のメモリセル４００におけるトランジスタ４１４のそれぞれのソース又はドレインを
直列接続で電気的に接続させ、同じ行の複数のメモリセル４００におけるトランジスタ４
１７のそれぞれのソース又はドレインを並列接続で電気的に接続させることにより、複数
ビットのデータの判別を行うことができる。このとき、１段目のメモリセル４００におけ
るトランジスタ４１４のソース及びドレインの一方の電位、並びにトランジスタ４１７の
ソース及びドレインの他方の電位を高電源電位及び低電源電位の一方に設定し、トランジ
スタ４０２を設け、トランジスタ４０２をオン状態にすることにより、照合結果を示すデ
ータ信号Ｓ１の電位を高電源電位及び低電源電位の他方に設定し、その後、トランジスタ
４０２をオフ状態にする。また、トランジスタ４０３を設け、トランジスタ４０３をオン
状態にすることにより、照合結果を示すデータ信号Ｓ２の電位を高電源電位及び低電源電
位の他方に設定し、その後トランジスタ４０３をオフ状態にする。
図７に示す記憶装置では、選択信号線ＳＥＬ１を介して入力される選択信号により各メモ
リセル４００におけるトランジスタ４１１をオン状態にし、データ信号線ＳＩＧ１＿１乃
至データ信号線ＳＩＧ１＿ｊ（ｊは２以上の自然数）、及びデータ信号線ＳＩＧ２＿１乃
至データ信号線ＳＩＧ２＿ｊを介して入力される複数ビットのデータ信号により各メモリ
セル４００にデータを書き込み、各メモリセル４００においてデータＤｍとデータＤｓｃ
ｈを照合して、トランジスタ４１４のゲートの電位（電位Ｖｘ１）及びトランジスタ４１
７のゲートの電位（電位Ｖｘ２）の値が設定される。よって、複数ビットのデータであっ
てもデータの内容を判別することができる。
図６及び図７を用いて説明したように、本実施の形態における記憶装置の一例では、第１
乃至第７のトランジスタ（例えばトランジスタ４１１乃至トランジスタ４１７）により、
メモリセルに記憶されたデータが検索データを照合して一致するか否かを判別でき、且つ
記憶されたデータの値が検索データより大きいか小さいかを判別できるメモリセルを構成
することができる。よって、データの内容をより詳細に判別することができるため、検索
精度を向上させることができる。
また、本実施の形態における記憶装置の一例では、例えばＳＲＡＭ、ＤＲＡＭ、フラッシ
ュメモリなどのメモリの代わりに、第１のトランジスタ（例えばトランジスタ４１１）を
用いてメモリセルにデータの記憶を行うことにより、従来の記憶装置よりメモリセルの素
子の数を少なくすることができ、回路面積を小さくすることができる。
また、本実施の形態における記憶装置の一例では、第１のトランジスタとして、オフ電流
の低いトランジスタを用いることにより、別途容量素子を設けなくてもデータの保持期間
を長くすることができる。よって、メモリセルの素子の数を少なくすることができ、回路
面積を小さくすることができる。また、消費電力を低くすることができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示す記憶装置のトランジスタに適用可能な酸化物半
導体層を含む電界効果トランジスタの例について説明する。
本実施の形態におけるトランジスタの構造例について、図８を用いて説明する。
図８（Ａ）に示すトランジスタは、導電層６０１＿ａと、絶縁層６０２＿ａと、半導体層
６０３＿ａと、導電層６０５ａ＿ａと、導電層６０５ｂ＿ａと、を含む。
半導体層６０３＿ａは、領域６０４ａ＿ａ及び領域６０４ｂ＿ａを含む。領域６０４ａ＿
ａ及び領域６０４ｂ＿ａは、互いに離間し、それぞれドーパントが添加された領域である
。なお、領域６０４ａ＿ａ及び領域６０４ｂ＿ａの間の領域がチャネル形成領域になる。
半導体層６０３＿ａは、被素子形成層６００＿ａの上に設けられる。なお、必ずしも領域
６０４ａ＿ａ及び領域６０４ｂ＿ａを設けなくてもよい。
導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａは、半導体層６０３＿ａの上に設けられ、半
導体層６０３＿ａに電気的に接続される。また、導電層６０５ａ＿ａ及び導電層６０５ｂ
＿ａの側面は、テーパ状であるが、これに限定されない。
また、導電層６０５ａ＿ａは、領域６０４ａ＿ａの一部に重畳するが、必ずしもこれに限
定されない。導電層６０５ａ＿ａを領域６０４ａ＿ａの一部に重畳させることにより、導
電層６０５ａ＿ａ及び領域６０４ａ＿ａの間の抵抗値を小さくすることができる。また、
導電層６０５ａ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ａ＿ａであ
る構造にしてもよい。
また、導電層６０５ｂ＿ａは、領域６０４ｂ＿ａの一部に重畳するが、必ずしもこれに限
定されない。導電層６０５ｂ＿ａを領域６０４ｂ＿ａの一部に重畳させることにより、導
電層６０５ｂ＿ａ及び領域６０４ｂ＿ａの間の抵抗を小さくすることができる。また、導
電層６０５ｂ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ｂ＿ａである
構造にしてもよい。
絶縁層６０２＿ａは、半導体層６０３＿ａ、導電層６０５ａ＿ａ、及び導電層６０５ｂ＿
ａの上に設けられる。
導電層６０１＿ａは、絶縁層６０２＿ａの一部の上に設けられ、絶縁層６０２＿ａを介し
て半導体層６０３＿ａに重畳する。絶縁層６０２＿ａを介して導電層６０１＿ａと重畳す
る半導体層６０３＿ａの領域がチャネル形成領域になる。
また、図８（Ｂ）に示すトランジスタは、導電層６０１＿ｂと、絶縁層６０２＿ｂと、半
導体層６０３＿ｂと、導電層６０５ａ＿ｂと、導電層６０５ｂ＿ｂと、絶縁層６０６ａと
、絶縁層６０６ｂと、絶縁層６０７と、を含む。
半導体層６０３＿ｂは、領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを含む。領域６０４ａ＿
ｂ及び領域６０４ｂ＿ｂは、互いに離間し、それぞれドーパントが添加された領域である
。半導体層６０３＿ｂは、導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂに電気的に接続さ
れる。なお、必ずしも領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを設けなくてもよい。また
、被素子形成層６００＿ｂに埋め込み絶縁領域を設け、該埋め込み絶縁領域に接するよう
に領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを設けてもよい。埋め込み絶縁領域を設けるこ
とにより、半導体層６０３＿ｂに酸素を供給しやすくすることができる。
絶縁層６０２＿ｂは、半導体層６０３＿ｂの一部の上に設けられる。
導電層６０１＿ｂは、絶縁層６０２＿ｂの一部の上に設けられ、絶縁層６０２＿ｂを介し
て半導体層６０３＿ｂに重畳する。なお、絶縁層６０２＿ｂを介して導電層６０１＿ｂと
重畳する半導体層６０３＿ｂの領域がトランジスタのチャネル形成領域になる。なお、導
電層６０１＿ｂの上に絶縁層が設けられていてもよい。
絶縁層６０６ａは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の
側面の一方に接する。
絶縁層６０６ｂは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の
側面の他方に接する。
なお、絶縁層６０２＿ｂを介して絶縁層６０６ａ及び絶縁層６０６ｂに重畳する領域６０
４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度は、絶縁層６０６ａ及び絶縁層
６０６ｂに重畳しない領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度
より低くてもよい。
導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂは、半導体層６０３＿ｂの上に設けられる。
導電層６０５ａ＿ｂは、領域６０４ａ＿ｂに電気的に接続される。また、導電層６０５ａ
＿ｂは、絶縁層６０６ａに接する。
導電層６０５ｂ＿ｂは、領域６０４ｂ＿ｂに電気的に接続される。また、導電層６０５ｂ
＿ｂは、絶縁層６０６ｂに接する。
絶縁層６０７は、導電層６０１＿ｂ、導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、絶縁層
６０６ａ、及び絶縁層６０６ｂの上に設けられる。
さらに、図８（Ａ）及び図８（Ｂ）に示す各構成要素について説明する。
被素子形成層６００＿ａ及び被素子形成層６００＿ｂとしては、例えば絶縁層、又は絶縁
表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形
成層６００＿ａ及び被素子形成層６００＿ｂとして用いることもできる。
導電層６０１＿ａ及び導電層６０１＿ｂのそれぞれは、トランジスタのゲートとしての機
能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲー
ト配線ともいう。
導電層６０１＿ａ及び導電層６０１＿ｂとしては、例えばモリブデン、マグネシウム、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカン
ジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。
また、導電層６０１＿ａ及び導電層６０１＿ｂに適用可能な材料の積層により、導電層６
０１＿ａ及び導電層６０１＿ｂを構成することもできる。
絶縁層６０２＿ａ及び絶縁層６０２＿ｂのそれぞれは、トランジスタのゲート絶縁層とし
ての機能を有する。
絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば酸化シリコン層、窒化シリコン
層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム
層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ラ
ンタン層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可
能な材料の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば元素周期表における第１
３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０
３＿ａ及び半導体層６０３＿ｂが第１３族元素を含む場合に、半導体層６０３＿ａ及び半
導体層６０３＿ｂに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、
該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム
、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化
アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原
子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原
子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ
（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０よ
り大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小
さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層の積層により絶縁層
６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。例えば、複数のＧａ２Ｏｘで
表記される酸化ガリウムを含む層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを
構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏ
ｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２＿ａ及び絶縁層
６０２＿ｂを構成してもよい。
半導体層６０３＿ａ及び半導体層６０３＿ｂのそれぞれは、トランジスタのチャネルが形
成される層としての機能を有する。半導体層６０３＿ａ及び半導体層６０３＿ｂに適用可
能な酸化物半導体としては、例えばＩｎ系酸化物（例えば酸化インジウムなど）、Ｓｎ系
酸化物（例えば酸化スズなど）、又はＺｎ系酸化物（例えば酸化亜鉛など）などを用いる
ことができる。
また、上記金属酸化物としては、例えば、四元系金属酸化物、三元系金属酸化物、二元系
金属酸化物などの金属酸化物を用いることもできる。なお、上記酸化物半導体として適用
可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウムを含
んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビラ
イザーとしてスズを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸
化物は、上記スタビライザーとしてハフニウムを含んでいてもよい。また、上記酸化物半
導体として適用可能な金属酸化物は、上記スタビライザーとしてアルミニウムを含んでい
てもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザー
として、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウ
ム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウ
ム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。ま
た、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい
。
例えば、四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用い
ることができる。
また、三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、又はＩｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ
系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系
酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸
化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化
物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物
、又はＩｎ−Ｌｕ−Ｚｎ系酸化物などを用いることができる。
また、二元系金属酸化物としては、例えばＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａ
ｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉ
ｎ−Ｓｎ系酸化物、又はＩｎ−Ｇａ系酸化物などを用いることができる。
なお、例えばＩｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味
であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が
入っていてもよい。
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記さ
れる材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及
びＣｏから選ばれた一つ又は複数の金属元素を示す。
例えば、酸化物半導体としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１
／３）又はＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ
−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、酸化物半
導体としては、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓ
ｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）又はＩｎ：Ｓｎ：Ｚｎ＝２：１：５
（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の
酸化物を用いることができる。
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
また、半導体層６０３＿ａ及び半導体層６０３＿ｂとしては、ｃ軸に配向し、かつａｂ面
、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸において金
属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてａ軸又は
ｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇ
ｎｅｄ Ｃｒｙｓｔａｌともいう）の層を用いることができる。
ＣＡＡＣは、単結晶ではないが、非晶質のみから形成されている材料でもない。また、Ｃ
ＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を
明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ
を構成する個々の結晶部分のｃ軸は、一定の方向（例えば、ＣＡＡＣが形成される基板面
、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個
々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡ
ＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であっ
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
このようなＣＡＡＣの例としては、例えば膜状に形成され、膜表面又は形成される基板面
に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を
観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる
結晶を挙げることもできる。
また、酸化物半導体としては、ｃ軸方向に配向する結晶領域の組成がＩｎ１＋σＧａ１−
σＯ３（ＺｎＯ）Ｍ（ただし、０＜σ＜１、Ｍ＝１以上３以下の数）で表され、ｃ軸方向
に配向する結晶領域を含む全体の半導体層の組成がＩｎＰＧａＱＯＲ（ＺｎＯ）Ｍ（ただ
し、０＜Ｐ＜２、０＜Ｑ＜２、Ｍ＝１以上３以下の数）で表される材料を用いることもで
きる。
また、例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂがＣＡＡＣの酸化物半導体層
の場合において、トランジスタのチャネル長を３０ｎｍとするとき、半導体層６０３＿ａ
及び半導体層６０３＿ｂの厚さを例えば５ｎｍ程度にしてもトランジスタにおける短チャ
ネル効果を抑制することができる。
ここで、ＣＡＡＣに含まれる結晶構造例について図９乃至図１２を用いてさらに説明する
。なお、特に断りがない限り、図９乃至図１２は上方向をｃ軸方向とし、ｃ軸方向と直交
する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の
上半分、下半分をいう。また、図９において、丸で囲まれたＯは４配位の酸素原子（４配
位のＯともいう）を示し、二重丸で囲まれたＯは３配位のＯを示す。
図９（Ａ）では、１個の６配位のインジウム原子（６配位のＩｎともいう）と６配位のＩ
ｎに近接する６個の４配位の酸素原子（４配位のＯともいう）と、を有する構造を示す。
なお、Ｉｎなどの１個の金属原子と該金属原子に近接する酸素原子により構成される部分
を小グループという。また、図９（Ａ）では、便宜のため、八面体構造を平面構造で示し
ている。また、図９（Ａ）の上半分及び下半分には、それぞれ３個ずつ４配位のＯがある
。また、図９（Ａ）に示す小グループの電荷は０である。
図９（Ｂ）では、１個の５配位のＧａと、５配位のＧａに近接する３個の３配位の酸素原
子（３配位のＯともいう）と、５配位のＧａに近接する２個の４配位のＯと、を有する構
造を示す。３個の３配位のＯのそれぞれは、いずれもａｂ面に存在する。また、図９（Ｂ
）の上半分及び下半分のそれぞれには、１個ずつ４配位のＯがある。また、インジウム原
子には、６配位だけではなく、５配位のインジウム原子（５配位のＩｎ）も存在するため
、５配位のＩｎと、３個の３配位のＯと、２個の４配位のＯにより、図９（Ｂ）に示す構
造を構成することもできる。また、図９（Ｂ）に示す小グループの電荷は０である。
図９（Ｃ）では、１個の４配位の亜鉛原子（４配位のＺｎともいう）と、４配位のＺｎに
近接する４個の４配位のＯと、を有する構造を示す。図９（Ｃ）の上半分には１個の４配
位のＯがあり、下半分には３個の４配位のＯがある。または、図９（Ｃ）の上半分に３個
の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。なお、図９（Ｃ）に示
す小グループの電荷は０である。
図９（Ｄ）では、１個の６配位のスズ原子（６配位のＳｎともいう）と、６配位のＳｎに
近接する６個の４配位のＯと、を有する構造を示す。図９（Ｄ）の上半分には３個の４配
位のＯがあり、下半分には３個の４配位のＯがある。なお、図９（Ｄ）に示す小グループ
の電荷は＋１となる。
図９（Ｅ）では、２個の亜鉛原子を含む小グループを示す。図９（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図９（Ｅ）に示す小グループ
の電荷は−１となる。
なお、複数の小グループの集合体を中グループといい、複数の中グループの集合体を大グ
ループ（ユニットセルともいう）という。
ここで、上記小グループ同士が結合する規則について説明する。例えば、図９（Ａ）に示
す６配位のＩｎの上半分における３個の４配位のＯは、下方向にそれぞれ近接する３個の
６配位のＩｎに結合し、下半分における３個の４配位のＯは、上方向にそれぞれ近接する
３個の６配位のＩｎに結合する。また、図９（Ｂ）に示す５配位のＧａの上半分における
１個の３配位のＯは、下方向に近接する１個の５配位のＧａに結合し、下半分における１
個の３配位のＯは、上方向に近接する１個の５配位のＧａに結合する。また、図９（Ｃ）
に示す４配位のＺｎの上半分における１個の４配位のＯは、下方向に近接する１個の４配
位のＺｎに結合し、下半分における３個のＯは、上方向にそれぞれ近接する３個の４配位
のＺｎに結合する。このように、金属原子の上方向における４配位のＯの数と、そのＯの
下方向に近接する金属原子の数は等しく、同様に金属原子の下方向における４配位のＯの
数と、そのＯの上方向に近接する金属原子の数は等しい。このとき、Ｏは４配位なので、
下方向に近接する金属原子の数と、上方向に近接する金属原子の数の和は４になる。従っ
て、金属原子の上方向における４配位のＯの数と、別の金属原子の下方向における４配位
のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は、結合すること
ができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結
合する場合、４配位のＯが３個であるため、５配位の金属原子又は４配位の金属原子と結
合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、この他にも、層構造の合計の電荷が０となるように、複数の小グループが結合して
中グループを構成する。
さらに、図１０（Ａ）では、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループのモデル
図を示す。また、図１０（Ｂ）では、３つの中グループで構成される大グループを示す。
また、図１０（Ｃ）では、図１０（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子
配列を示す。
なお、図１０（Ａ）では、便宜のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分及び下半分のそれぞれに３個ずつ４配位のＯがあることを、丸枠
の３として示している。同様に、図１０（Ａ）において、Ｉｎの上半分及び下半分のそれ
ぞれには、１個ずつ４配位のＯがあることを、丸枠の１として示している。また、同様に
、図１０（Ａ）では、下半分に１個の４配位のＯがあり、上半分に３個の４配位のＯがあ
るＺｎと、上半分に１個の４配位のＯがあり、下半分に３個の４配位のＯがあるＺｎと、
を示している。
図１０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループでは、上から
順に、４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半
分及び下半分にあるＩｎに結合し、該Ｉｎが、上半分に３個の４配位のＯがあるＺｎに結
合し、且つ下半分の１個の４配位のＯ及び上記Ｚｎを介して、４配位のＯが３個ずつ上半
分及び下半分にあるＩｎと結合し、該Ｉｎ原子が、上半分に１個の４配位のＯがあるＺｎ
原子２個からなる小グループと結合し、且つ該小グループの下半分における１個の４配位
のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎ原子と結合している。複
数の上記中グループが結合することにより、大グループが構成される。
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷は、それぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配
位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、
Ｓｎを含む小グループの電荷は＋１となる。そのため、Ｓｎを含む層構造を形成するため
には、＋１である電荷を打ち消す−１の電荷が必要となる。電荷が−１となる構造として
、図９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを
含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消
されるため、層構造の合計の電荷を０とすることができる。
さらに、図１０（Ｂ）に示す大グループが繰り返された構造にすることにより、Ｉｎ−Ｓ
ｎ−Ｚｎ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−
Ｓｎ−Ｚｎ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数）とす
る組成式で表すことができる。
また、本実施の形態に示す他の四元系金属酸化物、三元系金属酸化物、二元系金属酸化物
、その他の金属酸化物などを用いた場合も同様である。
例えば、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループのモデル図を図１１（Ａ）に
示す。
図１１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順
に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にある
Ｚｎに結合し、且つ該Ｚｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ
上半分及び下半分にあるＧａに結合し、且つ該Ｇａの下半分の１個の４配位のＯを介して
、４配位のＯが３個ずつ上半分及び下半分にあるＩｎに結合している構成である。複数の
上記中グループが結合することにより、大グループが構成される。
図１１（Ｂ）では、３つの中グループで構成される大グループを示す。また、図１１（Ｂ
）に示す層構造をｃ軸方向から観察した場合の原子配列を図１１（Ｃ）に示す。
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞ
れ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループの電荷
は０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電
荷は常に０となる。
なお、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、図１１（Ａ）に示した中グ
ループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせて大グル
ープを構成することもできる。
具体的には、図１１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ
系の結晶を得ることができる。得られるＩｎ−Ｇａ−Ｚｎ系の層構造は、ＩｎＧａＯ３（
ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表される。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合、例えば結晶構造を図１２（Ａ）に示す構造にするこ
とができる。また、Ｇａ及びＩｎは５配位をとるため、図９（Ｂ）を用いて説明したよう
に、結晶構造を図１２（Ａ）に示す結晶構造におけるＧａがＩｎに置き換わった構造にす
ることもできる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合、例えば結晶構造を図１２（Ｂ）に示す結晶
構造にすることができる。なお、Ｇａ及びＩｎは５配位をとるため、図９（Ｂ）を用いて
説明したように、結晶構造を図１２（Ｂ）に示す結晶構造におけるＧａがＩｎに置き換わ
った構造にすることもできる。
以上がＣＡＡＣの構造例の説明である。ＣＡＡＣのように結晶性を有する酸化物半導体は
、バルク内の欠陥が低い。
さらに、図８（Ａ）及び図８（Ｂ）に示す領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６
０４ａ＿ｂ、及び領域６０４ｂ＿ｂは、ドーパントが添加され、トランジスタのソース又
はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３
族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及
び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの
一つ又は複数）の一つ又は複数を用いることができる。なお、トランジスタのソースとし
ての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有
する領域をドレイン領域ともいう。領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ
＿ｂ、及び領域６０４ｂ＿ｂにドーパントを添加することにより導電層との間の抵抗を小
さくすることができるため、トランジスタを微細化することができる。
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿
ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トラ
ンジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トラン
ジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿
ｂとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリ
ブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合
金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む
合金材料の層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、
及び導電層６０５ｂ＿ｂを構成することができる。また、導電層６０５ａ＿ａ、導電層６
０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な材料の積層によ
り、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５
ｂ＿ｂを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合
金材料の層と銅を含む層の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電
層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。
また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０
５ｂ＿ｂとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸
化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、
又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ＿ａ、導電層
６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な導電性の金属
酸化物は、酸化シリコンを含んでいてもよい。
絶縁層６０６ａ及び絶縁層６０６ｂとしては、例えば絶縁層６０２＿ａ及び絶縁層６０２
＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０６ａ及び絶縁層６０
６ｂに適用可能な材料の積層により、絶縁層６０６ａ及び絶縁層６０６ｂを構成してもよ
い。
絶縁層６０７は、トランジスタへの不純物の侵入を抑制する保護絶縁層としての機能を有
する。
絶縁層６０７としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料
の層を用いることができる。また、絶縁層６０７に適用可能な材料の積層により、絶縁層
６０７を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより、絶
縁層６０７を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体
層６０３＿ｂへの不純物の侵入抑制効果をより高めることができ、また、半導体層６０３
＿ｂ中の酸素の脱離抑制効果を高めることができる。
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導
体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソ
ース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である
場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう
）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば
絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。ま
た、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層によりチャネル保護
層としての機能を有する絶縁層を構成してもよい。
また、被素子形成層６００＿ａ及び被素子形成層６００＿ｂの上に下地層を形成し、該下
地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６
０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁
層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により下地層を構成してもよ
い。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成すること
により、下地層に含まれる酸素が半導体層６０３＿ａ及び半導体層６０３＿ｂを介して脱
離するのを抑制することができる。
さらに、本実施の形態におけるトランジスタの作製方法例として、図８（Ａ）に示すトラ
ンジスタの作製方法例について、図１３を用いて説明する。図１３は、トランジスタの作
製方法例を説明するための断面模式図である。
まず、図１３（Ａ）に示すように、被素子形成層６００＿ａを準備し、被素子形成層６０
０＿ａの上に半導体層６０３＿ａを形成する。
例えば、スパッタリング法を用いて半導体層６０３＿ａに適用可能な酸化物半導体材料の
膜（酸化物半導体膜ともいう）を成膜することにより、半導体層６０３＿ａを形成するこ
とができる。なお、上記酸化物半導体膜を成膜した後に、該酸化物半導体膜の一部をエッ
チングしてもよい。また、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲
気下で酸化物半導体膜を成膜してもよい。
また、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、
４：２：３［原子数比］、３：１：２［原子数比］、１：１：２［原子数比］、２：１：
３［原子数比］、又は３：１：４［原子数比］の組成比である酸化物ターゲットを用いて
酸化物半導体膜を成膜してもよい。上記組成比である酸化物ターゲットを用いることによ
り、結晶性の高い酸化物半導体膜を成膜することができ、多結晶又はＣＡＡＣが形成され
やすくなる。
また、スパッタリングターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２［原子数比］、
２：１：３［原子数比］、１：１：１［原子数比］、又は２０：４５：３５［原子数比］
の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜してもよい。上記組成比
である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体膜を成膜するこ
とができ、多結晶又はＣＡＡＣが形成されやすくなる。
また、スパッタリングターゲットとして、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２
（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４
）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩ
ｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ
：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：Ｚｎ
Ｏ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用い
てＩｎ−Ｚｎ系酸化物の膜を成膜してもよい。例えば、Ｉｎ−Ｚｎ系酸化物半導体膜の成
膜に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ
＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの電界効果移動度（単に移動
度ともいう）を向上させることができる。
また、スパッタリング法を用いる場合、例えば、希ガス（代表的にはアルゴン）雰囲気下
、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する。こ
のとき、希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する場合には、希ガス
の量に対して酸素の量が多い方が好ましい。
また、スパッタリング法を用いた成膜を行う場合、堆積される膜中に水素、水、水酸基、
又は水素化物（水素化合物ともいう）などの不純物が含まれないように、成膜室外部から
のリークや成膜室内の内壁からの脱ガスを十分抑えることが好ましい。
例えば、スパッタリング法を用いて膜を成膜する前に、スパッタリング装置の予備加熱室
において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、上記不純物
を脱離することができる。
また、スパッタリング法を用いて成膜する前に、例えばアルゴン、窒素、ヘリウム、又は
酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印
加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよ
い。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ご
みともいう）を除去することができる。
また、スパッタリング法を用いて成膜する場合、吸着型の真空ポンプなどを用いて、膜を
成膜する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例
えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いるこ
とができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留
水分を除去することもできる。上記真空ポンプを用いることにより、上記不純物を含む排
気の逆流を低減することができる。
また、スパッタリングガスとして、例えば上記不純物が除去された高純度ガスを用いるこ
とにより、形成される膜の上記不純物の濃度を低減することができる。例えば、スパッタ
リングガスとして、露点−７０℃以下であるガスを用いることが好ましい。
また、スパッタリング法の代わりに蒸着法、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅ
ｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ
Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法、又はＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法
などを用いて酸化物半導体膜を成膜してもよい。
また、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチング
して層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジスト
マスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成する
ことができる。なお、この場合、層の形成後にレジストマスクを除去する。
また、半導体層６０３＿ａとしてＣＡＡＣである酸化物半導体層を形成する場合、スパッ
タリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を１００℃以上６０
０℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００
℃以下にして酸化物半導体膜を成膜する。被素子形成層の温度を高くして酸化物半導体膜
を成膜することにより、膜中の不純物濃度が低減し、作製されるトランジスタの電界効果
移動度を向上させ、ゲートバイアス・ストレスに対する安定性を高めることができる。ま
た、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣが形成さ
れやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が
含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガ
スの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは
５０体積％以上、さらに好ましくは８０体積％以上とする。また、酸化物半導体膜を薄く
するほど、トランジスタの短チャネル効果が低減される。
また、このとき、酸化物半導体層の厚さを、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ
以上２０ｎｍ以下にすることが好ましい。
また、このとき、被素子形成層６００＿ａは平坦であることが好ましい。例えば、被素子
形成層６００＿ａの平均面粗さは、１ｎｍ以下、さらには０．３ｎｍ以下であることが好
ましい。被素子形成層６００＿ａの平坦性を向上させることにより、アモルファス状態の
酸化物半導体以上に移動度を向上させることができる。例えば、化学的機械研磨（ＣＭＰ
）処理及びプラズマ処理の一つ又は複数により、被素子形成層６００＿ａを平坦化するこ
とができる。このとき、プラズマ処理には、希ガスイオンで表面をスパッタリングする処
理やエッチングガスを用いて表面をエッチングする処理も含まれる。
次に、図１３（Ｂ）に示すように、半導体層６０３＿ａの上に導電層６０５ａ＿ａ及び導
電層６０５ｂ＿ａを形成する。
例えば、スパッタリング法などを用いて導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適
用可能な材料の膜を第１の導電膜として成膜し、該第１の導電膜の一部をエッチングする
ことにより導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成することができる。
次に、図１３（Ｃ）に示すように、半導体層６０３＿ａに接するように絶縁層６０２＿ａ
を形成する。
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混
合雰囲気下で、スパッタリング法を用いて絶縁層６０２＿ａに適用可能な膜を成膜するこ
とにより、絶縁層６０２＿ａを形成することができる。スパッタリング法を用いて絶縁層
６０２＿ａを形成することにより、トランジスタのバックチャネルとしての機能を有する
半導体層６０３＿ａの部分における抵抗の低下を抑制することができる。また、絶縁層６
０２＿ａを形成する際の被素子形成層６００＿ａの温度は、室温以上３００℃以下である
ことが好ましい。
また、絶縁層６０２＿ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラ
ズマ処理を行い、露出している半導体層６０３＿ａの表面に付着した吸着水などを除去し
てもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０２＿
ａを形成することが好ましい。
次に、図１３（Ｄ）に示すように、絶縁層６０２＿ａの上に導電層６０１＿ａを形成する
。
例えば、スパッタリング法などを用いて導電層６０１＿ａに適用可能な材料の膜を第２の
導電膜として成膜し、該第２の導電膜の一部をエッチングすることにより導電層６０１＿
ａを形成することができる。
また、図８（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０
℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半
導体膜を成膜した後、酸化物半導体膜の一部をエッチングした後、第１の導電膜を成膜し
た後、第１の導電膜の一部をエッチングした後、絶縁層６０２＿ａを形成した後、第２の
導電膜を成膜した後、又は第２の導電膜の一部をエッチングした後に上記加熱処理を行う
。上記加熱処理を行うことにより、水素、水、水酸基、又は水素化物などの不純物が半導
体層６０３＿ａから排除される。
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体
からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲ
ＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍ
ｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲ
ンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧
ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射によ
り、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処
理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理
物と反応しない不活性気体（例えば窒素）を用いることができる。
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温
する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよ
い。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。ま
た、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７
Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体
層６０３＿ａに酸素が供給され、半導体層６０３＿ａ中の酸素欠乏に起因する欠陥を低減
することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア
の導入は、上記加熱処理時に行ってもよい。
また、図８（Ａ）に示すトランジスタの作製方法の一例では、半導体層６０３＿ａ形成後
、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａ形成後、絶縁層６０２＿ａ形成後、導電層
６０１＿ａ形成後、又は上記加熱処理後に酸素プラズマによる酸素ドーピング処理など、
酸素イオンを電界で加速させる方法を用いて酸化物半導体膜に酸素を注入してもよい。例
えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、
イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うこ
とにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例え
ば、酸素ドーピング処理を行い、絶縁層６０２＿ａを、化学量論的組成比より酸素が多い
状態にする。
半導体層６０３＿ａに接する絶縁層中の酸素を過剰にすることにより、半導体層６０３＿
ａに酸素が供給されやすくなる。よって、半導体層６０３＿ａ中、又は絶縁層６０２＿ａ
と、半導体層６０３＿ａとの界面における酸素欠陥を低減することができるため、半導体
層６０３＿ａのキャリア濃度をより低減することができる。また、これに限定されず、製
造過程により半導体層６０３＿ａに含まれる酸素を過剰にした場合であっても、半導体層
６０３＿ａに接する上記絶縁層により、半導体層６０３＿ａからの酸素の脱離を抑制する
ことができる。
例えば、絶縁層６０２＿ａとして、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層
に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
また、絶縁層６０２＿ａとして、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁
層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
また、絶縁層６０２＿ａとして、酸化ガリウムアルミニウム又は酸化アルミニウムガリウ
ムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又
は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
以上の工程によって、半導体層６０３＿ａから、水素、水、水酸基、又は水素化物（水素
化合物ともいう）などの不純物を排除し、且つ半導体層６０３＿ａに酸素を供給すること
により、酸化物半導体層を高純度化させることができる。
さらに、上記加熱処理とは別に、絶縁層６０２＿ａを形成した後に、不活性ガス雰囲気下
、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５
０℃以上３５０℃以下）を行ってもよい。
上記に示す被素子形成層６００＿ａの意図的な加熱温度又は成膜後の加熱処理の温度は、
１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上である。酸化物半
導体膜の成膜後の加熱処理では、３００℃以上であれば膜中に含まれる水素等の不純物を
放出させ、該不純物を除去すること（脱水化、脱水素化）ができる。
上記加熱処理は酸素中で行うことができるが、上記のように脱水化・脱水素化を窒素雰囲
気又は減圧下で行ってから、酸素雰囲気中で熱処理をするように２段階で行うようにして
もよい。脱水化・脱水素化後に酸素を含む雰囲気中で熱処理することにより、酸化物半導
体中に酸素を加えることも可能となり、上記加熱処理の効果をより高めることができる。
また、上記加酸化処理を、酸化物半導体層に接するように絶縁層を設けた状態で熱処理を
行ってもよい。例えば酸化物半導体層中及び酸化物半導体層に積層する層との界面には、
酸素欠損による欠陥が生成されやすいが、上記加熱処理により酸化物半導体中に酸素を過
剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償するこ
とができる。上記過剰な酸素は、主に格子間に存在する酸素であり、その酸素濃度を１×
１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下にすることにより、例えば結晶化した場
合であっても結晶に歪みなどを与えることなく酸化物半導体層中に酸素を含ませることが
できる。
また、酸化物半導体膜の成膜後に加熱処理を行うことにより、作製されるトランジスタの
ゲートバイアス・ストレスに対する安定性を高めることができる。また、トランジスタの
電界効果移動度を向上させることもできる。
さらに、図１３（Ｅ）に示すように、導電層６０１＿ａが形成される側から半導体層６０
３＿ａにドーパントを添加することにより、絶縁層６０２＿ａを介して自己整合で領域６
０４ａ＿ａ及び領域６０４ｂ＿ａを形成する。
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することが
できる。
なお、図８（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例え
ば図８（Ｂ）に示す各構成要素において、名称が図８（Ａ）に示す各構成要素と同じであ
り且つ機能の少なくとも一部が図８（Ａ）に示す各構成要素と同じであれば、図８（Ａ）
に示すトランジスタの作製方法例の説明を適宜援用することができる。
図８乃至図１３を用いて説明したように、本実施の形態におけるトランジスタの一例では
、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、
ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に
重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、
ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接
続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構成にするこ
とにより、トランジスタを構成することができる。
また、本実施の形態におけるトランジスタの一例では、酸化物半導体層のキャリア濃度を
１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１
×１０１１／ｃｍ３未満にすることができる。
酸化物半導体をトランジスタに適用するにはキャリア密度を１０１８／ｃｍ３以下にする
ことが好ましい。ＩｎあるいはＺｎを含む酸化物半導体は、ＧａやＳｎを酸化物半導体を
構成する一元素として含ませることのみならず、上記のように酸化物半導体膜の高純度化
（水素等の除去）を図ることや、成膜後の熱処理をすることによってキャリア密度を１０
１８／ｃｍ３以下にすることができる。
また、酸化物半導体膜を成膜する際の加熱処理及び成膜後の加熱処理の一つ又は複数を行
うことにより、トランジスタの閾値電圧をプラスシフトさせ、ノーマリ・オフ化させるこ
とができ、また、チャネル幅１μｍあたりのオフ電流を、１０ａＡ（１×１０−１７Ａ）
以下、さらには１ａＡ（１×１０−１８Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ
）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１００ｙＡ（１×１０−２
２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、
本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍである
と見積もられる。
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における記
憶装置におけるデータの書き込み及び保持を制御するトランジスタに用いることにより、
記憶装置におけるデータの保持時間を長くすることができる。
また、本実施の形態におけるトランジスタの一例は、他のトランジスタ（例えば、元素周
期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタ
）と積層させることができる。よって、同一基板上に上記酸化物半導体層を含むトランジ
スタ及び上記他のトランジスタを形成しつつ、回路面積を縮小することができる。
また、上記酸化物半導体を用いたトランジスタは、非晶質又は結晶のいずれの場合であっ
てあっても比較的高い電界効果移動度を得ることができる。このような電界効果移動度の
向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が
短くなるためとも推定される。例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、
電界効果移動度を３１ｃｍ２／Ｖｓｅｃ、好ましくは３９ｃｍ２／Ｖｓｅｃ、より好まし
くは６０ｃｍ２／Ｖｓｅｃにすることもできる。さらに、理想的には、高純度化された酸
化物半導体を用いた場合の電界効果移動度を、１００ｃｍ２／Ｖｓｅｃより大きくするこ
ともできると示唆される。また、本実施の形態におけるトランジスタの一例では、酸化物
半導体層の欠陥密度が少ないほどトランジスタの電界効果移動度が高くなると示唆される
。
（実施の形態６）
本実施の形態では、ＣＰＵなどの演算処理装置の例について説明する。
本実施の形態における演算処理装置の例について、図１４を用いて説明する。
図１４に示す演算処理装置は、バスインターフェース（ＩＦともいう）８０１と、制御装
置（ＣＴＬともいう）８０２と、キャッシュメモリ（ＣＡＣＨともいう）８０３と、Ｍ個
（Ｍは３以上の自然数）のレジスタ（Ｒｅｇｉともいう）８０４（レジスタ８０４＿１乃
至レジスタ８０４＿Ｍ）と、命令デコーダ（ＩＤｅｃｏｄｅｒともいう）８０５と、演算
論理ユニット（ＡＬＵともいう）８０６と、を具備する。
バスインターフェース８０１は、外部との信号のやりとり、及び演算処理装置内の各回路
との信号のやりとりなどを行う機能を有する。
制御装置８０２は、演算処理装置内の各回路の動作を制御する機能を有する。
例えば、上記実施の形態における集積回路を用いて制御装置８０２を構成することができ
る。
キャッシュメモリ８０３は、制御装置８０２により制御され、演算処理装置における動作
時のデータを一時的に保持する機能を有する。なお、例えば、１次キャッシュ及び２次キ
ャッシュとして、演算処理装置にキャッシュメモリ８０３を複数設けてもよい。
例えば、上記実施の形態における記憶装置を連想メモリとしてキャッシュメモリ８０３に
用いることができる。
Ｍ個のレジスタ８０４は、制御装置８０２により制御され、演算処理に用いられるデータ
を記憶する機能を有する。例えばあるレジスタ８０４を演算論理ユニット８０６用のレジ
スタとし、別のレジスタ８０４を命令デコーダ８０５用のレジスタとしてもよい。
命令デコーダ８０５は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信
号は、制御装置８０２に入力され、制御装置８０２は命令信号に応じた制御信号を演算論
理ユニット８０６に出力する。
演算論理ユニット８０６は、制御装置８０２により制御され、入力された命令信号に応じ
て論理演算処理を行う機能を有する。
図１４を用いて説明したように、本実施の形態における演算処理装置の一例では、キャッ
シュメモリに上記実施の形態の記憶装置を用いることにより、検索データに応じてキャッ
シュメモリに記憶されたデータを出力するか否かを選択する機能を該キャッシュメモリに
付加させることができる。
また、本実施の形態における演算処理装置では、電源電圧の供給を停止した場合であって
も、キャッシュメモリにおいて、電源電圧の供給を停止する直前の内部データの一部を保
持することができ、電源電圧の供給を再開したときに演算処理装置の状態を電源電圧の供
給を停止する直前の状態に戻すことができる。よって、電源電圧の供給を選択的に停止し
て消費電力を低減させた場合であっても、電源電圧の供給を再開してから通常動作を開始
するまでの時間を短くすることができる。
（実施の形態７）
本実施の形態では、上記実施の形態における演算処理装置を備えた電子機器の例について
説明する。
本実施の形態における電子機器の構成例について、図１５（Ａ）乃至図１５（Ｄ）を用い
て説明する。
図１５（Ａ）に示す電子機器は、携帯型情報端末の例である。図１５（Ａ）に示す携帯型
情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具
備する。
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図１５
（Ａ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよ
い。
図１５（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、
外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、外部機器と
の信号の送受信を行うアンテナと、を備える。
図１５（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュー
タ、及び遊技機の一つ又は複数としての機能を有する。
図１５（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１５（Ｂ）
に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００
２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ
及び筐体１００４を接続する軸部１００６と、を具備する。
また、図１５（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は
筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることがで
きる。
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接
続させるための接続端子、図１５（Ｂ）に示す携帯型情報端末を操作するためのボタンの
うち、一つ又は複数を設けてもよい。
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表
示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の
代わりに、入力装置であるキーボードを設けてもよい。
図１５（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵ
と、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェー
スと、を備える。なお、図１５（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を
行うアンテナを設けてもよい。
図１５（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュー
タ、及び遊技機の一つ又は複数としての機能を有する。
図１５（Ｃ）に示す電子機器は、設置型情報端末の例である。図１５（Ｃ）に示す設置型
情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具
備する。
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもでき
る。
また、図１５（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回
路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備
える。なお、図１５（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテ
ナを設けてもよい。
さらに、図１５（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに
券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい
。
図１５（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をする
ための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能
を有する。
図１５（Ｄ）は、設置型情報端末の例である。図１５（Ｄ）に示す設置型情報端末は、筐
体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、
筐体１００１ｄを支持する支持台を設けてもよい。
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図１５
（Ｄ）に示す設置型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよ
い。
また、図１５（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回
路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備
えてもよい。なお、図１５（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行う
アンテナを設けてもよい。
図１５（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテ
レビジョン装置としての機能を有する。
上記実施の形態の演算処理装置は、図１５（Ａ）乃至図１５（Ｄ）に示す電子機器のＣＰ
Ｕとして用いられる。
図１５を用いて説明したように、本実施の形態における電子機器の一例は、ＣＰＵとして
上記実施の形態における演算処理装置を具備する構成である。
また、本実施の形態における電子機器の一例では、上記実施の形態における演算処理装置
を用いることにより、消費電力を抑制しつつ、長時間データの保持を行うことができる。
よって、演算処理装置の消費電力を低減することができる。
１００ メモリセル
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
２００ メモリセル
２０３ トランジスタ
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１４ トランジスタ
３００ メモリセル
３０３ トランジスタ
３１１ トランジスタ
３１２ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
４００ メモリセル
４０２ トランジスタ
４０３ トランジスタ
４１１ トランジスタ
４１２ トランジスタ
４１３ トランジスタ
４１４ トランジスタ
４１５ トランジスタ
４１６ トランジスタ
４１７ トランジスタ
６００ 被素子形成層
６０１ 導電層
６０２ 絶縁層
６０３ 半導体層
６０４ａ 領域
６０４ｂ 領域
６０５ａ 導電層
６０５ｂ 導電層
６０６ａ 絶縁層
６０６ｂ 絶縁層
６０７ 絶縁層
８０１ バスインターフェース
８０２ 制御装置
８０３ キャッシュメモリ
８０４ レジスタ
８０５ 命令デコーダ
８０６ 演算論理ユニット
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部

Claims (1)

  1. 記憶された第１のデータと検索データである第２のデータとを照合することにより、前記第１のデータを判別する機能を有するメモリセルを有し、
    前記メモリセルは、第１乃至第７のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１のデータ信号線に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のデータ信号線に電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方に電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第２のデータ信号線に電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲート及び前記第６のトランジスタのゲートに電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のデータ信号線に電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方に電気的に接続され、
    前記第７のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの他方に電気的に接続され、
    前記第１のトランジスタは、半導体層として酸化物半導体を有し、
    前記第２のトランジスタは、前記第３のトランジスタとは逆の導電型であり、
    前記第５のトランジスタは、前記第６のトランジスタとは逆の導電型であり、
    前記第２のデータ信号線の電位は、前記第１のデータ信号線の電位の反転電位であることを特徴とする記憶装置。
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