JPH05101681A

JPH05101681A - 半導体記憶装置

Info

Publication number: JPH05101681A
Application number: JP26013591A
Authority: JP
Inventors: Masaaki Mihara; 雅章三原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-08
Filing date: 1991-10-08
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】一致線の放電を加速し、安定した検索動作速
度の内容アドレスメモリを得る半導体記憶装置を提供す
る。【構成】一致線１０が放電され始めると、選択線１１
が非活性となり、この結果、一致線１０がビット線６及
び反転ビット線７から切り離されてビット線６及び反転
ビット線７の負担が軽減されるとともに、一致線１０の
放電が加速され、内容アドレスメモリの検索動作速度が
安定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビット照合機能を有す
る内容アドレスメモリセルを備えた半導体記憶装置に関
するものである。

【０００２】

【従来の技術】この種の半導体記憶装置に備えられてい
る内容アドレスメモリセルは、通常のデータ書き込み，
読みだしの機能の他に、メモリセルに蓄積されている記
憶データと外部から与えられる検索データとを照合し、
これらが一致しているか否かを検出するビット照合機能
を有している。

【０００３】図３は、例えばＵＳＰ３７０１９８０号公
報に開示されているこのような従来の内容アドレスメモ
リセル１００の回路図である。同図に示すように、この
内容アドレスメモリセルは５個のｎチャネルＭＯＳトラ
ンジスタ１〜５を組み合わせて構成されている。このう
ちｎチャネルＭＯＳトランジスタ１は、ビット線６とｎ
チャネルＭＯＳトランジスタ３のゲート間に接続され、
また、ｎチャネルＭＯＳトランジスタ２は反転ビット線
７とｎチャネルＭＯＳトランジスタ４のゲート間に接続
され、これらｎチャネルＭＯＳトランジスタ１，２の各
ゲートは共にワード線８に接続されている。また、ｎチ
ャネルＭＯＳトランジスタ３はビット線６と制御端子９
との間に接続され、また、ｎチャネルＭＯＳトランジス
タ４は反転ビット線７と制御端子９との間に接続されて
いる。そして、ｎチャネルＭＯＳトランジスタ５は一致
線１０と制御端子９との間に接続され、このゲートも一
致線１０に接続されている。

【０００４】こうして構成された従来の内容アドレスメ
モリセルは、ビット照合動作を行う場合にはその動作に
先行して予めビット線６及び反転ビット線７を「Ｈ」に
設定すると共に、一致線１０をプリチャージしておき、
その後検索データ及び反転検索データをそれぞれビット
線６及び反転ビット線７に印加する。このとき、検索デ
ータとｎチャネルＭＯＳトランジスタ３，４の各ゲート
のゲート容量に蓄積されている記憶データとが一致すれ
ば一致線１０は「Ｈ」状態を保持する。また不一致の場
合は蓄積された記憶データが放電し一致線１０は「Ｌ」
状態となる。

【０００５】そして例えば記憶データが「Ｈ」であり、
ｎチャネルＭＯＳトランジスタ３のゲートに「Ｈ」が、
また、ｎチャネルＭＯＳトランジスタ４のゲートに
「Ｌ」ががそれぞれ蓄積されていたと仮定する。この時
検索データとして「Ｈ」が与えられ、ビット線６が
「Ｈ」のまま、反転ビット線７が「Ｌ」に放電されたと
すると、ｎチャネルＭＯＳトランジスタ３がオンで、ビ
ット線６が「Ｈ」であることから、制御端子９は「Ｈ」
となり一致線１０は「Ｈ」状態を保持する。

【０００６】一方、記憶データが同様に「Ｈ」のとき、
検索データとして「Ｌ」が与えられ、ビット線６が
「Ｌ」に放電され、反転ビット線７が「Ｈ」のままであ
ると、ｎチャネルＭＯＳトランジスタ３がオンでビット
線６が「Ｌ」であることから制御端子９は「Ｌ」とな
り、一致線１０は「Ｌ」に放電される。同様にして、記
憶データが「Ｌ」のときは、検索データが「Ｈ」ならば
一致線１０は「Ｌ」に放電され、検索データが「Ｌ」な
らば一致線１０は「Ｈ」状態を保持する。

【０００７】図４は、内容アドレスメモリセル１００を
２×３のアレイ状に配置した内容アドレスメモリの構成
図である。同図において、各行が１個のワードを表し、
列の数が各ビット数を表す。したがって、内容アドレス
メモリセルがｎ行ｍ列に配置された場合、この内容アド
レスメモリはワード数ｎ，ビット数ｍの記憶容量を持つ
ことになる。

【０００８】例えば、第１行第１列のメモリセル（以
下、セル（１，１））の記憶データが「Ｈ」、セル
（１，２）の記憶データが「Ｌ」、セル（１，３）の記
憶データが「Ｌ」、セル（２，１）の記憶データが
「Ｈ」、セル（２，２）の記憶データが「Ｈ」、セル
（２，３）の記憶データが「Ｌ」であったとする。検索
ワードとして（Ｈ，Ｌ，Ｌ）が与えられ、第１列のビッ
ト線６が「Ｈ」、反転ビット線が「Ｌ」、第２列のビッ
ト線６が「Ｌ」、反転ビット線が「Ｈ」、第３列のビッ
ト線６が「Ｌ」、反転ビット線が「Ｈ」となると、セル
（１，１）、セル（１，２）、セル（１，３）の各制御
端子９は全て「Ｈ」となり、第１行の一致線１０は
「Ｈ」状態を保持する。これは検索ワードと第１行のワ
ードとが一致していることを示している。一方、セル
（２，１）の制御端子９は「Ｈ」、セル（２，２）の制
御端子９は「Ｌ」、セル（２，３）の制御端子９は
「Ｈ」となり、第２行の一致線１０は第２列のビット線
６によって「Ｌ」に放電される。これは検索ワードと第
２行のワードとの不一致を示している。

【０００９】

【発明が解決しようとする課題】以上のように、この種
の内容アドレスメモリは、各一致線１０が或ビット線６
或いは反転ビット線７によって放電されるか否かによっ
て検索ワードと各記憶ワードとの一致，不一致を表すも
のである。したがって、場合によっては１つのビット線
６または反転ビット線７で複数の一致線を放電する必要
が生じてくる。ところが、従来の内容アドレスメモリセ
ルは、記憶データをｎチャネルＭＯＳトランジスタ３及
び４のゲートに保持するダイナミック型であり、その蓄
積電位（ゲート電位）のばらつきのため、放電されるべ
き複数の一致線が一様に放電されず、検索動作速度が遅
くなるという問題があった。したがって、本発明は、一
致線の放電を加速し安定した検索動作速度の内容アドレ
スメモリを得ることを目的とする。

【００１０】

【課題を解決するための手段】上述した課題を解決する
ために本発明は、内容アドレスメモリにおいて検索動作
を行う場合、一致線の放電が開始されたときに選択線の
「Ｌ］によってオフする半導体スイッチを備えることに
より、ビット線と反転ビット線とを一致線から切り離す
ような機能を内容アドレスメモリセルに備えたものであ
る。

【００１１】

【作用】したがって、検索動作時に放電が開始された一
致線がビット線及び反転ビット線から切り離されるた
め、ビット線及び反転ビット線の負荷が軽減され、この
結果、一致線の放電が速くなると共に、検索動作速度が
安定する。

【００１２】

【実施例】以下、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す回路図である。これ
は半導体記憶装置に用いられている内容アドレスメモリ
セル２００の構成を示す回路図であり、この内容アドレ
スメモリセル２００は５個のｎチャネルＭＯＳトランジ
スタ１〜５を組み合わせて構成されている。このうちｎ
チャネルＭＯＳトランジスタ１は、ビット線６とｎチャ
ネルＭＯＳトランジスタ３のゲート間に接続され、ま
た、ｎチャネルＭＯＳトランジスタ２は反転ビット線７
とｎチャネルＭＯＳトランジスタ４のゲート間に接続さ
れ、これらｎチャネルＭＯＳトランジスタ１，２（第１
の制御回路）の各ゲートは共にワード線８に接続されて
いる。また、ｎチャネルＭＯＳトランジスタ３，４（第
２の制御回路）のうち、ｎチャネルＭＯＳトランジスタ
３はビット線６と制御端子９との間に接続されると共
に、ｎチャネルＭＯＳトランジスタ４は反転ビット線７
と制御端子９との間に接続されている。また、ｎチャネ
ルＭＯＳトランジスタ５（半導体スイッチ）は一致線１
０と制御端子９との間に接続され、このゲートが選択線
１１に接続されている。

【００１３】そして、ワード線８が活性化されてその電
位が「Ｈ」となったときに、ビット線６の値をｎチャネ
ルＭＯＳトランジスタ３のゲート（第１の容量素子）に
蓄積すると共に反転ビット線７の値をｎチャネルＭＯＳ
トランジスタ４のゲート（第２の容量素子）に蓄積す
る。この結果、ｎチャネルＭＯＳトランジスタ３のゲー
トに活性状態を示す電位「Ｈ」が記憶されかつビット線
７が活性状態を示す電位「Ｈ」である場合、あるいはｎ
チャネルＭＯＳトランジスタ３のゲートに活性状態を示
す電位「Ｈ」が記憶されかつ反転ビット線７が活性状態
を示す電位「Ｈ」状態である場合は、制御端子９は活性
状態を示す電位「Ｈ」となる。そして後述する検索動作
を行い、一致線１０が放電を開始した時に選択線１１が
不活性を示す電位「Ｌ」になることによりｎチャネルＭ
ＯＳトランジスタ５がオフされ、ビット線１０，反転ビ
ット線７が一致線１０から切り離される。なお、内容ア
ドレスメモリを構成するトランジスタがｐチャネルＭＯ
Ｓトランジスタで構成される場合は、活性を示す電位は
「Ｌ」となる。また、第１，第２の容量素子の代わりに
ｎチャネルＭＯＳトランジスタ３，４とは別に独立した
容量素子（キャパシタ）を用いて回路を構成することも
できる。

【００１４】次に、図２は内容アドレスメモリセル２０
０をアレイ状に配置した内容アドレスメモリの１個のワ
ードを表す構成図である。制御回路３００は、内容アド
レスメモリの各動作状態に応じて一致線１０及び選択線
１１を制御し、かつ検索動作時に検索結果を出力するも
のであり、ｐチャネルＭＯＳトランジスタ２０〜２５、
ｎチャネルＭＯＳトランジスタ３０〜３３を組み合わせ
て構成されている。この制御回路３００の検索結果出力
は／ＭＡＴＣＨ信号として表され、この信号は検索動作
の後、検索データと一致したワードに対しては「Ｌ」、
また不一致の場合には「Ｈ」がそれぞれ出力される。

【００１５】次に以上のように構成された内容アドレス
メモリの動作を詳細に説明する。まず、検索動作に入る
前にスタンバイ状態を設定する。即ち、制御端子Ａを
「Ｌ」に、制御端子Ｂを「Ｈ」に、制御端子／Ｂを
「Ｌ」に、制御端子Ｃを「Ｌ」に、制御端子Ｄを「Ｈ」
に設定する。このとき、一致線１０及び選択線１１は共
に「Ｈ」になっている。即ち、制御端子Ａが「Ｌ」のた
めｐチャネルＭＯＳトランジスタ２０がオン、また、制
御端子Ｃが「Ｌ」のためｎチャネルＭＯＳトランジスタ
３０がオフとなって一致線１０は「Ｈ」となる。一方、
制御端子Ｂ，Ｄが「Ｈ」のため、ｐチャネルＭＯＳトラ
ンジスタ２４，２５がオフ、ｎチャネルＭＯＳトランジ
スタ３３がオンとなって、制御端子／ＭＡＣＴＣＨは
「Ｌ」となり、したがってｎチャネルＭＯＳトランジス
タ３１がオフ、また制御端子／Ｂが「Ｌ」のため、ｐチ
ャネルＭＯＳトランジスタ２１がオンして選択線１１は
「Ｈ」となる。さらに、制御端子／ＭＡＣＴＨが「Ｌ」
であることから、ｎチャネルＭＯＳトランジスタ３２が
オフ、ｐチャネルＭＯＳトランジスタ２２がオンとな
り、したがってｐチャネルＭＯＳトランジスタ２３のゲ
ートには一致線１０の「Ｈ」が印加され、ｐチャネルＭ
ＯＳトランジスタ２３はオフとなる。

【００１６】次に、検索動作を行う場合は、制御端子Ａ
を「Ｈ」に、制御端子Ｂを「Ｌ」に、制御端子／Ｂを
「Ｈ」に、制御端子Ｃを「Ｌ」に、制御端子Ｄを「Ｈ」
に設定する。このとき、ビット線６と反転ビット線７は
従来例と同様に「Ｈ」に設定されていて、かつ、一致線
１０及び選択線１１は「Ｈ」のままフローティング状態
にある。即ち、検索動作に入ると、制御端子Ａが「Ｈ」
になることから、ｐチャネルＭＯＳトランジスタ２０が
オフし、また、制御端子Ｃが「Ｌ」のままであるのでｎ
チャネルＭＯＳトランジスタ３０がオフのままとなり、
一致線１０への電荷供給経路は遮断される。しかし、一
致線１０の配線容量及び一致線１０に接続されている各
トランジスタ容量の働きにより一致線１０はフローティ
ング状態の「Ｈ」を保持する。一方、接続端子Ｂが
「Ｌ」のため、ｐチャネルＭＯＳトランジスタ２４がオ
ン、ｎチャネルＭＯＳトランジスタ３３がオフとなり、
さらにｐチャネルＭＯＳトランジスタ２３がオフである
ので、制御端子／ＭＡＣＴＨへの電荷供給経路も遮断さ
れ「Ｌ」状態を保持する。

【００１７】そして、制御端子／ＭＡＣＴＨが「Ｌ」の
ままであることから、ｎチャネルＭＯＳトランジスタ３
２はオフ、ｐチャネルＭＯＳトランジスタ２２がオンの
ままとなる。また、制御端子Ｄも「Ｈ」のままであるこ
とから、ｐチャネルＭＯＳトランジスタ２５もオフのま
まとなる。一方、制御端子／ＭＡＣＴＨが「Ｌ」である
ことによりｎチャネルＭＯＳトランジスタ３１がオフ、
また制御端子／Ｂが「Ｈ」のためｐチャネルＭＯＳトラ
ンジスタ２１はオフとなり、選択線１１もフローティン
グ状態の「Ｈ」を保持する。その後検索データ及び反転
検索データをそれぞれビット線６及び反転ビット線７へ
印加する。そしてこのとき検索ワードと記憶ワードとが
一致すれば従来例と同様、一致線１０は「Ｈ」状態を保
持し、また、選択線１１も「Ｈ」状態のままとなる。

【００１８】即ち、図２に示すメモリセル２００の全て
に例えば「１」が記憶されており、このとき検索データ
として全て「１」を与えた場合に検索ワードと記憶ワー
ドとは一致する。つまり、メモリセル２００内の全ての
ｎチャネルＭＯＳトランジスタ３，４のゲートにそれぞ
れ「Ｈ」，「Ｌ」の電位を示すデータが記憶されている
ときに、検索データとして全てのビット線６，反転ビッ
ト線７のそれぞれに「Ｈ」，「Ｌ」を印加すると、検索
データと記憶データとは一致する（なお、反転検索デー
タを与える場合は、ビット線６，反転ビット線７のそれ
ぞれに「Ｌ」，「Ｈ」を印加する）。そしてこのときｎ
チャネルＭＯＳトランジスタ３はオン、ｎチャネルＭＯ
Ｓトランジスタ４はオフとなり制御端子９の電位は
「Ｈ」となる。ｎチャネルＭＯＳトランジスタ５のゲー
トは、「Ｈ」状態の選択線１１に接続されているのでオ
ン状態にあり、制御端子９の電位「Ｈ」をｎチャネルＭ
ＯＳトランジスタ５のドレインに伝達する。したがっ
て、図２の各メモリセルのｎチャネルＭＯＳトランジス
タ５のドレイン端子は「Ｈ」となり、一致線１０は
「Ｈ」状態を保持する。

【００１９】逆に検索ワードと記憶ワードとが不一致の
場合は、一致線１０はビット線６或いは反転ビット線７
によって「Ｌ」に放電され始める。すると、ｐチャネル
ＭＯＳトランジスタ２３がオンし、すでにｐチャネルＭ
ＯＳトランジスタ２４がオン状態であることから、制御
端子／ＭＡＴＣＨが「Ｈ」に充電され始め、検索ワード
と記憶ワードとの不一致を表す。これに伴ってｎチャネ
ルＭＯＳトランジスタ３１がオンし、選択線１１は
「Ｌ」に放電される。また選択線１１が「Ｌ」になるこ
とにより、各内容アドレスメモリセル２００の中のｎチ
ャネルＭＯＳトランジスタ５がオフし、一致線１０はビ
ット線６及び反転ビット線７から切り離される。

【００２０】このことにより、ビット線６或いは反転ビ
ット線７は一致線１０を完全に「Ｌ」まで放電させる必
要がなくなり、したがって検索動作が速くなる。また、
１つのビット線６または反転ビット線７で複数の一致線
を放電しなければならないような場合、内容アドレスメ
モリセル２００の記憶データが蓄えられているｎチャネ
ルＭＯＳトランジスタ３及び４のゲート電位にばらつき
があっても、ゲート電位が高い内容アドレスメモリセル
が関与する一致線１０は、ビット線６及び反転ビット線
７からいち早く切り離されるため、ビット線６及び反転
ビット線７はゲート電位が低い内容アドレスメモリセル
が関与する一致線１０の放電にすばやく貢献できる。

【００２１】次に、読みだし動作は、予めビット線６と
反転ビット線７とを共に「Ｈ」にフローティングした
後、選択されたワードに対しては、制御端子Ａを「Ｈ」
に、制御端子Ｂを「Ｈ」に、制御端子／Ｂを「Ｌ」に、
制御端子Ｃを「Ｈ」に、制御端子Ｄを「Ｈ」に設定し、
選択されていないワードに対しては、制御端子Ａを
「Ｌ」に、制御端子Ｂを「Ｌ」に、制御端子／Ｂを
「Ｈ」に、制御端子Ｃを「Ｌ」に、制御端子Ｄを「Ｌ」
に設定する。すると、選択されたワードの一致線のみが
「Ｌ」となり、選択されたワードに属するすべての内容
アドレスメモリセル２００の制御端子９が「Ｌ」とな
る。

【００２２】即ち、読みだし動作に入る前の制御回路３
００の各ノードやトランジスタの状態は、検索動作に入
る前と同様にスタンバイ状態となっており、ビット線６
と反転ビット線７とを共にフローティング状態にした
後、次のように制御信号を与える。まず、選択されたワ
ードつまり読み出すべきワードに対しては制御端子Ａ，
Ｃを「Ｈ」にし、ｐチャネルＭＯＳトランジスタ２０を
オフ、ｎチャネルＭＯＳトランジスタ３０をオンにす
る。すると、一致線１０は「Ｌ」になる。また、制御端
子Ｂ，Ｄを「Ｈ」にし、ｐチャネルＭＯＳトランジスタ
２４，２５オフ、ｎチャネルＭＯＳトランジスタ３３を
オンにすると、制御端子／ＭＡＣＴＨは「Ｌ」となり、
このことによりｎチャネルＭＯＳトランジスタ３１がオ
フ、また制御端子／Ｂを「Ｌ」とすることにより、ｐチ
ャネルＭＯＳトランジスタ２１がオンとなり、選択線１
１は「Ｈ」となる。

【００２３】さらに、制御端子／ＭＡＣＴＨが「Ｌ」で
あることから、ｎチャネルＭＯＳトランジスタ３２がオ
フ、ｐチャネルＭＯＳトランジスタ２２がオンとなる。
この結果、ｐチャネルＭＯＳトランジスタ２３のゲート
には一致線１０の「Ｌ」が印加され、ｐチャネルＭＯＳ
トランジスタ２３はオンとなる。したがって選択された
ワードに含まれる全てのメモリセルのｎチャネルＭＯＳ
トランジスタ５は、「Ｈ」状態である選択線１１によっ
てオン状態にあり、「Ｌ」である一致線１０によって各
制御端子９が「Ｌ」に設定される。

【００２４】各メモリセルのｎチャネルＭＯＳトランジ
スタ３，４は何れか一方がオン、他方がオフとなってお
り、したがって制御端子９の「Ｌ」電位はオンしている
方のトランジスタを通じてビット線６または反転ビット
線７に伝達され「Ｌ」となる。即ち、メモリセルに
「１」が記憶されている場合は、ｎチャネルＭＯＳトラ
ンジスタ３がオン、ｎチャネルＭＯＳトランジスタ４が
オフ状態にあるので、ビット線６が「Ｌ」に放電され反
転ビット線７は「Ｈ」状態を保持する。逆に、メモリセ
ルに「０」が記憶されている場合は、ｎチャネルＭＯＳ
トランジスタ３がオフ、ｎチャネルＭＯＳトランジスタ
４がオン状態にあるので、反転ビット線７が「Ｌ」に放
電されビット線６は「Ｈ」状態を保持する。したがっ
て、ビット線６が「Ｈ」ならば記憶データは「０」、ビ
ット線が「Ｌ」ならば記憶データは「１」であるとして
読み出せば良い。

【００２５】一方、選択されていないワード、つまり読
み出すべきワード以外のワードに対しては、制御端子
Ａ，Ｃを「Ｌ」にし、ｐチャネルＭＯＳトランジスタ２
０をオン、ｎチャネルＭＯＳトランジスタ３０をオフに
する。すると、一致線１０は「Ｈ」になる。また、制御
端子Ｂ，Ｄが「Ｌ」のため、ｐチャネルＭＯＳトランジ
スタ２４，２５がオン、ｎチャネルＭＯＳトランジスタ
３３がオフとなり、制御端子／ＭＡＣＴＨは「Ｈ」とな
る。この結果、ｎチャネルＭＯＳトランジスタ３１がオ
ン、また制御端子／Ｂが「Ｈ」のため、ｐチャネルＭＯ
Ｓトランジスタ２１はオフとなり、選択線１１は「Ｌ」
となる。さらに、制御端子／ＭＡＣＴＨが「Ｈ」である
ことから、ｎチャネルＭＯＳトランジスタ３２がオン、
ｐチャネルＭＯＳトランジスタ２２がオフとなり、ｐチ
ャネルＭＯＳトランジスタ２３のゲートが「Ｌ」となる
ことにより、ｐチャネルＭＯＳトランジスタ２３がオン
する。したがって選択されていないワードに含まれる全
てのメモリセルのｎチャネルＭＯＳトランジスタ５は、
「Ｌ」である選択線１１によってオフ状態にあり、
「Ｌ」である一致線１０と各制御端子９とは電気的に遮
断され、ビット線６，反転ビット線７の放電には影響を
与えない。

【００２６】また、書き込み動作は、制御回路３００を
選択されていないワードの状態に設定する。即ち、この
場合一致線１０が「Ｈ」、選択線１１が「Ｌ」となり、
各メモリセルのｎチャネルＭＯＳトランジスタ５はオフ
し、制御端子９は一致線１０と電気的に遮断される。次
にワード線８を活性を示す電位「Ｈ」にしてビット線
６，反転ビット線７にそれぞれ書き込みデータを与える
と、ビット線６の電位はｎチャネルＭＯＳトランジスタ
１を通じてｎチャネルＭＯＳトランジスタ３のゲート
に、また、反転ビット線７の電位はｎチャネルＭＯＳト
ランジスタ２を通じてｎチャネルＭＯＳトランジスタ４
のゲートにそれぞれ蓄積される。その後ワード線８を
「Ｌ」にすれば書き込み動作が終了する。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
検索動作時に、放電開始された一致線がビット線及び反
転ビット線から切り離されることによってビット線及び
反転ビット線の負担が軽減され、一致線の放電が速まる
と共に、安定した検索動作速度が得られるという効果が
ある。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施例を示す
回路図である。

【図２】上記半導体記憶装置を構成する内容アドレスメ
モリの回路図である。

【図３】従来の半導体記憶装置内の内容アドレスメモリ
セルの回路図である。

【図４】従来の内容アドレスメモリの構成図である。

【符号の説明】

１〜５，３０〜３３ｎチャネルＭＯＳトランジスタ６ビット線７反転ビット線１０一致線１１選択線２０〜２５ｐチャネルＭＯＳトランジスタ２００内容アドレスメモリセル３００制御回路

Claims

【特許請求の範囲】

【請求項１】ワード線，ビット線，反転ビット線及び
一致線に接続された内容アドレスメモリを有する半導体
記憶装置において、前記ワード線が活性化されたときに前記ビット線の値を
第１の容量素子に蓄積すると共に前記反転ビット線の値
を第２の容量素子に蓄積する第１の制御回路と、前記第
１及び第２の容量素子を含み，第１の容量素子に活性状
態を示す値が蓄積されておりかつ前記ビット線が活性状
態にあるとき，または第２の容量素子に活性状態を示す
値が蓄積されておりかつ前記反転ビット線が活性状態に
あるときに制御端子を活性化する第２の制御回路と、前
記制御端子と一致線との間に接続された半導体スイッチ
と、活性化により前記半導体スイッチを導通状態にする
選択線とを前記内容アドレスメモリに備えたことを特徴
とする半導体記憶装置。