KR20050112988A - 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터리드 방법 - Google Patents

플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터리드 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터 리드 방법에 관한 것으로, 페이지 버퍼에 구비된 메인 레지스터(제1 래치)와 캐쉬 레지스터(제2 래치)를 이용하여 두개의 페이지로부터 두개의 데이터를 각각 순서대로 저장한 후 이들 데이터를 순서대로 출력함으로써, 한번의 리드 동작으로 두 개의 데이터를 동시에 출력할 수 있어 리드 동작 시간을 반으로 줄일 수 있다.

Description

플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터 리드 방법{Page buffer in a flash memory device and method of reading data using the same}
본 발명은 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터 리드 방법에 관한 것으로, 특히 데이터의 리드 시간을 줄이기 위한 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터 리드 방법에 관한 것이다.
난드 플래시 메모리 소자에서는 데이터를 리드(read)하기 위하여 한 개의 페이지(page)의 데이터를 페이지 버퍼에 옮겨 놓은 후 순서대로 데이터를 내보내도록 되어 있다. 따라서, 여러 개의 페이지를 리드할 경우 한 개의 데이터를 페이지 버퍼에 옮겨 놓고 데이터를 내보낸 후, 다음 페이지의 데이터를 리드하기 위하여 다시 셀의 바이어스를 셋팅하고 페이지 버퍼에 데이터를 저장한다.
이러한 기능을 갖는 페이지 버퍼의 예들이 U.S. Patent No. 5,790,458에 'Sense Amplifier For Nonvolatile Semiconductor Memory Device'라는 제목으로, U.S. Patent No. 5,761,132에 'Integrated Circuit Memory Devices WithLatch-Free Page Buffers Therein For Preventing Read Failures'라는 제목으로, 그리고 U.S. Patent No. 5,712,818에 'Data Loading Circuit For Partial Program Of Nonvolatile Semiconductor Memory'라는 제목으로 각각 게재되어 있다.
종래의 페이지 버퍼를 설명하면 다음과 같다.
도 1은 종래 기술에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 1을 참조하면, 페이지 버퍼 회로(10)는 한 쌍의 비트 라인들(BLe 및 BLo)에 연결되어 있다. 비트 라인(BLe)과 감지 노드(SO) 사이에는 NMOS 트랜지스터(M1)가 연결되어 있고, NMOS 트랜지스터(M1)는 제어 신호(BLSHFe)에 의해서 제어된다. 비트 라인(BLo)과 감지 노드(SO) 사이에는 NMOS 트랜지스터(M2)가 연결되어 있고, NMOS 트랜지스터(M2)는 제어 신호(BLSHFo)에 의해서 제어된다. 비트 라인(BLe)과 제어 신호 라인(VIRPWR) 사이에는 NMOS 트랜지스터(M3)가 연결되고, 비트 라인(BLo)과 제어 신호 라인(VIRPWR) 사이에는 NMOS 트랜지스터(M4)가 연결되어 있다. NMOS 트랜지스터들(M3 및 M4)은 제어 신호들(VBLe 및 VBLo)에 의해서 각각 제어된다. 앞서 설명된 트랜지스터들(M1 내지 M4)은 비트 라인 선택 및 바이어스 회로(bit line selecting and biasing circuit)를 구성하며, 상기 비트 라인 선택 및 바이어스 회로는 프로그램/읽기 동작시 비트 라인들(BLe 및 BLo) 중 어느 하나를 선택하고 선택된 비트 라인을 감지 노드(SO)에 연결하고, 비선택된 비트 라인을 플로팅 시킨다.
전원 전압(VCC)과 감지 노드(SO) 사이에는 PMOS 트랜지스터(M5)가 연결되며, 트랜지스터(M5)는 제어 신호(PLOAD)에 의해서 제어된다. 페이지 버퍼 회로(10)는 제1 래치(LAT1)와 제2 래치(LAT2)를 포함한다. 제1 래치(LAT1)는 래치를 형성하는 인버터들(INV1 및 INV2)로 구성되며, 제1 및 제2 래치 노드들(B 및 /B)을 갖는다. 제2 래치(LAT2)는 래치를 형성하는 인버터들(INV3 및 INV4)로 구성되며, 제1 및 제2 래치 노드들(A 및 /A)을 갖는다. 전원전압(VCC)과 제1 래치(LAT1)의 제2 래치 노드(/B) 사이에는 PMOS 트랜지스터(M6)가 연결되며, 트랜지스터(M6)는 제어 신호(PBRST)에 의해서 제어된다. 제2 래치 노드(/B)와 접지 전압(VSS) 사이에는 NMOS 트랜지스터들(M7 및 M8)이 직렬 연결되며, NMOS 트랜지스터들(M7 및 M8)은 감지 노드(SO)의 전압 레벨과 제어 신호(PBLCHM)에 의해서 각각 제어된다. 여기서, 트랜지스터들(M7 및 M8)과 제1 래치(LAT1)는 제1 래치 회로가 된다.
PMOS 트랜지스터(M9)는 전원 전압(VCC)과 nWDO 단자 사이에 연결되며, 제1 래치 노드(B)의 로직 상태에 따라 턴 온/오프된다. nWDO 단자는 패스/페일 체크 회로(도시되지 않음)에 전기적으로 연결된다. nWDO 단자의 로직 레벨은 제1 래치 노드(B)와 상보적이다. 예를 들면, 제1 래치 노드(B)가 로우 레벨을 가지면, nWDO 노드는 하이 레벨을 갖도록 전원 전압(VCC)에 전기적으로 연결된다. 제1 래치 노드(B)가 하이 레벨을 가지면, nWDO 노드는 플로팅 상태를 갖도록 전원 전압(VCC)과 전기적으로 분리된다.
한편, NMOS 트랜지스터(M10)는 제어 신호(BLSLT)에 의해서 턴 온/오프되며, 감지 노드(SO)와 제1 래치(LAT1)의 제1 래치 노드(B) 사이에 연결되어 있다. 내부 노드(ND1)와 제1 래치 노드(B) 사이에는 NMOS 트랜지스터(M11)가 연결되며, 트랜지스터(M11)는 제어 신호(PBDO)에 의해서 턴 온/오프된다. PMOS 트랜지스터(M12)는 전원 전압 (VCC)과 제2 래치(LAT2)의 제1 래치 노드(A) 사이에 연결되며, 제어 신호(PBSET)에 의해서 턴 온/오프된다. NMOS 트랜지스터(M13)는 제1 래치 노드(A)와 감지 노드(SO) 사이에 연결되고, 제어 신호(PDUMP)에 의해서 제어된다. 제1 래치 노드(A)와 접지 전압(VSS) 사이에는 NMOS 트랜지스터들 (M14 및 M15)이 직렬 연결된다. NMOS 트랜지스터(M14)는 감지 노드(SO)의 로직 상태에 따라 제어되고, NMOS 트랜지스터(M15)는 제어 신호(PBLCHC)에 의해서 제어된다. 여기서, 트랜지스터들(M14 및 M15)과 제2 래치(LAT2)는 제2 래치 회로가 된다.
제2 래치(LAT2)의 제2 래치 노드(/A)와 내부 노드(ND1) 사이에는 NMOS 트랜지스터(M16)가 연결되고, 제2 래치(LAT2)의 제1 래치 노드(A)와 내부 노드(ND1) 사이에는 NMOS 트랜지스터(M17)가 연결되어 있다. NMOS 트랜지스터들(M16 및 M17)은 상보적인 레벨을 갖는 데이터 신호들(DIi 및 nDIi)에 의해서 각각 제어된다.
페이지 버퍼 회로(10)에 로드되는 프로그램 데이터 비트가 '1'인 경우, 예를 들면, 데이터 신호(DIi)는 로직 하이 레벨을 갖고 데이터 신호(nDIi)는 로직 로우 레벨을 갖는다. 내부 노드(ND1)는 열 패스 게이트 회로(column pass gate circuit)를 구성하는 NMOS 트랜지스터들(M18 및 M19)을 통해 데이터 라인(DL)에 연결된다. NMOS 트랜지스터들(M18 및 M19)은 열 선택 신호들(YA 및 YB)에 의해서 각각 제어된다. 데이터 라인(DL)과 접지 전압(VSS) 사이에는 NMOS 트랜지스터(M20)가 연결되며, 트랜지스터(M20)는 제어 신호(DL_DIS)에 의해서 턴 온/오프된다.
상기의 구성으로 이루어진 페이지 버퍼를 포함하는 플래시 메모리 소자는 페이지 리드 시 셀에서 리드된 데이터를 감지 노드(SO)를 통해 메인 레지스터(제1 래치)로 저장한 후 데이터 라인(DL)을 통해 출력한다. 다음 페이지를 리드하여 데이터를 다시 내보내기 위해서는 제어신호(BLSHFe 또는 BLSHFo)에 따라 비트라인(BLe 또는 BLo)을 충전(charging)하고 블록 내의 워드라인 바이어스를 다시 인가한 후, 다시 제어신호(BLSHFe 또는 BLSHFo)에 따라 감지 노드(SO)의 값을 메인 레지스터(제1 래치)에 래치한 후에야 데이터 라인(DL)을 통해 데이터를 다시 출력해야만 한다.
이때, 사용되는 제어신호(BLSHFe 또는 BLSHFo)를 프리차지하는 시간과 디스차지하는 시간, 즉 첫 번째 제어신호(BLSHFe 또는 BLSHFo)를 오픈하는 시간부터 두 번째 제어신호(BLSHFe 또는 BLSHFo)를 오픈하는 시간이 리드 동작에 필요한 시간의 대부분을 차지하게 된다.
따라서, 난드 플래시 메모리 소자는 노아(NOR) 플래시 메모리 소자에 비하여 리드 시간이 더 많이 소요되며, 이에 따라 동작 속도가 저하되는 문제점이 발생된다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터 리드 방법은 페이지 버퍼에 구비된 메인 레지스터(제1 래치)와 캐쉬 레지스터(제2 래치)를 이용하여 두개의 페이지로부터 두개의 데이터를 각각 순서대로 저장한 후 이들 데이터를 순서대로 출력함으로써, 한번의 리드 동작으로 두 개의 데이터를 동시에 출력할 수 있어 리드 동작 시간을 반으로 줄일 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치의 페이지 버퍼는 이븐 비트 라인과 오드 비트 라인 중 어느 하나를 선택하기 위한 비트라인 선택 회로와, 비트라인 선택 회로에 의해 이븐 비트 라인이 선택되면 이븐 비트 라인을 통해 전달되는 데이터를 저장하기 위한 제1 래치와, 제1 래치의 출력 단자에 접속되고 이븐 비트 라인을 선택하는 신호에 따라 제1 래치에 저장된 데이터를 전달하는 제1 스위칭 소자와, 비트라인 선택 회로에 의해 오드 비트 라인이 선택되면 오드 비트 라인을 통해 전달되는 데이터를 저장하기 위한 제2 래치, 및 제2 래치의 출력 단자에 접속되고 오드 비트 라인을 선택하는 신호에 따라 제2 래치에 저장된 데이터를 전달하는 제2 스위칭 소자를 구비하여, 한번의 리드 동작으로 두개의 데이터를 저장하고, 제1 및 제2 스위칭 소자의 동작에 따라 저장된 데이터를 순차적으로 출력한다.
본 발명의 실시예에 따른 플래시 메모리 장치의 데이터 리드 방법은 이븐 비트 라인 및 오드 비트 라인을 챠지시키는 단계와, 워드바이어스를 인가하여 이븐 비트 라인 및 오드 비트 라인에 연결된 셀들에 저장된 데이터에 따라 이븐 비트 라인 또는 오드 비트 라인을 디스챠지 시키거나 그대로 유지하는 단계와, 이븐 비트 라인을 선택하고 이븐 비트 라인의 챠지 또는 디스챠지 상태에 따라 이븐 비트 라인에 연결된 셀의 데이터를 제1 래치에 저장하는 단계와, 오드 비트 라인을 선택하고 오드 비트 라인의 챠지 또는 디스챠지 상태에 따라 오드 비트 라인에 연결된 셀의 데이터를 제2 래치에 저장하는 단계, 및 이븐/오드 비트라인 선택 신호에 따라 제1 래치 및 제2 래치에 저장된 데이터를 순차적으로 출력하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 장치의 페이지 버퍼를 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 페이지 버퍼는 도 1에 도시된 페이지 버퍼에서 감지 노드(SO)에 접속된 트랜지스터(M10)와 제1 래치(LAT1)의 제1 래치 노드(B) 사이에 메인 레지스터인 제1 래치(LAT1)의 출력을 제어하기 위한 스위칭 소자(M21)와, 감지 노드(SO)에 접속된 트랜지스터(M10)와 제2 래치(LAT2)의 제2 래치 노드(/A) 사이에 캐쉬 레지스터인 제2 래치(LAT2)의 출력을 제어하기 위한 스위칭 소자(M22)가 추가로 구비된다. 이들 트랜지스터들(M21 및 M22)은 제1 및 제2 출력 제어 신호(DOM 및 DOC)에 의해 제어된다.
첫 번째 페이지의 데이터와 두 번째 페이지의 데이터를 제1 래치(LAT1) 및 제2 래치(LAT2)에 각각 저장하기 위해서는, 페이지 버퍼로 입력되는 제어 신호들의 입력 펄스가 달라져야 한다. 제어 신호들의 입력 신호에 따라 두개의 데이터를 두개의 래치에 각각 저장하는 페이지 버퍼의 동작을 설명하면 다음과 같다.
도 3은 도 2에 도시된 페이지 버퍼의 동작을 설명하기 위한 파형도이다.
도 2 및 도 3을 참조하면, 페이지 버퍼의 리드 동작은 챠지 동작(T1), 워드바이어드 인가 동작(T2), 제1 데이터 저장 동작(T3), 감지 노드 리셋 동작(T4), 및 제2 데이터 저장 동작(T5)으로 구분할 수 있다.
먼저, 챠지 동작(T1)에서는 트랜지스터(M5)가 턴온되도록 제어신호(PLOAD)를 로우 레벨로 인가하고, 트랜지스터들(M1 및 M2)이 턴온되도록 제어신호들(BLSHFe 및 BLSHFo)을 하이 레벨로 인가한다. 이때, 제어신호들(BLSHFe 및 BLSHFo)은 제1 전압(V1)으로 인가한다. 이로써, 비트라인들(BLe 및 BLo)이 제1 전압(V1)보다 문턱 전압(Vt)만큼 낮은 전압으로 챠지된다.
이어서, 워드 바이어스 인가 동작(T2)에서는 제어신호들(BLSHFe 및 BLSHFo)을 로우 레벨로 인가하여 비트라인들(BLe 및 BLo)과 감지 노드(SO)와의 연결을 차단하고, 워드라인 전압을 인가한다. 워드라인 전압을 인가하면, '1'데이터가 저장된 셀이 연결된 비트라인은 디스챠지되고, '0'데이터가 저장된 셀이 연결된 비트라인은 챠지상태를 유지한다.
제1 데이터 저장 동작(T3)에서는 제어 신호(PLOAD)를 하이 레벨로 인가하여 전원전압원(VCC)에 접속된 트랜지스터(M5)를 오프상태로 만들고, 이븐 비트라인(BLe)이 감지 노드(SO)와 연결되도록 제2 전압(V2)을 트랜지스터(M1)의 게이트에 인가한다. 트랜지스터(M1)의 게이트에 제2 전압(V2)가 인가되면, 이븐 비트라인(BLe)의 챠지/디스챠지 상태가 감지 노드(SO)로 전달되어 제1 래치(LAT1)의 제2 래치 노드(/B)에 접속된 트랜지스터(M7)의 게이트로 인가된다. 트랜지스터(M7)는 감지 노드(SO)의 챠지/디스챠지 상태(즉, 이븐 비트라인의 챠지/디스챠지 상태)에 따라 턴 온/오프된다. 이 상태에서 제어 신호(PBLCHM)로 트랜지스터(M7)와 접지 단자(Vss) 사이에 접속된 트랜지스터(M8)를 턴온시키면, 감지 노드(SO)의 챠지/디스챠지 상태에 따라 접지 전압이 트랜지스터(M7)를 통해 제1 래치(LAT1)로 전달/비전달 되어 첫 번째 페이지의 데이터(이하, '제1 데이터'라 함)가 제1 래치(LAT1)에 저장된다.
감지 노드 리셋 동작(T4)에서는 제어 신호들(BLSHFe 및 BLSHFo)로 트랜지스터들(M1 및 M2)을 오프 상태로 만들어 비트라인들(BLe 및 BLo)과 감지 노드(SO)의 연결을 끊고, 제어 신호(PLOAD)로 전원 전압원(Vcc)과 감지 노드(SO) 사이에 접속된 트랜지스터(M5)를 턴온시켜 감지 노드(SO)를 리셋 시킨다.
제2 데이터 저장 동작(T5)에서는 제어 신호(PLOAD)를 하이 레벨로 인가하여 전원전압원(VCC)에 접속된 트랜지스터(M5)를 오프상태로 만들고, 오드 비트라인(BLo)이 감지 노드(SO)와 연결되도록 제2 전압(V2)을 트랜지스터(M2)의게이트에 인가한다. 트랜지스터(M2)의 게이트에 제2 전압(V2)가 인가되면, 오드 비트라인(BLo)의 챠지/디스챠지 상태가 감지 노드(SO)로 전달되어 제2 래치(LAT2)의 제1 래치 노드(A)에 접속된 트랜지스터(M14)의 게이트로 인가된다. 트랜지스터(M14)는 감지 노드(SO)의 챠지/디스챠지 상태(즉, 오드 비트라인의 챠지/디스챠지 상태)에 따라 턴 온/오프된다. 이 상태에서 제어 신호(PBLCHC)로 트랜지스터(M14)와 접지 단자(Vss) 사이에 접속된 트랜지스터(M15)를 턴온시키면, 감지 노드(SO)의 챠지/디스챠지 상태에 따라 접지 전압이 트랜지스터(M14)를 통해 제2 래치(LAT2)로 전달/비전달 되어 두 번째 페이지의 데이터(이하, '제2 데이터'라 함)가 제2 래치(LAT2)에 저장된다.
상기의 동작들(T1 내지 T5)을 통해 첫 번째 페이지의 데이터와 두 번째 페이지의 데이터가 제1 래치(LAT1) 및 제2 래치(LAT2)에 각각 저장된다.
이렇게 제1 래치(LAT1) 및 제2 래치(LAT2)에 제1 데이터 및 제2 데이터가 각각 저장된 후에는, Y 어드레스(YA 및 YB)가 일치하는 데이터를 데이터 라인(DL)으로 출력한다. 이때, 제1 래치(LAT1)와 제2 래치(LAT2)에 저장된 데이터들을 순차적으로 출력해야 하며, 이를 위해 감지 노드(SO)에 접속된 트랜지스터(M10)와 제1 래치(LAT1)의 제1 래치 노드(B) 사이의 스위칭 소자(M21)와, 감지 노드(SO)에 접속된 트랜지스터(M10)와 제2 래치(LAT2)의 스위칭 소자(M22)를 제어 신호들(DOM 및 DOC)로 순차적으로 턴온시킨다.
예들 들면, 이븐 비트 라인(BLe)의 데이터는 제1 래치(LAT1)에 저장하고, 오드 비트 라인(BLo)의 데이터는 제2 래치(LAT2)에 저장한 후, 이븐/오드 비트라인 선택 신호를 제어 신호들(DOM 및 DOC)로 각각 사용하면, 이븐 비트 라인(BLe) 선택 시 제1 래치(LAT1)에 접속된 트랜지스터(M21)가 턴온되어 제1 래치(LAT1)에 저장된 데이터를 출력하고, 오드 비트 라인(BLo) 선택 시 제2 래치(LAT2)에 접속된 트랜지스터(M22)가 턴온되어 제2 래치(LAT2)에 저장된 데이터를 출력하여, 제1 및 제2 래치(LAT1 및 LAT2)에 저장된 데이터를 순차적으로 출력할 수 있다.
상술한 바와 같이, 본 발명은 페이지 버퍼에 구비된 메인 레지스터(제1 래치)와 캐쉬 레지스터(제2 래치)를 이용하여 두개의 페이지로부터 두개의 데이터를 각각 순서대로 저장한 후 이들 데이터를 순서대로 출력함으로써, 한번의 리드 동작으로 두 개의 데이터를 동시에 출력할 수 있어 리드 동작 시간을 반으로 줄일 수 있다.
도 1은 종래 기술에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 장치의 페이지 버퍼를 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 페이지 버퍼의 동작을 설명하기 위한 파형도이다.

Claims (2)

  1. 이븐 비트 라인과 오드 비트 라인 중 어느 하나를 선택하기 위한 비트라인 선택 회로;
    상기 비트라인 선택 회로에 의해 상기 이븐 비트 라인이 선택되면 상기 이븐 비트 라인을 통해 전달되는 데이터를 저장하기 위한 제1 래치;
    상기 제1 래치의 출력 단자에 접속되고 상기 이븐 비트 라인을 선택하는 신호에 따라 상기 제1 래치에 저장된 데이터를 전달하는 제1 스위칭 소자;
    상기 비트라인 선택 회로에 의해 상기 오드 비트 라인이 선택되면 상기 오드 비트 라인을 통해 전달되는 데이터를 저장하기 위한 제2 래치; 및
    상기 제2 래치의 출력 단자에 접속되고 상기 오드 비트 라인을 선택하는 신호에 따라 상기 제2 래치에 저장된 데이터를 전달하는 제2 스위칭 소자를 구비하여,
    한번의 리드 동작으로 두개의 데이터를 저장하고, 상기 제1 및 제2 스위칭 소자의 동작에 따라 상기 저장된 데이터를 순차적으로 출력하는 플래시 메모리 장치의 페이지 버퍼.
  2. 이븐 비트 라인 및 오드 비트 라인을 챠지시키는 단계;
    워드바이어스를 인가하여 상기 이븐 비트 라인 및 상기 오드 비트 라인에 연결된 셀들에 저장된 데이터에 따라 상기 이븐 비트 라인 또는 상기 오드 비트 라인을 디스챠지 시키거나 그대로 유지하는 단계;
    상기 이븐 비트 라인을 선택하고 상기 이븐 비트 라인의 챠지 또는 디스챠지 상태에 따라 상기 이븐 비트 라인에 연결된 셀의 데이터를 제1 래치에 저장하는 단계;
    상기 오드 비트 라인을 선택하고 상기 오드 비트 라인의 챠지 또는 디스챠지 상태에 따라 상기 오드 비트 라인에 연결된 셀의 데이터를 제2 래치에 저장하는 단계; 및
    이븐/오드 비트라인 선택 신호에 따라 상기 제1 래치 및 상기 제2 래치에 저장된 데이터를 순차적으로 출력하는 단계를 포함하는 플래시 메모리 장치의 데이터 리드 방법.
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