JP2007294013A - 内容参照メモリ - Google Patents

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Abstract

【課題】検索動作を高速かつ低消費電流で実行することのできる内容参照メモリを提供する。
【解決手段】マッチ線（ＭＬ）の電位を検出するマッチアンプ（４０）において、マッチ線を接地電圧レベルにプリチャージするプリチャージトランジスタ（６０）と、検索データとの比較動作時にマッチ線に電流値が制限された電流をマッチ線に供給し、かつマッチ線の電圧レベルに応じた信号を生成するプルアップ電流供給／判定回路（１００）と、比較動作時に対応のマッチ線に充電電荷を供給する容量素子を備える。
【選択図】図２７

Description

この発明は、内容参照メモリに関し、特に、検索動作時における消費電流およびピーク電流を低減しかつ検索動作を高速化するための構成に関する。
内容参照メモリ（ＣＡＭ：Content Addressable Memory）は、データの読出／書込機能に加えて、その記憶データと与えられた検索データとの一致判定を行なう機能を有する。検索データワードを格納する１エントリが、複数のＣＡＭセルで構成され、これらのＣＡＭセルに、検索候補のワードビットが格納される。各エントリには、対応のＣＡＭセルが並列に結合されるマッチ線が設けられる。検索データワードとエントリの格納データワードとが一致した場合には、対応のマッチ線が“１”の状態に維持され、不一致のときには対応のマッチ線が“０”の状態に駆動される。
このマッチ線の電圧レベルを識別することにより、検索データに対応するデータが、たとえばテーブルなどに格納されているかの判定を行なうことができる。このような内容参照メモリは、たとえば、通信用途のルータおよびキャッシュメモリにおけるキャッシュミス／ヒットの判定などにおいて用いられている。ネットワークルータなどで行なわれるＩＰパケットのルーティングは、ルータ内に設けられる内容参照メモリに格納されているＩＰアドレスと外部から入力されるＩＰアドレスとを照合することにより行なわれる。たとえば、このルータ内の内容参照メモリにおいて一致状態のマッチ線情報に基づいて、次の行き先アドレスを示す値をＩＰパケットに書込んで、対応のポートから送出する。
通常、通信ルータなどにおいて用いられるＣＡＭにおいては、検索データのビット幅が、７２ビットから２８８ビットであり、エントリ数が、約６４Ｋである。
従来のＣＡＭにおいては、マッチ線が、プリチャージ期間に電源電圧ＶＤＤ（または接地電圧ＧＮＤレベル）にプリチャージされる。記憶データと検索データとの一致を検出するサーチ期間に、検索データとエントリＣＡＭセルのデータビットを比較する。不一致の場合には、このＣＡＭセル内のトランジスタにより、対応のマッチ線が、プリチャージ電圧と異なる接地電圧（または電源電圧レベル）へ放電（または充電）される。したがって、１つのエントリにおいて不一致のＣＡＭセルの個数がたとえばｎ個ある場合には、Ｉ＿ｍｉｓｓ×ｎの電流により、１つのマッチ線が放電（または充電）される。ここで、Ｉ＿ｍｉｓｓは、１つのＣＡＭセルが不一致状態のときに駆動する電流である。エントリ内のすべてのＣＡＭセルにおいてデータビットがすべて一致している場合には、ＣＡＭセルは放電（または充電）経路が存在せず、対応のマッチ線は、プリチャージ電圧（電源電圧ＶＤＤまたは接地電圧ＧＮＤ）レベルに維持される。
ＣＡＭにおいては、検索データは、複数のエントリに並列に与えられ、各エントリにおいて、検索動作が並行して実行される。検索データを伝達するサーチ線および一致結果を示す信号を生成するマッチ線は、各検索動作が行なわれる検索サイクルごとに、所定の電圧レベルにプリチャージされる。一例として、サーチ線は、接地電圧レベルにプリチャージされ、マッチ線は電源電圧レベルにプリチャージされる。このサーチ線には、すべてのエントリのＣＡＭセルが結合されるため、大きな容量負荷が存在する。また、検索時の一致以外の大多数のマッチ線が、各検索サイクルごとに、電源電圧レベルと接地電圧レベルの間で変化する。したがって、サーチ線およびマッチ線の充放電電流が大きく、消費電流／電力が大きくなるという問題が生じる。
この内容参照メモリにおける消費電流を低減し、高速に検索動作を行なう構成が、非特許文献１（H. Noda, et. al.,“A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture”, JSSCC, Vol.40, 2005, pp.245-253.）に示されている。この非特許文献１に示される構成においては、マッチ線が階層構造化される。１エントリに対して設けられる複数のローカルマッチ線が、共通のグローバルマッチ線に結合される。各ローカルマッチ線において、パイプライン的に検索動作を実行する。たとえば、１４４ビットの検索データが、７２ビットデータに分割される。最初の７２ビットで一致しなかったブロックのローカルマッチ線においては、以後の検索を続行する必要がなく、次の段階でのサーチ線の活性化が行なわれず、ローカルマッチ線の放電は行なわれない。したがって、充放電が行なわれるローカルマッチ線の数を低減することができ、消費電力を低減することができる。
また、この非特許文献１においては、サーチデータ格納用に、ＤＲＡＭ型セル構造が用いられ、個々のＤＲＡＭセルにデータビットを格納して３値データを格納する。この３値データを格納するＣＡＭセルは、通常、ＴＣＡＭ（ターナリＣＡＭ：Ternary CAM）セルと呼ばれ、ドントケア状態を格納することができる。
また、検索動作を高速化することを図る構成が、特許文献１(特開平１０−２７４８１号公報）に示されている。この特許文献1に示される構成においては、スタンバイ時においてマッチ線を接地電圧レベルにプリチャージする。検索動作時に、各マッチ線に、検索データと１ビット不一致のときに流れる電流と同程度の大きさの電流をマッチ線に供給する。不一致のエントリのマッチ線の電圧上昇を、基準電圧以下に抑制し、消費電流を低減することを図る。
特許文献２（特開２００４−１９２６９５号公報）は、同様、検索時の消費電流を低減することを図る構成を示している。この特許文献２においては、スタンバイ時において相補サーチ線を短絡することによりサーチ線を中間電圧レベルにプリチャージする。マッチ線は、スタンバイ時に接地電圧にプリチャージし、検索動作開始時に容量素子からの充電電荷によりチャージアップする。容量素子とマッチ線との容量分割によりマッチ線の電圧レベルの上限値を電源電圧より低い中間電圧レベルとする。マッチ線の電圧レベルの検出は、バッファ回路により行われる。
マッチ線負荷増大時においても高速で検索動作を実行することを図る構成が、特許文献３（特開２００３−１０００８６号公報）において示されている。この特許文献３においては、マッチ線それぞれに対応して、基準電圧発生回路と、差動増幅回路とが設けられる。差動増幅回路により基準電圧とマッチ線電圧との比較を行うことにより、検索判定動作を高速化することを図る。
特許文献４（特開２００２−３５８７９１号公報）は、検索動作時のプリチャージ電流を低減することを図る構成を示す。この特許文献４においては、ＣＡＭエントリを分割し、ＣＡＭエントリのプリチャージ電圧レベルおよび不一致時のマッチ線の駆動電圧レベルを逆に設定する。すなわち、一方が、マッチ線のＨレベルプリチャージかつ不一致時にＬレベル放電に設定し、他方をマッチ線のＬレベルプリチャージかつ不一致時にＨ充電電圧レベルとする。不一致エントリにおいて分割ＣＡＭエントリのマッチ線を短絡することににより、プリチャージ時において電荷の再配分により中間電圧レベルにまでマッチ線が駆動され、消費電流を低減することを図る。
特許文献５（特開２００２−２４５７８３号公報）も検索動作時の消費電流を低減することを図る構成が示される。この特許文献５に示される構成においては、一致状態のエントリと同一の容量を有するダミーマッチ線を設ける。マッチ線およびダミーマッチ線は接地電圧にプリチャージされ、検索動作時に電流が供給される。ダミーマッチ線の電圧レベルがＨレベルと判定されると判定タイミング信号を生成し、マッチ線に対する充電を停止する。マッチ線の充電期間を短くすることにより消費電流を低減する。マッチ線の電圧レベルの判定には差動増幅回路が用いられ、参照電圧とマッチ線電圧との比較が行われる。
特許文献６（特開２００１−３１９４８１号公報）は、検索動作時の消費電流の低減および検索動作の高速化を図る構成が示されている。この特許文献６に示される構成においては、データ書込／読出用のビット線と検索データ転送用のサーチ線とを別々に設ける。ビット線をＨレベルにプリチャージ、サーチ線をＬレベルにプリチャージする。検索時、検索データに応じて、サーチ線とビット線とを短絡することによりハイレベルのサーチ線を中間電圧レベルに設定し、サーチ線電圧振幅を接地電圧と中間電圧レベルに設定する。マッチ線に対しては、中間電圧レベルにプリチャージし、検索動作時にはデカップルトランジスタを介してマッチ線をチャージアップする。このデカップルトランジスタを介してマッチ線とセンスアンプとが結合される。センスアンプの入力ノードのセンスノードの充電が行なわれても、デカップルトランジスタによりマッチ線の電圧上昇は抑制される。不一致時には、マッチ線を介してセンスノードが放電される。マッチ線および／またはサーチ線の電圧振幅を制限することにより消費電流の低減および検索動作の高速化を図る。
特開平１０−２７４８１号公報 特開２００４−１９２６９５号公報 特開２００３−１０００８６号公報 特開２００２−３５８７９１号公報 特開２００２−２４５７８３号公報 特開２００１−３１９４８１号公報 H. Noda, et. al.,"A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture", JSSCC, Vol.40, 2005, pp.245-253.
上述のように、内容参照メモリ（ＣＡＭ、ＴＣＡＭ）においては、各検索サイクルごとに、サーチ線およびマッチ線が充放電され、消費電流が大きい。前述の非特許文献１においては、マッチ線を階層構造とし、複数のローカルマッチ線ブロック毎にパイプライン的に検索動作を行なう。あるパイプラインステージ（ローカルマッチ線ブロック）において不一致のエントリに対しては以後のサーチ線およびローカルマッチ線の放電を停止し、消費電流を低減することを図る。
しかしながら、この非特許文献１においては、マッチ線について階層構造が用いられているものの、サーチ線は、全エントリに共通に設けられている。したがって、負荷容量の大きなサーチ線については、電源電圧レベルと接地電圧レベルの間で、検索データに応じて充放電が行なわれ、消費電流を低減するうえで、改善の余地がある。
また、多数のサーチ線およびローカルマッチ線においてそれぞれ同時に検索動作が行なわれ、同時動作電流（ピーク電流）が大きく、スイッチングノイズの原因となる問題が生じる。
また、グローバルマッチ線およびローカルマッチ線は、前述の非特許文献１においては、電源電圧レベルと接地電圧レベルの間で充放電されており、したがって、その一致検出結果を示すローカル／グローバルマッチ線の信号振幅が大きく、消費電流を低減するうえでまた一致結果が確定するまでの時間を低減するうえで限界が生じるという問題が生じる。電源電圧レベルを低下させ、信号振幅を小さくすることは可能であるものの、その場合、トランジスタ素子の動作速度から電源電圧レベルの下限があり、この方式では、高速化にの限界がある。
また、特許文献１に示される構成においては、ＣＡＭセルと同様のトランジスタを用いて１ビットミス時の電流を生成してマッチ線に供給する。このマッチ線にゲートに基準電圧を受けるトランジスタを介してマッチ線に充電を行なっており、不一致のマッチ線の電圧上昇を基準電圧以下に抑制する。しかしながら、一致状態のマッチ線は電源電圧レベルにまで充電され、電圧振幅が大きくなるという問題が生じる。この特許文献１においては、マッチ線の電圧振幅を、一致状態および不一致状態にかかわらず中間電圧レベル以下に設定する構成については示されていない。また、エントリの一致状態のＣＡＭセルにおいて流れるオフリーク電流が、マッチ線プリチャージ電流に対して及ぼす影響についても考慮されていない。
特許文献２に示される構成においては、マッチ線が容量素子との容量分割による電荷再配分により、そのプリチャージ電圧レベルが設定される。したがって、マッチ線と容量素子との間の容量値の調整に精度が要求され、正確に所望の中間電圧レベルに一致状態のマッチ線をチャージアップするのが困難となる。また、特許文献２においては、サーチ線のプリチャージを相補サーチ線の短絡により行い、サーチ線の充放電電流を提言することが行なわれている。しかしながら、この場合においても、サーチ線の容量を低減することは行なわれていない。従って、検索データに応じて中間電圧レベルから電源電圧レベルまでサーチ線を充電するため、エントリ数が増大し、サーチ線の負荷容量が増大した場合、消費電流を低減することができなくなるという問題が生じる。
特許文献３に示される構成においては、マッチ線それぞれに対応して、基準電圧発生回路および差動増幅回路が設けられている。しかしながら、この特許文献３においては、マッチ線が電源電圧レベルにプリチャージされており、マッチ線の電圧振幅が大きく、高速の検索動作および消費電流低減を実現することができなくなるという問題が生じる。
特許文献４に示される構成においては、ＣＡＭエントリを分割しており、分割エントリにおいてプリチャージ電圧レベルが異なり、分割エントリ間での動作速度を一致させるのが困難であるという問題が生じる。また、各エントリにおいて、分割エントリの一致／不一致に応じて分割エントリのマッチ線の接続を制御する必要があり、この接続を行うための回路の占有面積が大きくなるという問題が生じる。さらに、各分割エントリのマッチ線の電圧振幅は電源電圧レベルであり、高速で検索動作を行うことができなくなるという問題が生じる。また、検索データのビット数が増大し、エントリのＣＡＭセルのビット数が増大した場合、応じてマッチ線の負荷も増大し、中間電圧レベルから電源電圧レベルへのプリチャージの消費電流が増大するという問題が生じる。
特許文献５に示される構成においては、ダミーマッチ線の電圧レベルを検出して、判定タイミングを設定してマッチ線のプリチャージ期間を調整している。しかしながら、このプリチャージ電流値を制限することは何ら考慮されておらず、また、一致状態のマッチ線の充電は停止されておらず、検索動作時の消費電流を低減する上で限度がある。
特許文献６に示される構成においては、サーチ線とビット線との短絡により、サーチ線の電圧振幅を電源電圧よりも小さい中間電圧に設定している。従って、ビット線を電源電圧レベルにまでプリチャージする必要があり、消費電流を低減することができないという問題が生じる。また、マッチ線に対しては、デカップルトランジスタを介してマッチ線とバッファ（センスアンプ）とを結合し、一致状態のマッチ線の中間電圧レベルへのチャージアップおよびセンスノードの電源電圧レベルへのプルアップを行なっている。従って、センスノードの放電速度が、検索データ１ビットが不一致のときには遅くなり、高速で検索動作を行うことができなくなるという問題が生じる。この特許文献６は、別の実施例においては、容量素子の充電電荷の再配分により一致状態のマッチ線の電圧レベルを設定している。従って、先の特許文献２の構成と同様、容量素子とマッチ線の負荷容量の調整が困難となるという問題が生じる。
それゆえ、この発明の目的は、検索データのビット数が大きい場合においても、消費電流をより低減することができかつ高速に検索動作を行なうことのできる内容参照メモリを提供することである。
この発明の第１の観点に係る内容参照メモリは、各々が複数の内容参照メモリセルを有する複数のエントリと、各エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線と、各エントリに並列に結合され、各エントリに並行して検索データを転送する検索データバスと、各マッチ線に結合され、各々が対応のマッチ線を電源電圧と接地電圧との中間値以下のプリチャージ電圧レベルにプリチャージするプリチャージ回路と、対応のマッチ線の電圧をプリチャージ電圧と同一電圧レベルの基準電圧と比較し、該比較結果を示す信号を生成する増幅回路と、検索データバスの検索データとエントリの記憶データとの比較動作時、対応のマッチ線に充電電荷を供給する容量素子とを含む複数のマッチアンプを備える。
この発明の第２の観点に係る内容参照メモリは、各々が複数の内容参照メモリセルを有する複数のエントリと、各エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線と、各エントリに並列に結合され、各エントリに検索データを共通に転送する検索データバスと、各マッチ線にマッチ線に結合され、各々が、対応のマッチ線を接地電圧レベルにプリチャージするプリチャージ回路と、検索データバスの検索データと各エントリの記憶データとの比較動作時、電流値が制限された電流を対応のマッチ線に供給しかつ対応のマッチ線の電圧の上限値を所定値にクランプするとともに対応のマッチ線の電圧レベルに応じた信号を内部ノードに生成するプルアップ電流供給／判定回路とを含む複数のマッチアンプを備える。
検索動作時にマッチ線を中間電圧レベル以下に設定することにより、マッチ線の充放電電流を低減することができる。また、マッチ線の信号振幅が小さくなり、高速の検索動作が可能となる。この検索動作時、マッチ線へ容量素子からの充電電荷を供給することにより、マッチ線電位をプルアップすることにより、検索動作時に電源ノードから接地ノードへの貫通電流が流れるのを防止することができ、消費電流を低減することができる。また、容量素子の充電電荷によるマッチ線の電位のプルアップであり、プルアップ電位を小さくすることができ、マッチ線の電圧振幅が増大するのを抑制することができる。
また、マッチ線に対して電流値が制限された電流を供給するとともに、マッチ線の電位の上限値をクランプしており、マッチ線の電圧振幅を制限することができ、消費電流を低減することができる。また、マッチ線電位に応じた電圧レベルの信号を生成することにより、差動増幅回路が不用となり、マッチアンプの消費電流を低減することができる。
このクランプ機能により、プルアップ電流供給／判定回路の内部ノードがマッチ線と分離され、内部ノードの負荷を低減して高速で電源電圧レベルにまで内部ノードの電圧レベルを上昇させることができ、消費電流を低減して高速で検索／判定動作を行なうことができる。
［実施の形態１］
図１は、この発明の実施の形態１に従う内容参照メモリの全体の構成を概略的に示す図である。図１において、内容参照メモリは、ユニットセルＵＣが行列状に配列されるメモリセルアレイ１を含む。このメモリセルアレイ１は、複数のエントリＥＲＹに分割され、各エントリＥＲＹに対しては、対応のエントリ内のユニットセルＵＣが並列に結合されるマッチ線ＭＬが設けられる。また、メモリセルアレイ１の各エントリＥＲＹに共通に、検索データを伝達するサーチ線対ＳＬＰが設けられる。このサーチ線対ＳＬＰとマッチ線ＭＬの交差部に対応してユニットセルＵＣが設けられる。このユニットセルＵＣは、その構成は後に説明するが、データの記憶および検索機能を有する。
内容参照メモリは、さらに、エントリＥＲＹそれぞれに対応して設けられるマッチアンプ１０を含み、検索データと各エントリの記憶データとの一致／不一致の判定を行なう一致判定回路２と、一致判定回路２のマッチアンプ１０に対し中間電圧ＶＭＬおよび比較基準電圧ＶＲＥＦを供給する中間電圧発生回路６と、外部からの検索データＳＤを受けて、メモリセルアレイ１のサーチ線対ＳＬＰに伝達する検索データ入力回路４と、クロック信号ＣＬＫに応じて、外部からの動作モードを指定するコマンドＣＭＤに従って、これらの一致判定回路２および検索データ入力回路４の動作を制御する制御回路８を含む。
中間電圧発生回路６は、電源電圧ＶＤＤから、電圧ＶＤＤ／２以下の電圧レベルの中間電圧を生成する。この中間電圧ＶＭＬおよび比較基準電圧ＶＲＥＦは、同じ電圧レベルであってもよく、また、中間電圧ＶＭＬが比較基準電圧ＶＲＥＦよりも高い電圧レベルであってもよい。中間電圧ＶＭＬが、マッチアンプ１０を介して各マッチ線ＭＬのプリチャージ電圧として用いられる。マッチ線ＭＬの振幅を電源電圧ＶＤＤの１／２倍以下に設定することにより、消費電流を低減し、また、検索動作を高速化する。
図２は、図１に示すユニットセルＵＣの構成の一例を示す図である。図２において、ユニットセルＵＣは、１ビットのデータを記憶するＳＲＡＭセルＳＭＣと、マッチ線ＭＬと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果型トランジスタ）ＴＲ１およびＴＲ２と、マッチ線ＭＬと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＲ３およびＴＲ４を含む。ＭＯＳトランジスタＴＲ１およびＴＲ３は、それぞれのゲートが、サーチ線ＳＬおよび／ＳＬに結合され、ＭＯＳトランジスタＴＲ２およびＴＲ４のそれぞれのゲートは、ＳＲＡＭセルＳＭＣの内部記憶ノードを／ＤおよびＤに結合される。これらの内部記憶ノードＤおよび／Ｄには、互いに相補なデータビットが格納される。ＳＲＡＭセルＳＭＣが“１”を記憶しているとき、内部記憶ノードＤがＨレベル、内部記憶ノード／ＤがＬレベルである。従って、この状態においては、ＭＯＳトランジスタＴＲ２が導通状態、ＭＯＳトランジスタＴＲ４が、非導通状態である。ＳＲＡＭセルＳＭＣがデータ“０”を記憶している場合には、逆の状態となる。
サーチ線ＳＬおよび／ＳＬは、図１に示すサーチ線対ＳＬＰを構成し、検索動作時、相補データが伝達される。この図２に示すユニットセルＵＣにおいては、ＳＲＡＭセルＳＭＣに対するデータの書込および読出を行なうためのワード線およびビット線対が設けられるが、これらのワード線およびビット線対は示していない。
検索動作時、ＳＲＡＭセルＳＭＣが“１”を記憶しているとき（内部記憶ノードＤがＨレベル）、検索データ“１”が与えられたとする。この場合、サーチ線ＳＬがＨレベル、補のサーチ線／ＳＬがＬレベルである。したがって、ＭＯＳトランジスタＴＲ２およびＴＲ３が非導通状態であり、マッチ線ＭＬは、プリチャージ電圧レベルを維持する。一方、ＳＲＡＭセルＳＭＣの内部記憶ノードＤがＨレベルの電位のときに、サーチ線ＳＬに“０”の検索データが転送されたときには、サーチ線ＳＬはＬレベル、補のサーチ線／ＳＬがＨレベルとなる。この場合には、ＭＯＳトランジスタＴＲ３およびＴＲ４が導通し、マッチ線ＭＬはプリチャージ電圧レベルから接地電圧レベルに放電される。
したがって、この図２に示すユニットセルＵＣを用いた場合、検索データとエントリの記憶データの一致／不一致の２値判定を行なうことができる。マッチ線ＭＬには、対応のエントリのユニットセルＵＣが並列に結合されており、エントリＥＲＹのユニットセルＵＣがすべて一致状態の場合に、マッチ線ＭＬは、プリチャージ電圧レベルを維持する。一方、エントリにおいて少なくとも１ビットのユニットセルが不一致状態のときには、この不一致状態のユニットセルを介してマッチ線ＭＬが放電され、このマッチ線ＭＬの電位がプリチャージ電圧レベルから低下する。したがって、このマッチ線ＭＬの電位レベルを一致判定回路２のマッチアンプ１０で増幅することにより、検索データと各エントリの記憶データとの一致／不一致を判定する２値判定を行なうことができる。
図３は、図１に示すユニットセルＵＣの他の構成を示す図である。図３において、ユニットセルＵＣは、図２に示すユニットセルＵＣと以下の点でその構成が異なる。すなわち、データ記憶素子として、ＳＲＡＭセルＳＭＣに代えて、個々に記憶データの論理値を設定することのできる第１セルＭＣ１および第２セルＭＣ２が用いられる。第１セルＭＣ１および第２セルＭＣ２の記憶ノードＮＤ１およびＮＤ２が、それぞれ、ＭＯＳトランジスタＴＲ２およびＴＲ４のゲートに結合される。これらの第１セルＭＣ１および第２セルＭＣ２は、各々、たとえば前述の非特許文献１においては、ＤＲＡＭ型メモリセルで実現される。キャパシタの蓄積電荷により、データを記憶する。図３に示すユニットセルＵＣの他の構成は、図２に示すユニットセルＵＣの構成と同じであり、対応する部分には同一参照符号を附して、その詳細説明は省略する。
図３においても、第１セルＭＣ１および第２セルＭＣ２に対し、それぞれ、データの書込／読出を行なうためのワード線およびビット線が設けられる。しかしながら、図３においても、これらのデータの書込／読出を行なうためのワード線およびビット線は図面を簡略化するために示していない。
この図３に示すユニットセルＵＣにおいて、第１セルＭＣ１および第２セルＭＣ２に相補データが格納される場合には、図２に示すユニットセルＵＣと同じ論理での検索動作が行なわれる。すなわち、不一致（ミス時）にはマッチ線ＭＬが放電され、一致時（ヒット時）にはマッチ線ＭＬはプリチャージ電圧レベルに維持される。
第１セルＭＣ１および第２のセルＭＣ２にともに、データ“０”（Ｌレベル）が格納される場合、ＭＯＳトランジスタＴＲ２およびＴＲ４がともに非導通状態となる。したがって、この状態においては、検索データの論理値に関わらず、マッチ線ＭＬの放電は行なわれず、マッチ線ＭＬはプリチャージ状態を維持する。これにより、「ドントケア」状態を実現することができる。
第１セルＭＣ１および第２セルＭＣ２の両者に、データ“１”が格納される場合には、ＭＯＳトランジスタＴＲ２およびＴＲ４がともに導通状態となる。この場合には、検索データの値に関わらず、マッチ線ＭＬは放電される。この状態では、エントリの記憶データは、検索データに関わらず無効状態とされる（常に不一致状態となる）。この図３に示すユニットセルＵＣの構成では、一致（マッチ）、不一致（ミス）、および任意（ドントケア）の３値判定を行うことができる。
図２および図３に示すユニットセルＵＣのいずれを用いても、ミス時においては、ＭＯＳトランジスタＴＲ１およびＴＲ２の経路またはＭＯＳトランジスタＴＲ３およびＴＲ４の経路を介してマッチ線ＭＬの放電が行なわれる。
図４は、この発明の実施の形態１に従う内容参照メモリのマッチアンプ１０の具体的構成を示す図である。図４において、メモリセルアレイ１においては、（ｎ＋１）個のエントリＥＲＹ０−ＥＲＹｎが設けられる。これらのエントリＥＲＹ０−ＥＲＹｎそれぞれに対応してマッチ線ＭＬ［０］−ＭＬ［ｍ］が設けられる。エントリＥＲＹ０−ＥＲＹｎそれぞれにおいて、複数のユニットセルＵＣが設けられる。各ユニットセルＵＣ内に設けられるデータ記憶用のメモリセル（ＣＡＭセル）ＣＣは、図２に示すＳＲＡＭセルＳＭＣであってもよく、また、図３に示すメモリセルＭＣ１およびＭＣ２であってもよい。以下においては、ＣＡＭセルＣＣは、これらの２値判定を行なうユニットセルおよび３値判定を行なうユニットセル両者のいずれをも参照するものとして用いる。
エントリＥＲＹ０−ＥＲＹｎそれぞれに対応してマッチアンプ１０が設けられる。図４においては、エントリＥＲＹ０に対して設けられるマッチアンプ１０の構成を代表的に示す。マッチアンプ１０は、対応のマッチ線ＭＬ（ＭＬ［０］）上の電圧と基準電圧ＶＲＥＦとを比較する差動増幅回路１２と、ラッチ指示信号ＬＡＴに従って差動増幅回路１２の出力信号をラッチして検索結果指示信号ＭＬ＿ＯＵＴ（ＭＬ＿ＯＵＴ［０］）を生成するラッチ１６と、プリチャージ指示信号ＰＲＥ＿ｎの活性化に応答して対応のマッチ線ＭＬ（ＭＬ［０］）にプリチャージ電圧ＶＭＬを伝達するプリチャージトランジスタ１４を含む。
差動増幅回路１２は、正入力（＋）が対応のマッチ線ＭＬに結合され負入力(−)に基準電圧ＶＲＥＦを受ける差動増幅器１２ａと、マッチアンプ活性化信号ＭＡＥに応答して差動増幅器１２ａを活性化するアンプ活性化トランジスタ１２ｂとを含む。
プリチャージ電圧ＶＭＬは、電源電圧ＶＤＤの１／２倍以下の電圧レベルであり、基準電圧ＶＲＥＦは、このプリチャージ電圧ＶＭＬよりも低い電圧レベルである（０＜ＶＲＥＦ＜ＶＭＬ≦ＶＤＤ／２）。
サーチ線ＳＬおよび／ＳＬは、スタンバイ時に接地電圧レベルにプリチャージされ、検索動作時、検索データに従って選択的に電源電圧レベルに駆動される。
図５は、図４に示す内容参照メモリの動作を示すタイミング図である。図５においては、１つのエントリについての動作波形を示す。以下、図５を参照して、図４に示す内容参照メモリの検索動作について説明する。
時刻Ｔ１以前のスタンバイ状態においては、サーチ線ＳＬ、／ＳＬは接地電圧ＧＮＤレベルであり、また、マッチ線ＭＬも接地電圧ＧＮＤレベルにある。
時刻Ｔ１において検索動作が始まる。時刻Ｔ１の検索動作開始に従って、プリチャージ指示信号ＰＲＥ＿ｎがＬレベルに設定され、プリチャージトランジスタ１４が導通し、各マッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｎ］）が中間電圧レベルのプリチャージ電圧ＶＭＬレベルにプリチャージされる。この時刻Ｔ１からＴ２のプリチャージ期間において、サーチ線ＳＬおよび／ＳＬはともに接地電圧レベルに維持される。
時刻Ｔ２においてプリチャージ動作が完了し、ソース線ＳＬ、／ＳＬの活性化および記憶データと検索データの比較が行われる。この活性／比較サイクルにおいては、プリチャージ指示信号ＰＲＥ＿ｎがＨレベルとなり、プリチャージトランジスタ１４が非導通状態となる。一方、サーチ線ＳＬおよび／ＳＬへは、検索データが伝達され、それぞれ、検索データのビット値に応じた電圧レベルに駆動される。これにより、各エントリＥＲＹ０−ＥＲＹｎにおいて並行して検索動作が行なわれ、ＣＡＭセルＣＣの記憶データと検索データのマッチ／ミス(一致／不一致)に応じて、各ユニットセルＵＣにおいて対応のマッチ線の放電が選択的に行なわれる。図５に示すように、少なくとも１ビットのユニットセルがミス状態であるエントリにおいては、ミス状態のユニットセルＵＣのＭＯＳトランジスタＴＲ１およびＴＲ２またはＴＲ３およびＴＲ４の経路を介してマッチ線ＭＬが放電され、マッチ線ＭＬのプリチャージ電圧レベルが低下する。
時刻Ｔ３において、マッチ線ＭＬの電圧レベルが十分に拡大されると、マッチアンプ活性化信号ＭＡＥが活性化され、データ比較サイクルと重なるように、判定サイクルが始まり、差動増幅回路１２が差動増幅動作を行なう。すなわち、基準電圧ＶＲＥＦと対応のマッチ線ＭＬの電位差に応じた信号が、差動増幅回路１２から生成される。この時刻Ｔ３において、また、ラッチ指示信号ＬＡＴがＨレベルとなり、マッチアンプ（ＭＡ）出力サイクルが並行して始まる。このサイクルにおいては、ラッチ１６がスルー状態となり、差動増幅回路１２の出力信号をラッチしかつ出力ノードへ伝達する。図５においては、対応のエントリがミス状態であり、検索結果指示信号ＭＬ＿ＯＵＴ（ＭＬ＿ＯＵＴ［０］−ＭＬ＿ＯＵＴ［ｎ］のいずれか）の状態が接地電圧レベルに変化する。
ラッチ１６の出力信号が確定すると、時刻Ｔ４において、判定サイクルが完了し、検索結果が出力されるサイクルとなり、マッチアンプ活性化信号ＭＡＥが非活性化され、また、ラッチ指示信号ＬＡＴがＬレベルに駆動される。また、サーチ線ＳＬおよび／ＳＬが再び、接地電圧レベルにプリチャージされる。ラッチ指示信号ＬＡＴがＬレベルとなると、ラッチ１６がラッチ状態となり、その出力信号ＭＬ＿ＯＵＴは、ミス状態を示すＬレベルに維持される。
時刻Ｔ１からＴ５までが１つの検索サイクルである。クロック信号ＣＬＫに同期して、マッチ線プリチャージ、ソース線活性、データ比較、判定、および判定結果の出力を含む一連の検索動作が順次実行される。
時刻Ｔ５において、再び次の検索サイクルが始まり、プリチャージ指示信号ＰＲＥ＿ｎがＬレベルとなり、マッチ線ＭＬが再び、中間電圧レベルのプリチャージ電圧ＶＭＬレベルにプリチャージされる。一致状態のマッチ線は、対応のエントリのユニットセルのオフリーク電流によりその電圧レベルは少し低下するものの、連続サイクルでの電圧低下量は小さく、ほぼプリチャージ電圧レベルを維持する。ここで、「オフリーク電流」は、非導通状態のトランジスタの経路（ＴＲ１，ＴＲ２およびＴＲ３，ＴＲ４の経路）を介して流れる電流を示す。
時刻Ｔ６において、再び、検索データに応じて、サーチ線ＳＬおよび／ＳＬの電圧レベルが設定され、各エントリにおいて記憶データと検索データとの比較が行なわれる。
時刻Ｔ７において、再び、マッチアンプ活性化信号ＭＡＥが活性化されて、また、ラッチ指示信号ＬＡＴがＨレベルに駆動される。この検索データとエントリの記憶データとが一致している状態（マッチ状態）のときには、エントリのユニットセルＵＣはすべて非導通状態であり、対応のマッチ線ＭＬの放電経路は存在せず、マッチ線ＭＬは、ほぼプリチャージ電圧ＶＭＬレベルに維持される。応じて、このマッチ状態を示すＨレベルの信号ＭＬ＿ＯＵＴがラッチ１６から生成されて、かつラッチされる。
時刻Ｔ８において、マッチアンプ活性化信号ＭＡＥが非活性化され、また、ラッチ１６がラッチ状態となる。以後、この検索サイクルが、検索データの数に応じて繰返し実行される。
上述のように、図４に示す構成においては、マッチ線がＭＬが、接地電圧ＧＮＤとプリチャージ電圧ＶＭＬの間で変化し、このマッチ線ＭＬの電位を基準電圧ＶＲＥＦと比較している。このマッチ線ＭＬに現れた小振幅の信号が、マッチアンプ１０によりフル振幅（振幅が電源電圧レベル）の信号に変換されて、検索結果指示信号ＭＬ＿ＯＵＴが生成される。したがって、検索サイクル時において、マッチ線の電圧振幅を小さくすることができ、マッチ線ＭＬの充放電電流を低減することができる。ミス状態のマッチ線ＭＬの方が、マッチ状態のマッチ線ＭＬよりもその数は、十分多く、マッチ線の振幅制限により、マッチ線の充放電電流を大幅に低減することができる。
また、差動増幅器１２を用いて基準電圧ＶＲＥＦとマッチ線ＭＬの電圧とを比較しており、高速のセンス動作が可能となる。エントリＥＲＹにおいて、１ビットのユニットセルがミス状態となる１ビットミス状態において、対応のマッチ線の電流の引抜きが遅くなる。しかしながら、マッチ線ＭＬのプリチャージ電圧ＶＭＬは、中間電圧ＶＤＤ／２以下であり、１ビットミス状態においても、対応のマッチ線の電圧レベルが基準電圧ＶＲＥＦよりも低くなる時間が早く、速いタイミングでマッチ線の電位レベルを判定することができる。これにより、低消費電流で高速で検索を行なうことのできる内容参照メモリを実現することができる。
図６は、図４に示す差動増幅回路１２およびラッチ１６の具体的構成の一例を示す図である。図６において、差動増幅回路１２の差動増幅器１２ａは、マッチ線ＭＬにゲートが結合されるＮチャネルＭＯＳトランジスタＮＱ１と、ゲートに基準電圧ＶＲＥＦを受けるＮチャネルＭＯＳトランジスタと、これらのＭＯＳトランジスタＮＱ１およびＮＱ２に電流を供給するカレントミラー段を構成するＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２を含む。ＭＯＳトランジスタＮＱ１およびＮＱ２のソースが共通に、活性化トランジスタ１２ｂのドレインに結合される。ＭＯＳトランジスタＰＱ１はゲートおよびドレインが相互接続され、カレントミラー段のマスターとして作用する。
ラッチ１６は、ラッチ指示信号ＬＡＴを反転するインバータＩＶ１と、ラッチ指示信号ＬＡＴおよびインバータＩＶ１の出力信号に従って、選択的に活性化されるトライステートインバータバッファＢＶと、トライステートインバータバッファＢＶの出力信号を反転して検索結果指示信号ＭＬ＿ＯＵＴを生成するインバータバッファＩＶ１と、インバータバッファＩＶ１の出力信号をインバータバッファＩＶ１の入力に伝達するインバータバッファＩＶ２を含む。インバータＩＶ１およびＩＶ２により、いわゆるインバータラッチが構成される。
差動増幅回路１２において、ＭＯＳトランジスタＰＱ１およびＮＱ１には同じ大きさの電流が流れる。マッチ線ＭＬの電圧レベルが基準電圧ＶＲＥＦよりも高い場合には、ＭＯＳトランジスタＮＱ１を流れる電流量が、ＭＯＳトランジスタＮＱ２を流れる電流量よりも大きくなる。ＭＯＳトランジスタＰＱ２は、ＭＯＳトランジスタＰＱ１を流れる電流のミラー電流をＭＯＳトランジスタＮＱ２へ供給する。したがって、この場合には、ＭＯＳトランジスタＮＱ２は、ＭＯＳトランジスタＰＱ２から供給される電流を全て放電することができず、差動増幅器１２ａの出力信号は、Ｈレベルとなる。
マッチ線ＭＬの電圧レベルが基準電圧ＶＲＥＦよりも低い場合には、ＭＯＳトランジスタＮＱ２のコンダクタンスが、ＭＯＳトランジスタＮＱ１のコンダクタンスよりも大きくなる。この状態においては、ＭＯＳトランジスタＰＱ２から供給される電流は、すべてＭＯＳトランジスタＮＱ２および活性化トランジスタ１２ｂを介して放電され、差動増幅器１２ａの出力信号はＬレベルとなる。
ラッチ１６においては、ラッチ指示信号ＬＡＴがＬレベルのときには、インバータバッファＢＶは、出力ハイインピーダンス状態にあり、その出力信号ＭＬ＿ＯＵＴは変化しない。一方、ラッチ指示信号ＬＡＴがＨレベルとなると、インバータバッファＢＶがインバータとして動作し、差動増幅回路１２の出力信号をさらに増幅し、インバータＩＶ１およびＩＶ２により、この増幅された信号をラッチしかつ出力する。
したがって、マッチ線ＭＬが、プリチャージトランジスタ１４により中間電圧ＶＭＬレベルにプリチャージされ、このマッチ線ＭＬの信号振幅が小さくても、マッチ線ＭＬの電位と基準電圧ＶＲＥＦの差が差動増幅器１２ａの検知可能な値になれば、高速でセンス動作を行なうことができる。
図７は、図１に示す制御回路８の構成の一例を示す図である。図７において、制御回路８は、クロック信号ＣＬＫに同期して与えられたコマンドＣＭＤをデコードするコマンドデコーダ２０と、コマンドデコーダ２０からの検索動作指示ＥＮに従って、クロック信号ＣＬＫがＨレベルの期間プリチャージ指示信号ＰＲＥ＿ｎをＬレベルに駆動するプリチャージ活性化回路２２と、検索動作指示ＥＮの活性化時、クロック信号ＣＬＫのＬレベルをトリガとしてその出力論理レベルを変化させるサーチ線ドライブ活性化回路２４と、検索動作指示ＥＮを、クロック信号ＣＬＫの１クロックサイクル期間遅延する遅延回路２６と、遅延回路２６の出力信号とクロック信号ＣＬＫに従ってマッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを生成するマッチアンプ活性化回路２８を含む。
コマンドデコーダ２０は、クロック信号ＣＬＫの立上がりに同期して、与えられたコマンドＣＭＤをデコードし、このコマンドＣＭＤが検索動作を指示している場合には、検索動作指示ＥＮを活性状態へ駆動する。プリチャージ活性化回路２２は、たとえば、クロック信号ＣＬＫと検索動作指示ＥＮとを受けるゲート回路で構成されて、クロック信号ＣＬＫがＨレベルでありかつ検索動作指示ＥＮがＨレベルのときに、プリチャージ指示信号ＰＲＥ＿ｎをＬレベルに設定する。
サーチ線ドライブ活性化回路２４は、たとえばＴ型フリップフロップで構成され、検索動作指示ＥＮの活性化時、クロック信号ＣＬＫの立下がりをトリガとして、その出力信号（サーチ線ドライブイネーブル信号ＳＬＥＮ）を活性化する。このサーチ線ドライブ活性化回路２４からのサーチ線活性化指示信号ＳＬＥＮは、検索データ入力回路４に与えられる。検索データ入力回路４は、この検索動作指示ＥＮの活性化時に与えられた検索データＳＤを取り込み、ソース線ドライブ活性化指示信号ＳＬＥＮの活性化時、取り込んだ検索データＳＤに従ってサーチ線を駆動する。検索データ入力回路４は、ソース線活性化指示信号ＳＬＥＮの非活性化時、ソース線ＳＬ、／ＳＬをともにＬレベルに維持する。
マッチアンプ活性化回路２８は、遅延回路２６の出力信号とクロック信号ＣＬＫとを受けるゲート回路でたとえば構成され、クロック信号ＣＬＫおよび遅延回路２６の出力信号がともにＨレベルのときに、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴをＨレベルに維持する。
これにより、検索動作開始時に、マッチ線のプリチャージ動作を行い、続いてプリチャージ完了後、サーチ線をサーチデータに従ってドライブし、サーチ線ドライブ時において、クロック信号ＣＬＫの次のサイクルにおいて、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを、半クロックサイクル期間Ｈレベルに駆動することができ、図５に示すタイミング制御信号のタイミング図を実現する制御回路を実現することができる。
なお、マッチ線に伝達される中間電圧ＶＭＬを発生する回路としては、その電圧レベルが電源電圧ＶＤＤの１／２倍以下の電圧レベルでありかつ基準電圧ＶＲＥＦよりも高い電圧レベルである電圧を生成する回路であればよく、任意の構成の中間電圧発生回路を利用することができる。
以上のように、この発明の実施の形態１に従えば、マッチ線のプリチャージ電圧レベルを、電源電圧の１／２倍以下の電圧レベル以下の電圧レベルに設定し、マッチ線電圧をプリチャージ電圧より低い基準電圧と比較して、検索結果を示す信号を生成している。従って、マッチ線の充放電電流を低減でき、またマッチ線の信号振幅が低減される。これにより、高速のマッチ線電圧検出を行なうことができ、高速かつ低消費電流で動作する内容参照メモリを実現することができる。
［実施の形態２］
図８は、この発明の実施の形態２に従う内容参照メモリの要部の構成を示す図である。この図８に示す内容参照メモリの構成は、先の図４に示す内容参照メモリと、ラッチアンプ１０の内部構成が異なる。すなわち、差動増幅回路１２の前段に、分離指示信号ＭＬＩに従って選択的に非導通状態となる分離ゲート（電荷閉じ込みゲート）３０ａおよび３０ｂを含む分離ゲート回路３０が設けられる。分離ゲート３０ａは、マッチ線ＭＬと差動増幅器１２ａの正入力（プラス）を選択的に分離し、分離ゲート３０ｂは、基準電圧ＶＲＥＦの差動増幅器１２ａの負入力（マイナス）への伝達を遮断する。この図８に示す内容参照メモリの他の構成は、図４に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図９は、図８に示す内容参照メモリの検索動作を示すタイミング図である。以下、図９を参照して、図８に示す内容参照メモリの検索動作について説明する。
時刻Ｔ１から検索サイクルが始まる。この時刻Ｔ１において、クロック信号ＣＬＫの立上がりに同期して、プリチャージ指示信号ＰＲＥ＿ｎがＬレベルとなり、各マッチ線ＭＬが、中間電圧レベルのプリチャージ電圧ＶＭＬレベルにプリチャージされる。
次いで、時刻Ｔ２において、クロック信号ＣＬＫの立下がりに従って、サーチ線ＳＬおよび／ＳＬが、それまでの接地電圧レベルから、検索データに応じた電圧レベルに駆動される。マッチ線ＭＬの対応のエントリにおいて、検索データと記憶データが不一致のとき（ミスのとき）、マッチ線ＭＬの電圧レベルが基準電圧ＶＲＥＦよりも低下する。
時刻Ｔ３において、分離指示信号ＭＬＩがＬレベルに駆動され、分離ゲート３０ａおよび３０ｂが非導通状態となる。これと並行して、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴがそれぞれＨレベルに駆動され、差動増幅回路１２が活性化されて、差動増幅動作を行ない、また、ラッチ１６がスルー状態となり、差動増幅回路１２の出力信号に応じた信号を生成する。
この時刻Ｔ３においては、差動増幅回路１２の正入力および負入力には、それまでにマッチ線ＭＬの電圧レベルの変化および基準電圧ＶＲＥＦが伝達されており、差動増幅回路１２は、伝達されたマッチ線電圧と基準電圧との比較動作（判定動作）を実行する。マッチ線ＭＬは、分離ゲート回路３０により差動増幅回路１２と分離されている。従って、この状態においては、サーチ線ＳＬおよび／ＳＬを検索データに応じて駆動する必要はなく、サーチ線ＳＬおよび／ＳＬは、再び接地電圧レベルに駆動される。
差動増幅回路１２は、分離ゲート回路３０により閉じ込められた電荷に対応する電圧レベルに従って、その正および負入力の電圧の差動増幅を行なう。
差動増幅回路１２の増幅動作時、マッチ線ＭＬが差動増幅回路１２から分離され、またサーチ線ＳＬおよび／ＳＬは接地電圧レベルに設定されるため、マッチ線ＭＬの充放電動作が停止し、接地電圧ＧＮＤレベルまで放電されない。
時刻Ｔ４において、データ判定動作が完了し、ラッチ指示信号ＬＡＴがＬレベルとなり、ラッチ１６がラッチ状態となり、その比較結果を示す信号ＭＬ＿ＯＵＴが確定状態となる。図９において、不一致（ミス）状態であり、Ｌレベルの信号ＭＬ＿ＯＵＴが生成される。
時刻Ｔ５において、再び検索サイクルが始まり、マッチ線ＭＬのプリチャージが実行される。この場合、マッチ線ＭＬの電圧レベルは、接地電圧ＧＮＤよりも高い電圧レベルであり、高速でプリチャージ電圧ＶＭＬレベルまで駆動される。次いで、先の検索サイクルと同様にして、ソース線検索データに応じた駆動、分離ゲート３０ａおよび３０ｂによる電荷閉じ込め、および差動増幅回路１２による増幅動作が実行される。
図９において、この時刻Ｔ５から始まる検索サイクルにより、検索データと記憶データが一致しており、マッチ状態を示すＨレベルの信号ＭＬ＿ＯＵＴが生成される。
したがって、この分離ゲート回路３０の分離ゲート３０ａおよび３０ｂを用いて、センス動作時（マッチアンプの動作時）マッチ線ＭＬと差動増幅回路１２とを分離することにより、マッチ線ＭＬの電圧振幅をより低減することができ、消費電流をより低減することができる。また、そのプリチャージ動作も、早いタイミングで完了させることができる。
この分離ゲート回路３０を用いて電荷閉じ込め方式に従ってセンス（検出動作）を行なう場合、差動増幅回路１２として、図６に示すカレントミラー型差動増幅回路が用いられてもよい。しかしながら、この電荷閉じ込め方式に従って検出動作を行なう場合、いわゆる交差結合型ラッチセンスアンプを作動増幅回路として利用することにより、より効率的かつ高速で、検出動作を行なうことができる。
図１０は、図８に示す差動増幅回路１２の他の構成を示す図である。図１０において、マッチ線ＭＬ［ｉ］およびＭＬ［ｉ＋１］に対するマッチアンプの構成を示す。差動増幅回路１２およびラッチ１６の構成要素は、各マッチ線において同じであり、マッチ線ＭＬ［ｉ］に対して設けたマッチアンプについて代表的に参照番号を付す。
図１２において、差動増幅器１２ａは、ゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタＰＱ３およびＰＱ４と、ゲートおよびドレインが交差結合されるＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４と、補のマッチアンプ活性化信号ＭＡＥＺの活性化時、電源ノードをＭＯＳトランジスタＰＱ３およびＰＱ４のソースノードに結合するＰチャネルＭＯＳトランジスタＰＱ５を含む。
ＭＯＳトランジスタＰＱ３およびＮＱ３のそれぞれのドレインおよびＭＯＳトランジスタＰＱ４およびＮＱ４のそれぞれのゲートが、分離ゲート３０ａを介してラッチ線ＭＬ［ｉ］に結合される。ＭＯＳトランジスタＰＱ３およびＮＱ４のゲートとＭＯＳトランジスタＰＱ４およびＮＱ４のドレインが、共通に分離ゲート３０ｂを介して基準電圧ＶＲＥＦを受ける。
差動増幅器１２ａに対して、マッチアンプ活性化信号ＭＡＥに応答してＭＯＳトランジスタＮＱ３およびＮＱ４のソースを接地に結合するマッチアンプ活性化トランジスタ１２ｂが設けられる。
ラッチ１６は、ラッチ指示信号ＬＡＴを受けるインバータＩＶ１と、差動増幅器１２ａのＭＯＳトランジスタＰＱ３のドレインおよびＭＯＳトランジスタＰＱ４のゲートに結合され、インバータＩＶ１の出力信号とラッチ指示信号ＬＡＴとに応答して選択的に活性化されるトライステートインバータバッファＢＶ１と、ＭＯＳトランジスタＮＱ３のゲートおよびＭＯＳトランジスタＮＱ４のドレインノードに結合され、ラッチ指示信号ＬＡＴおよびインバータＩＶ１の出力信号に従って選択的に活性化されるトライステートインバータバッファＢＶ２と、トライステートインバータバッファＢＶ１の出力信号をラッチして、検索結果指示信号ＭＬ＿ＯＵＴ［ｉ］を生成するインバータＩＶ２およびＩＶ３を含む。インバータＩＶ２およびＩＶ３が、インバータラッチを構成する。
この図１０に示すラッチ１６においては、差動増幅器１２ａのセンスノードＮＤ１およびＮＤ２のセンス時の負荷を同じとするために、基準電圧ＶＲＥＦを受けるノードに対して、トライステートインバータバッファＢＶ２が設けられる。センスノードＮＤ１およびＮＤ２の負荷を同じとし、差動増幅器の交差結合型センスアンプにおいて、正確にセンス動作を行なうことを図る。
この図１０に示す差動増幅回路１２において、プリチャージ期間およびサーチ線駆動期間においては、マッチアンプ活性化信号ＭＡＥおよびＭＡＥＺは非活性状態であり、ＭＯＳトランジスタＰＱ４およびマッチアンプ活性化トランジスタ１２ｂは非導通状態である。分離ゲート回路３０ａにおいて分離ゲート３０ａおよび３０ｂが導通状態であり、センスノードＮＤ１およびＮＤ２がそれぞれ中間電圧ＶＭＬおよび基準電圧ＶＲＥＦレベルにプリチャージされた状態においても、差動増幅器１２ａの内部ノードを介して基準電圧線と対応のマッチ線との間での電荷の移動は、防止される。すなわち、センスノードＮＤ１が基準電圧ＶＲＥＦよりも高い電圧レベルであり、ＭＯＳトランジスタＰＱ４はオフ状態である。この場合、ＭＯＳトランジスタＮＱ４がオン状態となっても、ＭＯＳトランジスタ１２ｂがオフ状態であり、そのソースノード電位が基準電圧ＶＲＥＦレベルとなり、ＭＯＳトランジスタＮＱ４は非導通状態となる。
ＭＯＳトランジスタＰＱ３については、基準電圧ＶＲＥＦをゲートに受けており、導通状態となっても、そのソースノードが、プリチャージ電圧ＶＭＬレベルにまで上昇すると、ソースおよびドレインの電圧が等しくなり、非導通状態となる。ＭＯＳトランジスタＮＱ３は、同様、基準電圧ＶＲＥＦに従って導通状態となっても、ＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノードは、ＭＯＳトランジスタＮＱ４により、基準電圧ＶＲＥＦレベルに充電され、ＭＯＳトランジスタＮＱ３のゲートおよびソース電位が等しくなり、非導通状態を維持する。したがって、センスノードＮＤ１およびＮＤ２は、それぞれ、プリチャージ動作時、プリチャージ電圧ＶＭＬおよび基準電圧ＶＲＥＦレベルに維持される。
次いで、検索（データ比較）動作が実行され、検索データに従ってマッチ線ＭＬの電位がに従って変化し、センスノードＮＤ１の電位が変化しても、ＭＯＳトランジスタＰＱ３およびＰＱ４の共通ソースノードの電圧レベルはプリチャージ電圧ＶＭＬレベル、ＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノード電圧は、基準電圧ＶＲＥＦレベルに維持され、ＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３およびＮＱ４は、非導通状態を維持する。したがって、センスノードＮＤ１が、このマッチ線ＭＬ（ＭＬ［ｉ］）の電位に応じて電圧レベルに設定される。
次いで、分離指示信号ＭＬＩをＬレベルに設定し、分離ゲート回路３０を非導通状態に設定して、電荷を閉じ込める。また、マッチアンプ活性化信号ＭＡＥを活性化して、ＭＯＳトランジスタＰＱ５および活性化トランジスタ１２ｂが導通し、センス動作’（判定動作）が行われる。センスノードＮＤ１およびＮＤ２のうち電位の高いセンスノードは、ＭＯＳトランジスタＰＱ３またはＰＱ４により電源電圧ＶＤＤレベルにまでプルアップされ、一方、電位の低い方のセンスノードは、ＭＯＳトランジスタＮＱ３またはＮＱ４により、接地電圧レベルにまで放電される。この差動増幅器１２ａは、ラッチ型増幅回路であり、マッチアンプ活性化信号ＭＡＥおよびＭＡＥＺの活性状態の間、増幅された電源電圧ＶＤＤレベルおよび接地電圧レベルの信号がセンスノードＮＤ１およびＮＤ２にラッチされる。
図１０に示すように、交差結合型センスアンプを、マッチアンプで用いて、電荷閉じ込め方式で電圧検出を行なうことにより、この差動増幅器１２ａのセンスノードＮＤ１およびＮＤ２の負荷は小さく、高速で、増幅動作を行なうことができる。またこの差動増幅器１２ａの増幅動作時、分離回路３０が非導通状態であり、各マッチラインＭＬ（Ｍ［ｉ］）およびＭＬ（［ｉ＋１］）は放電動作を停止させることができる。
なお、この発明の実施の形態２において、制御回路の構成は、実施の形態１と同様の構成を利用することができる。すなわち、図７に示す制御回路８の構成において、サーチ線ドライブ活性化回路が、クロック信号ＣＬＫのＬレベル期間、サーチ線活性化信号ＳＬＥＮを活性化し、分離指示信号ＭＬＩは、この図８に示す遅延回路２６の出力信号に従ってクロック信号ＣＬＫの１クロックサイクル期間、分離指示信号ＭＬＩをＬレベルに駆動する。
以上のように、この発明の実施の形態２に従えば、マッチアンプにおいて、電荷閉じ込め方式に従って、マッチ線の電圧レベル検出を行なっており、マッチ線の電圧振幅をさらに低減することができ、また、高速でマッチ線の電圧検出を行なうことができる。
［実施の形態３］
図１１は、この発明の実施の形態３に従う内容参照メモリの全体の構成を概略的に示す図である。この図１１に示す内容参照メモリは、メモリセルアレイ１が、先の実施の形態１および２と同様、複数のエントリＥＲＹに分割される。エントリＥＲＹそれぞれに対してマッチ線ＭＬが設けられ、各エントリＥＲＹに共通に、サーチ線対ＳＬＰ（サーチ線ＳＬ，／ＳＬ）が設けられる。複数のサーチ線対によりサーチデータバスが構成される。
また、一致判定回路２においては、エントリＥＲＹそれぞれに対応してマッチアンプ４０が設けられる。このマッチアンプ４０は、データ比較動作時において、対応のマッチ線へプルアップ電流を供給するプルアップ電流機能を有する。このマッチアンプ４０におけるプルアップ電流供給を制御するために、バイアス電圧発生回路４５が設けられ、このバイアス電圧発生回路４５からのバイアス電圧ＢＩＡＳ＿Ｐに従って、マッチアンプ４０が、電流値が制限されたプルアップ電流を対応のマッチ線ＭＬへ供給する。
中間電圧発生回路４２は、プリチャージ電圧ＶＭＬを生成し、一致判定回路２内のマッチアンプ４０へ比較判定基準電圧として供給する。したがって、この場合、基準電圧ＶＲＥＦは用いられない。プリチャージ電圧ＶＭＬを、マッチ線のプリチャージ電圧として利用し、かつマッチ線の電圧レベル判定時においても利用し、中間電圧発生回路４２のレイアウト面積および消費電流を低減する。
この内容参照メモリにおいても、先の実施の形態１および２と同様、検索データ入力回路４および制御回路８が設けられ、制御回路８の制御の下に、検索サイクルの各内部動作サイクルが設定される（クロック信号ＣＬＫに基づいて）。
図１２は、図１１に示すマッチアンプ４０の具体的構成を示す図である。図１２においても、マッチ線ＭＬ［０］に対して設けられるマッチアンプの構成を代表的に示す。他のマッチ線に対しても同じ構成のマッチアンプが設けられる。
図１２に示すマッチアンプ４０は、以下の点で、図８に示すマッチアンプとその構成が異なる。すなわち、電源ノードと対応のマッチ線ＭＬ（ＭＬ［０］）の間に直列に、ＰチャネルＭＯＳトランジスタＰＱ１０およびＰＱ１１が設けられる。ＭＯＳトランジスタＰＱ１０のゲートにバイアス電圧ＢＩＡＳ＿Ｐが与えられ、ＭＯＳトランジスタＰＱ１１のゲートに、プルアップ指示信号ＭＬＰＵ＿ｎが与えられる。この図１２に示すマッチアンプ４０の他の構成および各エントリＥＲＹ（ＥＲＹ０−ＥＲＹｎ）の構成は、図８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
ＭＯＳトランジスタＰＱ１０は、このバイアス電圧ＢＩＡＳ＿Ｐに従って、１エントリにおいて１ビットのユニットセルが導通状態となるときにユニットセルを介して流れる１ビット引抜き電流Ｉｎよりも小さく、かつ対応のエントリの全ユニットセルがすべて非導通状態となるときのリーク電流ＩＯＦＦよりも大きな電流を供給する。
ここで、１ビット引抜き電流Ｉｎは、ミス状態のユニットセルの導通トランジスタの直列体を介して流れる電流を示し、非導通状態のトランジスタの経路におけるリーク電流を含まない。オフリーク電流Ｉｏｆｆは、マッチ状態のユニットセルを介して流れるリーク電流を示す。ミス状態のユニットセルにおいては、１ビット引抜き電流Ｉｎとオフリーク電流とが流れる。しかしながら、この１ビット引抜き電流Ｉｎは、ともに非導通状態のＭＯＳトランジスタ（ＴＲ１，ＴＲ２またはＴＲ３，ＴＲ４）の直列体を流れる電流よりも充分に大きい。また、ミス状態のユニットセルにおいて非導通状態のＭＯＳトランジスタの直列体（ＴＲ１，ＴＲ２）は、その合成抵抗値は、マッチ状態のユニットセルのＭＯＳトランジスタの直列体の抵抗値よりも大きく、そのリーク電流は、オフリーク電流Ｉｏｆｆよりも充分に小さい。以下の説明においては、特に断らない限り、オフリーク成分を含む１ビットミス電流Ｉｍｉｓｓは、１ビット引抜き電流Ｉｎと同じ大きさであるものとして扱う。１ビットミス電流Ｉｍｉｓｓは、ミス状態のユニットセルを介して流れる電流である。
マッチ線上の電圧レベルの検出のために比較基準電圧として、プリチャージ電圧ＶＭＬが用いられる。差動増幅回路１２としては、図６に示すカレントミラー型差動増幅回路回路および図１０に示す交差結合型差動増幅回路（交差結合型ラッチセンスアンプ）のいずれが用いられてもよい。
図１３は、図１２に示す内容参照メモリの検索動作を示すタイミング図である。以下、図１３を参照して、図１２に示す内容参照メモリの検索動作について説明する。
時刻Ｔ１において検索サイクルが始まる。この検索サイクルが開始すると、プリチャージ指示信号ＰＲＥ＿ｎがＬレベルへ駆動されプリチャージトランジスタ１４が導通し、マッチ線ＭＬが、充電され、その電圧レベルが、中間電圧レベルのプリチャージ電圧ＶＭＬレベルに駆動される。
次いで、プリチャージ動作が完了すると、時刻Ｔ２において、プリチャージ指示信号ＰＲＥ＿ｎが非活性状態となる。次いでまたはこれと並行して、サーチ線ＳＬおよび／ＳＬが、検索データに応じて電源電圧および接地電圧レベルに駆動される。このとき、また、プルアップ指示信号ＭＬＰＵ＿ｎがＬレベルとなり、ＭＯＳトランジスタＰＱ１１が導通し、ＭＯＳトランジスタＰＱ１０およびＰＱ１１を介して電源ノードからプルアップ電流Ｉｐが対応のマッチ線ＭＬへ供給される。このプルアップ電流Ｉｐは、１ビット引抜き電流Ｉｎよりも小さく、全ビットオフリーク電流ＩＯＦＦよりも大きな電流である。したがって、エントリにおいて、検索データと記憶データが不一致（ミス）の場合には、この対応のマッチ線ＭＬは放電され、その電圧レベルが、プリチャージ電圧ＶＭＬよりも低下する。一致状態のマッチ線は、オフリーク電流による電圧低下がプルアップ電流により補償され、その電圧レベルが上昇する（これについては、後に説明する）。
次いで、時刻Ｔ３において、サーチ線ＳＬおよび／ＳＬの活性化期間が完了する。また、プルアップ電流供給期間が完了し、プルアップ活性指示信号ＭＬＰＵ＿ｎがＨレベルとなり、マッチ線へのプルアップ電流供給が停止される。この時刻Ｔ３において、判定サイクルが始まり、分離指示信号ＭＬＩがＬレベルとなり、またマッチアンプ活性化信号ＭＡＥが活性化され、またラッチ指示信号ＬＡＴがＨレベルとなる。したがって、差動増幅回路１２のセンスノード（＋，−）においては、対応のマッチ線の電圧およびプリチャージ電圧ＶＭＬが閉じ込められ、差動増幅回路１２によりセンスノードの電圧に対する差動増幅動作が行なわれる。ミス時においては、したがって差動増幅回路１２の出力信号は接地電圧レベルのＬレベルとなり、ラッチ１６を介して、この出力信号ＭＬ＿ＯＵＴがＬレベルとなる。
時刻Ｔ４において、データ比較およびラッチアンプ出力の期間が完了すると、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴがＬレベルに駆動されて、ラッチ１６がラッチ状態、差動増幅回路１２が非活性状態となる。このとき、分離指示信号ＭＬＩは、Ｌレベルであり、分離ゲート回路３０は非導通状態である。この状態において、サーチ線ＳＬおよび／ＳＬは、ともに接地電圧レベルであり、マッチ線ＭＬの放電経路は存在せず、エントリのユニットセルＵＣのオフリーク電流が存在するだけであり、ほぼ、時刻Ｔ３における電圧レベルが、時刻Ｔ３からＴ５の期間において維持される。
時刻Ｔ５において、次の検索サイクルが始まると、再びプリチャージ指示信号ＰＲＥ＿ｎがＬレベルとなり、マッチ線ＭＬが、プリチャージ電圧ＶＭＬレベルに駆動される。
次いで、時刻Ｔ６において、サーチ線ＳＬおよび／ＳＬの検索データに応じた電圧レベルの設定およびプルアップ指示信号ＭＬＰＵ＿ｎの活性化により、マッチ線ＭＬに、プルアップ電流Ｉｐが供給される。検索データと対応のエントリの記憶データが一致しているマッチ状態のときには、マッチ線ＭＬには、対応のエントリ内のユニットセルＵＣの全ビットのオフリーク電流ＩＯＦＦ（ｍ・Ｉｏｆｆ；ｍはエントリ内のユニットセルの数）が流れるだけである。このオフリーク電流ＩＯＦＦは、プルアップ電流Ｉｐにより補償され（ＩＯＦＦ＜Ｉｎ）、この一致状態（マッチ状態）のマッチ線ＭＬの電圧レベルは、プルアップ電流Ｉｐにより上昇する。
時刻Ｔ７において、マッチアンプ活性化信号ＭＡＥが活性化され、また分離指示信号ＭＬＩがＬレベルとなり、分離ゲート回路３０が非導通状態となり、電荷閉じ込め状態で、差動増幅回路１２による増幅動作が実行され、このときの出力ＭＬ＿ＯＵＴが、マッチ状態を示す電源電圧レベルのＨレベルとなる。
このマッチ状態のマッチ線ＭＬの電圧レベルは、プリチャージ電圧ＶＭＬよりも高い電圧レベルである。したがって次の検索サイクルにおいてプリチャージトランジスタ１４によるプリチャージ動作により、この電圧レベルの上昇したマッチ線ＭＬが、プリチャージ電圧ＶＭＬレベルに駆動される（中間電圧ＶＭＬを発生する中間電圧発生回路４２（図１１参照）において、電位上昇時、その上昇電位を放電する構成が設けられていればよい）。これにより、マッチ線ＭＬの電圧レベルが、プリチャージ電圧ＶＭＬよりも上昇している場合においても、プリチャージ実行により、確実に、プリチャージ電圧ＶＭＬに設定することができる。
また、このＭＯＳトランジスタＰＱ１０によるマッチ線ＭＬのプルアップ動作は、分離ゲート回路３０を遮断状態として、電荷を閉じ込めた後には停止させることができる。したがって、このマッチ線ＭＬは、マッチ状態であっても、電源電圧ＶＤＤレベルまでフルスイングすることがなく、消費電流を低減することができる。
図１４は、図１１に示すバイアス電圧発生回路４５の構成の一例を示す図である。図１４において、バイアス電圧発生回路４５は、１つのエントリＥＲＹのマッチ線を放電する経路と同じ構成を有するレプリカエントリ５０を含む。このレプリカエントリ５０は、メモリセルアレイにおけるエントリＥＲＹに含まれるユニットセルＵＣと同じ数のレプリカユニットセルを含み、１つのレプリカユニットセルＵＣｓが、ミス状態に設定され、残りのレプリカユニットセルＵＣｈがマッチ状態に設定される。レプリカユニットセルＵＣｓおよびＵＣｈは、共通のレプリカマッチ線ＲＭＬに結合される。このレプリカマッチ線ＲＭＬには、ダイオード接続されるＰチャネルＭＯＳトランジスタＰ６０を介して電流が供給される。このＰチャネルＭＯＳトランジスタＰ６０は、このゲートにバイアス電圧ＢＩＡＳ＿Ｐを生成する電流／電圧変換素子として機能する。
レプリカユニットセルＵＣｓおよびＵＣｈは、それぞれ、エントリＥＲＹのユニットセルＵＣにおけるマッチ線放電経路のトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４と同じサイズ（チャネル幅とチャネル長の比）のトランジスタＮ６１，Ｎ６１，Ｎ６３およびＮ６４を有し、同じ電流の大きさを流す。ミス状態のレプリカユニットセルＵＣｓは、ＭＯＳトランジスタＮ６１およびＮ６２が非導通状態に設定され、ＭＯＳトランジスタＮ６３およびＮ６４が導通状態に設定される。
したがって、このミス状態のレプリカユニットセルＵＣｓには、ユニットセルＵＣの１ビット引抜き電流Ｉｎに等しい大きさの電流が、レプリカマッチ線ＲＭＬから接地ノードへ放電される。レプリカユニットセルＵＣｈは、ＭＯＳトランジスタＮ６１およびＮ６２の一方がオフ状態、他方が導通状態、ＭＯＳトランジスタＮ６３およびＮ６４が一方が導通状態、かつ他方が非導通状態に設定される。この放電経路において１つのＭＯＳトランジスタを非導通状態、１つを導通状態と設定することにより、エントリＥＲＹのユニットセルＵＣにおいて、ＭＯＳトランジスタＴＲ１およびＴＲ２の一方が非導通状態、およびＭＯＳトランジスタＴＲ３およびＴＲ４の一方が非導通状態となるマッチ状態と同じ状態を実現する。これにより、ユニットセルＵＣにおけるオフリーク電流Ｉｏｆｆと同じ大きさの電流をこれらのレプリカユニットセルＵＣｈにおいて放電する。
したがって、ＭＯＳトランジスタＰ６０からは、電流Ｉｎ＋（ｍ−１）・Ｉｏｆｆの電流が供給される。ここで、ｍは、レプリカエントリ内のレプリカユニットセルＵＣｈおよびＵＣｓの数、すなわち、１エントリＥＲＹ内のユニットセルの数を示す。
ＭＯＳトランジスタＰ６０のサイズは、ＭＯＳトランジスタＰＱ１０のサイズ（チャネル幅とチャネル長の比）よりも大きく設定される。したがって、このＭＯＳトランジスタＰＱ１０を介して流れる電流Ｉｐは、１ビットミス状態のエントリに対応するマッチ線を流れる電流よりも小さな電流となる。レプリカエントリ５０を用い、１ビットのレプリカユニットセルＵＣｓを、ミス状態に設定し、残りのレプリカユニットセルＵＣｈを、マッチ状態に設定することにより、レプリカマッチ線ＲＭＬに、１ビットミス時にマッチ線を流れる電流と同じ大きさの電流を流すことができる。
ＭＯＳトランジスタＰ６０およびＰＱ１０によりカレントミラー回路を構成し、それらのトランジスタサイズ(電流供給力)を調整することにより、確実に、マッチ線ＭＬに、１ビット引抜き電流Ｉｎよりも小さくかつ全ビットオフ時のリーク電流ＩＯＦＦよりも大きな電流を供給することができる。これにより、比較基準電圧として、プリチャージ電圧ＶＭＬを用いて、比較検索動作を行なうことができる。
なお、上述の説明においては、マッチ線のプルアップ電流Ｉｐとして、１ビット引抜き電流Ｉｎよりも小さな電流を流している。しかしながら、このプルアップ電流は、１ビットミス時にマッチ線を流れる電流Ｉｍｉｓｓよりも小さな電流となるようにその電流値が制限されても良い（図１４に示すバイアス電圧発生回路は、この条件を満たす電流を供給するようにバイアス電圧ＢＩＡＳ＿Ｐを生成している）。
［変更例］
図１５は、この発明の実施の形態３の変更例の構成を示す図である。この図１５に示す内容参照メモリは、以下の点で、図１４に示す内容参照メモリとその構成が異なる。すなわち、マッチアンプ４０各々において、分離ゲート回路３０の分離ゲート３０ｂに隣接して、差動増幅回路１２と反対側に容量素子ＣＱ（ＣＱ０、ＣＱ１、…）がそれぞれ設けられる。これらの容量素子ＣＱへは、共通に、プリチャージ指示信号ＰＲＥ＿ｎに従って選択的に導通するＰチャネルＭＯＳトランジスタ５５を介してプリチャージ電圧ＶＭＬが供給される。この図１５に示す内容参照メモリの他の構成は、図１２および図１４に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図１５に示す内容参照メモリの構成においては、プリチャージ指示信号ＰＲＥ＿ｎの活性化時、マッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｎ］）に対する、プリチャージ電圧ＶＭＬによるプリチャージ動作と並行して、ＭＯＳトランジスタ５５が導通し、容量素子ＣＱ（ＣＱ０、ＣＱ１、…）に対してプリチャージ電圧ＶＭＬが供給される。プリチャージ指示信号ＰＲＥ＿ｎの非活性化時、容量素子ＣＱ（ＣＱ０、ＣＱ１、…）の充電電圧ＶＭＬ＿ｉは、プリチャージ完了時のマッチ線のプリチャージ電圧レベルと同じ電圧レベルである。したがって、検索動作時、この容量素子ＣＱ（ＣＱ０、ＣＱ１、…）のプリチャージ電圧ＶＭＬ＿ｉを、分離ゲート回路３０により閉じ込めて、比較基準電圧ＶＭＬ＿ｒｅｆとして用いて、対応のマッチ線の電位比較を行なう。差動増幅回路１２の動作時、この比較基準電圧ＶＭＬ＿ｒｅｆを、ほぼマッチ線のプリチャージ電圧レベルと等しい電圧レベルに維持することができる。したがって、メモリ内部の中間電圧発生回路から生成されるプリチャージ電圧ＶＭＬの電圧レベルが変動しても、確実に、各検索サイクルにおいて、プリチャージ時のプリチャージ電圧レベルを比較基準電圧として利用することができ、差動増幅回路１２の増幅動作時（センス動作時）のマージンを十分に確保することができる。
すなわち、一般に、中間電圧発生回路から生成されるプリチャージ電圧レベルＶＭＬの電圧レベルが、プリチャージ動作により低下しても、元の電圧レベルに復元される（電圧レベルの復元方法は、中間電圧発生回路の構成に応じて種々考えられる）。従って、プリチャージ完了時のプリチャージ電圧ＶＭＬを、センス動作（差動増幅動作）開始時のプリチャージ電圧ＶＭＬの電圧レベルが異なる可能性がある。しかしながら、容量素子ＣＱ（ＣＱ０、ＣＱ１、…）に、このプリチャージ完了時のプリチャージ電圧ＶＭＬを保持することにより、確実に、マッチ線のプリチャージ電圧レベルと同じ電圧レベルに、この比較基準電圧ＶＭＬ＿ｒｅｆを用いることができる。
また、この容量素子ＣＱ０、ＣＱ１…共通に信号線５７を設け、プリチャージ電圧ＶＭＬトランジスタ５５を各マッチアンプ４０で共有することにより、マッチアンプ４０における比較基準電圧レベルを同一とすることができ、判定サイクル時に、マッチアンプ４０において正確に同一レベルの比較基準電圧を用いて差動増幅動作を行なうことができ、判定結果確定タイミングのずれを小さくすることができる。
以上のように、この発明の実施の形態３に従えば、プリチャージ電圧と同じ電圧レベルを比較基準電圧として用いており、内部の電圧発生回路のレイアウト面積および消費電力を低減することができる。また、このマッチ線活性化時におけるプルアップ電流供給により、確実に、マッチ線の電圧レベルは、このプリチャージ電圧レベルよりも高い電圧レベルまたは低い電圧レベルに検索結果に応じて設定することができ、正確に検索判定動作を行なうことができる。また、分離ゲート回路３０を用いることにより、マッチ線のプルアップ期間を短縮することができ、その電位振幅を小さくすることができ、消費電流を低減することができる。
また、容量素子にマッチ線プリチャージ完了時のプリチャージ電圧を保持することにより、マッチ線のプリチャージ電圧レベルを正確比較基準電圧として用いて判定動作を行うことができ、ノイズマージンが大きくまた正確な判定動作を行うことができる。
また、実施の形態１から３と同様の効果をも得ることができる。
［実施の形態４］
図１６は、この発明の実施の形態４に従う内容参照メモリの要部の構成を示す図である。この図１６に示す内容参照メモリは、以下の点で、図１５に示す内容参照メモリとその構成が異なる。すなわち、マッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｎ］）それぞれに対し、放電指示信号ＤＩＳに応答して対応のマッチ線を接地電圧レベルに放電する放電用のＮチャネルＭＯＳトランジスタ６０が設けられる。この図１６に示す内容参照メモリの他の構成は、図１５に示す内容参照メモリとその構成は同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図１７は、図１６に示す内容参照メモリの検索動作を示すタイミング図である。以下、図１７を参照して、図１６に示す内容参照メモリの動作について説明する。
時刻Ｔ１において検索サイクルが始まる。この時刻Ｔ１からの検索サイクル開始時において、まずプリチャージ指示信号ＰＲＥ＿ｎが活性化され、マッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｎ］）は、対応のプリチャージトランジスタ１４を介して中間電圧レベルのプリチャージ電圧ＶＭＬにプリチャージされる。
時刻Ｔ２において、サーチ線活性およびプルアップ動作が行なわれ、プルアップ指示信号ＭＬＰＵ＿ｎが活性化され、またサーチ線ＳＬおよび／ＳＬに検索データが伝達される。対応のエントリがミス状態の場合には、マッチ線ＭＬは、ミス状態のユニットセルを介して放電され、先の実施の形態３および４と同様、その電圧レベルが、プリチャージ電圧ＶＭＬから低下する。
時刻Ｔ３において、サーチ線活性およびプルアップ動作が完了し、データの検出および検出結果の出力が行なわれる。すなわち、時刻Ｔ３において、プルアップ指示信号ＭＬＰＵ＿ｎがＨレベルに駆動され、また、サーチ線ＳＬおよび／ＳＬはともに接地電圧レベルに駆動される。また、マッチアンプ活性化信号ＭＡＥが活性化され、またラッチ指示信号ＬＡＴがＨレベルとされる。マッチ線ＭＬの放電が完了し、また分離ゲート回路３０が分離指示信号ＭＬＩに応答して遮断状態となる。差動増幅回路１２が、電荷閉じ込め方式に従って差動増幅動作を行ない、ラッチ１６が出力ＭＬ＿ＯＵＴを生成する。ミス時においては、この検索結果指示信号ＭＬ＿ＯＵＴは接地電圧レベルである。
この検索結果指示信号ＭＬ＿ＯＵＴが確定状態となったとき、時刻Ｔ４において、放電指示信号ＤＩＳが活性化され、また、マッチアンプ活性化信号ＭＡＥが非活性化され、またラッチ指示信号ＬＡＴがＬレベルとなり、ラッチ１６がラッチ状態となる。このとき、分離ゲート回路３０は遮断状態にある。マッチ線ＭＬが、ＭＯＳトランジスタ６０を介して接地電圧レベルに放電される。
時刻Ｔ５において次の検索サイクルが開始され、プリチャージ指示信号ＰＲＥ＿ｎの活性化に従って、マッチ線ＭＬが、接地電圧レベルからプリチャージ電圧ＶＭＬレベルにまで駆動される。この後、時刻Ｔ６において、サーチ線の活性化およびプルアップ電流の供給が行なわれる。マッチ状態のマッチ線ＭＬの電圧レベルが、このプルアップ電流によりその電圧レベルがプリチャージ電圧ＶＭＬレベルよりも上昇する。
時刻Ｔ７において、データ検索結果の判定および結果出力サイクルが行なわれる。このサイクルにおいて、分離ゲート回路３０が、分離指示信号ＭＬＩのＬレベルに応答して遮断状態となる。マッチアンプ活性化信号ＭＡＥが活性化され、また、ラッチ指示信号ＬＡＴがＨレベルとなる。検索結果指示信号ＭＬ＿ＯＵＴが、マッチ状態を示すＨレベルに駆動される。
時刻Ｔ８において、この比較結果判定および検索結果出力が完了すると、マッチアンプ活性化信号ＭＡＥが非活性化され、またラッチ指示信号ＬＡＴがＬレベルとなり、検索結果指示信号ＭＬ＿ＯＵＴはＨレベルのラッチ状態に維持される。この時刻Ｔ８において、再び、放電指示信号ＤＩＳがＨレベルとなり、放電トランジスタ６０が導通し、各マッチ線ＭＬの放電が行なわれる。マッチ状態のマッチ線ＭＬは、その電圧レベルは、プリチャージ電圧ＶＭＬよりも高い電圧レベルであり、放電によりプリチャージ電圧ＶＭＬよりも低い電圧レベル（図１７では、接地電圧レベル）に駆動される。次の時刻Ｔ９からの検索サイクル時のプリチャージにより、このマッチ状態のマッチ線ＭＬが、プリチャージ電圧ＶＭＬレベルに駆動される。
なお、図１７において一点鎖線で示すように、放電指示信号ＤＩＳが、ワンショットパルスの形態で生成される場合、マッチ状態のマッチ線ＭＬは、接地電圧ＧＮＤよりも高い電圧レベルでその放電が停止するように構成されても良い。次の検索サイクルにおいては、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの間の電圧レベルから、プリチャージ電圧レベルへプリチャージされる。
この放電トランジスタ６０を利用することにより、マッチ線ＭＬのプリチャージ動作は、常に充電する方向、すなわちプルアップ動作である。したがって、プリチャージ電圧ＶＭＬを発生する中間電圧発生回路においては、プリチャージ電圧ＶＭＬの電圧レベルを放電して所定電圧レベルに維持する構成を設ける必要はなく、回路構成が簡略化される。たとえば、比較回路と電流ドライブトランジスタのフィードバック型の内部降圧回路（ＶＤＣ）と同様の回路構成を用いて、このプリチャージ電圧ＶＭＬを生成する回路を実現することができる。またこれに代えて、ＮチャネルＭＯＳトランジスタのソースフォロアモード動作を利用して、このソースフォロアトランジスタのゲート電位を所定電圧レベルに維持する回路構成を、プリチャージ電圧ＶＭＬを発生する回路として利用することができる。この場合、フィードバック制御型の回路において、中間電圧ＶＭＬの電圧レベル上昇時にその電圧レベルを低下させる回路を設ける必要がない。また、ソースフォロアトランジスタを利用する場合、ソースフォロアＭＯＳトランジスタとして、プリチャージ電圧ＶＭＬを放電するソースフォロアトランジスタ（ＰチャネルＭＯＳトランジスタ）は設ける必要がない。したがって、回路構成が簡略化され、また、プリチャージ電圧ＶＭＬを発生する回路の消費電流を低減することができる。
図１８は、この実施の形態４において用いられる制御回路の構成を概略的に示す図である。図１８において、制御回路８は、クロック信号ＣＬＫに同期して外部からのコマンドＣＭＤを外部にデコードするコマンドデコーダ２０と、コマンドデコーダ２０からの検索動作指示ＥＮとクロック信号ＣＬＫとに従ってプリチャージ活性化信号ＰＲＥ＿ｎを生成するプリチャージ活性化回路２２と、検索動作指示ＥＮの活性化時、クロック信号ＣＬＫのＬレベルの期間、サーチ線の活性化を行なうサーチ線活性化信号ＳＬＥＮを活性状態に維持するサーチ線ドライブ活性化回路６４と、検索動作指示ＥＮを１クロックサイクル期間遅延する遅延回路２６と、遅延回路２６の出力信号の活性化時、クロック信号ＣＬＫがＨレベルのときに、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴをそれぞれＨレベルへ駆動するマッチアンプ活性化回路６６と、遅延回路２６の出力信号に従って、クロック信号ＣＬＫの立下がりに同期して、放電指示信号ＤＩＳを活性化する放電制御回路６８を含む。
この放電制御回路６８は、クロック信号ＣＬＫがＬレベルの期間、放電指示信号ＤＩＳをＬレベルに駆動してもよく、また、クロック信号ＣＬＫの立下がりに同期してワンショットのパルスの形態で、放電指示信号ＤＩＳをＨレベルに駆動してもよい（図１７における一点鎖線の波形に対応）。
以上のように、この発明の実施の形態４に従えば、マッチ線に、それぞれ、検索動作完了時、対応のマッチ線を接地電圧レベルへ駆動する放電トランジスタを設けており、このプリチャージ電圧発生回路を、充電型回路で構成することができ、回路構成が簡略化され、消費電流を低減することができる。
また、実施の形態１から３と同様の効果をも得ることができる。
［実施の形態５］
図１９は、この発明の実施の形態５に従う内容参照メモリの要部の構成を示す図である。この図１９に示す内容参照メモリは、図１５に示す内容参照メモリと、以下の点で、その構成が異なる。すなわち、マッチアンプ４０において、マッチ線ＭＬ（ＭＬ［０］−（ＭＬ［ｎ］）に対し、プルアップ電流供給源として、ＰチャネルＭＯＳトランジスタＰＱ７０およびＰＱ１１と容量素子７０が設けられる。容量素子７０は、充電指示信号ＣＨＡ＿ｎに応答して導通するＰチャネルＭＯＳトランジスタＰＱ７０を介して電源電圧ＶＤＤレベルに充電される。この容量素子７０の充電電荷は、プルアップ指示信号ＭＬＰＵ＿ｎに従って選択的に導通するＰチャネルＭＯＳトランジスタＰＱ１１を介して対応のマッチ線ＭＬへ供給される。
図１９に示す内容参照メモリの他の構成は、図１５に示す内容参照メモリと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図２０は、図１９に示す内容参照メモリの検索動作を示すタイミング図である。以下、図２０を参照して、図１９に示す内容参照メモリの検索動作について説明する。
時刻Ｔ１から、検索動作を行う検索サイクルが始まる。この検索サイクル開始時において、まずプリチャージ指示信号ＰＲＥ＿ｎが活性化され、プリチャージ用のＭＯＳトランジスタ１４が導通し、各マッチ線ＭＬが、プリチャージ電圧ＶＭＬレベルにプリチャージされる。
時刻Ｔ２において、サーチ線の活性化が行なわれる。このサーチ線の活性化と並行して、プルアップ指示信号ＭＬＰＵ＿ｎがＬレベルに設定される。応じて、ＭＯＳトランジスタＰＱ１１が導通し、各マッチ線へは、容量素子７０の充電電荷が供給され、その電圧レベルが上昇する。このマッチ線ＭＬがミス状態の場合には、図１９に示すように、エントリ内のミス状態のユニットセルＵＣ各々を介して、１ビット引抜き電流Ｉｎが流れ、その電圧レベルが低下する。
マッチ線ＭＬのプルアップ動作時、単に容量素子７０の充電電荷が、各マッチ線に供給されるだけである。マッチ線プルアップ時において、電源ノードとマッチ線とは分離されており、したがって、プルアップ電流が電源ノードから接地ノードへ流れるのが防止され、消費電流が低減される。
時刻Ｔ３において、マッチ線プルアップ動作が完了し、またサーチ線の活性化も完了し、検索結果の判定および読出が行なわれる。すなわち、時刻Ｔ３において、プルアップ指示信号ＭＬＰＵ＿ｎがＨレベルに駆動され、また分離指示信号ＭＬＩがＨレベルに設定され、分離ゲート回路３０が非導通状態となる。これにより、マッチアンプ活性化信号ＭＡＥの活性化に従って、各差動増幅回路１２が、電荷閉じ込め方式に従って差動増幅動作を行ない、その判定結果を示す信号ＭＬ＿ＯＵＴが、ラッチ１６を介して出力される。
この差動増幅回路１２の増幅動作と並行して、充電指示信号ＣＨＡ＿ｎが活性化され、容量素子７０の充電動作が行なわれる。
時刻Ｔ４に、このマッチアンプ活性化信号ＭＡＥが非活性化され、またラッチ指示信号ＬＡＴがＬレベルに駆動され、ラッチ１６がラッチ状態となり、１つの検索サイクルが完了する。
一方、時刻Ｔ５から始まる検索サイクルにおいて、マッチ線ＭＬがマッチ状態のときには、プリチャージトランジスタ１４によるプリチャージ動作完了後、時刻Ｔ６において、ＭＯＳトランジスタＰＱ１１を介して容量素子７０の充電電荷がマッチ線ＭＬに供給されると、このマッチ線ＭＬの電圧レベルが、充電電圧レベルに維持される。このマッチ線ＭＬが、マッチ状態のとき、その上昇電圧レベルは、単に容量素子７０の充電電荷再配分により設定される。容量素子７０の容量値とマッチ線ＭＬの負荷容量の容量比により、その電圧レベルが設定され、マッチ線の電圧振幅は十分小さくすることができる。
サーチ線ＳＬおよび／ＳＬの活性化およびマッチ線のプルアップ動作が完了すると、時刻Ｔ７において、分離指示信号ＭＬＩがＬレベルとなり、分離ゲート回路３０が、遮断状態となる。マッチアンプ活性化信号ＭＡＥの活性化に従って差動増幅回路１２が増幅動作を行ない、ラッチ１６から、マッチ状態を示すＨレベルの信号ＭＬ＿ＯＵＴが生成される。このとき、また、容量素子７０の充電動作が、ＭＯＳトランジスタＰＱ７０を介して行なわれる。
マッチ線ＭＬの電圧レベルは、先の時刻Ｔ６からのサイクルにおいて容量素子７０を介して充電された電圧レベルに維持される。マッチ線ＭＬの電圧レベルは、時刻Ｔ９から始まる次の検索サイクルにおけるプリチャージ動作時において、プリチャージ電圧ＶＭＬを生成する回路により、中間電圧レベルのプリチャージ電圧ＶＭＬに設定される。したがって、この容量素子７０を充電するタイミングは、このプルアップ指示信号ＭＬＰＵ＿ｎがＨレベルの期間であればよい。この容量素子７０に充電するのに必要とされる電荷は、対応のマッチ線ＭＬに、差動増幅回路１２により検出可能な電圧レベルにプルアップするだけの電圧上昇を生じさせる電荷であればよい。したがって、容量素子７０の充電期間は、十分に、１つの検索サイクル内において収めることができる。
この充電指示信号ＣＨＡ＿ｎを生成する回路は、図１８に示す制御回路８の構成において、マッチアンプ活性化回路６６から、マッチアンプ活性化信号ＭＡＥと同じタイミングで充電指示信号ＣＨＡ＿ｎが活性化される構成が用いられればよい。また、これに代えて、先のマッチ線を接地電圧レベルに放電する放電指示信号と同じタイミングで、この充電指示信号ＣＨＡ＿ｎが活性化されてもよい。
また、この図１９に示す構成において、図１６に示す構成と同様、マッチ線ＭＬに、それぞれ、放電指示信号（ＤＩＳ）に従って対応のマッチ線ＭＬを接地電圧レベルに放電する放電トランジスタ（６０）が設けられてもよい。この場合、プリチャージ電圧ＶＭＬを生成する回路は、マッチ線を充電することを要求されるだけであり、このプリチャージ電圧ＶＭＬを発生する中間電圧発生回路の構成が簡略化され、先の実施の形態４と同様、中間電圧発生回路の構成が簡略化され、また消費電流が低減される。
以上のように、この発明の実施の形態５に従えば、検索動作時、マッチ線のプルアップ時、容量素子の充電電荷を利用しており、このマッチ線プルアップ時、電源ノードから接地ノードへ電流が流れる経路が遮断され、消費電流を低減することができる。また、実施の形態１から４と同様の効果を奏する。
［実施の形態６］
図２１は、この発明の実施の形態６に従う内容参照メモリの要部を構成を示す図である。この図２１に示す内容参照メモリは、以下の点で、図１４に示す内容参照メモリとその構成が異なる。すなわち、差動増幅回路１２に対しては、分離ゲート回路は設けられず、その差動増幅器の負入力に対し、基準電圧ＶＲＥＦが常時与えられる。またマッチ線ＭＬが、差動増幅器の正入力に常時結合される。マッチアンプ４０において、マッチ線を充電するＰチャネルＭＯＳトランジスタＰＱ１０およびＰＱ７２が電源ノードとマッチ線ＭＬの間に直列に接続される。また、マッチ線ＭＬを接地電圧レベルに放電するために、マッチ線ＭＬと接地ノードの間にＮチャネルＭＯＳトランジスタ６０が設けられる。ＭＯＳトランジスタＰＱ７２および６０のゲートには、放電指示信号ＤＩＳが与えられる。ＰチャネルＭＯＳトランジスタＰＱ１０のゲートには、バイアス電圧ＢＩＡＳ＿Ｐが与えられる。このバイアス電圧ＢＩＡＳ＿Ｐは、図１４に示す構成と同じ構成の中間電圧発生回路４５から与えられる。
中間電圧発生回路４５の構成は、図１４に示す中間電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、メモリセルアレイにおけるエントリＥＲＹのユニットセルＵＣの構成およびラッチアンプ４０の他の構成も、図１４に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図２１に示す構成においては、中間電圧発生回路４５において、レプリカエントリにおいて、１ビットのユニットセルＵＣｓがミス状態であり、残りのユニットセルＵＣｈは、マッチ状態である。したがって、このレプリカマッチ線ＲＭＬに対し、ＭＯＳトランジスタＰ６０から、１ビット引抜き電流Ｉｎとオフリーク電流（ｍ−１）・Ｉｏｆｆの和の電流が流れる。ここで、ｍは、レプリカユニットセルＵＣｈおよびＵＣｓの合計数を示す。ＭＯＳトランジスタＰ６０のサイズは、ＭＯＳトランジスタＰＱ１０のサイズよりも大きくされている。したがって、ＭＯＳトランジスタＰＱ１０を流れる電流Ｉｐは、１ビット引抜き電流Ｉｎまたは１ビットミス電流Ｉｍｉｓｓまたは１ビットミス時のときにマッチ線に流れる電流Ｉｎ＋（ｍ−１）・Ｉｏｆｆよりも小さな電流レベルに設定する。基準電圧ＶＲＥＦは、ＶＤＤ／４以下の電圧レベルに設定される。
図２２は、図２１に示す内容参照メモリの検索動作を示すタイミング図である。以下、図２２を参照して、図２１に示す内容参照メモリの検索動作について説明する。
時刻Ｔ１以前においては、放電指示信号ＤＩＳがＨレベルであり、ＭＯＳトランジスタ６０により、マッチ線ＭＬは、接地電圧ＧＮＤレベルに維持される。このとき、ＭＯＳトランジスタＰＱ７２は、非導通状態であり、マッチ線ＭＬのプルアップ動作は停止している。
時刻Ｔ１において、検索動作サイクルが始まる。検索サイクル時において、マッチ線ＭＬが、接地電圧レベルにプリチャージされるため、サーチ線ＳＬおよび／ＳＬが、検索サイクル開始と同時に、検索データに応じた電圧レベルに駆動される。この検索サイクル開始時、放電指示信号ＤＩＳがＬレベルとなり、ＭＯＳトランジスタ６０が非導通状態、ＭＯＳトランジスタＰＱ７２が導通状態となる。応じて、各マッチ線ＭＬに、ＭＯＳトランジスタＰＱ１０およびＰＱ７２を介してプルアップ電流Ｉｐが供給され、その電圧レベルが上昇する。このとき、またミス状態のマッチ線ＭＬにおいては、その放電電流は、プルアップ電流Ｉｐよりも大きいため、その電圧レベルが低下する。
時刻Ｔ３において、マッチアンプ活性化信号ＭＡＥを活性化し、ラッチ指示信号ＬＡＴも同様、Ｈレベル（図２２に示す）に設定することにより、マッチ線ＭＬの電圧レベルの判定および出力が行なわれる。ミス時においては、ラッチ１６からの信号ＭＬ＿ＯＵＴはＬレベルに設定される。
時刻Ｔ４において、この検索結果判定および出力が完了すると、マッチアンプ活性化信号ＭＡＥが非活性化され、差動増幅回路１２の差動増幅動作が停止し、また、ラッチ１６がラッチ状態となる。この時刻Ｔ４において、マッチアンプ活性化信号ＭＡＥの非活性化に従って、放電指示信号ＤＩＳをＨレベルに駆動し、プルアップ電流Ｉｐの供給の停止およびマッチ線ＭＬの接地電圧レベルへの放電が行なわれる。
一方、時刻Ｔ５から始まる検索サイクルにおいて、再び、サーチ線ＳＬおよび／ＳＬが次の検索データに従ってその状態が設定され、またマッチ線ＭＬのプリチャージ動作が終了し、応じて、ＭＯＳトランジスタＰＱ１０およびＰＱ７２からのプルアップ電流Ｉｐの供給が行なわれる。マッチ線ＭＬが、マッチ状態の場合には、マッチ線ＭＬの放電経路は存在せず、その電圧レベルがプルアップ電流Ｉｐにより上昇する。
時刻Ｔ７において、マッチ線ＭＬの電位が基準電圧ＶＲＥＦよりも十分高くなると、マッチアンプ活性化信号ＭＡＥが活性化され、検索結果の判定および結果出力が行なわれる。この検索結果判定および出力時においても、プルアップ電流Ｉｐは供給されており、マッチ線ＭＬの電圧レベルは上昇する。
時刻Ｔ８において、この検索結果判定および出力動作が終了し、マッチアンプ活性化信号ＭＡＥが非活性化される。また、放電指示信号ＤＩＳがＨレベルへ駆動され、マッチ線ＭＬへのプルアップ電流Ｉｐの供給の停止およびマッチ線ＭＬの接地電圧レベルへの放電が行なわれる。
この図２１に示す内容参照メモリにおいては、図１４に示すプリチャージトランジスタ（１４）は用いられていない。したがって、検索サイクル開始時において、複数のマッチ線に対するプリチャージ動作を行なう必要がなく（電流値が制限されたプルアップ電流の供給のみ）、複数マッチ線の同時プリチャージによる過渡的電流を低減することができる。
また、基準電圧ＶＲＥＦは、電圧ＶＤＤ／４以下の電圧レベルに設定される（図２２においてはＶＤＤ／４の電圧レベル）。したがって、マッチ状態時のマッチ線ＭＬのハイレベル方向への電圧のプルアップレベルは、ＶＤＤ／２以下の電圧レベル（図２２においては、ＶＤＤ／２の電圧レベル）に設定することができる。差動増幅回路１２において、基準電圧ＶＲＥＦに対するハイレベルおよびローレベルの入力信号振幅を等しくする。マッチ線ＭＬの信号振幅は、ＶＤＤ／２以下に設定することができ、消費電流を低減することができる。
［変更例］
図２３は、この発明の実施の形態６のバイアス電圧発生回路４５の変更例の構成を示す図である。図２３において、バイアス電圧発生回路４５は、メモリセルアレイのエントリＥＲＹと同じ構成のユニットセルを含み、各ユニットセルがマッチ状態に設定されるレプリカエントリ８０を含む。このレプリカエントリ８０は、全ビットがマッチ状態に設定されるレプリカユニットセルＵＣｈを含む。各レプリカユニットセルＵＣｈにおいてオフリーク電流Ｉｏｆｆが流れる。
これらのレプリカユニットセルＵＣｈは、ＭＯＳトランジスタＮ６１およびＮ６２の直列体およびＭＯＳトランジスタＮ６３およびＮ６４の直列体を含み、各直列体において、マッチ状態のユニットセルと同様に、一方のＭＯＳトランジスタが非導通状態に設定される。各直列体においてオフリーク電流が流れ、各直列体のオフリーク電流の合計電流が、ミス状態の１つのユニットセルのオフリーク電流となる。
これらのＭＯＳトランジスタＮ６１およびＮ６２は、図２１に示すユニットセルＵＣのトランジスタＴＲ１およびＴＲ２それぞれとサイズが同じであり、またＭＯＳトランジスタＮ６３およびＮ６４は、図２１に示すユニットセルＵＣのトランジスタＴＲ３およびＴＲ４とサイズが同じである。これらのレプリカエントリ８０のレプリカユニットセルＵＣｈは共通に、レプリカマッチ線ＲＭＬａに結合される。
バイアス電圧発生回路４５は、さらに、１ビットのレプリカユニットセル８２を含む。この１ビットレプリカユニットセル８２は、ミス状態のユニットセルＵＣｓと同じ状態であり、図２３においては、ＭＯＳトランジスタＮＴ６１およびＮＴ６１２の直列体およびＮＴ６３およびＮＴ６４の直列体を含み、これらのＭＯＳトランジスタＮＴ６１およびＮＴ６２が非導通状態、ＭＯＳトランジスタＮＴ６３およびＮＴ６４が導通状態に設定される。これらのＭＯＳトランジスタＮＴ６１およびＮＴ６２は、それぞれ、ユニットセルＵＣのトランジスタＴＲ１およびＴＲ２と同じサイズを有し、また、ＭＯＳトランジスタＮＴ６３およびＮＴ６４が、それぞれ、ユニットセルのトランジスタＴＲ３およびＴＲ４と同じサイズを有する。したがって、１ビットレプリカユニットセル８２の１ビットレプリカマッチ線ＭＬＵには、１ビットミス電流Ｉｍｉｓｓが流れる。
バイアス電圧発生回路４５は、さらに、ゲートとドレインが相互接続され、電源ノードからレプリカマッチ線ＲＭＬａに電流を供給するＰチャネルＭＯＳトランジスタＰ６０１と、ＭＯＳトランジスタｐ６０１とカレントミラー回路を構成し、信号線８５に電流Ｉａを供給するＰチャネルＭＯＳトランジスタＰ６０２と、１ビットレプリカユニットセル８２に電流を供給するゲートおよびドレインが相互接続されるＰチャネルＭＯＳトランジスタＰ６０４と、ＰチャネルＭＯＳトランジスタＰ６０４とカレントミラー回路を構成し、信号線８５に電流Ｉｂを供給するＰチャネルＭＯＳトランジスタＰ６０３とを含む。
ＭＯＳトランジスタＰ６０１およびＰ６０２は、そのサイズ（チャネル幅とチャネル長の比）が等しくされており、同じ大きさの電流を供給する（ｍ・Ｉｏｆｆ＝Ｉａ；ｍは、レプリカユニットセルＵＣｈの数であり、１エントリＥＲＹ内のユニットセルの数に等しい）。ＭＯＳトランジスタＰ６０３は、ＭＯＳトランジスタＰ６０４よりも、そのサイズが小さくされる。したがってＰチャネルＭＯＳトランジスタ６０３が生成するミラー電流は、１ビットミス電流Ｉｍｉｓｓ（≒Ｉｎ）より小さい電流となる（Ｉｂ＜Ｉｍｉｓｓ）。信号線８５には、これらのＭＯＳトランジスタＰ６０２およびＰ６０３からの電流ＩａおよびＩｂの和の電流が流れる。したがって、信号線８５に流れる電流は、次式で表わされる。
Ｉａ＋Ｉｂ＝ｍ・Ｉｏｆｆ＋Ｉｂ
この信号線８５を流れる電流は、トランジスタＰ６０２およびＰ６０３のサイズの調整により、１ビットミス状態のエントリを介してマッチ線から流れる電流よりも小さくすることができる。
Ｉｍｉｓｓ＋（ｍ−１）・Ｉｏｆｆ＞Ｉｂ＋ｍ・Ｉｏｆｆ＞ｍ・Ｉｏｆｆ
上式から、次の関係式が導き出される。
Ｉｍｉｓｓ−Ｉｏｆｆ＞Ｉｂ
したがって、上述の関係を満たすように、ＭＯＳトランジスタｐ６０３が供給する電流Ｉｂを設定することにより、信号線８５を流れる電流値を、マッチ状態のエントリのオフリーク電流よりも大きく、かつ１ビットミス時のエントリの放電電流（１ビットミス電流）よりも小さい値に設定することができる。この電流Ｉｂの上限値は、上式から、１ビットミスのエントリにおいてミス状態のユニットセルの導通トランジスタの経路を流れる電流Ｉｎと非導通状態のトランジスタ直列体の経路を流れるオフリーク電流Ｉｏｆｆ／２との差となる。
バイアス電圧発生回路４５は、さらに、信号線８５の電流を放電するゲートおよびドレインが相互接続されるＮチャネルＭＯＳトランジスタＮ６０１と、ＭＯＳトランジスタＮ６０１とカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＮ６０２と、ＭＯＳトランジスタＮ６０２に電流を供給する、ゲートおよびドレインが相互接続されるＰチャネルＭＯＳトランジスタＰ６０５を含む。
ＭＯＳトランジスタＮ６０１およびＮ６０２は、そのサイズ（チャネル幅とチャネル長の比）が等しくされ、ＭＯＳトランジスタＮ６０２が流す電流Ｉｃは、信号線８５上を流れる電流と同じ大きさの電流である。このＭＯＳトランジスタＰ６０５は、したがって、ＭＯＳトランジスタＮ６０２を流れる電流と同じ大きさの電流が流れる。このＭＯＳトランジスタＰ６０５は、ゲートおよびドレインが相互接続されており、電流／電圧変換機能を有し、バイアス電圧ＢＩＡＳ＿Ｐが生成される。マッチアンプ４０に含まれるＭＯＳトランジスタＰＱ１０のゲートへ、このバイアス電圧ＢＩＡＳ＿Ｐが与えられる。
ＭＯＳトランジスタＰ６０５およびＰＱ１０は、サイズが同じであり、したがって、ＭＯＳトランジスタＰＱ１０からＭＯＳＰＱ７０を介してマッチ線ＭＬへ流れる電流Ｉｄは、信号線８５を流れる電流と同じ大きさの電流となる。
これにより、各マッチ線ＭＬに対し、１ビットミス時のマッチ線の電流よりも小さく、かつ全ビットビットマッチ状態のエントリのオフリーク電流よりも大きな値の電流を供給することができる。また、レプリカエントリを用いており、データを記憶するエントリのユニットセルの製造時のトランジスタパラメータのバラツキを、このレプリカエントリのレプリカユニットセルに反映させることができ、正確に所望の大きさのプルアップ電流／プリチャージ電流を供給することができる。
なお、図２３に示す構成において、レプリカエントリ８０に含まれるレプリカユニットセルＵＣｈの数は、エントリＥＲＹに含まれるユニットセルの数ｍより１小さく（ｍ−１）とされても良い。より、正確に１ビットミス状態のエントリに対応するマッチ線を流れる電流に対応する電流を、レプリカエントリ８０および１ビットレプリカユニットセル８２により生成することができる。
図２４は、この発明の実施の形態６に従う内容参照メモリの制御回路８の構成を概略的に示す図である。図２４において、制御回路８は、外部からのコマンドＣＭＤをデコードするコマンドデコーダ２０と、コマンドデコーダ２０からの検索動作指示ＥＮに従ってクロック信号ＣＬＫを分周する分周回路９０と、コマンドデコーダ２０からの検索動作ＥＮと分周回路９０からの分周クロック信号ＢＣＬＫに従って、検索データ入力回路４に対するラッチイネーブル信号ＬＴＥＮを生成する検索データ入力制御回路９２を含む。
検索データ入力回路４は、フリップフロップ回路９４で構成され、このラッチイネーブル信号ＬＴＥＮの活性化に従って、検索データＳＤを取込みラッチし、サーチ線群（サーチデータバス）ＳＬＧを、取込んだ検索データに従って駆動する。
この制御回路８は、さらに、検索動作指示ＥＮを１クロックサイクル遅延する遅延回路２６と、遅延回路２６の出力信号に従って、クロック信号ＣＬＫの立上がりに同期して、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを生成するマッチアンプ活性化回路６６と、遅延回路２６の出力信号に従ってクロック信号ＣＬＫの立上がりに応答して、放電指示信号ＤＩＳを生成する放電制御回路６８を含む。これらの回路２６，６６および６８の構成は、図１８に示す制御回路の構成と同じである。
したがって、この図２４に示す制御回路８を利用することにより、検索データ入力回路４においては、各検索サイクルごとに、フリップフロップ回路９４に検索データの取込およびラッチおよび出力を行なわせることができる。
なお、この図２４に示す制御回路８の構成において、検索データＳＤの遷移を検出して、検索データ遷移検出信号に従って、検索動作指示ＥＮが生成されてもよい。
また、分周回路９０は、この図２２に示すタイミング図において、クロック信号ＣＬＫを２分周して、分周クロック信号ＣＬＫを生成する。しかしながら、この分周回路９０の分周比および遅延回路２６の遅延クロックサイクル数は、１検索サイクルのクロックサイクル数に応じて適当な値に定められればよい。
以上のように、この発明の実施の形態６に従えば、マッチ線を接地電圧レベルにプリチャージし、検索動作時、このマッチ線に、電流値が制限された、１ビット引抜き電流または１ビットミス電流よりも小さく、全ビットオフリーク電流よりも大きな電流を供給しており、マッチ線の電圧振幅を低減することができ、マッチ線の充電電流を低減することができる。また、サーチ線ＳＬおよび／ＳＬに対しては、図２４に示すように、フリップフロップ回路９０により、検索データが保持されており、ビットパターンが類似する検索データが連続する場合、このサーチデータバスにおいて充放電されるサーチ線の数を低減することができ、サーチ線の充放電電流を低減することができる。
［実施の形態７］
図２５は、この発明の実施の形態７に従う内容参照メモリの要部の構成を示す図である。この図２５に示す内容参照メモリにおいて、メモリセルアレイ内のエントリＥＲＹの構成は既に説明した実施の形態１から６に示すエントリＥＲＹの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
マッチアンプ４０においては、放電指示信号ＤＩＳに従ってマッチ線ＭＬを接地電圧レベルに放電する放電トランジスタ６０と、このマッチ線ＭＬにプルアップ電流を供給し、かつ検索判定を行なって、内部ノードＮＤ７０に、内部検索判定結果信号ＭＡ＿ＭＬを生成するプルアップ／検出回路１００が設けられる。
このプルアップ／検出回路１００は、電源ノードと内部ノードＮＤ７０の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ７１およびＱＰ７２と、内部ノードＮＤ７０と対応のマッチ線ＭＬの間に接続されるＮチャネルＭＯＳトランジスタＱＮ７１と、内部ノードＮＤ７０上の内部検索判定結果信号ＭＡ＿ＭＬとプリチャージ指示信号ＰＲＥとを受け、ＭＯＳトランジスタＱＰ７２へその出力信号を与えるＮＯＲゲートＮＧ１を含む。
ＭＯＳトランジスタＱＰ７１のゲートに、放電指示信号ＧＩＳが与えられ、ＭＯＳトランジスタＱＮ７１のゲートに、バイアス電圧ＢＩＡＳ＿Ｎが与えられる。
このマッチアンプ４０においては、さらに、プルアップ／検出回路１００の出力信号ＭＡ＿ＭＬをラッチ指示信号ＬＡＴに従ってラッチするラッチ１６が設けられる。したがって、マッチアンプ４０においては、差動増幅回路が設けられず、その消費電流を低減することができる。
バイアス電圧発生回路４５は、電源ノードとノードＮＤ７２の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ７３およびＱＰ７４と、ノード７２上の電圧とプリチャージ電圧ＶＭＬとを比較する比較器ＣＭＰと、ノードＮＤ７２にその一方導通ノードが接続され、そのゲートに比較器ＣＭＰの出力信号を受けるＮチャネルＭＯＳトランジスタＱＮ７２と、ＭＯＳトランジスタＱＮ７２の他方導通ノードと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ７５およびＱＮ７６を含む。
ＭＯＳトランジスタＱＰ７３およびＱＰ７４は、そのゲートが接地ノードに結合され、常時、導通状態に維持される。こＯＳトランジスタＱＰ７３およびＱＰ７４は、それぞれ、マッチアンプ４０に含まれるＭＯＳトランジスタＱＰ７１およびＱＰ７２と、そのサイズ（チャネル幅とチャネル長の比）が同じに設定される。
ＭＯＳトランジスタＱＮ７５およびＱＮ７６は、ともに、それぞれのゲートが電源ノードに結合され、常時、導通状態とされる。ＭＯＳトランジスタＱＮ７５およびＱＮ７６は、ユニットセルＵＣに含まれるＭＯＳトランジスタＴＲ３およびＴＲ４と、それぞれそのサイズが等しくされる。したがって、ＭＯＳトランジスタＱＮ７５およびＱＮ７６には、１ビット引抜き電流Ｉｎが最大流れる。
このバイアス電圧発生回路４５の構成において、比較器ＣＭＰが、中間電圧レベルのプリチャージ電圧ＶＭＬとノードＮＤ７２の電圧レベルを比較する。ノードＮＤ７２の電圧レベルが、プリチャージ(中間)電圧ＶＭＬよりも高い場合には、比較器ＣＭＰの出力信号がハイレベルとなり、ＭＯＳトランジスタＱＮ７２のコンダクタンスが大きくなり、ノードＮＤ７２からＭＯＳトランジスタＱＮ７５およびＱＮ７６へ流れる電流が大きくなり、ノードＮＤ７２の電圧レベルが低下する。一方、ノードＮＤ７２の電圧レベルが、プリチャージ電圧ＶＭＬよりも低い場合には、比較器ＣＭＰの出力信号がローレベルとなり、ＭＯＳトランジスタＱＮ７２のコンダクタンスが低下し、ＭＯＳトランジスタＱＮ７２を介して流れる電流量が小さくなり、ノードＮＤ７２の電位低下が抑制される。したがって、ノードＮＤ７２がプリチャージ電圧ＶＭＬレベルに維持されるように、ＭＯＳトランジスタＮＱ７２のコンダクタンスが比較器ＣＭＰにより調整される。プリチャージ電圧ＶＭＬは、電源電圧の１／２倍以下の電圧レベルである。
マッチアンプ４０において、ＭＯＳトランジスタＱＰ７１およびＱＰ７２は、サイズ（チャネル幅とチャネル長の比）は、ＭＯＳトランジスタＱＰ７３およびＱＰ７４とそれぞれ等しくされる。また、ＭＯＳトランジスタＱＮ７１およびＱＮ７２は、そのサイズが等しくされる。ＭＯＳトランジスタＮＱ７１のゲートには、比較器ＣＭＰの出力電圧ＢＩＡＳ＿Ｎが与えられる。したがって、マッチアンプ４０において、ノードＮＤ７０上の信号ＭＡ＿ＭＬは、対応のエントリＥＲＹが１ビットミス状態のとき、ほぼ、プリチャージ電圧ＶＭＬレベルに維持される。このマッチ線ＭＬは、その電圧レベルが、ノードＮＤ７０の電圧レベルとなると、ＭＯＳトランジスタＱＮが非導通状態となる。マッチ線ＭＬの電圧レベルは、従って、ノードＮＤ７０上の電圧レベルよりも高くなることはなく、応じて、マッチ線ＭＬの電圧レベルは、電圧ＶＭＬ以下に設定される。
また、ＭＯＳトランジスタＱＰ７１およびＱＰ７２のサイズは、エントリの１ビットミス時のマッチ線を流れる電流（１ビットミス電流と残りのユニットセルのオフリーク電流の和、Ｉｍｉｓｓ＋（ｍ−１）・Ｉｏｆｆ）よりも小さい電流を駆動する能力に設定される。
図２６は、図２５に示す内容参照メモリの検索動作を示すタイミング図である。以下、図２６を参照して、図２５に示す内容参照メモリの検索動作について説明する。
時刻Ｔ１以前において、プリチャージ指示信号ＰＲＥは、Ｌレベルである。一方、放電指示信号ＤＩＳが、Ｈレベルであり、マッチ線ＭＬは接地電圧レベルにプリチャージされる。次に、ＭＯＳトランジスタＱＰ７１が、非導通状態であり、ノードＮＤ７０は、このマッチ線ＭＬの放電とともに、その電圧レベルは接地電圧レベルに放電されて接地電圧レベルに維持される。
時刻Ｔ１以前においては、放電指示信号ＤＩＳがＨレベルであり、放電トランジスタ６０により、マッチ線ＭＬは接地電圧レベルにプリチャージされ、また、ＭＯＳトランジスタＱＰ７１が非導通状態であり、ノードＮＤ７０も接地電圧レベルにある。
時刻Ｔ１において、検索サイクルが始まると、まず放電指示信号ＤＩＳがＬレベルとなり、放電トランジスタ６０が非導通状態、ＭＯＳトランジスタＱＰ７１が導通状態となる。プリチャージ指示信号ＰＲＥが、Ｈレベルとなり、ＮＯＲゲートＮＧ１の出力信号がＬレベルとなり、ノードＮＤ７０へＭＯＳトランジスタＱＰ７１およびＱＰ７２を介して電流が供給されて、その電圧レベルが上昇する。このＭＯＳトランジスタＱＰ７１およびＱＰ７２からの電流は、ＭＯＳトランジスタＱＮ７１を介してマッチ線ＭＬへ供給される。マッチ線ＭＬに対応するエントリＥＲＹがミス状態のときには、マッチ線ＭＬは、このミス状態のユニットセルＵＣを介して放電される。ＭＯＳトランジスタＱＰ７１およびＱＰ７２が供給する電流は、１ビットミス電流以下の電流であり、マッチ線ＭＬの電圧レベルは、プリチャージ電圧ＶＭＬには到達せず、早いタイミングで接地電圧ＧＮＤレベルに放電される。
ＭＯＳトランジスタＱＮ７１は、そのゲートにバイアス電圧ＢＩＡＳ＿Ｎを受けており、１ビット引抜き電流Ｉｎが対応のマッチ線ＭＬに流れるときに、ノードＮＤ７０をプリチャージ電圧ＶＭＬレベルに維持する。エントリＥＲＹのミス状態のユニットセルの数が１ビットよりも多い場合には、ノードＮＤ７０は、プリチャージ電圧ＶＭＬよりも低い電圧レベルにされる。したがって、対応のエントリがミス状態の時、ノードＮＤ７０の電圧は、最大プリチャージ電圧ＶＭＬレベルである。
時刻Ｔ３において、検索判定動作が行なわれ、ラッチ１６が、ラッチ指示信号ＬＡＴに従ってスルー状態となり、その出力信号ＭＬ＿ＯＵＴが、Ｌレベルとなる（ノードＮＤ７０の電圧（最大ＶＭＬ）は、ラッチ１６の入力論理しきい値よりも十分低い電圧レベルである）。
ラッチ動作時、時刻Ｔ３において、プリチャージ指示信号ＰＲＥが非活性化される。したがってノードＮＤ７０の電圧レベルが、ＮＯＲゲートＮＧ１のＬレベルと判定される入力電圧レベルであり、ＮＯＲゲートＮＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＱＰ７２が非導通状態とされ、ノードＮＤ７０の電圧レベルがさらに低下し、ラッチ１６からの検索結果指示信号ＭＬ＿ＯＵＴは、確実に、Ｌレベルに設定される。
この時刻Ｔ３からのプリチャージ指示信号ＰＲＥのＬレベルへの駆動により、マッチ線ＭＬの電圧レベルが低下し、接地電圧ＧＮＤに到達しない場合でも、時刻Ｔ４からのサイクルにおいて、ラッチ１６がラッチ状態に入ると、放電指示信号ＤＩＳがＨレベルとなり、マッチ線ＭＬが接地電圧レベルに駆動され、ノードＮＤ７０の信号ＭＡ＿ＭＬも接地電圧レベルに放電される（ＭＯＳトランジスタＱＰ７２が非導通状態）。これにより、マッチ線ＭＬおよびノードＮＤ７０のプリチャージ動作が完了する。
検索サイクルＴ５において、次の検索データについての検索動作が実行される。放電指示信号ＤＩＳがＬレベルに駆動され、また、プリチャージ指示信号ＰＲＥがＨレベルへ駆動されると、ＭＯＳトランジスタＱＰ７１およびＱＰ７２が導通状態となり、ノードＮＤ７０へ電流を供給し、このノードＮＤ７０から、マッチ線ＭＬに電流が供給され、ノードＮＤ７０の信号ＭＡ＿ＭＬの電圧レベルが上昇する。ＭＯＳトランジスタＱＮ７１は、ゲートにバイアス電圧ＢＩＡＳ＿Ｎを受けており、ＭＯＳトランジスタＱＮ７２およびＱＮ７１はサイズが同じである。したがって、このＭＯＳトランジスタＱＮ７１には、最大１ビットミス(引抜き)電流が流れる。マッチ状態のマッチ線ＭＬの電位が上昇したとき、ＭＯＳトランジスタＱＮ７１が、ソースフォロア動作に従ってまたはソース／ドレイン電圧が等しくなることにより、非導通状態となり、マッチ線ＭＬの電圧上昇は抑制され、マッチ線ＭＬは、最大プリチャージ電圧ＶＭＬレベルに維持される。
一方、この状態において、ＭＯＳトランジスタＱＰ７１およびＱＰ７２は導通状態であり、ノードＮＤ７０へは電流が供給され、その信号ＭＡ＿ＭＬの電圧レベルが、最終的に、電源電圧ＶＤＤレベルにまで上昇する。
時刻Ｔ７から始まるクロックサイクルにおいてラッチ指示信号ＬＡＴをＨレベルとすると、ラッチ１６からの出力信号ＭＬ＿ＯＵＴが、マッチ状態を示すＨレベルとなる。
この時刻Ｔ７において、プリチャージ指示信号ＰＲＥがＬレベルとなっても、ノードＮＤ７０上の信号ＭＡ＿ＭＬが、十分高い電圧レベルであり、ＮＯＲゲートＮＧ１の出力信号がＬレベルであり、ＭＯＳトランジスタＱＰ７２は導通状態を維持し、正確に、このノードＮＤ７０の信号ＭＡ＿ＭＬの電圧レベルを判定して、検索結果指示信号ＭＬ＿ＯＵＴを生成することができる。
このノードＮＤ７０上の信号ＭＡ＿ＭＬが、電源電圧ＶＤＤレベルにまで上昇しても、ＭＯＳトランジスタＱＮ７１は、そのバイアス電圧ＢＩＡＳ＿Ｎにより、ソースフォロアモードで動作し、マッチ線ＭＬの電圧レベルがプリチャージ電圧ＶＭＬ以上に上昇するのを抑制する。
また、この図２５に示す構成の場合、マッチアンプ４０の内部ノードＮＤ７０の負荷容量は、マッチ線ＭＬに比べて十分小さく、内部ノードＮＤ７０の充電電流は、マッチ線ＭＬの充電時の充電電流量よりも小さく、検索動作時の消費電流を、より低減することができる。
以上のように、この発明の実施の形態７に従えば、マッチアンプにおいて、マッチ線の電位上昇を、中間電圧（ＶＭＬ≦ＶＤＤ／２）以下の振幅に、バイアス電圧ＢＩＡＳ＿Ｎを受けるＭＯＳトランジスタＱＮ７１により抑制し、内部ノードを充電して検索結果指示信号を生成しており、マッチアンプのレイアウト面積および消費電力を低減することができ、また、検索結果判定時の消費電流を十分低減することができる。
なお、この実施の形態７における制御信号を発生する回路としては、図２４に示す制御回路の構成を利用することができる。プリチャージ指示信号ＰＲＥについては、図２４に示すコマンドデコーダからの検索動作指示ＥＮに従って１クロックサイクル期間、プリチャージ指示信号ＰＲＥをＨレベルに設定する構成が用いられればよい。
［実施の形態８］
図２７は、この発明の実施の形態８に従う内容参照メモリの要部の構成を示す図である。この図２７に示す内容参照メモリの構成は、図２５に示す内容参照メモリと以下の点でその構成が異なる。すなわち、マッチアンプ４０において、プルアップ電流供給指示信号ＭＬＰＵ＿ｎに従ってマッチ線ＭＬへ、充電電荷を供給するチャージアップ回路１１０が設けられる。このチャージアップ回路１１０は、電源ノードとマッチ線ＭＬの間に互いに直列に接続されるＰチャネルＭＯＳトランジスタＱＰ８１およびＱＰ８２と、これらのＭＯＳトランジスタＱＰ８１およびＱＰ８２の接続ノードに接続される容量素子ＣＱ２とを含む。
この図２７に示す内容参照メモリの他の構成は、図２５に示す内容参照メモリと同一構成であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図２８は、図２７に示す内容参照メモリの検索動作時の動作を示すタイミング図である。以下、図２８を参照して、図２７に示す内容参照メモリの検索動作について説明する。
時刻Ｔ１以前において、プリチャージ指示信号ＰＲＥは、Ｌレベルであり、また、放電指示信号ＤＩＳは、Ｈレベルである。したがって、マッチ線ＭＬおよび内部ノードＮＤ７０の信号ＭＬ＿ＭＡは、ともに接地電圧レベル（ＧＮＤレベル）にある。ラッチ１６は、ラッチ状態にあり、Ｈレベルの検索結果指示信号ＭＬ＿ＯＵＴを生成している場合を想定する。
時刻Ｔ１において、検索サイクルが始まると、まず、放電指示信号ＤＩＳがＬレベルとなり、ＭＯＳトランジスタ６０が非導通状態、一方、ＭＯＳトランジスタＱＰ７１が導通状態となる。このとき、プリチャージ指示信号ＰＲＥは、まだＬレベルであり、ＮＯＲゲートＮＧ１の出力信号はＨレベルであり、ＭＯＳトランジスタＱＰ７２は、非導通状態にある。
一方、プルアップ電流供給指示信号ＭＬＰＵ＿ｎが、Ｌレベルとなり、また、チャージ指示信号ＣＨＡ＿ｎがＨレベルとなる。応じて、容量素子ＣＱ２が、電源ノードから分離され、容量素子ＣＱ２の充電電荷が、マッチ線ＭＬおよびノードＮＤ７０へ伝達される。容量素子ＣＱ２の容量値を調整することにより、マッチ線ＭＬの電圧レベルを、中間電圧レベルのプリチャージ電圧ＶＭＬよりも低い電圧レベルに設定することができる。
このとき、プルアップ電流供給指示信号ＭＬＰＵ＿ｎがＨレベルに立上がり、ＭＯＳトランジスタＱＰ８２が非導通状態となり、チャージアップ回路１１０によるマッチ線ＭＬのプルアップ動作が完了する。このチャージアップ回路１１０による容量素子ＣＱ２を用いたプルアップ動作により、マッチ線ＭＬおよびノードＮＤ７０の信号ＭＡ＿ＭＬを高速で、所定のプリチャージ電圧レベルに駆動する。
この時刻Ｔ１から始まる検索サイクル内において、時刻Ｔ１と時刻Ｔ２の間で、プリチャージ指示信号ＰＲＥがＨレベルとなり、応じてＮＯＲゲートＮＧ１の出力信号がＬレベルとなり、ＭＯＳトランジスタＱＰ７２が導通状態となる。応じて、ＭＯＳトランジスタＱＰ７１およびＱＰ７２およびＱＮ７１を介して、マッチ線ＭＬにプルアップ電流が供給される。
このとき、マッチ線ＭＬに対応するエントリＥＲＹが、ミス状態の場合には、このプルアップ／検出回路１００が供給するプルアップ電流よりも大きな電流が、接地ノードへ放電され、その電圧レベルが低下する。
時刻Ｔ３において、プリチャージ指示信号ＰＲＥをＬレベルに設定する。このとき、ノードＮＤ７０は、Ｌレベルであり、ＮＯＲゲートＮＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＱＰ７２が非導通状態とされ、ノードＮＤ７０は、ＭＯＳトランジスタＱＮ７１から、エントリＥＲＹ内のミス状態のユニットセルＵＣを介して接地電圧レベルに放電される。このとき、ラッチ指示信号ＬＡＴがＨレベルとなり、ラッチ１６がスルー状態となる。ノードＮＤ７０は、接地電圧レベルであり、この内部検索指示信号ＭＡ＿ＭＬに応じて、Ｌレベルの信号ＭＬ＿ＯＵＴがラッチ１６から出力される。
時刻Ｔ４から始まるサイクルにおいて、再び、プリチャージ指示信号Ｔ４がＨレベルとなり、マッチ線ＭＬが、接地電圧レベルにプリチャージされ、またノードＮＤ７０も、接地電圧レベルに放電される（ＭＯＳトランジスタＱＰ７２は非導通状態）。
この時刻Ｔ３から時刻Ｔ５の期間において、チャージ指示信号ＣＨＡ＿ｎがＬレベルとなり、容量素子ＣＱ２の充電が行なわれる。
時刻Ｔ５から始まる検索サイクルにおいて、再び先の検索サイクルと同様の動作が行なわれ、マッチ線ＭＬの容量素子ＣＱ２により、マッチ線ＭＬおよび内部ノードＮＤ７０の充電が行なわれ、それぞれの電圧レベルが上昇する。このチャージアップ動作完了後、プルアップ電流供給指示信号ＭＬＰＵ＿ｎがＨレベルとなり、チャージアップ動作が完了する。
ついで、プリチャージ指示信号ＰＲＥがＨレベルとなり、ＮＯＲゲートＮＧ１の出力信号がＬレベルとなり、ＭＯＳトランジスタＱＰ７２が導通状態となる。マッチ線ＭＬに対して設けられるエントリＥＲＹが、マッチ状態の場合には、このマッチ線ＭＬを放電する経路は存在せず、ノードＮＤ７０がＭＯＳトランジスタＱＰ７１およびＱＰ７２により充電され、内部検索指示信号ＭＡ＿ＭＬの電圧レベルは、最終的に、電源電圧ＶＤＤレベルにまで上昇する。このノードＮＤ７０が電源電圧レベルに充電されても、ＭＯＳトランジスタＱＮ７１により、マッチ線ＭＬの電圧レベルが、プリチャージ電圧ＶＭＬよりも高くなるのが防止される。
時刻Ｔ７において、プリチャージ指示信号ＰＲＥがＬレベルとなっても、ノードＮＤ７０は、既にＨレベルであり、ＮＯＲゲートＮＧ１の出力信号はＬレベルであり、ノードＮＤ７０上の信号ＭＡ＿ＭＬは、Ｈレベルに維持される。この時刻Ｔ７において、また、ラッチ指示信号ＬＡＴがＨレベルとなり、ラッチ１６がスルー状態となり、このノードＮＤ７０上の信号ＭＡ＿ＭＬに応じたＨレベルの信号ＭＬ＿ＯＵＴが生成される。
この期間、マッチ線ＭＬは、放電経路は存在せず、充電電圧ＶＭＬレベルに維持される。時刻Ｔ８において、出力信号のラッチ動作が行なわれ、ラッチ指示信号ＬＡＴがＬレベルとなり、ラッチ１６がラッチ状態となる。また、放電指示信号ＤＩＳが、Ｌレベルとなり、マッチ線ＭＬが、接地電圧レベルに放電され、また、ノードＮＤ７０も、接地電圧レベルに放電される。応じて、、このＮＯＲゲートＮＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＱＰ７２が非導通状態となり、確実に、ノードＮＤ７０およびマッチ線ＭＬが、接地電圧レベルに放電される。
このチャージアップ回路１１０において容量素子ＣＱ２を用いてマッチ線ＭＬを、所定電圧レベルにプルアップすることにより、高速で、マッチ線ＭＬおよび内部ノードＮＤ７０の電圧レベルを変化させることができ、検索動作を速くすることができる。また、容量素子ＣＱ２を用いており、単にマッチ線ＭＬ充電時には、電源ノードの電圧ＶＤＤは消費されないため、このマッチ線プルアップ時の電源ノイズの発生は抑制される。また、容量素子ＣＱ２の充電は、時刻Ｔ３およびＴ５の間およびＴ７から時刻Ｔ９の間のうちクロックサイクル期間にわたって行なえばよく、この容量素子ＣＱ２の充電が緩やかに行なわれ、ピーク電流を低減することができる。
図２９は、この発明の実施の形態８の内容参照メモリの制御信号を発生する回路の構成の一例を示す図である。図２９において、制御回路８は、クロック信号ＣＬＫに同期してコマンドＣＭＤをデコードするコマンドデコーダ２０と、コマンドデコーダ２０からの検索動作指示ＥＮの活性化に従って、クロック信号ＣＬＫを分周する分周回路９０と、分周回路９０の分周クロック信号ＢＣＬＫと検索動作指示とに従って検索データ入力回路に対する検索ラッチ指示信号ＬＴＥＮを生成する検索データ入力制御回路９２と、分周回路９０の分周クロック信号ＢＣＬＫと検索動作指示ＥＮとに従って、チャージ指示信号ＣＨＡ＿ｎを生成するチャージアップ活性化回路１２０と、検索動作指示ＥＮとクロック信号ＣＬＫとに従って、所定のワンショットパルスの形態で、プルアップ電流供給指示信号ＭＬＰＵ＿ｎを生成するプルアップ活性化回路１２２と、プルアップ活性化回路１２２の出力するプルアップ電流供給制御信号ＭＬＰＵ＿ｎの立下がりに応答して、検索動作指示ＥＮの活性化時プリチャージ指示信号ＰＲＥを生成するプルアップ活性制御回路１２４と、検索動作指示ＥＮを、１クロックサイクル期間遅延する遅延回路２６と、遅延回路２６の出力信号とクロック信号ＣＬＫとに従ってラッチ指示信号ＬＡＴを所定期間Ｈレベルに駆動するラッチ活性制御回路１２６と、ラッチ活性制御回路１２６からのラッチ指示信号ＬＡＴの立下がりに応答して、所定期間放電指示信号ＤＩＳと、Ｈレベルに駆動する放電活性化回路１２８を含む。
分周回路９０、検索データ入力制御回路９２、コマンドデコーダ２０および遅延回路２６の構成は、先の図２４に示す制御回路の構成と同じである。チャージアップ活性化回路１２０は、検索動作指示ＥＮの活性化時、分周クロック信号ＢＣＬＫの半クロックサイクル期間、チャージ指示信号ＣＨＡ＿ｎをＨレベルに設定する。
プルアップ活性化回路１２２は、ワンショットパルス発生回路の構成を有し、この検索動作開始時、所定期間、プルアップ電流供給指示信号ＭＬＰＵ＿ｎを、Ｌレベルに駆動する。プルアップ活性制御回路１２４は、このプルアップ指示信号ＭＬＰＵ＿ｎがＨレベルの立上がりに応答して、クロック信号ＣＬＫが次に立上がるまで、プリチャージ指示信号ＰＲＥを、Ｈレベルに維持する。
ラッチ活性制御回路１２６は、このラッチ指示信号ＬＡＴを、クロック信号ＣＬＫのＨレベルの間、遅延回路２６の出力信号が活性状態のときに、Ｈレベルに維持する。放電活性化回路１２８は、このラッチ指示信号ＬＡＴがＬレベルに立下がると、クロック信号ＣＬＫが次に立上がるまで、その放電動作指示信号ＤＩＳをＨレベルに駆動する（遅延回路２６の活性化時）。
以上のように、この発明の実施の形態８に従えば、さらに、マッチ線に対し、容量素子の充電電荷を用いてプルアップ動作を行なっており、実施の形態７の効果に加えて、高速でマッチ線を所定電圧レベルに駆動することができる。また、このマッチ線のプルアップ時、容量素子の充電電荷を利用しており、このマッチ線プルアップ時、電源ノイズが生成するのが抑制される。
［実施の形態９］
図３０は、この発明の実施の形態９に従う内容参照メモリの要部の構成を示す図である。この図３０に示す内容参照メモリは、バイアス電圧発生回路４５およびラッチアンプ４０の構成が、以下の点で、図２７に示す内容参照メモリの構成と異なる。
すなわち、バイアス電圧発生回路４５においては、１ビットのミス状態のユニットセルを含むレプリカエントリ５０が設けられる。このレプリカエントリ５０の内部構成は、図２１に示すレプリカエントリ５０と同じである。このレプリカエントリ５０に対して設けられるレプリカマッチ線ＲＭＬに対しては、ゲートおよびドレインが相互接続されたＰチャネルＭＯＳトランジスタＱＰ９３を介して電流が供給される。このＭＯＳトランジスタＱＰ９３が供給する電流ＩＭＩＳＳは、したがって、１ビットのミス状態のレプリカユニットセルを含むレプリカエントリ５０を介して放電されるマッチ線電流とほぼ同じ大きさであり、エントリＥＲＹ内における１ビットミス電流Ｉｍｉｓｓと残りのマッチ状態のユニットセルを介して流れるオフリーク電流の和に等しい。
このバイアス電圧発生回路においては、さらに、ＭＯＳトランジスタＱＰ９３とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ９２が設けられ、このＭＯＳトランジスタＱＰ９２が、ＭＯＳトランジスタＱＰ７４に電流を供給する。このバイアス電圧発生回路４５の他の構成は、図２７に示すバイアス電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
ＭＯＳトランジスタＱＰ９２のサイズは、ＭＯＳトランジスタＱＰ９３のサイズよりも小さくされる。したがって、このＭＯＳトランジスタＱＰ９２が流す電流Ｉｐ２は、ＭＯＳトランジスタＱＰ９３を流れる電流ＩＭＩＳＳよりも小さな電流であり、１ビットミス時のマッチ線電流よりも小さな電流値となる。
マッチアンプ４０においては、ＭＯＳトランジスタＱＰ９３のゲート電圧ＢＩＡＳ＿Ｐを、そのゲートに受けて、ＭＯＳトランジスタＱＰ７１へ電流を供給するＰチャネルＭＯＳトランジスタＱＰ９１が設けられる。このＭＯＳトランジスタＱＰ９１は、ＭＯＳトランジスタＱＰ９２とサイズが同じである。したがって、このＭＯＳトランジスタＱＰ９１およびＱＰ９２は、ＭＯＳトランジスタＱＰ９３とカレントミラー回路を構成しており、同じ大きさの電流Ｉｐ１（＝Ｉｐ２）を流す。
このマッチアンプ４０の他の構成は、図２７に示すマッチアンプと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図３０に示す内容参照メモリの構成においては、レプリカエントリ５０を用いて、１ビットミス時のマッチ線電流以下の電流に対応するバイアス電圧ＢＩＡＳ＿Ｐを生成している。したがって、図２１に示す構成と同様、メモリセルアレイ内におけるエントリＥＲＹのユニットセルＵＣのパラメータのばらつきにより、ユニットセルＵＣを流れる電流を補正することができる。すなわち、たとえば、プロセスのパラメータのばらつきにより、ＰチャネルＭＯＳトランジスタを流れる電流が、通常よりも大きくなり、またＮチャネルＭＯＳトランジスタを流れる電流が小さくなった状態を考える。この場合、エントリＥＲＹにおいて、ミス状態のユニットセルＵＣを介して流れるミス電流が小さくなる。しかしながら、この場合、レプリカエントリ５０においても、同様、ＮチャネルＭＯＳトランジスタの流す電流Ｉｎが小さくされ、応じて、ＭＯＳトランジスタＱＰ９２およびＱＰ９１が流す電流Ｉｐ２およびＩｐ１も小さくなる。したがって、実データを記憶するエントリＥＲＹにおいて、検索ミス時においても、その放電電流の変動に応じて、マッチ線ＭＬに対する充電電流量が調整され、正確な検索動作を実現することができる。
したがって、この図３０に示すように、レプリカエントリ５０を用いて１ビットミスデータを記憶するエントリＥＲＹのミス電流と同じ電流を流すことにより、正確に、ＰチャネルＭＯＳトランジスタＱＰ９１を流れる電流Ｉｐ１は、１ビットミス時のマッチ線電流ＩＭＩＳＳ（オフリーク電流を含む）よりも小さくすることができ、プロセスパラメータのばらつきにかかわらず、正確な、マッチ線の充電を行なうことができ、正確な検索動作を実現することができる。
以上のように、この発明の実施の形態９に従えば、バイアス電圧発生回路において、レプリカエントリを用いて、１ビットミス状態のマッチ線電流を生成して、マッチアンプにおけるプルアップ／検出回路のマッチ線充電電流を調整しており、正確に、プロセスパラメータのばらつきにかかわらず、検索動作を行なうことができる。また、実施の形態８と同様の効果を奏する。
なお、このレプリカエントリを利用する構成の効果は、先の図２１に示す実施の形態６においても同様に得られる。
［実施の形態１０］
図３１は、この発明の実施の形態１０に従う内容参照メモリの要部の構成を示す図である。この図３１に示す内容参照メモリの構成は、以下の点で、図３０に示す内容参照メモリとその構成が異なる。すなわち、バイアス電圧発生回路４５から生成されるバイアス電圧ＢＩＡＳ＿Ｎは、バッファ１３０により、レベルを少し高くされてバイアス電圧ＢＩＡＳ＿Ｎ２に変換された後に、各マッチアップ４０のＮチャネルＭＯＳトランジスタＱＮ７１のゲートへ与えられる。この図３１に示す内容参照メモリの他の構成は、図３０に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
バイアス電圧ＢＩＡＳ＿Ｎ２は、バイアス電圧発生回路４５からのバイアス電圧ＢＩＡＳ＿Ｎよりも、電圧ΔＶだけ高い電圧レベルに設定される。ここで、電圧ΔＶは、１００ｍＶ以下である。このＮチャネルＭＯＳトランジスタＱＮ７１のゲート電位が所望値よりも低下した場合、ＭＯＳトランジスタＱＮ７１のコンダクタンスが低下し、マッチ線ＭＬに流れる電流が抑制される。この抑制された電流成分は、ノードＮＤ７０を充電し、ノードＮＤ７０の信号ＭＡ＿ＭＬの電圧レベルが上昇する。したがって、検索結果がミスのときに、マッチ線ＭＬは接地電圧レベル方向へ駆動されるものの、マッチアンプ４０において内部ノードＮＤ７０が、接地電圧レベルに駆動されず、Ｈレベルとなり、マッチ状態と判定される誤動作が生じる可能性がある。したがって、ＭＯＳトランジスタＱＮ７１のゲートに与えられるバイアス電圧ＢＩＡＳ＿Ｎ２の電圧レベルを、所望値ＢＩＡＳ＿Ｎよりも少し高くすることにより、このバイアス電圧ＢＩＡＳ＿Ｎ２の接地電圧方向へのノイズによる誤動作を抑制することができ、正確な検索動作を実現することができる。
また、先の実施の形態８および９と同様の効果をも併せて実現することができる。
図３２は、図３１に示すバッファ１３０の構成の一例を示す図である。図３２において、バッファ１３０は、電源ノードに結合され、かつカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１０１およびＱＰ１０２と、ＭＯＳトランジスタＱＰ１０１と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１０１−ＱＮ１０３と、ＭＯＳトランジスタＱＰ１０２と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１０４−ＱＮ１０６とを含む。
ＰチャネルＭＯＳトランジスタＱＰ１０１が、そのゲートおよびドレインが相互接続され、ＭＯＳトランジスタＱＰ１０１およびＱＰ１０２で構成されるカレントミラー回路のマスタ段として動作する。ＭＯＳトランジスタＱＮ１０１のゲートへバイアス電圧ＢＩＡＳ＿Ｎが与えられる。ＭＯＳトランジスタＱＮ１０４は、そのゲートおよびドレインが相互接続され、そのゲートからレベル変換後のバイアス電圧ＢＩＡＳ＿Ｎ２が生成される。ＭＯＳトランジスタＱＮ１０２、ＱＮ１０３、ＱＮ１０５、およびＱＮ１０６は、それぞれ、ゲートが電源ノードに結合される。これらのＮチャネルＭＯＳトランジスタＱＮ１０１−ＱＮ１０６は、サイズが同じである。一方、ＭＯＳトランジスタＱＰ１０１は、そのサイズが、ＭＯＳトランジスタＱＰ１０２よりも小さくされる。
この図３２に示すバッファ１３０の構成においては、ＭＯＳトランジスタＱＮ１０１が、そのバイアス電圧ＢＩＡＳ＿Ｎに応じて、定電流源として動作し、電流をＮチャネルＭＯＳトランジスタＱＮ１０２およびＱＮ１０３へ供給する。これらのＭＯＳトランジスタＱＮ１０１を流れる電流は、ＭＯＳトランジスタＱＰ１０１を介して供給される。ＭＯＳトランジスタＱＰ１０２が、このＭＯＳトランジスタＱＰ１０１を介して流れる電流のミラー電流を生成する。したがって、ＭＯＳトランジスタＱＰ１０２の方が、サイズがＭＯＳトランジスタＱＰ１０１よりも大きいため、このＭＯＳトランジスタＱＰ１０２の流す電流は、ＭＯＳトランジスタＱＰ１０１が流す電流よりも大きい。
ＭＯＳトランジスタＱＰ１０２からの電流が、ＭＯＳトランジスタＱＮ１０４−ＱＮ１０６を介して接地ノードへ放電される。ＭＯＳトランジスタＱＮ１０４は、ゲートおよびドレインが相互接続されており、そのゲートに、電流／電圧変換された信号、すなわち、バイアス電圧ＢＩＡＳ＿Ｎ２を生成する。このＭＯＳトランジスタＱＮ１０４を流れる電流は、ＭＯＳトランジスタＱＮ１０１を流れる電流よりも大きい。ＭＯＳトランジスタＱＮ１０１およびＱＮ１０４のサイズが同じである。従って、バイアス電圧ＢＩＡＳ＿Ｎよりも、高い電圧レベルのバイアス電圧ＢＩＡＳ＿Ｎ２が生成される。
このバッファ１３０においても、ＭＯＳトランジスタＱＮ１０１−ＱＮ１０６を、レプリカエントリのマッチ線放電用のＭＯＳトランジスタと同じ工程で形成することにより、そのプロセス変動を補償して、バイアス電圧ＢＩＡＳ＿Ｎ２の電圧レベルを所望値に設定することができる。
以上のように、この発明の実施の形態１０に従えば、マッチ線へ電流を供給するＭＯＳトランジスタのゲートへ与えられるバイアス電圧のレベルを、バッファによりレベルを上昇させて供給しており、そのバイアス電圧の接地方向へのノイズに対しても、正確に検索動作を行なうことができる。
また、実施の形態９と同様の効果を奏する。
［実施の形態１１］
図３３は、この発明の実施の形態１１に従うないよう参照メモリの要部の構成を示す図である。このず３に示す内容参照メモリは、以下の点で、図３１に示す内容参照メモリとその構成が異なる。すなわち、バイアス電圧発生回路４５において、ＭＯＳトランジスタＱＰ９２のゲートへ与えられるバイアス電圧ＢＩＡＳ_Ｐ０を生成する定電流回路１４０が設けられ、また、このバイアス電圧ＢＩＡＳ_Ｐ０をレベル変換してマッチアンプ４０のＭＯＳトランジスタＱＰ９１のゲートへ与える電流変換回路１３５が設けられる。この図３３に示すマッチアンプ４０およびメモリセルアレイ内のエントリＥＲＹの構成は、図３３に示す構成と同じであり、また、バイアス電圧発生回路４５の他の構成は図３１に示す構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
定電流回路１３５は電源ノードと内部ノードＮＤ７３の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ９３およびＴＮ７１と、内部ノードＮＤ７３と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＮ７５およびＴＮ７６と、内部ノードＮＤ７３の電圧と中間電圧ＶＭＬとを比較し、その比較結果に応じてＭＯＳトランジスタＴＮ７１のゲート電位を調整する比較回路ＣＭＰＡを含む。
ＭＯＳトランジスタＱＰ９３は、ゲートおよびドレインが相互接続され、ＭＯＳトランジスタＱＰ９２とカレントミラー回路を構成する。ＭＯＳトランジスタＱＰ９２およびＱＰ９３は、サイズが同じであり、同じ大きさの電流を流す。
ＭＯＳトランジスタＴＮ７５およびＴＮ７６は、それぞれのゲートが電源ノードに結合され、常時、導通状態とされる。これらのＭＯＳトランジスタＴＮ７５およびＴＮ７６は、サイズがユニットセルＵＣのトランジスタＴＲ３およびＴＲ４またはＴＲ１およびＴＲ２とそれぞれ同じであり、１ビット引抜き電流Ｉｎ（Ｉｍｉｓｓ）を流す。
比較回路ＣＭＰＡは、正入力に電圧ＶＭＬを受け、負入力が内部ノードＮＤ７３に結合される。この比較回路ＣＭＰＡおよびＭＯＳトランジスタＴＮ７１のフィードバック制御により、内部ノードＮＤ７３の電圧レベルは、中間電圧（プリチャージ電圧）ＶＭＬに等しい電圧レベルとなる。このノードＮＤ７３の電圧は、従って、電源電圧ＶＤＤが変動しても、正確にプリチャージ電圧ＶＭＬレベルに維持され、応じて、電源電圧の変動の影響を受けることなく、正確に１ビット引抜き電流Ｉｎ（＝Ｉｍｉｓｓ）を生成することができる。
定電流回路１４０においては、従って、１ビットミス状態のユニットセルにより１ビット引抜き電流Ｉｎ（＝Ｉｍｉｓｓ）がマッチ線ＭＬに流れるときと同じ大きさの電流が、ＭＯＳトランジスタＱＰ９３を介して流れる。ＭＯＳトランジスタＱＰ９３により生成されるバイアス電圧ＢＩＡＳ_Ｐ０は、従って、１ビット引抜き電流に対応する電圧レベルである。ＭＯＳトランジスタＱＰ９２は、ＭＯＳトランジスタＱＰ９３とサイズが同じであり、従って、電流Ｉｐ２は、１ビット引抜き電流Ｉｎ（＝Ｉｍｉｓｓ）と同じ大きさの電流となる。
電流変換回路１３５は、このバイアス電圧ＢＩＡＳ＿Ｐ０のレベル変換を行って、その電圧レベルを少し上昇させる。これにより、マッチアンプ４０において、ＭＯＳトランジスタＱＰ９１を介して流れる電流Ｉｐ１を、１ビット引抜き電流Ｉｎよりも小さくすることができ、また、全ビットのオフリーク電流の合計電流ＩＯＦＦよりも大きくすることができる。
このバイアス電圧発生回路４５において、レプリカサーチトランジスタが接続される内部ノードを、マッチ線のプリチャージ電圧ＶＭＬに維持することにより、マッチ線プリチャージ状態において１ビットミス状態のユニットセルが放電する電流と同程度の大きさの電流を安定に生成することができ、より正確に、マッチ線の振幅を制限して消費電流を低減することができる。
電流変換回路の構成１：
図３４は、図３３に示す電流変換回路１３５の構成の一例を示す図である。図３４において、電流変換回路１３５は、電源ノードに結合され、そのゲートに定電流回路（１４０）から生成されたバイアスで電圧ＢＩＡＳ＿Ｐ０を受けるＰチャネルＭＯＳトランジスタＴＰ１００と、ゲートおよびドレインが相互接続され、ＭＯＳトランジスタＴＰ１００から電流を受けるＮチャネルＭＯＳトランジスタＴＮ１００と、ＭＯＳトランジスタＴＮ１００徒過連とミラー回路を構成するＮチャネルＭＯＳトランジスタＴＮ１０１と、ゲートおよびドレインが相互接続され、電源ノードからＭＯＳトランジスタＴＮ１０１へ電流を供給するＰチャネルＭＯＳトランジスタＴＰ１０１を含む。
ＭＯＳトランジスタＴＰ１０１のゲートに、バイアス電圧ＢＩＡＳ＿Ｐが生成されて、マッチポンプ４０のＭＯＳトランジスタＱＰ９１のゲートへ与えられる。
バイアス電圧発生回路４５において、ＭＯＳトランジスタＱＰ９２およびＱＰ９３は、サイズ（チャネル長Ｌとチャネル幅Ｗとの比、Ｗ／Ｌ）が同じであり、同じ大きさの電流Ｉｍｉｓｓを流す。ＭＯＳトランジスタＴＰ１００は、ＭＯＳトランジスタＰＱ９２およびＱＰ９３よりサイズが小さく、従って、ＭＯＳトランジスタＴＰを介して流れる電流Ｉｐ１は、レプリカサーチトランジスタが駆動する電流Ｉｍｉｓｓよりも小さい。
ＭＯＳトランジスタＴＮ１００およびＴＮ１０１は、サイズが同じであり、両者には同じ大きさの電流が流れる。ＭＯＳトランジスタＴＮ１０１へは、ＭＯＳトランジスタＴＰ１０１から電流が供給され、従って、ＭＯＳトランジスタＴＰ１０１には、電流Ｉｐ１が流れる。ＭＯＳトランジスタＴＰ１０１およびＱＰ９１は、サイズが同じであり、従って、両者には同じ大きさの電流が流れる。これにより、マッチアンプ４０において、マッチ線に対して１ビット引抜き電流よりも小さな電流をプルアップ電流として供給することができる。
電流変換回路の構成２：
図３５は、図３３に示す電流変換回路の変更例の構成を示す図である。この図３５に示す構成においては、ＭＯＳトランジスタＱＰ９２およびＱＰ９３が、各々、Ｋ個の単位ＰチャネルＭＯＳトランジスタＵＰＴの並列体で構成され、各々、１ビット引抜き電流を流す。一方、電流変換回路１３５のＭＯＳトランジスタＴＰ１０１は、Ｊ個の単位ＰチャネルＭＯＳトランジスタの並列体で構成される。ここで、Ｋ＞Ｊである。電流変換回路１３５の他の構成は、図３４に示す構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
単位トランジスタＵＰＴは、チャネル幅およびチャネル長が、各々、単位値に設定されており、従って、ＭＯＳトランジスタＴＰ１０１の。合計チャネル幅は、ＭＯＳトランジスタＱＰ９３およびＱＰ９２各々の、合計チャネル幅よりも小さい。これにより、ＭＯＳトランジスタＴＰ１０１を介して流れる電流Ｉｐ１を、ＭＯＳトランジスタＱＰ９２およびＱＰ９３各々を流れる電流よりも小さくすることができる。単に単位トランジスタの数を調整することにより、電流Ｉｍｉｓｓ（＝Ｉｎ）と電流Ｉｐ１の関係（ミラー比）を設定することができ、製造パラメータのばらつきの影響を受けることなく、マッチ線プルアップ電流を所望の値に設定することができる。
バッファの構成：
図３６は、図３３に示すバッファ１３０の構成を示す図である。この図３３に示す構成において、バッファ１３０としては、先の図３２に示す構成を適用することもでき、また、この図３６に示すバッファを図３３に示すバッファに適用することもできる。
図３６において、バッファ１３０は、ゲートおよびドレインが相互接続され、電源ノードから電流を供給するＰチャネルＭＯＳトランジスタＴＰ１０２と、ゲートにバイアス電圧発生回路（４５）からのバイアス電圧ＢＩＡＳ_Ｎを受けかつＭＯＳトランジスタＴＰ１０２から電流を供給されるＮチャネルＭＯＳトランジスタＴＮ１０２と、ＭＯＳトランジスタＴＰ１０２とカレントミラー回路を構成し、電源ノードから電流を供給するＰチャネルＭＯＳトランジスタＴＰ１０３と、ゲートおよびドレインが相互接続されて、ＭＯＳトランジスタＴＰ１０３から電流を供給されるＮチャネルＭＯＳトランジスタＴＮ１０３と、ＭＯＳトランジスタＴＮ１０２およびＴＮ１０３の共通ソースと接地の間に接続され、そのゲートに活性化信号ＡＣＴを受けるＮチャネルＭＯＳトランジスタＴＮ１０４とを含む。
ＭＯＳトランジスタＴＰ１０２は、ＭＯＳトランジスタＴＰ１０３よりもサイズが小さく、大きな電流を流す（ミラー比が１より大きい）。一方、ＭＯＳトランジスタＴＮ１０２およびＴＮ１０３は、サイズが同じである。ＭＯＳトランジスタＴＮ１０４は、活性化信号ＡＣＴに従って、バッファ１３０の活性化を制御するトランジスタである。ＭＯＳトランジスタＴＮ１０３からＭＯＳトランジスタＴＮ１０３へ供給される電流量が、ＭＯＳトランジスタＴＰ１０２からＭＯＳトランジスタＴＮ１０２へ供給される電流よりも多い。従って、ＭＯＳトランジスタＴＮ１０３のゲートの電位は、ＭＯＳトランジスタＴＮ１０２のゲート電位よりも高くなる。これにより、バイアス電圧ＢＩＡＳ_Ｎよりもバイアス電圧ＢＩＡＳ_Ｎ２を例えば１００ｍＶ程度高くすることができる。
また、ＭＯＳトランジスタＴＮ１０２およびＴＮ１０３を、ソースを共通にトランジスタＴＮ１０４に接続することにより、これらのＭＯＳトランジスタＴＮ１０３およびＴＮ１０４のソース電位が同じとなり、ＭＯＳトランジスタＴＮ１０２およびＴＮ１０３を流れる電流量の差に応じて、正確にバイアス電圧ＢＩＡＳ_Ｎ２を生成することができる。
このバッファ１３５の効果は、先の図３１に示す実施の形態１０の場合と同じであり、バイアス電圧の低下に対するノイズマージンを大きくすることができる。
なお、図３６に示すバッファ１３５の構成において、ＭＯＳトランジスタＴＰ１０２およびＴＰ１０３のサイズ調整によるミラー比の調整のために、図３５に示すように、単位トランジスタの並列体を用い、各並列体の単位トランジスタの数を調整してミラー比を調整しても良い。
［変更例］
図３７は、この発明の実施の形態１１の変更例の構成を示す図である。図３７に示す内容参照メモリは、以下の点で、図３３に示すないよう参照メモリとその構成が異なる。すなわち、図３７に示す定電流回路１４０において、ＭＯＳトランジスタＴＮ７５およびＴＮ７６に代えて、抵抗素子ＺＲが設けられる。この抵抗素子ＺＲは、マッチ線ＭＬが、電圧ＶＭＬのときの、ミス状態のユニットセルの放電経路のＭＯＳトランジスタＴＲ１、ＴＲ２またはＴＲ３，ＴＲ４の合成オン抵抗と同じ抵抗値を有する。
図３７に示す他の構成は、図３３に示すないよう参照メモリの構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
抵抗素子ＺＲは、ＭＯＳトランジスタの合成オン抵抗値に等しい抵抗値を有しており、その抵抗値は低い。従って、抵抗素子ＺＲをメタル配線を用いて実現しても、そのレイアウト面積は小さく、回路レイアウト面積の増大は抑制される。このようなメタル配線などで抵抗素子ＺＲを実現することにより、プロセスパラメータの変動の小さな抵抗素子を実現することができ、安定に所望の大きさの定電流を生成することができる。
以上のように、この発明の実施の形態１１に従えば、定電流回路を用いて、マッチ線電圧がプリチャージ電圧レベルとなる状態において１ビット引抜き電流を流すように構成し、この電流のミラー電流によりマッチアンプにおいてマッチ線に供給するプルアップ電流量を調整しており、正確にかつ安定に１ビットミス時の電流以下の電流をマッチ線に流すことができる。
また、実施の形態１０と同様の効果も得ることができる。
［実施の形態１２］
図３８は、この発明の実施の形態１２に従う内容参照メモリの要部の構成を示す図である。図３８に示す内容参照メモリにおいては、マッチ線ＭＬ各々に対応して設けられるマッチアンプ１５０の構成が、これまでの実施の形態のマッチアンプと異なる。各マッチ線ＭＬに対して設けられるマッチアンプの構成は同一であり、図３８においては、１つのマッチ線に対して設けられるマッチアンプ１５０の構成を代表的に示す。
実施の形態１２に従うマッチアンプ１５０は、前の検索サイクルにおける検索結果に応じて、対応のマッチ線ＭＬに対して充電を行なうとともに、このマッチ線の電位レベル判定基準を設定する。すなわち、マッチアンプ１５０は、マッチ線ＭＬの電位レベルを検出するセンス回路１５２と、センス回路１５２の出力信号を、検索指示信号ＳＲＣＨに従ってラッチするラッチ回路１５４と、このラッチ回路１５４の出力信号ＭＬ＿ＯＵＴに従って対応のマッチ線ＭＬに、検索動作時選択的に充電電流Ｉ＿ｃｈａｒｇｅを供給するチャージ回路１５６を含む。
Ｄラッチ回路１５４は、検索指示信号ＳＲＣＨをクロック入力ＣＬＫに受け、その検索指示信号ＳＲＣＨがＬレベルのときに、スルー状態となり、Ｄ入力に与えられた信号を、そのＱ出力から出力する。
センス回路１５２は、電源ノードと内部信号線ＭＡＬＩの間に接続されかつそのゲートが対応のマッチ線ＭＬに結合されるＰチャネルＭＯＳトランジスタＱＰ１１３と、内部信号線と接地ノードの間に接続されかつそのゲートが対応のマッチ線ＭＬに結合されるＮチャネルＭＯＳトランジスタＱＮ１１２と、ＭＯＳトランジスタＱＰ１１３およびＱＮ１１２からの信号ＭＡＬＩを受けてＤラッチ回路１５４の入力Ｄに出力信号を与えるインバータ１６３と、Ｄラッチ回路１５４の出力Ｑからの出力信号を受けるインバータ１６１と、インバータ１６１の出力信号をＤ入力に受けるラッチするＤラッチ回路１６２と、内部信号線ＭＡＬＩと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１１３およびＱＮ１１４を含む。
Ｄラッチ回路１６２は、クロック入力ＣＫに与えられる検索指示信号ＳＲＣＨがＨレベルのときにはラッチ状態となり、Ｌレベルのときにスルー状態となる。
ＭＯＳトランジスタＱＮ１１３は、そのゲートが、マッチ線ＭＬに結合される。ＭＯＳトランジスタＱＮ１１４は、そのゲートに、Ｄラッチ回路１６２の出力Ｑからの出力信号ＤＶＴＨを受ける。
このセンス回路１５２において、ＭＯＳトランジスタＱＰ１１３、ＱＮ１１２−ＱＮ１１４により、対応のマッチ線ＭＬの電位を検出するインバータバッファが構成され、Ｄ型ラッチ回路１６２の出力信号ＤＶＴＨに従って、このインバータバッファの入力論理しきい値が補正される。ＭＯＳトランジスタＱＮ１１４が導通状態のとき（信号ＤＶＴＨがＨレベルのとき）、このインバータバッファの入力論理しきい値が低くなり、ＭＯＳトランジスタＱＮ１１４が非導通状態のときには、このインバータバッファの入力論理しきい値が高くなる。したがって、前の検索サイクルにおける検索結果に従って、このマッチ線ＭＬの電位判定基準が調整される。
チャージ回路１５６は、それぞれ電源ノードに結合され、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１１０およびＱＰ１１１と、ＭＯＳトランジスタＱＰ１１０と接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＱＮ１１０およびＱＮ１１１と、Ｄ型ラッチ回路１５４の出力信号と検索指示信号ＳＲＣＨを受けるＥＸＮＯＲ回路１６０と、ＭＯＳトランジスタＱＰ１１１とマッチ線ＭＬの間に接続され、かつそのゲートにＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧを受けるＰチャネルＭＯＳトランジスタＱＰ１１２を含む。
ＭＯＳトランジスタＱＮ１１０およびＱＮ１１１は、そのゲートが電源ノードに結合され、常時、導通状態となる。これらのＭＯＳトランジスタＱＮ１１０およびＱＮ１１１は、そのサイズが、ユニットセルＵＣに含まれるマッチ線放電用のトランジスタＴＲ３およびＴＲ４、またはＴＲ１およびＴＲ２とそれぞれ等しくされ、１つのユニットセルＵＣにおいて流れる１ビットミス電流Ｉｍｉｓｓと同じ大きさの電流を流す(ここでは、ミス状態のユニットセルにおけるオフリーク電流は無視するとする；Ｉｎ＝Ｉｍｉｓｓ）。
ＭＯＳトランジスタＱＰ１１０は、そのゲートおよびドレインが相互接続され、カレントミラー回路のマスタ段として動作する。ＭＯＳトランジスタＱＰ１１０のサイズ（チャネル幅とチャネル長との比）は、ＭＯＳトランジスタＱＰ１１１よりも大きくされる（ＭＯＳトランジスタＱＰ１１１の相互コンダクタンスｇｍ（Ｑｐ１１１）＜ＭＯＳトランジスタＱＰ１１１の相互コンダクタンスｇｍ（ＱＰ１１０））。したがって、ＭＯＳトランジスタＱＰ１１２の導通時、対応のマッチ線ＭＬへ供給される充電電流Ｉ＿ｃｈａｒｇｅは、１ビットミス電流Ｉｍｉｓｓよりも小さい電流値に設定される（ただし、全ビットの合計オフリーク電流ＩＯＦＦよりも大きい値に設定される）。
このチャージ回路１５６においても、検索動作時、前の検索サイクルにおける検索結果（ＭＬ＿ＯＵＴ）に従って、選択的に、ＰチャネルＭＯＳトランジスタＱＰ１１２が導通状態とされ、マッチ線ＭＬに対する充電が行なわれる。
図３９は、図３８に示すチャージ回路１５６の動作論理を一覧にして示す図である。検索動作時、検索指示信号ＳＲＣＨがＨレベルに設定される。前の検索サイクルにおける検索結果がマッチ状態を示し、信号ＭＬ＿ＯＵＴがＨレベルのときには、ＥＸＮＯＲ回路１６０の出力信号がＨレベルとなり、ＭＯＳトランジスタＱＰ１１２が非導通状態となり、マッチ線ＭＬの充電は停止される(電流Ｉ_ｃｈａｒｇｅがオフ）。一方、検索動作時、前の検索サイクルにおける検索結果がミスであり、信号ＭＬ＿ＯＵＴがＬレベルのときには、検索指示信号ＳＲＣＨがＨレベルとなると、ＥＸＮＯＲ回路１６０の出力信号がＬレベルとなり、ＭＯＳトランジスタＱＰ１１２が導通し、対応のマッチ線ＭＬに、電流Ｉ＿ｃｈａｒｇｅが供給される(電流Ｉ_ｃｈａｒｇｅがオン)。
スタンバイ状態においては、検索指示信号ＳＲＣＨがＬレベルに設定される。前の検索サイクルにおける信号ＭＬ＿ＯＵＴがＨレベルのときには、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＬレベルであり、ＭＯＳトランジスタＱＰ１１２が導通状態にあり、マッチ線ＭＬに、電流が供給される。一方、前の検索サイクルにおいてミス状態と判定されると、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＨレベルであり、ＭＯＳトランジスタＱＰ１１２は、非導通状態にある。
したがって、検索動作時においては、前の検索サイクルの判定結果がミス状態であり、現検索サイクルにおいて対応のマッチ線を充電する可能性のあるときに、対応のマッチ線ＭＬに電流を供給する。一方、スタンバイ状態においては、前の検索サイクルにおいて、マッチ状態のマッチ線は、スタンバイ時に充電を行なって、Ｈレベルに維持する。一方、ミス状態のマッチ線は、スタンバイ時には、充電を行なわず、対応のマッチ線ＭＬを、検索動作時のローレベル（接地電圧レベル）に維持する。これにより、次の検索サイクル時におけるマッチ線の状態遷移に備える。
図４０は、図３８に示すマッチアンプ１５０の動作を示すタイミング図である。以下、図４０を参照して、この図３８に示す内容参照メモリの動作について説明する。
サーチ線ＳＬ，／ＳＬが、各クロックサイクルごとに、その検索データが切換えられる。今、マッチ線ＭＬは、接地電圧レベルに維持される状態を考える。
時刻Ｔ１０において検索サイクルが始まり、検索指示信号ＳＲＣＨがＨレベルとなると、図３９の動作論理図に示すように、ＥＸＮＯＲ回路１６０の出力信号がＬレベルとなり、ＭＯＳトランジスタＱＰ１１２が導通する。この時刻Ｔ１０から始まる検索サイクルにおいて、検索データとエントリの格納データが一致している場合には、この対応のマッチ線ＭＬは放電経路が存在せず、マッチ線ＭＬの電圧レベルが上昇する。検索指示信号ＳＲＣＨが検索動作時にはＨレベルであり、Ｄラッチ回路１６２は、ラッチ状態にある。前のサイクルにおける検索結果指示信号ＭＬ＿ＯＵＴに従って、Ｄラッチ回路１６２の出力する信号ＤＶＴＨがＨレベルであり、したがって、センス回路１５２の入力論理しきい値ＶＴＨは、低い電圧レベルにある。マッチ線ＭＬの電圧レベルが、充電されて、その電圧レベルが接地電圧レベルから上昇するとき、低い電圧レベルの入力論理しきい値ＶＴＨに従って、このセンス回路１５０から内部信号線ＭＡＬＩに伝達される信号が早いタイミングでＨレベルとなる。
Ｄ型ラッチ回路１５４は、検索指示信号ＳＲＣＨがＨレベルのときにスルー状態となり、インバータ１６３を介して与えられる内部信号線ＭＡＬＩ上の信号を取り込んで出力し
その出力信号ＭＬ＿ＯＵＴは、この検索指示信号ＳＲＣＨがＨレベルのときには内部信号線ＭＡＬＩ上の信号に従って変化する。一方、検索指示信号ＳＲＣＨがＬレベルとなるとラッチ状態となり、取り込んだ信号をラッチし、検索結果を保持する。
したがって、検索指示信号ＳＲＣＨがＨレベルのサーチ期間においては、マッチ線ＭＬの電圧レベルが上昇し、内部信号線ＭＡＬＩの電圧レベルが低下すると、Ｄ型ラッチ回路１５４からの信号ＭＬ＿ＯＵＴがインバータ１６３の出力信号に従ってＨレベルとなる。応じて、ＥＸＮＯＲ回路１６０からの信号／ＣＨＲＧがＨレベルとなり、マッチ線ＭＬに対する充電が一旦停止する。
サーチ期間が終了し検索指示信号ＳＲＣＨがＬレベルとなると、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧが再びＬレベルとなり、マッチ線ＭＬに対する充電が行われる。この状態においては、Ｄ型ラッチ回路１５４がラッチ状態にある。このマッチ線ＭＬの充電により、マッチ線ＭＬは電源電圧レベルにまで充電される。Ｄ型ラッチ回路１５４は、ラッチ状態にあり、その出力信号は、マッチ線ＭＬが充電されても変化しない。
このとき、また、Ｄ型ラッチ回路１６２の出力信号ＤＶＴＨは、Ｈレベルであり、センス回路１５２の入力論理しきい値ＶＴＨは、低い状態にある。
時刻Ｔ１１から始まる検索サイクルにおいて、再び、検索データに対する検索動作が行なわれる。この検索サイクルにおいて、前のサイクルの検索結果がマッチ状態のときには、まず、検索指示信号ＳＲＣＨの立上がりに従ってＤ型ラッチ回路１６２の出力信号ＤＶＴＨが、Ｌレベルとなり、ＭＯＳトランジスタＱＮ１１４が非導通状態となる。応じて、センス回路１５２の入力論理しきい値ＶＴＨが高い電圧レベルに設定される。
また、この検索サイクルにおいて、検索指示信号ＳＲＣＨがＨレベルとなると、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＨレベルとなり、ＭＯＳトランジスタＱＰ１１２は非導通状態とされ、マッチ線ＭＬに対する充電電動作は停止される。サーチ結果に従ってマッチ線ＭＬはマッチ状態であり、放電はされず、内部信号線ＭＡＬＩ上の信号はＬレベルを維持する。
サーチ期間が終了し、検索指示信号ＳＲＣＨがＬレベルとなると、Ｄ型ラッチ回路１５４がラッチ状態となり、その出力信号ＭＬ＿ＯＵＴは、Ｈレベルに維持される。チャージ回路１５６においては、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＬレベルとなる。応じて、再び、ＭＯＳトランジスタＱＰ１１２によりマッチ線の充電が行なわれ、マッチ線ＭＬは電源電圧レベルを維持する。エントリＥＲＹにおいて、たとえば７２ビットから２８８ビットのユニットセルＵＣが接続されており、このマッチ線ＭＬがマッチ状態のときに、これらのマッチ状態のユニットセルを介してオフリーク電流が流れる。この合計オフリーク電流は、検索データビット数が大きいと無視することができない大きさとなる。このマッチ状態のエントリのオフリーク電流によるマッチ線の電圧低下を充電電流Ｉ_ｃｈａｒｇｅの供給により抑制する。
時刻Ｔ１２から始まる検索サイクルにおいて、検索データがエントリの格納データと不一致のとき（ミス状態のとき）、検索指示信号ＳＲＣＨがＨレベルとなると、このミス時のときには、マッチ線ＭＬはミス状態のユニットセルＵＣを介して放電され、その電圧レベルが低下する。応じて、内部信号線ＭＡＬＩ上の信号がＨレベルに上昇し、Ｄ型ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴがＬレベルに低下する。チャージ回路１５６においてＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＬレベルとなり、ＭＯＳトランジスタＱＰ１１２が導通状態となり、一旦マッチ線ＭＬへの電流Ｉ＿ｃｈａｒｇｅの供給が行われる。しかしながら、ＭＯＳトランジスタＱＰ１１２を介して供給される電流Ｉｃｈａｒｇｅは、ミス状態のマッチ線ＭＬの放電電流よりも小さく、マッチ線ＭＬは、Ｌレベルに維持される。このとき、センス回路１５２においては、その入力論理しきい値ＶＴＨが高い電圧レベルに設定されており、このマッチ線ＭＬの電圧低下は、早いタイミングで検出され、内部信号線ＭＡＬＩの電圧レベルが低下する。Ｄ型ラッチ回路１５４は、スルー状態にあり、その出力信号ＭＬ＿ＯＵＴは、内部信号線ＭＡＬＩ上の信号に従って変化する。マッチ線ＭＬは、充電が行なわれていても、充電電流よりも大きな放電電流を流すため、高速でその電圧レベルが低下する。
検索指示信号ＳＲＣＨがＬレベルとなると、Ｄ型ラッチ回路１５４はラッチ状態となり、その出力信号ＭＬ＿ＯＵＴが、現検索サイクルの検索結果に従ってＬレベルに維持される。応じて、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＨレベルを維持する。したがって、マッチ線ＭＬは、接地電圧レベルに放電された状態で維持される。
時刻Ｔ１３から始まるサイクルにおいて、検索指示信号ＳＲＣＨがＨレベルに立上がると、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＬレベルとなり、マッチ線ＭＬに対する充電電流Ｉ＿ｃｈａｒｇｅが供給される。このとき、また、Ｄ型ラッチ回路１６２の出力信号ＤＶＴＨがＨレベルとなり、センス回路１５２の入力論理しきい値ＶＴＨが低い電圧レベルに設定される。このチャージ回路１５６からの充電電流Ｉ＿ｃｈａｒｇｅは、１ビットのミス状態のユニットセルが流す電流Ｉｍｉｓｓ（＝Ｉｎ）よりも小さな電流であり、マッチ線ＭＬの電圧レベルは、ほぼ接地電圧レベルに維持され、また、内部信号線ＭＡＬＩの信号もＬレベルに維持される。したがって、この状態においては、マッチ線ＭＬおよび検索結果指示信号ＭＬ＿ＯＵＴは、前の検索サイクルと同じ状態を維持する。
この図４０の破線の円に示すように、マッチ線ＭＬは、ミス状態からマッチ状態へのときとマッチ状態からミス状態へのときに、その電圧レベルが変化し、充放電が行なわれる。一方、サーチ線ＳＬ、／ＳＬにおいては、その検索データのビットが変化するサイクルにおいて、充放電が行なわれる。したがって、これらのサーチ線およびマッチ線の遷移回数が低減されれば、応じて消費電流を低減することができる。
図４１は、１検索サイクル当りの消費電荷を一欄にして示す図である。図４１において、比較のために、マッチ線およびサーチ線が、電源電圧ＶＤＤレベルにプリチャージされる場合、および接地電圧ＧＮＤにプリチャージされる場合の消費電荷を併せて示す。このＶＤＤ／ＧＮＤプリチャージ方式の場合、サーチ線およびマッチ線の電圧振幅は、電源電圧ＶＤＤである。
図４１において、ＭおよびＮは、それぞれマッチ線およびサーチ線の数である。ＣｍおよびＣｓは、それぞれ、マッチ線１本当りの容量およびサーチ線１本当りの容量を示す。
電圧遷移が行なわれるマッチ線の数が１本の場合、このマッチ線は、ＶＤＤプリチャージ方式では、この電圧遷移時には、マッチ線は、電源電圧ＶＤＤから接地電圧レベルへ遷移する。したがって、この場合、消費電荷は、（Ｍ−１）・Ｃｍ・Ｖとなる。また、Ｖは、電源電圧ＶＤＤと接地電圧ＧＮＤの電圧差を示す。
マッチ線が接地電圧ＧＮＤにプリチャージされる場合、この電圧遷移を生じるマッチ線は、接地電圧レベルから電源電圧レベルに、その電圧レベルが変化する。残りのマッチ線は、接地電圧ＧＮＤレベルに維持される。したがって、１検索サイクル当りの消費電荷は、Ｃｍ・Ｖとなる。一方、本実施の形態において、１本のマッチ線において、ミスおよびマッチが交互に発生する場合、１検索サイクル当り、（１／２）・Ｃｍ・Ｖの電荷が消費されるが、一致(マッチ）または不一致(ミス)状態が連続し、その状態遷移が生じない場合、消費電荷は０である（マッチ線の電圧レベルは変化しない）。
電圧遷移を行なうマッチ線の数がＭ／２本の場合、ＶＤＤプリチャージ方式および接地電圧ＧＮＤのプリチャージ方式いずれにおいても、１検索サイクル当りの消費電荷は（Ｍ／２）・Ｃｍ・Ｖである。本実施の形態１１において、ミスおよびマッチが交互に発生する場合、１検索サイクル当りの消費電荷は、（Ｍ／４）・Ｃｍ・Ｖである。ミスまたはマッチが連続する場合、消費電荷が０である。
一方、サーチ線においては、ＶＤＤプリチャージ方式およびＧＮＤプリチャージ方式いずれにおいても、各検索サイクルごとに、サーチ線の充放電が行なわれるため、Ｎ・Ｃｓ・Ｖの電荷が消費される。本実施例において、検索データの一致および不一致が交互に発生した場合、その検索線における消費電荷は、（Ｎ／２）・Ｃｓ・Ｖである。検索データが連続して同一の場合には、消費電荷は０である。
以上のように、この発明の実施の形態１２においては、このマッチ線およびサーチ線において、マッチ状態またはミス状態が連続する場合においては、検索サイクルにおける消費電荷は０である。
通常、検索動作時において、マッチ状態となるマッチ線の数は、ミス状態のマッチ線よりも少ない。したがって、状態遷移を行なわないマッチ線の数が多いため、本実施の形態１２において、前のサイクルの検索結果に基づいて、マッチ線の充放電を行なうことにより、消費電流を低減することができる。
なお、この図４１に示す表においては、本実施の形態１２において、マッチ線およびサーチ線の電圧振幅は電源電圧Ｖ（＝ＶＤＤ）としている。しかしながら、マッチ線ＭＬは、マッチ状態においてその電圧レベルが、先の実施の形態６から１１に示す構成と同様、中間電圧レベルであってもよい（ＶＤＤ／２以下）。
［変更例］
図４２は、この発明の実施の形態１２に従う内容参照メモリの要部の構成を示す図である。図４２においては、１つのマッチアンプのセンス回路の構成を示す。マッチアンプにおいては、先の図３８に示す構成と同様、チャージ回路１５６が設けられる。
図４２において、アンプセンス回路１５２は、マッチ線ＭＬの電圧と基準電圧Ｖｒｅｆとを比較する差動増幅回路１９０を含む。この差動増幅回路１９０は、カレントミラー型差動増幅回路で構成されバイアス電圧ＢＩＡＳに従って動作電流が規定される。この差動増幅回路１９０の出力信号は、検索指示信号ＳＲＣＨの立ち上がりに同期して取り込んで検索結果指示信号ＭＬ_ＯＵＴを出力するＤ型ラッチ回路１６のＤ入力へ与えられる。このＤ型ラッチ回路１６は、クロック入力ＣＫに与えられる検索指示信号ＳＲＣＨがＬレベルとなるとラッチ状態となる。
センス回路１５２は、さらに、高基準電圧発生回路１８２からの基準電圧ＶｒｅｆＨを受けるトランスミッションゲート１８８と、低基準電圧発生回路１８４からの基準電圧ＶｒｅｆｅＬを受けるトランスミッションゲート１８９と、検索指示信号ＳＲＣＨの立下りに同期してＤ型ラッチ回路１６の出力する検索結果指示信号ＭＬ−ＯＵＴを取り込むＤ型ラッチ回路１８０と、Ｄ型ラッチ回路１８０の出力信号を反転するインバータ１８６とを含む。Ｄ型ラッチ回路１８０は、検索指示信号ＳＲＣＨがＨレベルとなるとラッチ状態となる。このＤ型ラッチ回路１８０の出力信号ＭＬ_ＯＤが、図３８に示すチャージ回路１５６内のＥＸＮＯＲ回路１６０へ与えられる。
基準電圧発生回路１８２および１８４は、各マッチ線に設けられるマッチアンプに対して共通に設けられる。基準電圧ＶｒｅｆＨは、基準電圧ＶｒｅｆＬよりも高い電圧レベルである。
トランスミッションゲート１８８および１８９は、Ｄ型ラッチ回路１８０およびインバータ１８６の出力信号に従って択一的に導通状態となる。すなわち、Ｄ型ラッチ回路１８０の出力信号ＭＬ_ＯＤがＨレベルのときには、トランスミッションゲート１８８が導通状態、トランスミッションゲート１８９が非導通状態となる。一方、Ｄ型ラッチ回路１８０の出力信号ＭＬ_ＯＤがＬレベルのときには、トランスミッションゲート１８９が導通状態、トランスミッションゲート１８８が導通状態となる。これらのトランスミッションゲート１８８および１８９の選択する基準電圧が、差動増幅回路１９０のマッチ線電圧レベル判定基準として用いられる。
図４３は、図４２に示すマッチアンプの動作を示すタイミング図である。以下、図４３を参照して、図４２に示すマッチアンプの動作、特に、センス回路１５２の動作について説明する。
時刻Ｔ１０から始まるサイクルの前のサイクルの検索結果がミス状態のときには、Ｄ型ラッチ回路１８０の出力信号ＭＬ_ＯＤは、Ｌレベルであり、トランスミッションゲート１８９が導通状態にあり、差動増幅回路１９０の基準電圧として、低基準電圧発生回路１８４からの基準電圧ＶｒｅｆＬが与えられる。このとき、また、プルアップ電流供給回路（図４２には示さず）において、ＥＸＮＯＲ回路の出力信号／ＣＨＲＧがＬレベルであり、マッチ線に対する電流供給が行われる。
時刻Ｔ１０からのサイクルにおいて、検索データが記憶データと一致すると、マッチ線ＭＬの電圧レベルが上昇し、基準電圧ＶｒｅｆＬよりも高くなると、差動増幅回路１９０の出力信号ＭＡＬＩがＨレベルとなり、Ｄ型ラッチ回路１６の出力信号ＭＬ_ＯＵＴがＨレベルとなる。このサイクルにおいて、クロック信号ＣＬＫに同期して検索指示信号ＳＲＣＨがＬレベルに立下がると、Ｄ型ラッチ回路１８０がスルー状態となり、その出力信号ＭＬ_ＯＤがＨレベルとなる。一致状態のマッチ線の電圧レベルを維持するために、信号／ＣＨＲＧがＬレベルを維持する。また、このＤ型ラッチ回路１８０の出力信号ＭＬ_ＯＤの立ち上がりに応答して、トランスミッションゲート１８９が非導通状態、トランスミッションゲート１８８が導通状態となり、高基準電圧発生回路１８２からの基準電圧ＶｒｅｆＨが差動増幅回路１９０の基準電圧として与えられる。
時刻Ｔ１１から始まるサイクルにおいて、マッチ線ＭＬがマッチ状態のときには、マッチアンプの状態は変化しない。
時刻Ｔ１２から始まるサイクルにおいて、クロック信号ＣＬＫおよび検索指示信号ＳＲＣＨがＨレベルに立ち上がり、検索動作が行われる。このサイクルにおいて、検索結果がミス状態の時には、マッチ線ＭＬの電圧レベルが低下する。このときには、差動増幅回路１９０の基準電圧Ｖｒｅｆは高い電圧レベルであり（ＶｒｅｆＨ）、マッチ線ＭＬの電位低下後早いタイミングで、差動増幅回路１９０の出力信号ＭＡＬＩがＬレベルとなり、Ｄ型ラッチ回路１６からの検索結果指示信号ＭＬ_ＯＵＴも早いタイミングで確定状態となる。
このサイクルにおいて、クロック信号ＣＬＫの立ち下がりに同期して検索指示信号ＳＲＣＨがＬレベルとなると、Ｄ型ラッチ回路１８０の出力信号ＭＬ_ＯＤがＬレベルとなり、トランスミッションゲート１８９が導通状態、トランスミッションゲート１８８が非導通状態となり、差動増幅回路１９０の基準電圧Ｖｒｅｆが、低い基準電圧ＶｒｅｆＬに設定される。この時刻Ｔ１２から始まるサイクルにおいては、前の検索結果が一致（マッチ）状態であり、信号／ＣＨＲＧがＨレベルに維持され、マッチ線に対するプルアップ電流の供給は行なわれない。
時刻Ｔ１３から始まるサイクルにおいては、前の検索サイクルの検索結果はミスであり、このサイクルの検索動作開始時にプルアップ電流が供給される。しかしながら、このサイクルにおいて検索結果がミスであり、マッチ線ＭＬの電圧レベルはＬレベルを維持する。応じて、検索結果指示信号ＭＬ_ＯＵＴおよびＤ型ラッチ回路１８０の出力信号ＭＬ_ＯＤは。Ｌレベルを維持する。
従って、この差動増幅回路１９０の基準電圧Ｖｒｅｆを、前の検索サイクルの結果に従って設定することにより、マッチ線の電圧レベルに近い電圧レベルに差動増幅回路の基準電圧を設定することができ、早いタイミングで検索結果の判定を行うことができ、検索動作を高速化することができる。
以上のように、この発明の実施の形態１２に従えば、前の検索サイクル結果に従って、マッチ線に対する充電を選択的に行なっており、消費電流をさらに低減することができる。また、前の検索サイクルの検索結果に従って、センス回路の入力論理しきい値を調整しており、このマッチ線の電圧レベルに近い電圧レベルに入力論理しきい値を決定することができ、マッチ線の電圧変化を早いタイミングで検出することができる。
［実施の形態１３］
図４４は、この発明の実施の形態１３に従う内容参照メモリの要部の構成を示す図である。図４４において、マッチアンプ１５０は、先の実施の形態１２と同様、センス回路１５２、Ｄ型ラッチ回路１５４およびチャージ回路１５６を含む。このチャージ回路１５６は、以下の点で、図３３に示すチャージ回路１５６とその構成が異なる。すなわち、電源ノードとマッチ線ＭＬの間に直列に、ＰチャネルＭＯＳトランジスタＱＰ１２０およびＱＰ１１２が設けられる。ＭＯＳトランジスタＱＰ１２０のゲートへは、バイアス電圧ＰＢＩＡＳが与えられ、ＭＯＳトランジスタＱＰ１１２のゲートに、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧが与えられる。
このバイアス電圧ＰＢＩＡＳを生成するために、レプリカエントリ２００とバイアス電圧発生回路２１０が設けられる。レプリカエントリ２００は、メモリセルアレイのエントリＥＲＹのマッチ状態のユニットセルＵＣの放電経路と同じ構成を有するレプリカユニットセルＵＣｈを含む。
このレプリカユニットセルＵＣｈは、レプリカマッチ線ＲＭＬｂと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１２１およびＱＮ１２２と、レプリカマッチ線ＲＭＬｂと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１２３およびＱＮ１２４を含む。これらのＭＯＳトランジスタＱＮ１２１−ＱＮ１２４は、ユニットセルＵＣのトランジスタＴＲ１−ＴＲ３とそれぞれ同一サイズ（チャネル幅とチャネル長の比）を有する。これらのＭＯＳトランジスタＱＮ１２１−ＱＮ１２４は、それぞれゲートに接地電圧を受け、非導通状態に設定される。したがって、このレプリカユニットセルＵＣｈにおいては、オフリーク電流２・Ｉ＿ｏｆｆ（＝Ｉｏｆｆ）が流れる。このオフリーク電流の大きさは、マッチ状態のユニットセルＵＣを介して流れる電流と同じ大きさである。ここで、オフリーク電流Ｉ_ｏｆｆは、ユニットセルの１つの放電経路において流れるオフリーク電流を示す。
バイアス電圧発生回路２１０は、レプリカマッチ線ＲＭＬｂに電流を供給する、ゲートとドレインが相互接続されたＰチャネルＭＯＳトランジスタＱＰ１２１と、ＭＯＳトランジスタＱＰ１２１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１２２と、電源ノードに結合され、かつそのゲートおよびドレインが相互接続されるＰチャネルＭＯＳトランジスタＱＰ１２４と、ＭＯＳトランジスタＱＰ１２４と接地ノードの間に直列接続されるＮチャネルＭＯＳトランジスタＱＮ１２５およびＱＮ１２６と、ＭＯＳトランジスタＱＰ１２４とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１２３を含む。ＭＯＳトランジスタＱＮ１２５およびＱＮ１２６のゲートは、電源ノードに接続され、これらのＭＯＳトランジスタＱＮ１２５およびＱＮ１２６は、常時、導通状態に維持される。
このバイアス電圧発生回路２１０は、さらに、ゲートとドレインが相互接続されかつＭＯＳトランジスタＱＰ１２２およびＱＰ１２３の供給する電流の合計電流ＩＡを受けるＮチャネルＭＯＳトランジスタＱＮ１２７と、ＭＯＳトランジスタＱＮ１２７とカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＱＮ１２８と、ＭＯＳトランジスタＱＮ１２８へ電流を供給し、かつこの供給電流を電圧に変換してバイアス電圧ＰＢＩＡＳを生成するＰチャネルＭＯＳトランジスタＱＰ１２５を含む。
ＭＯＳトランジスタＱＮ１２５およびＱＮ１２６は、エントリＥＲＹのユニットセルＵＣにおける直列体のトランジスタのＴＲ１およびＴＲ２またはＴＲ３およびＴＲ４と同じサイズを有する。したがって、ＭＯＳトランジスタＱＮ１２５およびＱＮ１２６においては、ミス状態のユニットセルＵＣにおいて導通状態のトランジスタ直列体を介して放電される電流と同じ大きさの１ビット引抜き電流Ｉ＿ｍｉｓｓ（＝Ｉｎ）が流れる。
この電流Ｉ＿ｍｉｓｓは、ＭＯＳトランジスタＱＰ１２４を介して供給される。ＭＯＳトランジスタＱＰ１２１−ＱＰ１２５は、すべてサイズが同じである。したがって、ＭＯＳトランジスタＱＰ１２３が供給する電流は、１ビットのユニットセルの引抜き電流Ｉ＿ｍｉｓｓ（＝Ｉｎ）である。一方、ＭＯＳトランジスタＱＰ１２１は、レプリカマッチ線ＲＭＬｂに、ｍビットのレプリカユニットセルＵＣｈに対するオフリーク電流を供給する。したがって、その供給電流は、２・ｍ・Ｉ＿ｏｆｆである。
ＭＯＳトランジスタＱＰ１２２が、このＭＯＳトランジスタＱＰ１２１の供給する電流のミラー電流を供給する。したがって、合計電流ＩＡは、２・Ｉ＿ｏｆｆ・ｍ＋Ｉ＿ｍｉｓｓ（＝ｍ・Ｉｏｆｆ＋Ｉｎ）で表わされる。この電流ＩＡが、ＭＯＳトランジスタＱＮ１２７により放電され、この電流ＩＡのミラー電流が、ＭＯＳトランジスタＱＮ１２８を介して流れる。ＭＯＳトランジスタＱＰ１２５が、このＭＯＳトランジスタＱＮ１２８に対し電流を供給し、かつその供給電流に応じたバイアス電圧ＰＢＡＩＳを生成する。
ＭＯＳトランジスタＱＰ１２０のサイズは、（相互コンダクタンスｇｍ）は、ＭＯＳトランジスタＱＰ１２５のサイズ（相互コンダクタンスｇｍ）よりも小さくされ、たとえば、ＭＯＳトランジスタＱＰ１２０のｇｍは、ＭＯＳトランジスタＱＰ１２５のｇｍの１／２倍の値に設定される。したがって、このＭＯＳトランジスタＱＰ１２０を介して流れる電流Ｉ＿ｃｈａｒｇｅは、電流ＩＡの１／２以下となり、１ビットミス電流Ｉｍｉｓｓまたは１ビット引抜き電流Ｉ_ｍｉｓｓ（＝Ｉｎ）よりも小さくかつマッチ状態のエントリの合計オフリーク電流ＩＯＦＦ（＝２・ｍ・Ｉ＿ｏｆｆ）よりも大きな電流を、マッチ線ＭＬに供給することができる。
この図４４に示すように、レプリカエントリ２００を用いて、エントリＥＲＹのユニットセルＵＣのトランジスタパラメータのばらつきを反映させることができる。すなわち、ＭＯＳトランジスタＱＮ１２５およびＱＮ１２６を、エントリＥＲＹのユニットセルＵＣのトランジスタＴＲ１−ＴＲ４と同じパラメータ変動を受けるように作成することにより、ミス時の引抜き電流Ｉ＿ｍｉｓｓのばらつきに応じて、この電流ＩＡの値を調整することができる。したがって、たとえば、データを記憶するエントリ内のユニットセルのオフリーク電流Ｉ＿ｏｆｆが大きくなった場合、電流ＩＡも同様、大きくなる。応じて、チャージ回路１５６からの充電電流Ｉ＿ｃｈａｒｇｅの電流値も大きくすることができ、マッチ線ＭＬに対するオフリーク電流の変動を補償することができる。したがって、前の検索サイクルの検索結果に応じて、マッチ線ＭＬをＨレベルに維持する場合においても、正確に、マッチ線ＭＬをＨレベルに維持することができる。
また、１ビット引抜き電流Ｉ_ｍｉｓｓ（＝Ｉｎ）が低下した場合においても、合計電流ＩＡが低下し、充電電流Ｉ_ｃｈａｒｇｅを減少させることができる。応じて、ミス状態のエントリに対するマッチ線の電圧レベルの低下速度が遅くなるのを防止することができ、検索サイクルが長くなるのを防止することができる。
以上のように、この発明の実施の形態１３に従えば、マッチ状態のユニットセルで構成されるレプリカエントリおよび１ビットミス状態のユニットセルに対応するレプリカユニットセルを用いて、バイアス電圧を生成して、マッチ線に対する充電電流を発生しており、正確に、トランジスタパラメータのばらつきを補償して、このマッチ線の充電電流を調節することができる。このレプリカエントリを利用してマッチ線に対する充電電流を生成する構成の効果は、先の実施の形態１０および１１においても、同様に得ることができ、、トランジスタパラメータのバラツキを補償して正確に所望のレベルの電流を生成することができる。
また、実施の形態１１および１２と同様の効果を得ることもできる。
［実施の形態１４］
図４５は、この発明の実施の形態１４に従う内容参照メモリの要部の構成を示す図である。この図４５に示す内容参照メモリの構成は、実施の形態１０および１３の組合せに相当する。しなわち、図４５において、マッチアンプ１５０は、電源ノードとマッチ線ＭＬの間に直列に接続されるＭＯＳトランジスタＱＰ１３０、ＱＰ１１２およびＱＮ１３０と、ＭＯＳトランジスタＱＰ１１２およびＱＮ１３０の接続ノードの内部検索結果信号ＭＡ＿ＭＬの信号を、検索指示信号ＳＲＣＨに従ってラッチするＤ型ラッチ回路１５４と、Ｄ型ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴと検索指示信号ＳＲＣＨとを受けて、ＭＯＳトランジスタＱＰ１１２にゲートに対する充電指示信号／ＣＨＲＧを生成するＥＸＮＯＲ回路１６０を含む。
ＭＯＳトランジスタＱＰ１３０のゲートには、バイアス電圧発生回路４５からのバイアス電圧ＢＩＡＳ＿Ｐが与えられ、ＭＯＳトランジスタＱＮ１３０のゲートへは、バッファ１３０からのバイアス電圧ＢＩＡＳ＿Ｎ２が与えられる。これらのバイアス電圧発生回路４５およびバッファ１３０の構成は、先の図３１に示すバイアス電圧発生回路４５およびバッファ１３０の構成と同じである。
メモリセルアレイにおいては、エントリＥＲＹがそれぞれ設けられ、各エントリＥＲＹに対応してマッチ線ＭＬが設けられる。エントリＥＲＹは、ｍビットのユニットセルＵＣを含み、このユニットセルＵＣはこれまでの実施の形態１から１２のユニットセルの構成と同じであり、データを記憶するＣＡＭセルＣＣと、検索データと記憶データの比較を行なうＭＯＳトランジスタＴＲ１−ＴＲ４を含む。
この図３８に示すバイアス電圧発生回路４５からのバイアス電圧ＢＩＡＳ＿Ｐは、１ビットミスのユニットセルを流れる電流（Ｉ＿ｍｉｓｓまたはＩｍｉｓｓ）よりも小さく、対応のエントリのマッチ状態のｍビットのユニットセルのオフリーク電流Ｉ＿ｏｆｆの合計（ＩＯＦＦ）よりも大きい電流値となる電圧レベルに設定される。このＭＯＳトランジスタＱＰ１３０およびＱＮ１３０は、それぞれ、図３１に示すＭＯＳトランジスタＱＰ９１およびＱＮ７１に対応する。
この図４５に示す構成においては、バイアス電圧ＢＩＡＳＮ２によりＭＯＳトランジスタＱＮ１３０が、ソースフォロアモードで動作し、対応のマッチ線ＭＬの電圧レベルが、電圧ＶＭＬ（≦ＶＤＤ／２）以下となり、マッチ線ＭＬの電圧上昇が抑制される。また、ＭＯＳトランジスタＱＮ１３０が、非導通状態となると、内部ノードＭＡ_ＭＬとマッチ線とが分離され、高速で内部ノードＭＡ_ＭＬの電位が上昇し、高速で判定結果信号ＭＡ_ＭＬを確定状態（電源電圧レベル）へ駆動することができる。
ＭＯＳトランジスタＱＰ１１２に対する信号／ＣＨＲＧにより、前の検索サイクルにおける検索結果指示信号ＭＬ＿ＯＵＴに従って、対応のマッチ線ＭＬへのチャージ電流の供給／遮断を制御する。
図４６は、図４５に示す内容参照メモリの動作を示す図である。以下、図４６を参照して、図４５に示す内容参照メモリの動作について説明する。
この図４６に示す検索動作においては、１検索サイクルは、クロック信号ＣＬＫの２サイクルに設定される。しかしながら、先の実施の形態１２と同様、この検索サイクルは、クロック信号ＣＬＫの１クロックサイクル期間と等しくされてもよい。
いま、クロック信号ＣＬＫのサイクルＣＹ１およびＣＹ２において前のサーチ（検索）においてミス状態と判定され、マッチ線ＭＬが接地電圧レベルに維持されて、内部検索結果信号ＭＡ＿ＭＬが、接地電圧レベルであり、また、Ｄ型ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴがＬレベルであるとする。
クロックサイクルＣＹ３において、新たな検索データに従って検索動作が行なわれる。このサイクルにおいて、検索指示信号ＳＲＣＨがＨレベルとなると、ＥＸＮＯＲ回路１６０からの信号／ＣＨＲＧがＬレベルとなり、ＭＯＳトランジスタＱＰ１１２が導通し、マッチ線ＭＬに対する充電が行なわれる。このマッチ線ＭＬの充電時、先の実施の形態１０において説明したように、その電圧レベルが、ＭＯＳトランジスタＱＮ１３０により中間電圧ＶＭＬ以下に抑制される。また、ＭＯＳトランジスタＱＮ１３０がバッファ１３０からのバイアス電圧ＢＩＡＳ＿Ｎ２に従ってデカップリング動作を行ない、内部検索結果信号ＭＡ＿ＭＬの電圧レベルが上昇し、最終的に、電源電圧ＶＤＤレベルにまで上昇する。
クロックサイクルＣＹ４において、検索指示信号ＳＲＣＨがＬレベルとなると、Ｄ型ラッチ回路１５４の出力する検索結果指示信号ＭＬ＿ＯＵＴがＨレベルに立上がる。このとき、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＬレベルを維持し、マッチ線に対する充電動作が行なわれ、マッチ線ＭＬは、電圧ＶＭＬレベルを維持する。このマッチ線ＭＬにおける全ビットのユニットセルのオフリーク電流を使用して、所定電圧レベルに維持される。
クロックサイクルＣＹ５において、検索データが変化し、また再び検索指示信号ＳＲＣＨがＬレベルとなる。このとき、前のサイクルの検索結果はマッチ状態であり、信号ＭＬ＿ＯＵＴがＨレベルであり、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＨレベルとなり、ＭＯＳトランジスタＱＰ１１２が非導通状態となり、マッチ線ＭＬに対する充電動作が停止される。このサイクルにおいて、検索データの検索結果がミス状態の場合、マッチ線ＭＬが放電され、その電圧レベルが低下し、応じて、また内部検索結果信号ＭＡ＿ＭＬの電圧レベルも低下する。
クロックサイクルＣＹ６において、検索指示信号ＳＲＣＨがＬレベルに立下がると、Ｄ型ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴがＬレベルとなり、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧが、Ｈレベルを維持し、マッチ線ＭＬに対する充電は停止される。したがって、マッチ線ＭＬは、接地電圧レベルに維持される。
次いで、クロックサイクルＣＹ７において次の検索データに従って検索が行なわれる。このとき、検索データに対する検索結果がミス状態の場合、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧが、Ｌレベルとなっても、その充電電流は、マッチ線ＭＬに結合されるエントリのミス状態のユニットセルを介して放電され、マッチ線ＭＬは、接地電圧レベルに維持される。応じて、内部信号線ＭＡ＿ＭＬにより検索結果指示信号ＭＬ＿ＯＵＴもともにＬレベルである。
クロックサイクルＣＹ８において、検索指示信号ＳＲＣＨがＬレベルとなると、ＭＯＳトランジスタＱＰ１１２が導通し、マッチ線ＭＬに対する充電が行なわれ、マッチ線ＭＬの電圧レベルが上昇する。応じて、内部検索結果信号ＭＡ＿ＭＬの電圧レベルが、上昇する。
クロックサイクルＣＹ１０において、Ｄ型ラッチ回路１５０の出力信号ＭＬ＿ＯＵＴがＨレベルとなる。この場合、検索指示信号ＳＲＣＨがＬレベルであり、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＬレベルを維持し、マッチ線ＭＬに対する充電が行なわれる。これにより、マッチ線ＭＬは、中間電圧(プリチャージ電圧)ＶＭＬレベルに維持される。
クロックサイクルＣＹ１１において再び検索動作が行なわれ、検索結果がマッチ状態のときには、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＨレベルとなり、マッチ線ＭＬに対する充電は停止される。検索指示信号ＳＲＣＨがＬレベルとなると、信号／ＣＨＲＧがＬレベルとなり、マッチ線ＭＬに対する充電が行なわれ、マッチ線ＭＬの電圧レベルの維持が行なわれる。
クロックサイクルＣＹ１３において検索動作が再び行なわれ、検索結果がミス状態のときには、信号／ＣＨＲＧはＨレベルであり、マッチ線ＭＬに対する放電は行なわれない。応じて、マッチ線ＭＬおよび内部信号線ＭＡ＿ＭＬの電圧レベルが、接地電圧レベルに低下し、次のクロックサイクルＣＹ１４において、検索結果指示信号ＭＬ＿ＯＵＴがＬレベルに低下する。このとき、信号／ＣＨＲＧも、再びＬレベルとなり、マッチ線ＭＬに対する充電動作が行なわれる。
したがって、前の検索結果が、マッチ状態のときには、検索動作時に、マッチ線ＭＬへの電流の供給を停止する。前の検索結果がミス時のときにのみ、検索動作時に、マッチ線に充電電流を供給する。これにより、マッチ線ＭＬの充電回数を低減することができ、消費電流を低減することができる。また、前のサイクルにおいて検索結果がミス状態であり、マッチ線ＭＬが接地電圧レベルにあり、その電圧レベルを上昇させる必要がある可能性のあるとき、検索動作時にマッチ線に電流を供給し、高速で検索動作を行なうことができる。
また、マッチ線に対しては、各検索サイクル毎にプリチャージを行なう必要がなくなり、消費電流を低減することができる。また、先の実施の形態１０と同様、バイアス電圧ＢＩＡＳ＿ＰおよびＢＩＡＳ＿Ｎ２を用いてマッチ線ＭＬに対する充電電流量を調整し、また、ＭＯＳトランジスタＱＮ１３０を介して充電電流をマッチ線に供給することにより、マッチ線ＭＬの電圧レベルは、電圧ＶＭＬ以下の電圧レベルに抑制することができ、マッチ線の電圧振幅を低減でき、実施の形態１０と同様、検索動作時の消費電流を大幅に低減することができる。また、マッチおよびミスの検知が、配線負荷の小さな内部信号線ＭＡ＿ＭＬの充放電により行われるため、高速の検索動作を実現することができる。
なお、この実施の形態１４において、先の図３７に示すように電流変換回路が設けられバイアス電圧ＢＩＡＳ_Ｐのレベル変換が行なわれても良い。
［実施の形態１５］
図４７は、この発明の実施の形態１５に従う内容参照メモリの構成を概略的に示す図である。図４７において、ＣＡＭセルが配置されるＣＡＭセルアレイが、２つのグローバルサーチブロックＧＳＢ１およびＧＳＢ２に分割される。グローバルサーチブロックＧＳＢ１は、複数のローカルサーチブロックＳＢ１１−ＳＢ１８を含み、グローバルサーチブロックＧＳＢ２が、複数のローカルサーチブロックＳＢ２１−ＳＢ２８を含む。これらのローカルサーチブロックＳＢ１１−ＳＢ１８およびＳＢ２１−ＳＢ２８各々において、複数のマッチ線ＭＬからなるマッチ線群ＭＬｓが配置され、また、複数のサーチ線対からなるサーチ線対群（サーチデータバス）ＳＬＰｓが配置される。一例として、マッチ線群ＭＬｓは、１Ｋ本のマッチ線ＭＬを含む。また、サーチ線対群ＳＬＰｓは、１４４ビットのサーチ線対ＳＬＰを含む。
ローカルサーチブロックＳＢ１１−ＳＢ１８それぞれに対して、マッチアンプ群ＭＡ１１−ＭＡ１８およびプライオリティエンコーダＰＥ１１−ＰＥ１８が設けられる。マッチアンプ群ＭＡ１１−ＭＡ１８は、各々、対応のローカルサーチブロックのマッチ線に対応して配置されるマッチアンプを含む。このマッチアンプとしては、これまでの実施の形態１から１３のいずれかに示したマッチアンプであってもよく、また、従来と同様のマッチアンプで構成されてもよい。
プライオリティエンコーダＰＥ１１−ＰＥ１８は、所定のプライオリティ規則に従って、対応のマッチアンプ群ＭＡ１１−ＭＡ１８のうち、最も優先順位の高いマッチ線を選択し、選択されたマッチ線についての情報を生成する。
図４７においては、ローカルサーチブロックＳＢ１１のプライオリティ（優先順位）が最も高く、ローカルサーチブロックＳＢ１８に向かって、優先順位が順次低くなる。また、グローバルサーチブロックＧＳＢ１のほうが、グローバルサーチブロックＧＳＢ２よりも優先順位が高い。グローバルサーチブロックＧＳＢ２内においても、ローカルサーチブロックＳＢ２１からローカルサーチブロックＳＢ２８に向かって順次優先順位が低くなる様に、優先順位がつけられている。
ローカルサーチブロックＳＢ１１−ＳＢ１８それぞれに対して、フリップフロップで構成される検索データ入力回路ＦＦ１１−ＦＦ１８が設けられる。これらの検索データ入力回路ＦＦ１１−ＦＦ１８へは、共通に、外部からの検索データＳＤを受けるＦＦ回路ＦＦ１からの検索データが与えられる。これらの検索データ入力回路ＦＦ１１−ＦＦ１８は、それぞれ、与えられた検索データに従って対応のローカルサーチブロックＳＢ１１−ＳＢ１８のサーチ線群ＳＬｓをドライブする。
ＦＦ回路ＦＦ１は、外部からのクロック信号ＣＬＫｅｘに従って、与えられたデータを取込み、出力する。したがって、外部クロック信号ＣＬＫｅｘの各サイクル毎に、検索データ入力回路ＦＦ１１−ＦＦ１８へ与えられる検索データが更新される。
グローバルサーチブロックＧＳＢ１において、さらに、外部クロック信号ＣＬＫｅｘを順次遅延するデジタル遅延回路ＤＬ１０−ＤＬ１８が、縦続接続される。デジタル遅延回路ＤＬ１０−ＤＬ１７（デジタル）の出力する遅延クロック信号が、それぞれ、検索データ入力回路ＦＦ１１−ＦＦ１８へ検索データ取込みクロック信号として与えられる。また、デジタル遅延回路ＤＬ１１−ＤＬ１８の出力する遅延クロック信号に従って、各ローカルサーチブロックＳＢ１１−ＳＢ１８において、検索、検索結果判定、判定結果指示生成動作が実行される。したがって、たとえば、デジタル遅延回路ＤＬ１１−ＤＬ１８の出力信号を、先の実施の形態１２に示すような検索指示信号ＳＲＣＨとして利用することにより、各ローカルサーチブロックＳＢ１１−ＳＢ１８において、順次開始タイミングをずらせて、検索および検索結果判定および検索結果判定出力が行われる。
グローバルサーチブロックＧＳＢ２においても、各ローカルサーチブロックＳＢ２１−ＳＢ２８それぞれに対応して、検索データ入力回路ＦＦ２１−ＦＦ２８が設けられ、またマッチアンプ群ＭＡ２１−ＭＡ２８およびプライオリティエンコーダＰＥ２１−ＰＥ２８が設けられる。また、各ローカルサーチブロックの検索動作を制御するために、縦続接続されるデジタル遅延回路ＤＬ２０−ＤＬ２８が設けられる。
デジタル遅延回路ＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８の遅延時間を調整するために、遅延制御回路２２０が設けられる。
遅延制御回路２２０は、外部クロック信号ＣＬＫと内部クロック信号ＣＬＫｉｎの位相差を検出し、位相差に応じた遅延制御信号を生成するデジタル位相差検出回路２２２と、縦続接続されるデジタル遅延回路ＤＬ１−ＤＬ８と、最終段のデジタル遅延回路ＤＬ８の出力信号を反転して初段のデジタル遅延回路ＤＬ１へ与えるインバータバッファＩＶＢを含む。このインバータバッファＩＶＢおよびデジタル遅延回路ＤＬ１−ＤＬ８により、リングオシレータが形成される。このデジタル遅延回路ＤＬ８から、内部クロック信号ＣＬＫｉｎが生成される。
デジタル位相差検出回路２２２は、外部クロック信号ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相が等しくなるように、デジタル遅延回路ＤＬ１−ＤＬ８の遅延時間を調整し、応じて各ローカルサーチブロックに対応して設けられるデジタル遅延回路ＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８の遅延時間を調整する。
さらに、グローバルサーチブロックＧＳＢ２に対し、ＦＦ回路ＦＦ１の出力する検索データを受けるＦＦ回路ＦＦ２と、プライオリティエンコーダＰＥ１８の出力信号と、外部クロック信号ＣＬＫｅｘとを受けるゲート回路２２５が設けられる。
プライオリティエンコーダＰＥ１８は、グローバルサーチブロックにおいて最も優先順位の低いエンコーダである。従って、プライオリティエンコーダＰＥ１８の出力する信号がＬレベルのときには、グローバルサーチブロックにおいて、検索データと一致する記憶データが見出されなかった状態を示す。従って、グローバルサーチブロックＧＳＢ２においては、グローバルサーチブロックＧＳＢ１において、一致検出が行われなかったときに検索動作を実行する。
ゲート回路２２５の出力信号が、デジタル遅延回路ＤＬ２０−ＤＬ２８に対してクロック信号として供給される。ゲート回路２２５がイネーブル状態のとき（プライオリティエンコーダＰＥ１８の出力信号がＬレベルのとき）、グローバルサーチブロックＧＳＢ２において、ゲート回路２２５を介して与えられるクロック信号に従って、順次、動作開始タイミングをずらせてローカルサーチブロックＳＢ２１−ＳＢ２８において検索動作が行なわれる。
ＦＦ回路ＦＦ２も、同様、ゲート回路２２５の出力信号に従って、ＦＦ回路ＦＦ１から与えられる検索データを取込み、取り込んだデータを検索データとして、ローカルサーチブロックＳＢ２１−ＳＢ２８の検索データ入力回路ＦＦ２１−ＦＦ２８へ与える。
図４８は、図４７に示す遅延制御回路２２０の動作を示すタイミング図である。以下、図４８を参照して、図４７に示す遅延制御回路２２０の動作について説明する。
デジタル位相差検出回路２２２は、外部からのクロック信号ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相が等しくなるように。デジタル遅延回路ＤＬ１−ＤＬ８の遅延時間を調整する。
クロック信号ＣＬＫｅｘおよびＣＬＫｉｎの位相が等しくなった場合、インバータバッファＩＶＢの出力信号が、内部クロック信号ＣＬＫｉｎに従って外部クロック信号ＣＬＫｅｘの変化と同期して変化する。ここで、インバータバッファＩＶＢの遅延時間は、デジタル遅延回路ＤＬ１−ＤＬ８の遅延時間に比べて無視できる値としている。このインバータバッファＩＶＢの出力信号が変化すると、デジタル遅延回路ＤＬ１−ＤＬ８においては、それぞれ、遅延時間ｄだけ遅れて、それぞれの出力信号の論理状態が変化する。したがって、この内部クロック信号ＣＬＫｉｎと外部クロック信号ＣＬＫｅｘの位相が一致している場合には、外部クロック信号ＣＬＫｅｘのサイクルタイムＴｃは、ｄ・２・８となる。
デジタル遅延回路ＤＬ１−ＤＬ８とデジタル遅延回路ＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８は、その構成は等しくされている。したがって、このデジタル遅延回路ＤＬ１−ＤＬ８が有する遅延時間と同じ遅延時間を、デジタル遅延回路ＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８において設定することができる。
これらのデジタル遅延回路ＤＬ１−ＤＬ８およびＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８は、たとえば、動作電流が変更可能な可変電流源を有するバッファ回路（２段のインバータ）で構成され、デジタル位相差検出回路２２２の検出する位相差情報に従って、その動作電流値が調整されて、応じて遅延時間ｄが調整される。
したがって、デジタル遅延回路ＤＬ１０−ＤＬ１８を利用することにより、グローバルサーチブロックＧＳＢ１において、サーチブロックＳＢ１１−ＳＢ１８において、順次、デジタル遅延回路ＤＬ１０−ＤＬ１８が有する遅延時間ｄだけずれて、検索動作および検索結果判定動作を行なうことができ、ピーク電流を低減することができる。
また、サーチ線は、ローカルサーチブロック毎に分割されており、このサーチ線の配線負荷容量は小さくすることができ、サーチ線の充放電電流を低減することができ、また、高速で、サーチデータに応じてサーチ線を駆動することができる。
図４９は、図４７に示す内容参照メモリの動作を示すタイミング図である。以下、図４９を参照して、図４７に示す内容参照メモリの動作について説明する。
図４９に示すように、外部クロック信号ＣＬＫｅｘがＨレベルとなると、ＦＦ回路ＦＦ１からの出力信号が更新されて確定される。次いで、デジタル遅延回路ＤＬ１０の出力信号に従って、ローカルサーチブロックＳＢ１１に対する検索データ入力回路ＦＦ１１が、与えられたデータを取込み、その内部の検索データ線群ＳＬＰｓを駆動する。次いで、デジタル遅延回路ＤＬ１１の有する遅延時間ｄ経過後、デジタル遅延回路ＤＬ１１の出力信号に従って、マッチアンプ群ＭＡ１１およびプライオリティエンコーダＰＥ１１が活性化され、検索データと記憶データの比較および検索結果の判定を行なう。
このローカルサーチブロックＳＢ１１におけるマッチ線駆動と並行して、デジタル遅延回路ＤＬ１１の出力信号に従って、ローカルサーチブロックＳＢ１２において、検索データ入力回路ＦＦ１２が与えられたデータを取込み、対応のサーチデータ線群ＳＬＰｓを駆動する。続いて、デジタル遅延回路ＤＬ１２の出力信号に従って、時間ｄ経過後、内部で検索動作が行なわれる。
以降、順次、ローカルサーチブロックＳＢ１１・・・、ＳＢ１７（図示せず）において検索動作が実行される。ローカルサーチブロックＳＢ１８においては、したがって、外部クロック信号ＣＬＫｅｘの立上げに同期して、前段のデジタル遅延回路ＤＬ１７（図示せず）の出力信号に従って検索データ入力回路ＦＦ１８がラッチ状態となり、検索データに従ってサーチ線群ＳＬＢｓを駆動し、次いで、時間ｄ経過後に、ラッチアンプ群ＭＡ１８が活性化される。
サーチブロックＳＢ１１からローカルサーチブロックＳＢ１８に向かって優先順位が順次低くなる。グローバルサーチブロックＧＳＢ１のローカルサーチブロックのいずれかにおいて、マッチ状態が検出されると、最終段のプライオリティエンコーダＰＥ１８の出力信号がＨレベルとなり、ゲート回路２２５の出力信号がＬレベルに固定される。応じて、グローバルサーチブロックＧＳＢ２に対するクロック信号の伝達は禁止され、その検索動作は停止される。このとき、またＦＦ回路ＦＦ２においても、与えられたデータのラッチは行なわない。サーチ線をブロック分割構造とし、優先順位の高いグローバルサーチ線ブロックにおいて一致が検出されると、優先順位の低いグローバルサーチ線ブロックの検索動作を停止させることにより、消費電流を低減することができる。
図５０は、プライオリティエンコーダＰＥ１１−ＰＥ１８およびＰＥ２１−ＰＥ２８の構成の一例を示す図である。図５０においては、これらのプライオリティエンコーダＰＥ１１−ＰＥ１８およびＰＥ２１−ＰＥ２８の構成を代表するものとして、プライオリティエンコーダＰＥの符号を用いて説明する。図５０においては、最も優先順位の高いプライオリティエンコーダの配置を一例として示す。
図５０において、判定結果出力ＭＬＯＵＴａ−ＭＬＯＵＴｎは、それぞれ、対応のマッチアンプ群のマッチアンプから各マッチ線ごとに出力される検索結果指示信号に対応する。
プライオリティエンコーダＰＥは、マッチ線の判定結果出力ＭＬＯＵＴａ−ＭＬＯＵＴｎそれぞれに対応して設けられるゲート回路ＧＴａ−ＧＴｎと、ゲート回路ＧＴａ−ＧＴｎそれぞれの出力信号と対応のゲート回路ＧＴａ−ＧＴｎの補の入力信号とを受けて、次段のゲート回路ＧＴｂ…へそれぞれの出力信号を与えるＯＲゲートＯＧａ−ＯＧｎを含む。最終段のＯＲゲートＯＧｎの出力信号は、次の優先順位のプライオリティエンコーダＰＥへ与えられる。ゲート回路ＧＴａの補の入力は接地ノードに結合される。
優先順位は、出力ＭＬＯＵＴａが最も高く、出力ＭＬＯＵＴｎが最も低い。ゲート回路ＧＴａ−ＧＴｎは、対応のマッチ線からの検索結果指示ＭＬＯＵＴがマッチ状態を示すＨレベルにあり、かつ対応のＯＲゲートの出力信号がＬレベルのときに、Ｈレベルの信号を出力する。これらのゲート回路ＧＴａ−ＧＴｎは、各々、その補の入力の信号がＨレベルとなると、その出力信号をＬレベルに固定する。
ゲート回路ＧＴａの補の入力は接地電圧レベルに固定される（最も優先順位が高いプライオリティエンコーダのため）が、このプライオリティエンコーダＰＥに対しより上位の優先順位のローカルサーチブロックが設けられている場合、プライオリティエンコーダＰＥのゲート回路ＧＴａの補の入力には接地電圧に代えて、前段のプライオリティエンコーダの最終段のＯＲゲートＯＧｎの出力信号が与えられる。
ゲート回路ＧＴａ−ＧＴｎが出力するマッチ線データＭＬＤＴａ−ＭＬＤＴｎは、それぞれさらにエンコードされ、一致状態のマッチ線アドレスを指定する情報が生成されてもよく、また、これらの情報をワード線駆動信号として用いて、テーブルメモリのワード線を選択状態へ駆動して、対応のワード線からデータの読出が行なわれてもよい（ゲート回路ＧＴａ−ＧＴｎの出力がテーブルメモリのワード線に結合される）。
図５０に示すプライオリティエンコーダＰＥにおいて、たとえば、出力信号ＭＬＯＵＴｂおよびＭＬＯＵＴｃが共にＨレベルになった状態を考える。信号ＭＬＯＵＴａがＬレベルとする。このときには、ゲート回路ＧＴａの出力信号がＬレベルであり、ＯＲゲートＯＧａの出力信号がＬレベルとなり、ゲート回路ＧＴｂからのマッチ線データＭＬＤＴｂはＨレベルとなる。このマッチ線データＭＬＤＴｂがＨレベルとなると、ＯＲゲートＯＧｂの出力信号がＨレベルとなり、ゲート回路ＧＴｃは、対応のマッチ線データＭＬＯＵＴｃがＨレベルであっても、その出力信号ＭＬＤＴｃはＬレベルに維持される。優先順位の低いＯＲゲートの出力信号は、全てＨレベルとなり、応じて、各優先順位の低いゲート回路の出力はＬレベルとなる。したがって、優先順位の高いマッチ線において一致状態が検出された場合、最も優先順位の高いマッチ線に対するマッチ線情報が活性状態へ駆動され、残りのマッチ線でたはミス状態を示す状態に設定される。
この図５０に示すようなプライオリティエンコーダを利用することにより、図４７に示すプライオリティエンコーダＰＥ１１−ＰＥ１８において、優先順位の高いプライオリティエンコーダがマッチ状態を検出した場合、それより優先順位の低いプライオリティエンコーダの出力するマッチ線データは、すべてＬレベルのミス状態を指定する状態に維持される（ＯＲゲートの出力信号はＨレベルに設定される）。
プライオリティエンコーダＰＥ１８の最終段のＯＲゲートの出力信号は、このグローバルサーチブロックＧＳＢ１において、マッチ状態が検出された場合にはＨレベルとなる。応じて、ゲート回路２２５の出力信号がＬレベルに固定され、グローバルサーチブロックＧＳＢ２に対するクロック信号に伝達が禁止される。グローバルサーチブロックＧＳＢ２における検索動作は禁止されるため、動作するサーチブロックの数を低減することができ、消費電流を抑制することができる。
なお、この図４０に示す構成においては、グローバルサーチブロックＧＳＢ１およびＧＳＢ２は、各々、８個のローカルサーチブロックを含んでいる。しかしながら、１つのグローバルサーチブロックに含まれるローカルサーチブロックの数は、８個に限定されず、他の数のローカルサーチブロックが用いられてもよい。また、グローバルサーチブロックＧＳＢ１およびＧＳＢ２も、さらに多く設けられてもよい。グローバルサーチブロックに含まれるサーチブロックの数に応じて、遅延制御回路２２０に含まれるデジタル遅延回路の数が設定される。
なお、バイアス電圧または基準電圧を発生する回路は、グローバルサーチブロックに共通に設けられてもよく、またグローバルサーチブロック個々に設けられてもよい。また、ローカルサーチブロックの活性検索動作の制御を行なう制御回路は、実施の形態１１から１４に示すように、検索指示信号ＳＲＣＨが用いられる場合には、デジタル遅延回路の出力する信号を検索指示信号として利用すればよい。また、他のマッチアンプ活性化信号およびプリチャージ指示信号等を利用する場合には、この対応のデジタル遅延回路の出力信号に基づいて、そのタイミングを調整して、各ローカルサーチブロックに対する動作制御信号が生成されればよい。
この発明は、検索データに従って記憶情報に対する検索を行なって、記憶情報との一致／不一致を判定する内容参照メモリに対して適用することができる。特に、検索データのビット幅が広い通信用ルータなどにおいてＩＰアドレスをデコードして転送経路を設定する構成に利用することにより、小占有面積でかつ消費電力の低減されたルータを実現することができる。また、これに代えて、この発明に従う内容参照メモリが、キャッシュコントローラなどにおける、キャッシュミス／ヒットの判定を行なうための回路構成に利用されてもよい。
この発明の実施の形態１に従う内容参照メモリの全体の構成を概略的に示す図である。 図１に示すユニットセルの構成の一例を示す図である。 図１に示すユニットセルの他の構成を示す図である。 この発明の実施の形態１に従う内容参照メモリの要部の構成を概略的に示す図である。 図４に示す内容参照メモリの動作を示すタイミング図である。 図４に示すマッチアンプの具体的構成の一例を示す図である。 図１に示す制御回路の構成を概略的に示す図である。 この発明の実施の形態２に従う内容参照メモリの要部の構成を概略的に示す図である。 図８に示す内容参照メモリの動作を示すタイミング図である。 この発明の実施の形態２に従う内容参照メモリの変更例の構成を概略的に示す図である。 この発明の実施の形態３に従う内容参照メモリの全体の構成を概略的に示す図である。 この発明の実施の形態３に従う内容参照メモリの要部の構成を概略的に示す図である。 図１２に示す内容参照メモリの動作を示すタイミング図である。 この発明の実施の形態３の変更例の内容参照メモリの要部の構成を概略的に示す図である。 この発明の実施の形態３の変更例２に従う内容参照メモリの要部の構成を概略的に示す図である。 この発明の実施の形態４に従う内容参照メモリの要部の構成を概略的に示す図である。 図１６に示す内容参照メモリの動作を示すタイミング図である。 この発明の実施の形態４において用いられる制御回路の構成を概略的に示す図である。 この発明の実施の形態５に従う内容参照メモリの要部の構成を概略的に示す図である。 図１９に示す内容参照メモリの動作を示すタイミング図である。 この発明の実施の形態６に従う内容参照メモリの要部の構成を概略的に示す図である。 図２１に示す内容参照メモリの動作を示すタイミング図である。 この発明の実施の形態６に従う内容参照メモリのバイアス電圧発生部の変更例の構成を概略的に示す図である。 この発明の実施の形態６に従う内容参照メモリの制御回路の構成を概略的に示す図である。 この発明の実施の形態７に従う内容参照メモリの要部の構成を概略的に示す図である。 図２５に示す内容参照メモリの動作を示すタイミング図である。 この発明の実施の形態８に従う内容参照メモリの要部の構成を概略的に示す図である。 図２７に示す内容参照メモリの動作を示すタイミング図である。 この発明の実施の形態８に従う内容参照メモリの制御信号発生部の構成を概略的に示す図である。 この発明の実施の形態９に従う内容参照メモリの要部の構成を概略的に示す図である。 この発明の実施の形態１０に従う内容参照メモリの要部の構成を概略的に示す図である。 図３１に示すバッファの構成の一例を示す図である。 この発明の実施の形態１１に従うないよう参照メモリの要部の構成を示す図である。 図３３に示す電流変換回路の構成の一例を示す図である。 図３３に示す電流変換回路の他の構成を示す図である。 図３３に示すバッファの構成の一例を示す図である。 この発明の実施の形態１１の変更例の内容参照メモリの要部の構成を示す図である。 この発明の実施の形態１２に従う内容参照メモリの要部の構成を概略的に示す図である。 図３４に示すチャージ回路の動作論理を一覧して示す図である。 図３８に示す内容参照メモリの動作を示すタイミング図である。 図３８に示す内容参照メモリの１検索サイクル当りの消費電荷を一覧にして示す図である。 この発明の実施の形態１２の変更例の要部の構成を示す図である。 図４２に示すマッチアンプの動作を示すタイミング図である。 この発明の実施の形態１３に従う内容参照メモリの要部の構成を概略的に示す図である。 この発明の実施の形態１４に従う内容参照メモリの要部の構成を概略的に示す図である。 図４５に示す内容参照メモリの動作を示すタイミング図である。 この発明の実施の形態１５に従う内容参照メモリの全体の構成を概略的に示す図である。 図４７に示す内容参照メモリの遅延制御回路の動作を示すタイミング図である。 図４７に示す内容参照メモリの動作を示すタイミング図である。 図４７に示すプライオリティエンコーダの構成の一例を示す図である。
符号の説明
１ メモリセルアレイ、２ 検索結果検出／出力回路、４ 検索データ入力回路、６ 中間電圧発生回路、８ 制御回路、１０ マッチアンプ、ＵＣ ユニットセル、ＴＲ１−ＴＲ４ ＭＯＳトランジスタ、１２ 差動増幅回路、１６ ラッチ、１４ ＰチャネルＭＯＳトランジスタ、３０ 分離ゲート回路、１２ａ 差動増幅器、１２ｂ 活性化トランジスタ、４２ 中間電圧発生回路、４５ バイアス電圧発生回路、５０ レプリカエントリ、ＵＣｓ，ＵＣｈ レプリカユニットセル、ＣＱ０，ＣＱ１ 容量素子、５５ ＰチャネルＭＯＳトランジスタ、６０ 放電用トランジスタ、７０ 容量素子、Ｎ６１−Ｎ６３ ＮチャネルＭＯＳトランジスタ、ＰＱ１０，ＰＱ７２，ＰＱ１１，ＰＱ７０ ＰチャネルＭＯＳトランジスタ、８０ レプリカユニットセル、８２ １ビットレプリカユニットセル、４０ マッチアンプ、ＱＰ７１，ＱＰ７２ ＰチャネルＭＯＳトランジスタ、ＮＤ１ ＮＯＲゲート、ＱＰ７１−ＱＰ７４ ＰチャネルＭＯＳトランジスタ、ＱＮ７１−ＱＮ７６ ＮチャネルＭＯＳトランジスタ、ＣＱ２ 容量素子、１１０ チャージアップ回路、１００ プルアップ／検出回路、５０ レプリカエントリ、１３０ バッファ、１５０ マッチアンプ、１５２ センス回路、１５４ Ｄ型ラッチ回路、１５６ チャージ回路、１６０ ＥＸＮＯＲ回路、２００ レプリカエントリ、２１０ バイアス電圧発生回路、ＧＳＢ１，ＧＳＢ２ グローバルサーチブロック、ＳＢ１１−ＳＢ１８，ＳＢ２１−ＳＢ２８ ローカルサーチブロック、ＭＡ１１−ＭＡ１８，ＭＡ２１−ＭＡ２８ マッチアンプ群、ＰＥ１１−ＰＥ１８，ＰＥ２１−ＰＥ２８ プライオリティエンコーダ、ＤＬ１−ＤＬ８，ＤＬ１０−ＤＬ１８，ＤＬ２０−ＤＬ２８ デジタル遅延回路、２２０ 遅延制御回路、２２２ デジタル位相差検出回路、ＦＦ１１−ＦＦ１８，ＦＦ２１−ＦＦ２８ 検索データ入力回路、ＦＦ１，ＦＦ２ ＦＦ回路。

Claims (8)

  1. 各々が複数の内容参照メモリセルを有する複数のエントリ、
    各前記エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが並列に結合される複数のマッチ線、
    各前記エントリに並列に結合され、各前記エントリに共通に検索データを転送する検索データバス、
    各前記マッチ線に結合され、各々が、対応のマッチ線を電源電圧と接地電圧との間の中間値以下の電圧レベルにプリチャージするプリチャージ回路と、前記対応のマッチ線の電圧を前記プリチャージ電圧と同じ電圧レベルの基準電圧と比較し、該比較結果を示す信号を生成する増幅回路と、前記検索データバスの検索データと各エントリの記憶データとの比較時、対応のマッチ線に充電電荷を供給する容量素子とを含む複数のマッチアンプとを備える、内容参照メモリ。
  2. 前記プリチャージ電圧と前記基準電圧とは、同一電源から供給され、
    各前記マッチアンプは、前記プリチャージ回路のプリチャージ動作時、前記プリチャージ電圧で充電される基準容量素子をさらに備え、前記基準容量素子の充電電圧が前記基準電圧として前記増幅回路へ伝達される、請求項１記載の内容参照メモリ。
  3. 前記マッチアンプは、さらに、
    前記容量素子と対応のマッチ線との間に結合され、前記検索データの転送時に導通して前記容量素子の充電電荷を前記対応のマッチ線に供給し、前記増幅回路の活性化時遮断状態とされる第１のトランジスタ素子と、
    前記増幅回路の活性化時、前記第１のトランジスタ素子の遮断状態のときに前記容量素子を電源電圧レベルに充電する第２のトランジスタ素子とを備える、請求項１記載の内容参照メモリ。
  4. 各々が複数の内容参照メモリセルを有する複数のエントリ、
    各前記エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが並列に結合される複数のマッチ線、
    各前記エントリに並列に結合され、各前記エントリに並行して検索データを転送する検索データバス、
    各前記マッチ線に結合され、各々が、対応のマッチ線を接地電圧レベルにプリチャージするプリチャージ回路と、前記検索データバスの検索データと各エントリの記憶データとの比較動作時、電流値が制限された電流を対応のマッチ線に供給しかつ前記対応のマッチ線の電圧レベルの上限値を所定値以下にクランプするとともに前記対応のマッチ線の電圧レベルに応じた信号を内部ノードに生成するプルアップ電流供給／判定回路とを含む、内容参照メモリ。
  5. 前記制限された電流値は、１エントリの１ビットの内容参照メモリセルが導通状態とされるときに流す電流値よりも小さく、前記１エントリの内容参照メモリセルが全て非導通状態とされる時に対応のマッチ線から前記１エントリを介して流れる電流よりも大きな電流値である、請求項４記載の内容参照メモリ。
  6. 各前記マッチアンプは、さらに、前記比較動作時、対応のマッチ線に充電電荷を供給する容量素子を備える、請求項４記載の内容参照メモリ。
  7. 前記プルアップ電流供給／判定回路は、
    前記プリチャージ回路を構成する第１のトランジスタ素子と相補的に導通して電流を供給する電流源トランジスタ素子と、
    バイアス電圧をゲートに受けて前記電流源トランジスタ素子からの電流を対応のマッチ線に供給するクランプトランジスタ素子とを備える、請求項４記載の内容参照メモリ。
  8. 前記プルアップ電流供給／判定回路は、さらに、
    前記電流源トランジスタ素子と前記クランプトランジスタ素子との間に接続される第２のトランジスタ素子と、
    前記第２のトランジスタ素子と前記クランプトランジスタ素子との間の接続ノードの電圧とプルアップ指示とに従って前記第２のトランジスタ素子を選択的に導通状態とするゲート回路とを備える、請求項７記載の内容参照メモリ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158031A (ja) * 2007-12-27 2009-07-16 Fujitsu Microelectronics Ltd 連想メモリ
JP2009158027A (ja) * 2007-12-27 2009-07-16 Fujitsu Microelectronics Ltd 連想メモリ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001319481A (ja) * 2000-03-03 2001-11-16 Kawasaki Steel Corp 連想メモリ装置
JP2002109889A (ja) * 2000-09-30 2002-04-12 Masato Yoneda 低消費電力ダイナミック回路
JP2003132686A (ja) * 2001-10-19 2003-05-09 Kawasaki Microelectronics Kk 連想メモリ
JP2004192695A (ja) * 2002-12-10 2004-07-08 Kawasaki Microelectronics Kk 連想メモリ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001319481A (ja) * 2000-03-03 2001-11-16 Kawasaki Steel Corp 連想メモリ装置
JP2002109889A (ja) * 2000-09-30 2002-04-12 Masato Yoneda 低消費電力ダイナミック回路
JP2003132686A (ja) * 2001-10-19 2003-05-09 Kawasaki Microelectronics Kk 連想メモリ
JP2004192695A (ja) * 2002-12-10 2004-07-08 Kawasaki Microelectronics Kk 連想メモリ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158031A (ja) * 2007-12-27 2009-07-16 Fujitsu Microelectronics Ltd 連想メモリ
JP2009158027A (ja) * 2007-12-27 2009-07-16 Fujitsu Microelectronics Ltd 連想メモリ

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