JP2018206451A - 内容参照メモリ - Google Patents

Abstract

【課題】面積が低減された内容参照メモリを提供することにある。【解決手段】内容参照メモリは、１つのエントリを構成する複数のＴＣＡＭセルと、前記複数のＴＣＡＭセルに接続された第１ワード線と、前記複数のＴＣＡＭセルに接続された第２ワード線と、前記複数のＴＣＡＭセルに接続されたマッチ線と、を有する。内容参照メモリは、さらに、前記エントリの有効または無効を示すバリッドビットを格納するバリッドセルと、前記バリッドセルに接続されたビット線と、前記第１ワード線および前記第２ワード線に接続され、前記第１ワード線または前記第２ワード線が選択状態とされることに従って、前記バリッドセルを選択状態とする選択回路と、を有する。【選択図】図４

Description

本開示は内容参照メモリに関し、特に、半導体装置に内蔵可能な内容参照メモリ及び内容参照メモリを内蔵する半導体装置に適用可能である。

連想メモリまたはＣＡＭ（内容参照メモリ：Content Addressable Memory）と呼ばれる記憶装置は、記憶しているデータワード(エントリ)の中から検索ワード(サーチデータ)に一致しているものを検索し、一致しているデータワードが見つかった場合は、そのアドレスを出力するものである。

ＣＡＭにはＢＣＡＭ（Ｂｉｎａｒｙ ＣＡＭ）とＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ）とがある。ＢＣＡＭの各メモリセルは“０”か“１”かのいずれかの情報を記憶する。一方、ＴＣＡＭの場合には、各メモリセルは、“０”および“１”の他に“ドントケア（Don't Care）”の情報を記憶可能である。“ドントケア”は“０”および“１”のどちらでも良いことを示す。ＴＣＡＭのサーチ動作は消費電力が大きく電力削減が課題である。

特許文献１は、「検索動作のとき、連想メモリのエントリ内容が有効か否かを示すValidビットの内容が有効である場合は、該エントリのマッチ線ＭＬをプリチャージし、Ｖａｌｉｄビットが無効である場合は、該エントリのマッチ線ＭＬをプリチャージしないように制御する」技術を開示する。

特開２００１−１６７５８５号公報

ＴＣＡＭの各メモリセルは、３値（“０”、“１”および“ドントケア”）を記憶させるため、２つのＳＲＡＭセルと２本のワード線を有する。一方、マッチ線ＭＬは１本であり、Ｖａｌｉｄビットは１本のマッチ線ＭＬに対して１ビットである。そのため、Ｖａｌｉｄビットの書き込みを制御する制御回路を備える必要があるので、上記制御回路の面積が必要となってしまう。

本開示の課題は、面積が低減された内容参照メモリを提供することにある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、内容参照メモリは、１つのエントリを構成する複数のＴＣＡＭセルと、前記複数のＴＣＡＭセルに接続された第１ワード線と、前記複数のＴＣＡＭセルに接続された第２ワード線と、前記複数のＴＣＡＭセルに接続されたマッチ線と、を有する。内容参照メモリは、さらに、前記エントリの有効または無効を示すバリッドビットを格納するバリッドセルと、前記バリッドセルに接続されたビット線と、前記第１ワード線および前記第２ワード線に接続され、前記第１ワード線または前記第２ワード線が選択状態とされることに従って、前記バリッドセルを選択状態とする選択回路と、を有する。

上記内容参照メモリによれば、面積が低減された内容参照メモリを提供すること可能である。

実施態様に係るＴＣＡＭセルの構成の一例を示す回路図である。 図１のＸセルおよびＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。 実施態様に係るＴＣＡＭ装置の構成を示すブロック図である。 実施態様に係るＴＣＡＭマクロセルの１エントリに対応する回路構成の一例を示す図である。 バリッドセルＶＣ０の第１の変形例を示す図である。 バリッドセルＶＣ０の第２の変形例を示す図である。 実施例１に係るＴＣＡＭマクロセルのブロック図である。 比較例に係るＴＣＡＭマクロセルのブロック図である。 変形例１に係るＴＣＡＭマクロセルのブロック図である。 図７の制御回路ＣＴＲＬの回路例を示す図である。 図１０のプリデコーダＰＲＩＤＥＣの回路例を示す図である。 図７のワード線ドライバＷＬＤの回路例を示す図である。 図７のＩＯ回路ＩＯの回路例を示す図である。 図７のＶＩＯ回路ＶＩＯの回路例を示す図である。 図７のＩＯエッジ回路ＩＯ＿ｅｄｇｅの回路例を示す図である。 図８の制御回路ＣＴＲＬｂの回路例を示す図である。 図８の制御回路ＶＣＴＲＬの回路例を示す図である。 図１７のプリデコーダＰＲＩＤＥＣｖの回路例を示す図である。 図８のワード線ドライバＶＷＬＤの回路例を示す図である。 図８のＶＩＯ回路ＶＩＯｂの回路例を示す図である。 実施例１に係るスキャンパスの構成を概念的に示す図である。 実施例１に係る配線のレイアウト配置を概念的に示す断面図である。 変形例２に係るＴＣＡＭマクロセルのブロック図である。 変形例３に係るＴＣＡＭマクロセルのブロック図である。 制御回路ＣＴＲＬｃの回路例を示す図である。 図２５のプリデコーダＰＲＩＤＥＣｃの回路例を示す図である。 ＩＯ回路ＩＯｃの回路例を示す図である。 ＶＩＯ回路ＶＩＯｃの回路例を示す図である。 応用例に係る半導体装置のブロック図である。

以下、実施形態、実施例、比較例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

＜実施形態＞
［ＴＣＡＭセルの構成］
図１は、実施例に係るＴＣＡＭセルの構成の一例を示す回路図である。図１を参照して、ＴＣＡＭセル（メモリセルＭＣとも称する）は、２個のＳＲＡＭセル（Static Random Access Memory Cell）１１，１２と、データ比較部１３とを含む。ＳＲＡＭセル１１をＸセルとも称し、ＳＲＡＭセル１２をＹセルとも称する。Ｘセル１１は、内部の記憶ノード対ＮＤ１，ＮＤ１＿ｎに互いに相補となる（一方が“１”のとき他方が“０”となる）１ビット（ｂｉｔ）のデータを記憶する。Ｙセル１２は、内部の記憶ノード対ＮＤ２，ＮＤ２＿ｎに互いに相補となる１ビットのデータを記憶する。

ＴＣＡＭセルは、ビット線対ＢＴ，ＢＢ、サーチ線対ＳＴ，ＳＢ、マッチ線ＭＬ、およびワード線ＷＬＡ，ＷＬＢと接続される。ビット線対ＢＴ，ＢＢは、図３のＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。サーチ線対ＳＴ，ＳＢは、ＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。

マッチ線ＭＬは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＡ，ＷＬＢは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＡ，ＷＬＢは、第１ワード線、第２ワード線という事もできる。

Ｘセル１１は、インバータＩＮＶ１，ＩＮＶ２と、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１，Ｑ２とを含む。インバータＩＮＶ１は、記憶ノードＮＤ１＿ｎから記憶ノードＮＤ１へ向かう方向が順方向となるように、記憶ノードＮＤ１と記憶ノードＮＤ１＿ｎの間に接続される。インバータＩＮＶ２は、ＩＮＶ１と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ１は、記憶ノードＮＤ１とビット線ＢＴとの間に接続される。ＭＯＳトランジスタＱ２は、記憶ノードＮＤ１＿ｎとビット線ＢＢとの間に接続される。ＭＯＳトランジスタＱ１，Ｑ２のゲートは、ワード線ＷＬＡと接続される。

Ｙセル１２は、インバータＩＮＶ３，ＩＮＶ４と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ３，Ｑ４とを含む。インバータＩＮＶ３は、記憶ノードＮＤ２＿ｎから記憶ノードＮＤ２に向かう方向が順方向となるように、記憶ノードＮＤ２と記憶ノードＮＤ２＿ｎの間に接続される。インバータＩＮＶ４は、ＩＮＶ３と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ３は、記憶ノードＮＤ２とビット線ＢＴとの間に接続される。ＭＯＳトランジスタＱ４は、記憶ノードＮＤ２＿ｎとビット線ＢＢとの間に接続される。ＭＯＳトランジスタＱ３，Ｑ４のゲートは、ワード線ＷＬＢと接続される。

データ比較部１３は、ＮチャネルＭＯＳトランジスタＱ６〜Ｑ９を含む。ＭＯＳトランジスタＱ６，Ｑ７はマッチ線ＭＬとの接続点であるノードＮＤ３と接地ノードＧＮＤとの間に直列に接続される。ＭＯＳトランジスタＱ８，Ｑ９は、ノードＮＤ３と接地ノードＧＮＤとの間に直列に、かつ、直列接続されたＭＯＳトランジスタＱ６，Ｑ７の全体と並列に接続される。ＭＯＳトランジスタＱ６，Ｑ８のゲートは、記憶ノードＮＤ１，ＮＤ２とそれぞれ接続される。ＭＯＳトランジスタＱ７，Ｑ９のゲートは、サーチ線ＳＴ，ＳＢとそれぞれ接続される。

インバータＩＮＶ１，ＩＮＶ２、ＩＮＶ３およびＩＮＶ４のおのおのは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを有する。ＰチャネルＭＯＳトランジスタのソースドレイン経路とＮチャネルＭＯＳトランジスタのソースドレイン経路とは、第１電源電位Ｖｃｃと第２電源電位Ｖｓｓとの間に、直列に接続されている。ＰチャネルＭＯＳトランジスタのゲートとＮチャネルＭＯＳトランジスタのゲートは共通に接続されて、インバータの入力端子とされる。ＰチャネルＭＯＳトランジスタのドレインとＮチャネルＭＯＳトランジスタのドレインとは共通に接続されて、インバータの入力端子とされる。

なお、ＢＣＡＭのメモリセルは、例えば、図１において、ワード線ＷＬＢ，Ｙセルを削除し、ＭＯＳトランジスタＱ８のゲート電極を、Ｘセルの記憶ノードＮＤ１＿ｎへ接続することで構成できる。

図２は、図１のＸセルおよびＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。

図１および図２を参照して、ＴＣＡＭセルは、２ビットのＳＲＡＭセルを用いて、“０”、“１”、“ｘ”（ドントケア：don't care）の３値を格納することができる。具体的に、Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１２の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“０”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１２の記憶ノードＮＤ２に“１”が格納されているとき、ＴＣＡＭセルには“１”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１２の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“ｘ”（ドントケア）が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１２の記憶ノードＮＤ２に“１”が格納されている場合は使用しない。

上記のＴＣＡＭセルの構成によれば、サーチデータが“１”（すなわち、サーチ線ＳＴが“１”、かつ、サーチ線ＳＢが“０”）であり、ＴＣＡＭデータが“０”（記憶ノードＮＤ１が“１”、かつ、記憶ノードＮＤ２が“０”）である場合には、ＭＯＳトランジスタＱ６，Ｑ７がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。サーチデータが“０”（すなわち、サーチ線ＳＴが“０”、かつ、サーチ線ＳＢが“１”）であり、ＴＣＡＭデータが“１”（記憶ノードＮＤ１が“０”、かつ、記憶ノードＮＤ２が“１”）である場合には、ＭＯＳトランジスタＱ８，Ｑ９がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。すなわち、サーチデータとＴＣＡＭデータとが不一致の場合には、マッチ線ＭＬの電位は接地電位まで引き抜かれる。

逆に、入力されたサーチデータが“１”であり、かつ、ＴＣＡＭデータが“１”または“ｘ”の場合、もしくは、サーチデータが“０”であり、かつ、ＴＣＡＭデータが“０”または“Ｘ”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬの電位（電源電位ＶＤＤレベル）は維持される。

上記のように、ＴＣＡＭでは、１つのエントリ（行）に対応するマッチ線ＭＬに接続された全てのＴＣＡＭセルのデータが入力サーチデータと一致しない限り、マッチ線ＭＬに蓄えられた電荷が引き抜かれる。

［アレイの構成］
図３は、実施態様に係るＴＣＡＭ装置の構成を示すブロック図である。図３を参照して、ＴＣＡＭ装置１は、ＴＣＡＭマクロセル１００とプライオリティエンコーダ（ＰＲＥＮ）３００とを含む。ＴＣＡＭマクロセル１００は、ＴＣＡＭセルアレイ（ＣＡＲＹ）２０（単にセルアレイとも称する）と、バリッドビット部２３と、マッチ線出力回路部（ＭＯ）２４と、図２のワード線ＷＬＡ，ＷＬＢを駆動するためのワード線ドライバ（ＷＬＤ）２と、を含む。ＴＣＡＭマクロセル１００は、さらに、書込みドライバおよび読み出し用センスアンプ（ＷＤ／ＳＡ）２１とサーチ線ドライバ（ＳＤ）２２とを含む入出力回路部ＩＯと、バリッドビット部２３のための書込みドライバおよび読み出し用センスアンプ（ＶＷＤ／ＶＳＡ）を含む入出力回路部ＶＩＯと、制御論理回路（ＣＮＴ）２５と、を含む。

セルアレイ２０は、行列状（Ｍ＋１行；ｎ＋１列）に配列された複数のＴＣＡＭセルＭＣを含む。セルアレイ２０は、行数（エントリ数）がＭ＋１（Ｍは、正の整数）であり、列数（エントリのビット数）がｎ＋１（ｎは、正の整数）の場合が示されている。

セルアレイ２０の各列に対応して、ｎ＋１個のビット線対（ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］）と、ｎ＋１個のサーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）とが設けられる。セルアレイ２０の各行に対応して、Ｍ＋１本のマッチ線（ＭＬ［０］−ＭＬ［Ｍ］）と、Ｍ＋１本のＸセル用のワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］）と、Ｍ＋１本のＹセル用のワード線（ＷＬＢ［０］−ＷＬＢ［Ｍ］）とが設けられている。ワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］）は第１ワード線であり、ワード線（ＷＬＢ［０］−ＷＬＢ［Ｍ］）は第２ワード線である。また、ビット線対（ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］）は第１ビット線対であり、ビット線ＢＴ［０］−ＢＴ［ｎ］は第１ビット線であり、ビット線ＢＢ［０］−ＢＢ［ｎ］は第２ビット線である。サーチ線ＳＴ［０］−ＳＴ［ｎ］は第１サーチ線であり、サーチ線ＳＢ［０］−ＳＢ［ｎ］は第２サーチ線である。

書込みドライバおよび読み出し用センスアンプ２１は、書込みドライバＷＤと、読み出し用センスアンプＳＡとを含む。書込みドライバＷＤは、書込み時に、ビット線対ＢＴ，ＢＢを介して各ＴＣＡＭセルに書込みデータを供給する。読み出し用センスアンプＳＡは、読み出し時に、ビット線対ＢＴ，ＢＢを介して各ＴＣＡＭセルから読み出されたデータを増幅して出力する。

サーチ線ドライバ２２は、検索時に、サーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）を介して各ＴＣＡＭセルにサーチデータを供給する。

制御論理回路２５は、ＴＡＣＭマクロセル１００全体の動作を制御する。たとえば、制御論理回路２５は、検索時には、サーチコマンドを受け取り、サーチ線ドライバ２２に制御信号を出力することによって、サーチ線ドライバ２２の動作を制御する。制御論理回路２５は、書込み時には、書込みドライバＷＤとワード線ドライバ（ＷＬＤ）２とに制御信号を出力することによって、書込みドライバＷＤとワード線ドライバ（ＷＬＤ）２との動作を制御する。また、制御論理回路２５０は、読み出し時には、ワード線ドライバ（ＷＬＤ）２と読み出し用センスアンプＳＡとに制御信号を出力することによって、ワード線ドライバ（ＷＬＤ）２と読み出し用センスアンプＳＡとの動作を制御する。

バリッドビット部２３は、複数のバリッドセル（バリッドメモリセル）ＶＣ０−ＶＣｍを含む。複数のバリッドセルＶＣ０−ＶＣｍのおのおのは、ビット対線ＶＢＴ、ＶＢＢに接続される。ビット対線ＶＢＴ、ＶＢＢは第２ビット線対であり、ビット線ＶＢＴは第３ビット線であり、ビット線ＶＢＢは第４ビット線である。１対のビット線ＶＢＴ，ＶＢＢのおのおのは、書込みドライバＶＷＤおよび読み出し用センスアンプＶＳＡを含む入出力部ＶＩＯに接続される。複数のバリッドセルＶＣ０−ＶＣｍのおのおののワード線は、対応するエントリの第１ワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］）及び第２ワード線（ＷＬＢ［０］−ＷＬＢ［Ｍ］）に、論理和回路（オア回路）ＯＲ［０］−ＯＲ［Ｍ］を介して接続される。また、複数のバリッドセルＶＣ０−ＶＣｍのおのおのは、対応するエントリが有効か無効かを示すバリッドビット（ＶＢ０−ＶＢｍ）を格納する。複数のバリッドセルＶＣ０−ＶＣｍは、また、リセット信号ＲＴが供給される配線に接続されており、リセット信号ＲＴのハイレベルの様な活性化により、複数のバリッドセルＶＣ０−ＶＣｍに記憶されたバリッドビット（ＶＢ０−ＶＢｍ）をローレベルの様な無効を示すデータへ一括してセットすることが可能である。

複数のバリッドセルＶＣ０−ＶＣｍは、対応するエントリの第１ワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］）及び第２ワード線（ＷＬＢ［０］−ＷＬＢ［Ｍ］）のいずれかが選択状態とされると、対応する論理和回路ＯＲ［０］−ＯＲ［Ｍ］の出力が選択状態とされるので、選択状態とされる。すなわち、論理和回路ＯＲ［０］−ＯＲ［Ｍ］は、第１ワード線および第２ワード線に接続され、第１ワード線または前記第２ワード線が選択状態とされることに従って、複数のバリッドセルＶＣ０−ＶＣｍを選択状態とする選択回路である。これにより、バリッドビット（ＶＢ０−ＶＢｍ）が、１対のビット線ＶＢＴ、ＶＢＢを介して、選択状態のバリッドセル（ＶＣ０−ＶＣｍ）に書き込まれる。

マッチ線出力回路部ＭＯ２４は、セルアレイ２０の行にそれぞれ対応する複数のマッチ線出力回路ＭＯ０−ＭＯｍを有する。マッチ線出力回路ＭＯ０−ＭＯｍのおのおのの入力は対応するマッチ線ＭＬ（ＭＬ［０］−ＭＬ［Ｍ］）にそれぞれ接続され、マッチ線出力回路ＭＯ０−ＭＯｍのおのおの出力は対応するマッチ信号出力線（ＭＬＯ０−ＭＬＯｍ）にそれぞれ接続される。マッチ線出力回路ＭＯ０−ＭＯｍのおのおのは、対応するバリッドセル（ＶＣ０−ＶＣｍ）からバリッドビット（ＶＢ０−ＶＢｍ）を受ける。マッチ線出力回路ＭＯ０−ＭＯｍの動作は、バリッドビット（ＶＢ０−ＶＢｍ）の値により制御される。

マッチ線出力回路ＭＯ０−ＭＯｍは、検索時に、対応するマッチ線ＭＬ（ＭＬ［０］−ＭＬ［Ｍ］）の電位に基づいて、対応するＴＣＡＭセルデータと入力サーチデータとが一致か不一致かの検出信号を生成して、対応するマッチ信号出力線ＭＬＯ（ＭＬＯ０−ＭＬＯｍ）へ出力する。バリッドビット（ＶＢ０−ＶＢｍ）が有効を示す場合、マッチ信号出力線ＭＬＯ（ＭＬＯ０−ＭＬＯｍ）の信号レベルは、対応するＴＣＡＭセルデータと入力サーチデータとが一致か不一致かの検出信号のレベル(一致：ハイレベル、または、不一致：ローレベル)にされる。一方、バリッドビット（ＶＢ０−ＶＢｍ）が無効を示す場合、マッチ信号出力線ＭＬＯ（ＭＬＯ０−ＭＬＯｍ）の信号レベルは、対応するＴＣＡＭセルデータと入力サーチデータの対応部分とが一致するか否かの検出信号に無関係に、例えば、不一致を示す信号レベル(ローレベル)とされる。

プライオリティエンコーダ（ＰＲＥＮ）３００は、検索時において、複数のマッチ信号出力線ＭＬＯ０−ＭＬＯｍの内の複数が一致を示す信号レベルとされた場合、所定の優先順位に従って、１つのマッチ信号出力線を選択するために設けられる。

図４は、実施態様に係るＴＣＡＭマクロセルの１エントリに対応する回路構成の一例を示す図である。

ＴＣＡＭセルＭＣ００−ＭＣ０ｎは、ワード線ＷＬＡ［０］、ＷＬＢ［０］およびマッチ線ＭＬ［０］に接続される。ＴＣＡＭセルＭＣ００−ＭＣ０ｎのおのおのは、対応するビット線対（ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］）と、対応するサーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）とにそれぞれ接続される。

バリッドセルＶＣ０は、ワード線ＶＷＬ（第３ワード線）［０］とビット線対ＶＢＴ，ＶＢＢとを含む。バリッドセルＶＣ０は、インバータＩＶ１，ＩＶ２と、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＭ１，ＴＭ２と、インバータＩＶ３と、を含む。インバータＩＶ１は、記憶ノード（第１記憶ノード）ＶＭＴから記憶ノード（第２記憶ノード）ＶＭＢへ向かう方向が順方向となるように、記憶ノードＶＭＴと記憶ノードＶＭＢの間に接続される。インバータＩＶ２は、ＩＶ１と並列かつ逆方向に接続される。転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ１のソースドレイン経路は、記憶ノードＶＭＴとビット線ＶＢＴとの間に接続される。転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ２のソースドレイン経路は、記憶ノードＶＭＢとビット線ＶＢＢとの間に接続される。ＭＯＳトランジスタＴＭ１，ＴＭ２のゲートは、ワード線ＶＷＬ［０］と接続される。記憶ノードＶＭＴは、さらに、リセット信号ＲＴをゲートに受けるリセットＭＯＳトランジスタＭＲＴのドレインが接続される。リセットＭＯＳトランジスタＭＲＴのソースは第２電源電位（接地電位）Ｖｓｓに接続される。

なお、インバータＩＶ１およびＩＶ２のおのおのは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを有する。ＰチャネルＭＯＳトランジスタのソースドレイン経路とＮチャネルＭＯＳトランジスタのソースドレイン経路とは、第１電源電位Ｖｃｃと第２電源電位Ｖｓｓとの間に、直列に接続されている。ＰチャネルＭＯＳトランジスタのゲートとＮチャネルＭＯＳトランジスタのゲートは共通に接続されて、インバータの入力端子とされる。ＰチャネルＭＯＳトランジスタのドレインとＮチャネルＭＯＳトランジスタのドレインとは共通に接続されて、インバータの入力端子とされる。

ワード線ＶＷＬ［０］は、論理和回路ＯＲ［０］の出力に接続される。論理和回路ＯＲ［０］の入力は、ワード線ＷＬＡ［０］、ＷＬＢ［０］に接続される。すなわち、論理和回路ＯＲ［０］は、第１ワード線ＷＬＡ［０］および第２ワード線ＷＬＢ［０］に接続され、第１ワード線または第２ワード線が選択状態とされることに従って、第３ワード線ＶＷＬ［０］を選択状態とする選択回路と見做すことが出来る。

バリッドセルＶＣ０の記憶ノードＶＭＢの値は、インバータＩＶ３を介して、バリッドビットＶＢ０として、マッチ線出力回路ＭＯ０へ供給される。インバータＩＶ３は、記憶ノードＶＭＢの出力回路と見做すことが出来る。

マッチ線出力回路ＭＯ０は、否定論理積回路ＮＡＮＤと、ＰＭＯＳトランジスタＰＭ０、ＮＭＯＳトランジスタＮＭ０と、インバータＩＶ５、ＩＶ６、ＩＶ７と、を含む。否定論理積回路ＮＡＮＤの第１入力は、インバータＩＶ３の出力に接続されて、バリッドビットＶＢ０を受ける。否定論理積回路ＮＡＮＤの第２入力は、インバータＩＶ４を介してプリチャージ信号ＰＣを受ける。否定論理積回路ＮＡＮＤの出力は、ＰＭＯＳトランジスタＰＭ０のゲートに接続される。ＮＭＯＳトランジスタＮＭ０のゲートは、インバータＩＶ５を介して、バリッドビットＶＢ０の反転信号を受ける。ＰＭＯＳトランジスタＰＭ０のソースドレイン経路とＮＭＯＳトランジスタＮＭ０のソースドレイン経路とは、第１電源電位Ｖｃｃと第２電源電位（接地電位）Ｖｓｓとの間位に接続される。マッチ線ＭＬ［０］は、ＰＭＯＳトランジスタＰＭ０及びＮＭＯＳトランジスタＮＭ０のドレインに接続される。ＰＭＯＳトランジスタＰＭ０及びＮＭＯＳトランジスタＮＭ０のドレインは、また、インバータＩＶ６、ＩＶ７を介してマッチ信号出力線ＭＬＯ０へ接続される。

次に、書き込み動作について説明する。

ＴＣＡＭセルＭＣ００−ＭＣ０ｎへエントリデータを書き込む場合、ワード線ＷＬＡ［０］あるいはワード線ＷＬＢ［０］を選択状態として、ビット線対ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］に書込みデータを供給して書き込みが行われる。この時、論理和回路ＯＲ［０］ににより、バリッドセルＶＣ０のワード線ＶＷＬ［０］も選択状態とされる為、バリッドセルＶＣ０にビット線対ＶＢＴ，ＶＢＢを介して、書き込みデータを供給することにより、バリッドセルＶＣ０へのバリッドビットの書き込みが可能である。バリッドセルＶＣ０は、記憶ノードＶＭＴおよびＶＭＢがハイレベル（“Ｈ”）およびローレベル（“Ｌ”）の場合、すなわち、バリッドビットＶＢ０がハイレベル（“Ｈ”）の場合、エントリが有効であることを示す。一方、バリッドセルＶＣ０は、記憶ノードＶＭＴおよびＶＭＢがローレベル（“Ｌ”）およびハイレベル（“Ｈ”）の場合、すなわち、バリッドビットＶＢ０がローレベル（“Ｌ”）の場合、エントリが無効で有効であることを示す。

次に、サーチ動作について説明する。

ＴＣＡＭセルＭＣ００−ＭＣ０ｎに格納されたエントリデータとサーチデータとの比較動作は、サーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］にサーチデータを供給して行われる。

バリッドビットＶＢ０がハイレベル（“Ｈ”）であり、プリチャージ信号ＰＣがスタンバイ状態（ローレベル）の場合、ＰＭＯＳトランジスタＰＭ０がオン状態、ＮＭＯＳトランジスタＮＭ０がオフ状態である。したがって、マッチ線ＭＬ［０］はハイレベルにプリチャージされている。

バリッドビットＶＢ０がハイレベル（“Ｈ”）であり、プリチャージ信号ＰＣがアクティブ状態（ハイレベル）にされた場合、ＰＭＯＳトランジスタＰＭ０がオフ状態、ＮＭＯＳトランジスタＮＭ０がオフ状態である。そのため、マッチ線ＭＬ［０］はフローティング状態とされている。この状態において、エントリデータとサーチデータとが一致する場合、マッチ線ＭＬ［０］のプリチャージ電位がハイレベルに維持される。その結果、マッチ信号出力線ＭＬＯ０は一致を示すハイレベルとされる。一方、エントリデータとサーチデータとが不一致の場合、マッチ線ＭＬ［０］のプリチャージ電位がローレベルに変化する。その結果、マッチ信号出力線ＭＬＯ０は不一致を示すローレベルとされる。

一方、バリッドビットＶＢ０がローレベル（“Ｌ”）の場合、ＰＭＯＳトランジスタＰＭ０がオフ状態、ＮＭＯＳトランジスタＮＭ０がオン状態である。そのため、マッチ線ＭＬ［０］の電位はローレベルとされ、マッチ信号出力線ＭＬＯ０も不一致を示すローレベルとされる。

バリッドセルＶＣ０の記憶内容をリセットする場合、リセット信号ＲＴがハイレベルとされる。これにより、リセットＭＯＳトランジスタＭＲＴがオン状態とされるので、記憶ノードＶＭＴがローレベル、記憶ノードＶＭＢがハイレベルとされて、バリッドセルＶＣ０には、無効を示すデータが格納される。この場合、図３で示されるように、複数のバリッドセルＶＣ０−ＶＣｍはリセット信号ＲＴが供給される配線に接続されており、リセット信号ＲＴのハイレベルの様な活性化により、複数のバリッドセルＶＣ０−ＶＣｍに記憶されたバリッドビット（ＶＢ０−ＶＢｍ）をローレベルの様な無効を示すデータへ一括してセットすることが可能である。

図４では、１つのエントリに関して説明されたが、図３に示されるように、エントリ数がＭ＋１とされると、複数のバリッドセルＶＣ０―ＶＣｍが設けられので、ワード線ＶＷＬ［０］−ＶＷＬ［Ｍ］が設けられる。

［バリッドセルの変形例］
図５は、バリッドセルの第１の変形例を示す図である。

図３および図４において、論理和回路ＯＲ［０］−ＯＲ［Ｍ］がバリッドセルＶＣ０とメモリアレイ２０またはＴＣＡＭセルＭＣ０ｎとの間に設けられた構成の例が示されている。図５において、バリッドセルＶＣ０ａは、その内部に、論理和回路ＯＲ［０］を内蔵させた構成である。他の構成は、図３または図４と同一である。このような構成であっても、図３や図４と、同様な動作を行わせることが出来る。

図６は、バリッドセルの第２の変形例を示す図である。

図３、図４および図５において、選択回路である論理和回路ＯＲ［０］−ＯＲ［Ｍ］が、対応するエントリの第１ワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］）及び第２ワード線（ＷＬＢ［０］−ＷＬＢ［Ｍ］）に、接続される構成を示した。図６においては、バリッドセルＶＣ０ｂは、論理和回路ＯＲ［０］が削除されており、その代わりとして、第１ワード線ＷＬＡ［０］にゲートが接続される転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ１ａ及びＭＴ２ａと、第１ワード線ＷＬＢ［０］にゲートが接続される転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ１ｂ及びＭＴ２ｂとがバリッドセルＶＣ０ｂの内部に設けられる。転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ１ａ、ＴＭ１ｂのソースドレイン経路はビット線ＶＢＴと記憶ノードＶＭＴとの間に接続され、転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ２ａ、ＴＭ２ｂのソースドレイン経路はビット線ＶＢＢと記憶ノードＶＭＢとの間に接続される。すなわち、転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ１ａ及びＭＴ２ａ、及び、転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ１ｂ及びＭＴ２ｂとは、第１ワード線ＷＬＡ［０］または第２ワード線ＷＬＢ［０］が選択状態とされた場合、論理和回路ＯＲ［０］と同様に、バリッドセルＶＣ０ｂを選択状態とする選択回路と見做すことが出来る。他の構成は、図３または図４と同一である。このような構成であっても、図３や図４と、同様な動作を行わせることが出来る。

実施形態によれば、バリッドセルＶＣ０のアクセス制御を、ワード線ＷＬＡ［０］あるいはワード線ＷＬＢ［０］の選択状態と同様なタイミングで行うことが出来る。そのため、バリッドセルＶＣ０を制御する制御回路を備える必要がないので、上記制御回路の面積が不要である。したがって、面積が低減された内容参照メモリ（ＴＣＡＭマクロセル）を提供すること可能である。

図７は、実施例１に係るＴＣＡＭマクロセル１００のブロック図である。

ＴＣＡＭマクロセル１００は、Ｙ方向の単位ユニットＵＹ０−ＵＹ３と、Ｘ方向の単位ユニットＵＸ０、ＵＸ１と、が描かれている。Ｙ方向の単位ユニットを増加させることで、ＴＣＡＭマクロセル１００に含まれるワード線の数、すなわち、エントリの数を増加させること可能である。一方、Ｘ方向の単位ユニットを増加させることにより、ビット線対およびサーチ線対の数、すなわち、１エントリのビット数を増加させることが出来る。すなわち、ＴＣＡＭマクロセル１００は、コンパイルドＴＣＡＭとされている。

図７において、単位ユニットＵＹ０は、ワード線ＷＬＡ［０］およびＷＬＢ［０］と、メモリセルＭＣ００と、論理和回路ＯＲ［０］と、バリッドセルＶＣ０と、マッチ線出力回路ＭＯ０と、を有する。メモリセルＭＣ００は、図１を参照できる。バリッドセルＶＣ０及びマッチ線出力回路ＭＯ０は、図４を参照できる。

一方、単位ユニットＵＸ０は、書込みドライバＷＤや読み出し用センスアンプＳＡを含むＩＯ回路（ＩＯ）と、ビット線対ＢＴ［０］，ＢＢ［０］、サーチ線対ＳＴ［０］，ＳＢ［０］と、メモリセルＭＣ００と、を有する。

なお、単位ユニットＵＹ１−３は、詳細には描かれていないが、単位ユニットＵＹ０と同様な構成とされる。また、単位ユニットＵＸ１も、詳細には描かれていないが、単位ユニットＵＸ０と同様な構成とされる。

ワード線ドライバ（ＷＬＤ）２は、制御回路ＣＴＲＬからプリデコード信号ＲＡ［３：０］およびＲＧＡ［１：０］を受けて、ワード線ＷＬＡ［０］−ＷＬＡ［３］、ＷＬＢ［０］−ＷＬＢ［３］を択一的に選択状態にする。

制御回路ＣＴＲＬは、サーチイネーブル信号の供給されるサーチイネーブル端子ＣＭＰ、２ビットのアドレス信号の供給されるアドレス端子Ａ［１：０］、１ビットの選択信号の供給される選択端子ＤＳ、ライトイネーブル信号の供給されるライトイネーブル端子ＷＥＮ、に接続される。制御回路ＣＴＲＬは、さらに、チップイネーブル信号の供給されるチップイネーブル端子ＣＥＮ、及び、動作クロックの供給されるクロック端子ＣＬＫ、バリッドセルリセット信号の供給されるバリッドセルリセット端子ＶＲＴに接続される。制御回路ＣＴＲＬは、プリデコード信号ＲＡ［３：０］およびＲＧＡ［１：０］、内部ライトイネーブル信号ＷＴＥ，内部リードイネーブル信号ＲＤＥ、バリッドセルの内部リセットイネーブル信号ＲＴＥ、内部サーチラインイネーブル信号ＳＬＥ、内部プリチャージカット信号ＰＣＥを生成する。

制御回路ＣＴＲＬは、また、スキャンテストのため、スキャンモード信号の供給されるスキャンモード端子ＳＰ，テストデータの入力されるスキャン入力端子ＳＩに接続され、スキャンインデータＳＩＣＬＭを生成する。

ＩＯ回路（ＩＯ）は、ＴＣＡＭセルＭＣのための入出力回路であり、クロック端子ＣＬＫ、ＴＣＡＭセルＭＣ（ＭＣ００）へのライトデータないしサーチデータの供給されるデータ端子Ｄと、ビットライトマスク端子ＢＷＮと、ＴＣＡＭセルＭＣ（ＭＣ００）からの読み出しデータの供給されるデータ出力端子Ｑに接続される。ＩＯ回路（ＩＯ）は、サーチ線対ＳＴ［０］，ＳＢ［０］、および、ビット線対ＢＴ［０］，ＢＢ［０］に接続される。ＩＯ回路（ＩＯ）は、また、制御回路ＣＴＲＬから各信号（ＷＴＥ，ＲＤＥ、ＲＴＥ、ＳＬＥ）を受けるようにされ、制御回路ＣＴＲＬからスキャンインデータＳＩＣＬＭを受けるスキャンインデータ端子ＳＩＣＬＭと、スキャンアウトデータ端子ＳＯＣＬＭと、を有する。

ＶＩＯ回路（ＶＩＯ）は、バリッドセルＶＭＣのための入出力回路であり、クロック端子ＣＬＫ、バリッドセルＶＣ（ＶＣ０）へのライトデータの供給されるデータ端子ＶＢＩと、ビットライトマスク端子ＶＷＮと、バリッドセルＶＣ（ＶＣ０）からの読み出しデータの供給されるデータ出力端子ＶＢＯに接続される。ＶＩＯ回路（ＶＩＯ）は、制御回路ＣＴＲＬから各信号（ＷＴＥ，ＲＤＥ、ＲＴＥ）を受ける。ＶＩＯ回路（ＶＩＯ）は、また、ビット線対ＢＴ［０］，ＢＢ［０］接続され、リセット信号ＲＴを生成する。ＶＩＯ回路（ＶＩＯ）は、また、ＩＯ回路（ＩＯ）のスキャンアウトデータ端子ＳＯＣＬＭに接続されるスキャンインデータ端子ＶＳＩＣＬＭと、スキャンアウトデータ端子ＶＳＯＣＬＭと、を有する。

ＩＯエッジ回路ＩＯ＿ｅｄｇｅは、入出力周辺回路であり、制御回路ＣＴＲＬから内部プリチャージカット信号ＰＣＥを受け、マッチ線出力回路ＭＯ０へ供給される内部プリチャージ信号ＰＣを生成する。ＩＯエッジ回路ＩＯ＿ｅｄｇｅは、また、スキャンアウトデータ端子ＳＯＣＬＭとスキャンアウト端子ＳＯとを有する。

図７の制御回路ＣＴＲＬ、ＩＯ回路（ＩＯ）、ＶＩＯ回路（ＶＩＯ）、ＩＯエッジ回路ＩＯ＿ｅｄｇｅ、ワード線ドライバＷＬＤ等の詳細な説明は、後述する。

図７のＴＣＡＭマクロセル１００は、図３および図４と同様に、バリッドセルＶＣ０のワード線ＶＷＬ［０］は、ワード線ＷＬＡ［０］およびＷＬＢ［０］を入力とする論理和回路ＯＲ［０］の出力に接続されており、バリッドセルＶＣ０のワード線ＶＷＬ［０］の選択は、ワード線ＷＬＡ［０］またはＷＬＢ［０］の選択レベルに従って、論理和回路ＯＲ［０］により行われる。したがって、バリッドセルＶＣ０のワード線ＶＷＬ［０］を選択するためのワードドライバや選択回路は不要であり、ＴＣＡＭマクロセル１００の面積は低減可能である。

［比較例］
図８は、比較例に係るＴＣＡＭマクロセルのブロック図である。図８は、本発明者らにより検討されたＴＣＡＭマクロセル１１０のブロック図であり、公知とされたものではない。図７のＴＣＡＭマクロセル１００と図８のＴＣＡＭマクロセル１１０との異なる部分は、図８において、バリッドセルＶＣ０制御のための制御回路ＶＣＴＲＬと、バリッドセルＶＣ０のワード線ＶＷＬ［０］の選択制御のためのワード線ドライバＶＷＬＤとが設けられている点である。これらの変更のため、図８のＶＩＯ回路（ＶＩＯｂ）及び制御回路（ＣＴＲＬｂ）が図７に対して若干変更されている。すなわち、図８のＶＩＯ回路（ＶＩＯｂ）は、ＣＬＫ端子ではなく、バリッドセルの制御のための動作クロックをための動作クロック端子ＶＣＬＫに接続される。また、制御回路（ＣＴＲＬｂ）は、バリッドセルリセット端子ＶＲＴが削除されており、代わりに、ＶＲＴ端子は制御回路ＶＣＴＲＬに接続される。

制御回路ＶＣＴＲＬは、バリッドセルリセット端子ＶＲＴと、バリッドセルを選択するための２ビットのアドレスが供給されるアドレス端子ＶＡ［１：０］と、バリッドセルのチップイネーブル信号の供給されるチップイネーブル端子ＶＣＥＮと、バリッドセルのライトイネーブル信号の供給されるライトイネーブル端子ＶＷＥＮと、に接続される。

制御回路ＶＣＴＲＬは、ワード線ドライバＶＷＬＤに対してバリッドセルを選択するための４ビットのプリデコード信号ＶＲＡ［３：０］を出力する。

制御回路ＶＣＴＲＬは、また、ＶＩＯ回路（ＶＩＯｂ）に対して、バリッドセルのリードイネーブル信号ＶＲＤＥ、バリッドセルのライトイネーブル信号ＶＷＴＥ、バリッドセルのリセットイネーブル信号ＲＴＥ，を出力する。制御回路ＶＣＴＲＬは、また、マッチ線ＭＬ（ＭＬ［０］−ＭＬ［３］）に対するプリチャージカット信号ＰＣＥを、ＩＯエッジ回路ＩＯ＿ｅｄｇｅへ出力する。

ワード線ドライバＶＷＬＤは、制御回路ＶＣＴＲＬからのプリデコード信号ＶＲＡ［３：０］にしたがって、バリッドセルのワード線（ＶＷＬ［０］―ＶＷＬ［３］）から対応するワード線ＶＷＬを選択状態とする。これにより、バリッドセルＶＣ０−ＶＣ３から所望のバリッドセルが選択状態にされる。この状態において、ライトイネーブル信号ＶＷＴＥが書き込みを示す場合、データ端子ＶＢＩに供給されたライトデータが、ＶＩＯ回路（ＶＩＯｂ）からビット線ＶＢＴ，ＶＢＢを介して、バリッドセルＶＣ（ＶＣ０）へ供給され、ライトデータが選択状態のバリッドセルＶＣへ書き込まれる。

図８の制御回路ＣＴＲＬｂ、ＩＯ回路（ＩＯ）、ＶＩＯ回路（ＶＩＯｂ）、ＩＯエッジ回路ＩＯ＿ｅｄｇｅ、ワード線ドライバＶＷＬＤ等の詳細な説明は、後述する。

図８から理解されるように、ＴＣＡＭセルのワード線（ＷＬＡ［０］，ＷＬＢ［０］−ＷＬＡ［３］，ＷＬＢ［３］）を選択するためのワード線ドライバＷＬＤおよび制御回路ＣＴＲＬｂと、バリッドセルのワード線（ＶＷＬ［０］−ＶＷＬ［３］）を選択するためのワード線ドライバＶＷＬＤおよび制御回路ＶＣＴＲＬと、が別々に設けられる。すなわち、図８に示されるＴＣＡＭマクロセル１１０おいては、制御回路ＶＣＴＲＬおよびワード線ドライバＶＷＬＤが設けられている。そのため、図７に示されるＴＣＡＭマクロセル１００の構成と比較し、制御回路ＶＣＴＲＬおよびワード線ドライバＶＷＬＤを形成するための面積が必要である。その結果、半導体装置への図８のＴＣＡＭマクロセル１１０の形成は、半導体装置への図７のＴＣＡＭマクロセル１００の形成と比較して、面積的及びコスト的に不利となる虞がある。

［ＴＣＡＭマクロセルの変形例１］
図９は、変形例１に係るＴＣＡＭマクロセルのブロック図である。図９のＴＣＡＭマクロセル１００ａと、図７のＴＣＡＭマクロセル１００と異なる部分は、図９において、バリッドセルが図５に示されるバリッドセルＶＣ０ａまたは図６に示されるバリッドセルＶＣ０ｂへ変更されている点である。他の構成は、図７と同じである。

［実施例１および比較例の詳細な回路の説明］
以下の説明では、図７及び図８等において説明された、サーチイネーブル端子ＣＭＰ、アドレス端子Ａ［１：０］、選択端子ＤＳ、ライトイネーブル端子ＷＥＮ、チップイネーブル端子ＣＥＮ、クロック端子ＣＬＫ、バリッドセルリセット端子ＶＲＴ等の各端子に供給される信号名は、各端子の参照記号と同じ記号を用いて説明することとする。また、以下で説明される図７の実施例１に係るＴＣＡＭマクロセルの具体的な回路構成は、図９の変形例に係るＴＣＡＭマクロセルに、適用可能である。

［実施例１の詳細な回路の説明］
図１０は、図７の制御回路ＣＴＲＬの回路例を示す図である。

制御回路ＣＮＴＣは、フリップフロップＦＦ１−ＦＦ５、アンド回路ＡＮ１−ＡＮ８、オア回路ＯＲ１、遅延回路ＤＬ１−ＤＬ３、インバータＩＮＶ５、バッファアンプＢＦ１，ＢＦ２、及び、プリデコーダＰＲＩＤＥＣを含む。

ライトイネーブル信号ＷＥＮは読み出し命令と書き込み命令を識別する制御信号であり、クロック信号ＣＬＫは読み書き動作の基準のクロック信号であり、チップイネーブル信号ＣＥＮはクロック信号ＣＬＫの有効・無効を制御する制御信号である。サーチイネーブル信号ＣＭＰはサーチ動作を制御する制御信号であり、バリッドセルリセット信号ＶＲＴはバリッドセルのリセットを制御する制御信号である。

フリップフロップＦＦ１は、２ビットのアドレス信号ＡＤ［１：０］および選択信号ＤＳをクロック信号ＣＬＫに基づいて取り込み、内部アドレス信号ＡＤＬ［１：０］および内部選択信号ＤＳＬを生成する。フリップフロップＦＦ２は、ライトイネーブル信号ＷＥＮをクロック信号ＣＬＫに基づいて取り込み、内部ライトイネーブル信号ＷＥＮＬを生成する。同様に、フリップフロップＦＦ３、ＦＦ４及びＦＦ５のそれぞれは、バリッドセルリセット信号ＶＲＴ、サーチイネーブル信号ＣＭＰおよびチップイネーブル信号ＣＥＮをクロック信号ＣＬＫに基づいて取り込む。

アンド回路ＡＮ１は、ＦＦ５により取り込まれたチップイネーブル信号ＣＥＮの反転信号、クロック信号ＣＬＫ、および、インバータＩＮＶ５の出力信号を受けて、内部動作クロック信号ＣＫ１を生成する。インバータＩＮＶ５の入力は、ＦＦ３により取り込まれたバリッドセルリセット信号ＶＲＴとＦＦ４により取り込まれたサーチイネーブル信号ＣＭＰとが入力されたオア回路ＯＲ１の出力に接続される。

アンド回路ＡＮ２は、一方の入力端子に、内部動作クロック信号ＣＫ１を受けて、プリデコーダＰＲＩＤＥＣの起動トリガー信号とされるデコード起動信号ＴＤＥＣＲＷを生成する。アンド回路ＡＮ２は、また、他方の入力端子に、デコード起動信号ＴＤＥＣＲＷが遅延回路ＤＬ１により遅延されたタイミング調整用信号ＢＡＣＫＲＷの反転信号を受けて、デコード起動信号ＴＤＥＣＲＷのレベルを変化させる。

アンド回路ＡＮ３は、デコード起動信号ＴＤＥＣＲＷおよび内部ライトイネーブル信号ＷＥＮＬの反転信号を受けて、ライトパルスとされる内部ライトイネーブル信号ＷＴＥを生成する。

アンド回路ＡＮ４は、デコード起動信号ＴＤＥＣＲＷおよび内部ライトイネーブル信号ＷＥＮＬを受けて、リードパルスとされる内部リードイネーブル信号ＲＤＥを生成する。

アンド回路ＡＮ５は、ＦＦ５により取り込まれたチップイネーブル信号ＣＥＮの反転信号、クロック信号ＣＬＫ、および、オア回路ＯＲ１の出力信号を受けて、内部動作クロック信号ＣＫ２を生成する。

アンド回路ＡＮ６は、一方の入力端子に、内部動作クロック信号ＣＫ２を受けて、起動信号ＴＤＥＣＣＭを生成する。アンド回路ＡＮ６は、また、他方の入力端子に、起動信号ＴＤＥＣＣＭが遅延回路ＤＬ２により遅延されたタイミング調整用信号ＢＡＣＫＣＭの反転信号を受けて、起動信号ＴＤＥＣＣＭのレベルを変化させる。

アンド回路ＡＮ７は、ＦＦ３により取り込まれたバリッドセルリセット信号ＶＲＴと起動信号ＴＤＥＣＣＭとにより、バリッドセルの内部リセットイネーブル信号ＲＴＥを生成する。

ノア回路ＮＯＲ１は、ＦＦ３により取り込まれたバリッドセルリセット信号ＶＲＴとＦＦ４により取り込まれたサーチイネーブル信号ＣＭＰの反転信号を受ける。ノア回路ＮＯＲ１の出力端子は、アンド回路ＡＮ８の一方の入力端子に接続される。

アンド回路ＡＮ８の他方の入力端子は起動信号ＴＤＥＣＣＭを供給されおり、その出力端子はオア回路ＯＲ２の一方の入力端子に接続される。

オア回路ＯＲ２の他方の入力端子は、遅延素子ＤＬ３を介して、アンド回路ＡＮ８の出力信号を受け、内部サーチラインイネーブル信号ＳＬＥおよび内部プリチャージカット信号ＰＣＥを生成する。

プリデコーダＰＲＩＤＥＣは、デコード起動信号ＴＤＥＣＲＷを受け、内部アドレス信号ＡＤＬ［１：０］および内部選択信号ＤＳＬをデコードし、プリデコード信号として、４ビットの上位内部行アドレス信号ＲＡ［３：０］、２ビットの下位内部行アドレス信号ＲＧＡ［１：０］を生成する。

制御回路ＣＴＲＬは、また、バッファ回路ＢＦ１およびＢＦ２を有する。バッファ回路ＢＦ１はスキャンモード信号ＳＰを受けて、内部スキャンパスイネーブル信号ＳＰＥを生成する。バッファ回路ＢＦ２はテストデータＳＩを受けて、内部テストデータ信号を生成する。

図１１は、図１０のプリデコーダＰＲＩＤＥＣの回路例を示す図である。

プリデコーダＰＲＩＤＥＣは、４ビットの上位内部行アドレス信号ＲＡ［３］、「２」、「１」、［０］を生成する４つのＡＮＤ回路ＡＮ９−ＡＮ１２と、２ビットの下位内部行アドレス信号ＲＧＡ「１」、［０］を生成する２つのＡＮＤ回路ＡＮ１３、ＡＮ１４と、を有する。

ＡＮＤ回路ＡＮ９−ＡＮ１２のそれぞれは、内部アドレス信号ＡＤＬ［１］、［０］とデコード起動信号ＴＤＥＣＲＷとを受け、デコード起動信号ＴＤＥＣＲＷの活性化により、内部アドレス信号ＡＤＬ［１］、［０］のデコードを行う。そのため、ＡＮＤ回路ＡＮ１０は内部アドレス信号ＡＤＬ［０］の反転信号を受け、ＡＮＤ回路ＡＮ１１は内部アドレス信号ＡＤＬ［１］の反転信号を受け、ＡＮＤ回路ＡＮ１２は内部アドレス信号ＡＤＬ［１］および［０］の反転信号を受ける。

ＡＮＤ回路ＡＮ１３−ＡＮ１４のそれぞれは、内部選択信号ＤＳＬとデコード起動信号ＴＤＥＣＲＷとを受ける様にされ、デコード起動信号ＴＤＥＣＲＷの活性化により、内部選択信号ＤＳＬのデコードを行う。ＡＮＤ回路ＡＮ１４は内部選択信号ＤＳＬの反転信号を受けるようにされる。

図１２は、図７のワード線ドライバＷＬＤの回路例を示す図である。

ワード線ドライバＷＬＤは、４ビットの上位内部行アドレス信号ＲＡ［３］、「２」、「１」、［０］と２ビットの下位内部アドレス信号ＲＧＡ「１」、［０］との組み合わせにより、ワード線ＷＬＡ［０］、ＷＬＢ［０］、・・・、ＷＬＡ［３］、ＷＬＢ［３］の内の１つのワード線を選択する構成とされており、ＡＮＤ回路ＡＮ２０−２７を含む。ＡＮＤ回路ＡＮ２０−２７のそれぞれは、ワード線駆動回路（ワード線ドライバ）として機能する。

ＡＮＤ回路ＡＮ２０は、内部アドレス信号ＲＡ［０］と内部アドレス信号ＲＧＡ「０」とを受けて、ワード線ＷＬＡ［０］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２１は、内部アドレス信号ＲＡ［０］と内部アドレス信号ＲＧＡ「１」とを受けて、ワード線ＷＬＢ［０］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２２は、内部アドレス信号ＲＡ［１］と内部アドレス信号ＲＧＡ「０」とを受けて、ワード線ＷＬＡ［１］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２３は、内部アドレス信号ＲＡ［１］と内部アドレス信号ＲＧＡ「１」とを受けて、ワード線ＷＬＢ［１］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２４は、内部アドレス信号ＲＡ［２］と内部アドレス信号ＲＧＡ「０」とを受けて、ワード線ＷＬＡ［２］の選択・非選択を制御する。

ＡＮＤ回路ＡＮ２５は、内部アドレス信号ＲＡ［２］と内部アドレス信号ＲＧＡ「１」とをうけて、ワード線ＷＬＢ［３］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２６は、内部アドレス信号ＲＡ［３］と内部アドレス信号ＲＧＡ「０」とを受けて、ワード線ＷＬＡ［３］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２７は、内部アドレス信号ＲＡ［３］と内部アドレス信号ＲＧＡ「１」とを受けて、ワード線ＷＬＢ［３］の選択・非選択を制御する。

図１３は、図７のＩＯ回路ＩＯの回路例を示す図である。

ＩＯ回路（ＩＯ）は、ＴＣＡＭセルＭＣのための入出力回路であり、クロック端子ＣＬＫ、ＴＣＡＭセルＭＣ（ＭＣ００）へのライトデータないしサーチデータの供給されるデータ端子Ｄと、ビットライトマスク端子ＢＷＮと、ＴＣＡＭセルＭＣ（ＭＣ００）からの読み出しデータの供給されるデータ出力端子Ｑに接続される。

ＩＯ回路（ＩＯ）は、また、制御回路ＣＴＲＬから各信号（ＷＴＥ，ＲＤＥ、ＲＴＥ、ＳＬＥ、ＳＰＥ）を受けるようにされ、制御回路ＣＴＲＬからスキャンインデータＳＩＣＬＭを受けるスキャンインデータ端子ＳＩＣＬＭと、スキャンアウトデータ端子ＳＯＣＬＭと、を有する。

ＩＯ回路（ＩＯ）は、サーチ線対ＳＴ［０］，ＳＢ［０］、および、ビット線対ＢＴ［０］，ＢＢ［０］に接続される。

サーチ線対ＳＴ［０］，ＳＢ［０］は、サーチ線ドライバＳＤとされるＮＯＲ回路ＮＲ１０及びＮＲ１１の出力端子におのおの接続される。ＮＯＲ回路ＮＲ１０及びＮＲ１１の一方の入力は、インバータ回路ＩＮＶ６を介して、サーチラインイネーブル信号ＳＬＥを受ける。ＮＯＲ回路ＮＲ１０及びＮＲ１１の他方の入力は、フリップフロップＦＦ６及び選択回路ＳＥＬ１を介して、データ端子Ｄに供給されるサーチデータが供給可能にされる。

サーチ線対ＳＴ［０］，ＳＢ［０］へのサーチデータの供給は、以下のようにされる。この場合、サーチラインイネーブル信号ＳＬＥは、ハイレベルの様な選択レベルとされており、他の制御信号（ＳＰＥ，ＲＤＥ，ＷＴＥ）はローレベルの様な非選択レベルにされているものとする。

データ端子Ｄに供給されるハイレベルのサーチデータは、選択回路ＳＥＬ１により、フリップフロップＦＦ６へ供給され、クロック信号ＣＬＫによって取り込まれる。フリップフロップＦＦ６の出力は、ＮＯＲ回路ＮＲ１０及びＮＲ１１の他方の入力へ供給される。インバータ回路ＩＮＶ６の出力はローレベルとされており、ＮＯＲ回路ＮＲ１０及びＮＲ１１の出力端子は、ハイレベルおよびローレベルのデータが供給される。データ端子Ｄに供給されるローレベルのサーチデータの場合、ＮＯＲ回路ＮＲ１０及びＮＲ１１の出力端子には、ローレベルおよびハイレベルのデータが供給される。

ビット線対ＢＴ［０］，ＢＢ［０］は、ライトドライバＷＤとされるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２に接続される。ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のゲートは、ＮＯＲ回路ＮＲ１２及びＮＲ１３の出力に接続される。ＮチャネルＭＯＳトランジスタＮＱ１のソースドレイン経路はＢＢ［０］と第２電源電位Ｖｓｓとの間に接続され、ＮチャネルＭＯＳトランジスタＮＱ２のソースドレイン経路はＢＴ［０］と第２電源電位Ｖｓｓとの間に接続される。

ＮＯＲ回路ＮＲ１２及びＮＲ１３の一方の入力は、フリップフロップＦＦ６及び選択回路ＳＥＬ１を介して、データ端子Ｄに供給される書き込みデータが供給可能にされる。ＮＯＲ回路ＮＲ１２及びＮＲ１３の他方の入力は、ナンド回路ＮＡ１０の出力に接続される。ナンド回路ＮＡ１０の一方の入力はライトイネーブル信号ＷＴＥに接続され、ナンド回路ＮＡ１０の他方の入力はフリップフロップＦＦ７を介して、ビットライトマスク信号ＢＷＮが供給可能にされている。

ビットライトマスク信号ＢＷＮがハイレベルの様な選択レベルとされると、ライトイネーブル信号ＷＴＥがハイレベルの様な選択レベルとされていても、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のゲートはローレベルとされ、データの書き込みがマスクされる。すなわち、データの書き込みが阻止される。

一方、ビットライトマスク信号ＢＷＮがローレベルの様な非選択レベルとされ、ライトイネーブル信号ＷＴＥがハイレベルの様な選択レベルとされると、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のゲートはＮＯＲ回路ＮＲ１２及びＮＲ１３の出力により、ローレベルおよびハイレベル、または、ハイレベルおよびローレベルの様なレベルとされて、駆動される。これにより、ビット線対ＢＴ［０］，ＢＢ［０］のレベルが書き込みデータに対応するレベルとされ、選択状態のワード線によって選択されているＴＣＡＭセル（ＭＣ００）へ書き込みデータが書き込まれる。

ビット線対ＢＴ［０］は、また、読み出し回路ＳＡとされるインバータ回路ＩＮＶ７、ラッチ回路ＬＴ１およびインバータ回路ＩＮＶ８を介して、データ出力端子Ｑへ接続される。インバータ回路ＩＮＶ７およびラッチ回路ＬＴ１は、バッファ回路ＢＦ４を介して、リードイネーブル信号ＲＤＥを受ける。インバータ回路ＩＮＶ７およびラッチ回路ＬＴ１は、リードイネーブル信号ＲＤＥのハイレベルの様な選択レベルにより動作状態とされて、ビット線対ＢＴ［０］に読み出されたＴＣＡＭセル（ＭＣ００）の読み出しデータを、データ出力端子Ｑへ供給する。

ビット線対ＢＴ［０］，ＢＢ［０］は、また、ＰチャネルＭＯＳトランジスタから構成されるプリチャージトランジスタＰＱ１、ＰＱ３、および、イコライズトランジスタＰＱ２が接続される。プリチャージトランジスタＰＱ１、ＰＱ３のソースドレイン経路は第１電源電位Ｖｃｃとビット線対ＢＴ［０］，ＢＢ［０］との間に接続される。イコライズトランジスタＰＱ２のソースドレイン経路はビット線ＢＴ［０］とビット線ＢＢ［０］との間に接続される。プリチャージトランジスタＰＱ１、ＰＱ３、および、イコライズトランジスタＰＱ２のおのおののゲートはリードイネーブル信号ＲＤＥに接続される。プリチャージトランジスタＰＱ１、ＰＱ３、および、イコライズトランジスタＰＱ２は、リードイネーブル信号ＲＤＥのローレベルの様な非選択レベルにより、動作状態とされる。

ビット線対ＢＴ［０］，ＢＢ［０］は、また、ＰチャネルＭＯＳトランジスタから構成されるプルアップトランジスタＰＱ４及びＰＱ５に接続される。プルアップトランジスタＰＱ４のソースドレイン経路は第１電源電位Ｖｃｃとビット線ＢＢ［０］との間に接続され、そのゲートはビット線ＢＴ［０］に接続される。プルアップトランジスタＰＱ５のソースドレイン経路は第１電源電位Ｖｃｃとビット線ＢＴ［０］との間に接続され、そのゲートはビット線ＢＢ［０］に接続される。

選択回路ＳＥＬ１は、内部スキャンパスイネーブル信号ＳＰＥのハイレベルの様な選択レベルにより、制御回路ＣＴＲＬからスキャンインデータＳＩＣＬＭを選択し、スキャンアウトデータ端子ＳＯＣＬＭへ接続する。

図１４は、図７のＶＩＯ回路ＶＩＯの回路例を示す図である。

ＶＩＯ回路ＶＩＯは、バリッドセルＶＭＣのための入出力回路であり、クロック端子ＣＬＫ、バリッドセルＶＣ（ＶＣ０）へのライトデータの供給されるデータ端子ＶＢＩと、ビットライトマスク端子ＶＷＮと、バリッドセルＶＣ（ＶＣ０）からの読み出しデータの供給されるデータ出力端子ＶＢＯに接続される。

ＶＩＯ回路（ＶＩＯ）は、制御回路ＣＴＲＬから各制御信号（ＷＴＥ，ＲＤＥ、ＲＴＥ、ＳＰＥ）を受ける。ＶＩＯ回路（ＶＩＯ）は、また、ビット線対ＶＢＴ［０］，ＶＢＢ［０］接続され、リセット信号ＲＴを生成する。ＶＩＯ回路（ＶＩＯ）は、また、ＩＯ回路（ＩＯ）のスキャンアウトデータ端子ＳＯＣＬＭに接続されるスキャンインデータ端子ＶＳＩＣＬＭと、スキャンアウトデータ端子ＶＳＯＣＬＭと、を有する。

ビット線対ＶＢＴ［０］，ＶＢＢ［０］は、ライトドライバＶＷＤとされるＮチャネルＭＯＳトランジスタＮＱ１ｖおよびＮＱ２ｖに接続される。ＮチャネルＭＯＳトランジスタＮＱ１ｖおよびＮＱ２ｖのゲートは、ＮＯＲ回路ＮＲ１２ｖ及びＮＲ１３ｖの出力に接続される。ＮチャネルＭＯＳトランジスタＮＱ１ｖのソースドレイン経路はＶＢＢ［０］と第２電源電位Ｖｓｓとの間に接続され、ＮチャネルＭＯＳトランジスタＮＱ２ｖのソースドレイン経路はＶＢＴ［０］と第２電源電位Ｖｓｓとの間に接続される。ＮＯＲ回路ＮＲ１２ｖ及びＮＲ１３ｖの一方の入力は、フリップフロップＦＦ８及び選択回路ＳＥＬ１ｖを介して、データ端子ＶＢＩに供給される書き込みデータ(バリッドビットデータ)が供給可能にされる。

ＮＯＲ回路ＮＲ１２ｖ及びＮＲ１３ｖの他方の入力は、ナンド回路ＮＡ１０ｖの出力に接続される。ナンド回路ＮＡ１０ｖの一方の入力はライトイネーブル信号ＷＴＥに接続され、ナンド回路ＮＡ１０ｖの他方の入力はフリップフロップＦＦ９を介して、ビットライトマスク信号ＶＷＮが供給可能にされている。

ビットライトマスク信号ＶＷＮがハイレベルの様な選択レベルとされると、ライトイネーブル信号ＷＴＥがハイレベルの様な選択レベルとされていても、ＮチャネルＭＯＳトランジスタＮＱ１ｖおよびＮＱ２ｖのゲートはローレベルとされ、データの書き込みがマスクされる。すなわち、データの書き込みが阻止される。

一方、ビットライトマスク信号ＶＷＮがローレベルの様な非選択レベルとされ、ライトイネーブル信号ＷＴＥがハイレベルの様な選択レベルとされると、ＮチャネルＭＯＳトランジスタＮＱ１ｖおよびＮＱ２ｖのゲートはＮＯＲ回路ＮＲ１２ｖ及びＮＲ１３ｖの出力により、ローレベルおよびハイレベル、または、ハイレベルおよびローレベルの様なレベルとされて、駆動される。これにより、ビット線対ＶＢＴ［０］，ＶＢＢ［０］のレベルが書き込みデータに対応するレベルとされ、選択状態のワード線ＶＷＬ［０］によって選択されているバリッドセルＶＣ（ＶＣ０）へ書き込みデータが書き込まれる。

ビット線対ＶＢＴ［０］は、また、読み出し回路ＶＳＡとされるインバータ回路ＩＮＶ７ｖ、ラッチ回路ＬＴ１ｖおよびインバータ回路ＩＮＶ８ｖを介して、データ出力端子ＶＢＯへ接続される。インバータ回路ＩＮＶ７ｖおよびラッチ回路ＬＴ１ｖは、バッファ回路ＢＦ４ｖを介して、リードイネーブル信号ＲＤＥを受ける。インバータ回路ＩＮＶ７ｖおよびラッチ回路ＬＴ１ｖは、リードイネーブル信号ＲＤＥのハイレベルの様な選択レベルにより動作状態とされて、ビット線対ＶＢＴ［０］に読み出されたバリッドセルＶＣ（ＶＣ０）の読み出しデータを、データ出力端子ＶＢＯへ供給する。

ビット線対ＶＢＴ［０］，ＶＢＢ［０］は、また、ＰチャネルＭＯＳトランジスタから構成されるプリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖ、および、イコライズトランジスタＰＱ２ｖが接続される。プリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖのソースドレイン経路は第１電源電位Ｖｃｃとビット線対ＶＢＴ［０］，ＶＢＢ［０］との間に接続される。イコライズトランジスタＰＱ２ｖのソースドレイン経路はビット線ＶＢＴ［０］とビット線ＶＢＢ［０］との間に接続される。プリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖ、および、イコライズトランジスタＰＱ２ｖのおのおののゲートはリードイネーブル信号ＲＤＥに接続される。プリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖ、および、イコライズトランジスタＰＱ２ｖは、リードイネーブル信号ＲＤＥのローレベルの様な非選択レベルにより、動作状態とされる。

ビット線対ＶＢＴ［０］，ＶＢＢ［０］は、また、ＰチャネルＭＯＳトランジスタから構成されるプルアップトランジスタＰＱ４ｖ及びＰＱ５ｖに接続される。プルアップトランジスタＰＱ４ｖのソースドレイン経路は第１電源電位Ｖｃｃとビット線ＶＢＢ［０］との間に接続され、そのゲートはビット線ＶＢＴ［０］に接続される。プルアップトランジスタＰＱ５ｖのソースドレイン経路は第１電源電位Ｖｃｃとビット線ＶＢＴ［０］との間に接続され、そのゲートはビット線ＶＢＢ［０］に接続される。

選択回路ＳＥＬ１ｖは、内部スキャンパスイネーブル信号ＳＰＥのハイレベルの様な選択レベルにより、制御回路ＣＴＲＬからスキャンインデータＶＩＣＬＭを選択し、スキャンアウトデータ端子ＶＳＯＣＬＭへ接続する。

ＶＩＯ回路（ＶＩＯ）は、また、リセットイネーブル信号ＲＴＥを受けるバッファ回路ＢＦ５を有し、バッファ回路ＢＦ５によりリセット信号ＲＴをバリッドセルＶＣ（ＶＣ０）へ出力する。

図１５は、図７のＩＯエッジ回路ＩＯ＿ｅｄｇｅの回路例を示す図である。

ＩＯエッジ回路ＩＯ＿ｅｄｇｅは、マッチ線ＭＬ［０］の内部プリチャージカット信号ＰＣＥを受けて、内部プリチャージ信号ＰＣを生成するバッファ回路ＢＦ６と、スキャンアウトデータ端子ＳＯＣＬＭをスキャンアウト端子ＳＯへ接続するバッファ回路ＢＦ７と、を有する。

［比較例の詳細な回路の説明］
図１６は、図８の制御回路ＣＴＲＬｂの回路例を示す図である。制御回路ＣＴＲＬｂは、図１０の制御回路ＣＴＲＬの回路例から、ＶＲＴ，ＦＦ３，ＯＲ１，ＮＯＲ１およびＡＮ８を削除した構成であり、他の構成は図１０の制御回路ＣＴＲＬの回路例と同じである。そのため、制御回路ＣＴＲＬｂの詳細な説明は、図１０の制御回路ＣＴＲＬの説明を参照可能であるため、省略する。また、図１６に示されるプリデコーダＰＲＩＤＥＣは、図１１のプリデコーダＰＲＩＤＥＣの回路例と同じである。

図１７は、図８の制御回路ＶＣＴＲＬの回路例を示す図である。

制御回路ＶＣＮＴＣは、フリップフロップＦＦ１ｖ−ＦＦ３ｖ、ＦＦ５ｖ、アンド回路ＡＮ１ｖ−ＡＮ６ｖ、オア回路ＯＲ２ｖ、遅延回路ＤＬ１ｖ−ＤＬ３ｖ、インバータＩＮＶ５ｖ、バッファアンプＢＦｖ、及び、プリデコーダＰＲＩＤＥＣｖを含む。

ライトイネーブル信号ＶＷＥＮは読み出し命令と書き込み命令を識別する制御信号であり、クロック信号ＶＣＬＫは読み書き動作の基準のクロック信号であり、チップイネーブル信号ＶＣＥＮはクロック信号ＶＣＬＫの有効・無効を制御する制御信号である。バリッドセルリセット信号ＶＲＴはバリッドセルのリセットを制御する制御信号である。

フリップフロップＦＦ１ｖは、２ビットのアドレス信号ＶＡ［１：０］をクロック信号ＶＣＬＫに基づいて取り込み、内部アドレス信号ＶＡＤＬ［１：０］を生成する。フリップフロップＦＦ２ｖは、ライトイネーブル信号ＶＷＥＮをクロック信号ＶＣＬＫに基づいて取り込み、内部ライトイネーブル信号ＶＷＥＮＬを生成する。同様に、フリップフロップＦＦ３ｖ及びＦＦ５ｖのそれぞれは、バリッドセルリセット信号ＶＲＴおよびチップイネーブル信号ＶＣＥＮをクロック信号ＶＣＬＫに基づいて取り込む。

アンド回路ＡＮ１ｖは、ＦＦ５ｖにより取り込まれたチップイネーブル信号ＶＣＥＮの反転信号、クロック信号ＶＣＬＫ、および、インバータＩＮＶ５ｖの出力信号を受けて、内部動作クロック信号ＣＫ１ｖを生成する。インバータＩＮＶ５ｖの入力は、ＦＦ３ｖにより取り込まれたバリッドセルリセット信号ＶＲＴに接続される。

アンド回路ＡＮ２ｖは、一方の入力端子に、内部動作クロック信号ＣＫ１ｖを受けて、プリデコーダＰＲＩＤＥＣｖの起動トリガー信号とされるデコード起動信号ＴＤＥＣＶＲＷを生成する。アンド回路ＡＮ２ｖは、また、他方の入力端子に、デコード起動信号ＴＤＥＣＶＲＷが遅延回路ＤＬ１ｖにより遅延されたタイミング調整用信号ＢＡＣＫＶＲＷの反転信号を受けて、デコード起動信号ＴＤＥＣＶＲＷのレベルを変化させる。

アンド回路ＡＮ３ｖは、デコード起動信号ＴＤＥＣＶＲＷおよび内部ライトイネーブル信号ＶＷＥＮＬの反転信号を受けて、ライトパルスとされる内部ライトイネーブル信号ＶＷＴＥを生成する。

アンド回路ＡＮ４ｖは、デコード起動信号ＴＤＥＣＶＲＷおよび内部ライトイネーブル信号ＶＷＥＮＬを受けて、リードパルスとされる内部リードイネーブル信号ＶＲＤＥを生成する。

アンド回路ＡＮ５ｖは、ＦＦ５ｖにより取り込まれたチップイネーブル信号ＶＣＥＮの反転信号、クロック信号ＶＣＬＫ、および、ＦＦ５ｖにより取り込まれたチップイネーブル信号ＶＣＥＮを受けて、内部動作クロック信号ＣＫ２ｖを生成する。

アンド回路ＡＮ６ｖは、一方の入力端子に、内部動作クロック信号ＣＫ２ｖを受けて、起動信号ＴＤＥＣＲＴを生成する。アンド回路ＡＮ６ｖは、また、他方の入力端子に、起動信号ＴＤＥＣＲＴが遅延回路ＤＬ２ｖにより遅延されたタイミング調整用信号ＢＡＣＫＲＴの反転信号を受けて、起動信号ＴＤＥＣＲＴのレベルを変化させる。

バッファ回路ＢＦ１ｖの入力は起動信号ＴＤＥＣＲＴを供給されおり、その出力からバリッドセルの内部リセットイネーブル信号ＲＴＥを生成する。

オア回路ＯＲ２ｖの一方の入力端子は起動信号ＴＤＥＣＲＴを供給されており、オア回路ＯＲ２ｖの他方の入力端子は起動信号ＴＤＥＣＲＴを供給される遅延素子ＤＬ３ｖを介して受けて、バリッドセルの内部プリチャージカット信号ＰＣＥを生成する。

図１８は、図１７のプリデコーダＰＲＩＤＥＣｖの回路例を示す図である。

プリデコーダＰＲＩＤＥＣｖは、デコード起動信号ＴＤＥＣＶＲＷを受け、内部アドレス信号ＶＡＤＬ［１：０］をデコードし、プリデコード信号として、４ビットの内部行アドレス信号ＶＲＡ［３：０］を生成する。

プリデコーダＰＲＩＤＥＣｖは、４ビットの内部アドレス信号ＶＲＡ［３］、「２」、「１」、［０］を生成する４つのＡＮＤ回路ＡＮ９ｖ−ＡＮ１２ｖを有する。

ＡＮＤ回路ＡＮ９ｖ−ＡＮ１２ｖのそれぞれは、内部アドレス信号ＶＡＤＬ［１］、［０］とデコード起動信号ＴＤＥＣＶＲＷとを受け、デコード起動信号ＴＤＥＣＶＲＷの活性化により、内部アドレス信号ＶＡＤＬ［１］、［０］のデコードを行う。そのため、ＡＮＤ回路ＡＮ１０ｖは内部アドレス信号ＶＡＤＬ［０］の反転信号を受け、ＡＮＤ回路ＡＮ１１ｖは内部アドレス信号ＡＶＤＬ［１］の反転信号を受け、ＡＮＤ回路ＡＮ１２ｖは内部アドレス信号ＶＡＤＬ［１］および［０］の反転信号を受ける。

図１９は、図８のワード線ドライバＶＷＬＤの回路例を示す図である。

ワード線ドライバＶＷＬＤは、プリデコーダＰＲＩＤＥＣｖにより生成された４ビットのプリデコード信号ＶＲＡ［３：０］にしたがって、バリッドセルＶＣ０−ＶＣ３のワード線（ＶＷＬ［０］―ＶＷＬ［３］）から対応するワード線ＶＷＬを選択状態とする。ワード線ドライバＶＷＬＤは、バッファ回路ＢＦ２０ｖ−ＢＦ２３ｖを有し、バッファ回路ＢＦ２ｖ−ＢＦ５ｖの入力のおのおのはプリデコード信号ＶＲＡ［３］，［２］、［１］、［０］をそれぞれ受け、バッファ回路ＢＦ２０ｖ−ＢＦ２３ｖの出力のおのおのは、バリッドセルＶ０−ＶＣ３のワード線ＶＷＬ［３］，ＶＷＬ［２］、ＶＷＬ［１］、ＶＷＬ［０］に接続される。

図２０は、図８のＶＩＯ回路ＶＩＯｂの回路例を示す図である。

ＶＩＯ回路ＶＩＯｂは、図１４のＶＩＯ回路ＶＩＯから、ＳＰＥ、ＳＥＬ１ｖ、ＶＳＩＣＬＭ，ＶＳＯＣＬＭを削除した構成であり、他の構成は図１４のＶＩＯ回路ＶＩＯの回路例と同じである。そのため、ＶＩＯ回路ＶＩＯｂの詳細な説明は、図１４のＶＩＯ回路ＶＩＯの説明を参照可能であるため、省略する。

以上説明したように、図８に示される比較例に係るＴＣＡＭマクロセル１１０は、図７の実施例１に係るＴＣＡＭマクロセル１００及び図９の変形例に係るＴＣＡＭマクロセル１００ａと比較し、図１７の制御回路ＶＣＴＲＬ、図１８のプリデコーダＰＲＩＤＥＣｖおよび図１９のワード線ドライバＶＷＬＤを必要とする。そのため、制御回路ＶＣＴＲＬ、プリデコーダＰＲＩＤＥＣｖおよびワード線ドライバＶＷＬＤを形成するための面積が半導体チップや半導体装置に必要であるので、面積的及びコスト的に、不利となる虞がある。しかしながら、図７のＴＣＡＭマクロセル１００や図９のＴＣＡＭマクロセル１００ａは、制御回路ＶＣＴＲＬ、プリデコーダＰＲＩＤＥＣｖおよびワード線ドライバＶＷＬＤの追加が不要であり、面積的及びコスト的に、有利である。

［スキャンパスの構成］
図２１は、実施例１に係るスキャンパスの構成を概念的に示す図である。

図２１は、図７のＴＣＡＭマクロセル１００および図９のＴＣＡＭマクロセル１００ａにおいて、制御回路ＣＴＲＬ，ＩＯ回路ＩＯ，ＶＩＯ回路ＶＩＯおよびＩＯエッジ回路ＩＯ＿ｅｄｇｅに設けられたスキャンパスの経路を示す。なお、図２１には、ＩＯ回路ＩＯを例示的に２つ示している。

制御回路ＣＴＲＬは、スキャンモード信号の供給されるスキャンモード端子ＳＰ、テストデータの入力されるスキャン入力端子ＳＩ、及びスキャンテスト時の動作クロックの入力されるクロック端子ＣＬＫに接続される。制御回路ＣＴＲＬは、スキャンモード信号ＳＰを受けて、内部スキャンパスイネーブル信号ＳＰＥを生成する。

キャンパスイネーブル信号ＳＰＥがハイレベルの様な選択レベルとされると、ＩＯ回路およびＶＩＯ回路内の選択回路ＳＥＬ１、ＳＥＬ１ｖは、Ｄ端子、ＶＢＩ端子からの入力に変えて、スキャンインデータ端子ＳＩＣＬＭ、ＶＳＩＣＬＭを選択する。これにより、選択回路ＳＥＬ１、ＳＥＬ１ｖの出力がフリップフロップＦＦ６、ＦＦ８の入力に接続される。一方、フリップフロップＦＦ６、ＦＦ８の出力は、スキャンアウトデータ端子ＳＯＣＬＭ、ＶＳＯＣＬＭに接続されており、次段のスキャンインデータ端子ＳＩＣＬＭ、ＶＳＩＣＬＭへ接続される。この様な構成により、ＩＯ回路ＩＯおよびＶＩＯ回路ＶＩＯに、スキャンチェーンＳＣＨＡＩＮ［０］−ＳＣＨＡＩＮ［ｎ−１］が構成される。

ＶＩＯ回路ＶＩＯのスキャンアウトデータ端子ＶＳＯＣＬＭは、ＩＯエッジ回路ＩＯ＿ｅｄｇｅに設けられたスキャンアウトデータ端子ＳＯＣＬＭに接続されて、スキャンチェーンＳＣＨＡＩＮ［ｎ］が構成される。スキャンアウトデータ端子ＳＯＣＬＭは、ＶＩＯ回路ＶＩＯのスキャンアウトデータ端子ＳＯに接続され、端子ＳＩから端子ＳＯの間のスキャンパスが構成される。

キャンパスイネーブル信号ＳＰＥがローレベルの様な非選択レベルとされると、ＩＯ回路およびＶＩＯ回路内の選択回路ＳＥＬ１、ＳＥＬ１ｖは、Ｄ端子、ＶＢＩ端子を選択する。この場合、スキャンパスは構成されない。

例えば、テストモードにおいて、キャンパスイネーブル信号ＳＰＥをローレベルとして、動作させると、フリップフロップＦＦ６及びＦＦ８は、前段に設けられた論理回路ブロックからの入力データを保持することになる。その後、キャンパスイネーブル信号ＳＰＥをハイレベルとして、スキャンパスを構成し、フリップフロップＦＦ６及びＦＦ８に格納されたデータを、スキャンアウトデータ端子ＳＯから出力させ、例えば、テスタ等の検査装置により解析させることにより、前段に設けられた論理回路ブロックの不良ないし故障の検証を行うことが可能になる。

［配線レイアウトの構成］
図２２は、実施例１に係る配線のレイアウト配置を概念的に示す断面図である。

図２２は、図７のＴＣＡＭマクロセル１００および図９のＴＣＡＭマクロセル１００ａにおけるメモリアレイ２０の領域と周辺回路部４０の領域との配線の配置を示している。メモリアレイ２０の領域は、複数のＴＣＡＭセルが配置される領域である。周辺回路部４０の領域は、制御回路ＣＴＲＬ、ＩＯ回路（ＩＯ）、ＶＩＯ回路（ＶＩＯ）及びＩＯエッジ回路ＩＯ＿ｅｄｇｅが配置される領域である。

メモリアレイ２０の領域には、複数のワード線ＷＬ（ＷＬＡ，ＷＬＢ）、複数のマッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｍ］）、ビット線（ＢＴ，ＢＢ）、サーチ線（ＳＴ，ＳＢ）が描かれている。周辺回路部４０の領域には、内部ライトイネーブル信号ＷＴＥの供給される配線（ＷＴＥ），内部リードイネーブル信号ＲＤＥの供給される配線（ＲＤＥ）、バリッドセルの内部リセットイネーブル信号ＲＴＥの供給される配線（ＲＴＥ）、内部サーチラインイネーブル信号ＳＬＥの供給される配線（ＳＬＥ）、内部プリチャージカット信号ＰＣＥの配線（ＰＣＥ）、および、電源配線（Ｖｃｃ，Ｖｓｓ）が描かれている。

メモリアレイ２０の領域において、ビット線（ＢＴ，ＢＢ）及びサーチ線（ＳＴ，ＳＢ）は例えば、第１層目の配線層により形成され、紙面において、水平方向に沿って延在して配置される。複数のワード線ＷＬ（ＷＬＡ、ＷＬＢ）は、例えば、第１層目の配線層より上側に形成された第２層目の配線層により形成され、紙面において、表面に垂直方向に沿って延在して配置される。複数のマッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｍ］）は、例えば、第２層目の配線層より上側に形成された第３層目の配線層により形成され、紙面において、表面に垂直方向に沿って延在して配置される。ビット線（ＢＴ，ＢＢ）及びサーチ線（ＳＴ，ＳＢ）と、複数のワード線ＷＬおよび複数のマッチ線ＭＬとは、上面から見た場合、垂直に交差するように配置されている。複数のワード線ＷＬのおのおのは、第２層目の配線層において、ほぼ平行に配置される。同様に、複数のマッチ線ＭＬのおのおのは、第３層目の配線層において、ほぼ平行に配置される。複数のワード線ＷＬおよび複数のマッチ線ＭＬは、ほぼ平行に配置される。

周辺回路部４０の領域において、配線（ＷＴＥ），配線（ＲＤＥ）、配線（ＲＴＥ）、配線（ＳＬＥ）および配線（ＰＣＥ）は、例えば、第２層目の配線層により形成され、紙面において、表面に垂直方向に沿って延在して配置される。配線（ＷＴＥ），配線（ＲＤＥ）、配線（ＲＴＥ）、配線（ＳＬＥ）および配線（ＰＣＥ）は、複数のワード線ＷＬとほぼ平行に配置される。電源配線（Ｖｃｃ，Ｖｓｓ）は、例えば、第３層目の配線層により形成され、紙面において、水平方向に沿って延在して配置される。

図７および図９は、ＴＣＡＭマクロセル１００およびＴＣＡＭマクロセル１００ａの平面レイアウトを意識して描かれている。すなわち、複数のワード線ＷＬ（ＷＬＡ［０］−ＷＬＡ［Ｍ］，ＷＬＢ［０］−ＷＬＢ［Ｍ］）は、例えば、第２層目の配線層により形成され、Ｘ方向に沿って並行して延在して配置される。複数のマッチ線ＭＬ［０］−ＭＬ［ｍ］）は、例えば、第３層目の配線層により形成され、Ｘ方向に沿って並行して延在して配置される。ビット線対（ＢＴ，ＢＢ，ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］）及びサーチ線対（ＳＴ，ＳＢ，ＳＴ［０］−ＳＴ［ｎ］）は、例えば、第１層目の配線層により形成され、Ｙ方向に沿って並行して延在して配置される。バリッドセルのビット対線ＶＢＴ、ＶＢＢおよびリセット信号配線ＲＴは、例えば、第１層目の配線層により形成され、Ｙ方向に沿って並行して延在して配置される。リセット信号配線ＲＴは、ビット対線ＶＢＴとＶＢＢとの間に配置される。バリッドセルのワード線ＶＷＬ（ＶＷＬ［０］）は、例えば、第２層目の配線層により形成され、Ｘ方向に沿って延在して配置される。ただし、ワード線ＶＷＬ（ＶＷＬ［０］）と複数のワード線ＷＬ（ＷＬＡ［０］−ＷＬＡ［Ｍ］，ＷＬＢ［０］−ＷＬＢ［Ｍ］）とは、Ｙ方向において、並走することはない。

このように構成することにより、ＴＣＡＭマクロセル１００のＸ方向の単位ユニットＵＸ０、ＵＸ１やＹ方向の単位ユニットＵＹ０−ＵＹ３を、容易に増加ないし減少させることが可能になる。その結果、ＴＣＡＭマクロセル１００に含まれるワード線の数、すなわち、エントリの数の増減や１エントリのビット数の増減を、比較的簡単に変更できる。

［ＴＣＡＭマクロセルの変形例２］
図２３は、変形例２に係るＴＣＡＭマクロセルのブロック図である。図２３のＴＣＡＭマクロセル１００ｂと、図７のＴＣＡＭマクロセル１００と異なる部分は、図２３において、２ビットのカラムアドレスＣＡ［１：０］によるＴＣＡＭセルの選択回路が設けられた点である。ＴＣＡＭセルＭＣ００とＴＣＡＭセルＭＣ０１のいずれか一方が、カラムアドレスＣＡ［１：０］にしたがって選択される構成とされる。ＴＣＡＭセルＭＣ００が選択されと、バリッドセルＶＣ０とマッチ線出力回路ＭＯ０とが選択される。ＴＣＡＭセルＭＣ０１が選択されると、バリッドセルＶＣ１とマッチ線出力回路ＭＯ１とが選択される。

［ＴＣＡＭマクロセルの変形例３］
図２４は、変形例３に係るＴＣＡＭマクロセルのブロック図である。図２４のＴＣＡＭマクロセル１００ｃと、図８のＴＣＡＭマクロセル１００ａと異なる部分は、図２４において、２ビットのカラムアドレスＣＡ［１：０］によるＴＣＡＭセルの選択回路が設けられた点である。他の構成は、図２３の変形例２と同様である。

なお、変形例２及び変形例３のＴＣＡＭマクロセルの配線のレイアウト配置は、詳細に説明されないが、図２２において説明された配線のレイアウト配置を適用できる。

［変形例２及び変形例３の詳細な回路の説明］
図２３および図２４の変形例２及び変形例３において、図７の実施例１の具体的な回路構成に対して変更される部分は、制御回路ＣＴＲＬｃとＶＩＯ回路ＶＩＯｃである。以下、制御回路ＣＴＲＬｃとＶＩＯ回路ＶＩＯｃに関して説明する。

図２５は、制御回路ＣＴＲＬｃの回路例を示す図である。図２５の制御回路ＣＴＲＬｃと図１０の制御回路ＣＴＲＬとの差異は、カラムアドレスＣＡ［１：０］の生成のためのアドレス信号のビット数の変更と、プリデコーダＰＲＩＤＥＣｃの構成である。その他の構成は、図１０と同じである。

すなわち、制御回路ＣＴＲＬｃは、アドレス信号Ａ［０］を受けるフリップフロップＦＦ１ｃが追加され、フリップフロップＦＦ１の入力がアドレス信号Ａ［２：１］および選択信号ＤＳへ変更される。これに伴い、フリップフロップＦＦ１ｃおよびフリップフロップＦＦ１の出力がＡＤＬ［０］，ＡＤＬ［２：１］，ＤＳＬへ変更される。

図２６は、図２５のプリデコーダＰＲＩＤＥＣｃの回路例を示す図である。

プリデコーダＰＲＩＤＥＣｃは、２ビットの内部列アドレスＣＡ［１：０］を生成するＡＮＤ回路ＡＮ２０、ＡＮ２１と、ビットの上位内部行アドレス信号ＲＡ［３］、「２」、「１」、［０］を生成する４つのＡＮＤ回路ＡＮ９−ＡＮ１２と、２ビットの下位内部行アドレス信号ＲＧＡ「１」、［０］を生成する２つのＡＮＤ回路ＡＮ１３、ＡＮ１４と、を有する。

ＡＮＤ回路ＡＮ２０、ＡＮ２１のそれぞれは、内部アドレス信号ＡＤＬ［０］とデコード起動信号ＴＤＥＣＲＷとを受け、デコード起動信号ＴＤＥＣＲＷの活性化により、内部アドレス信号ＡＤＬ［０］のデコードを行う。そのため、ＡＮＤ回路ＡＮ２１は、ＡＤＬ［０］の反転信号を受ける。

ＡＮＤ回路ＡＮ９−ＡＮ１２のそれぞれは、内部アドレス信号ＡＤＬ［２］、［１］とデコード起動信号ＴＤＥＣＲＷとを受け、デコード起動信号ＴＤＥＣＲＷの活性化により、内部アドレス信号ＡＤＬ［２］、［１］のデコードを行う。そのため、ＡＮＤ回路ＡＮ１０は内部アドレス信号ＡＤＬ［１］の反転信号を受け、ＡＮＤ回路ＡＮ１１は内部アドレス信号ＡＤＬ［２］の反転信号を受け、ＡＮＤ回路ＡＮ１２は内部アドレス信号ＡＤＬ［２］および［１］の反転信号を受ける。

ＡＮＤ回路ＡＮ１３−ＡＮ１４のそれぞれは、内部選択信号ＤＳＬとデコード起動信号ＴＤＥＣＲＷとを受ける様にされ、デコード起動信号ＴＤＥＣＲＷの活性化により、内部選択信号ＤＳＬのデコードを行う。ＡＮＤ回路ＡＮ１４は内部選択信号ＤＳＬの反転信号を受けるようにされる。

図２７は、ＩＯ回路ＩＯｃの回路例を示す図である。図２７のＩＯ回路ＩＯｃは、図１３のＩＯ回路ＩＯに対して、カラム選択回路ＣＳＷ［０］及びＣＳＷ［１］が設けられた点である。他の構成は、図１３のＩＯ回路ＩＯと同じである。

カラム選択回路ＣＳＷ［０］は、内部カラムアドレスＣＡ［０］の選択レベルにより、ビット線対ＢＴ［０］，ＢＢ［０］を選択する。一方、カラム選択回路ＣＳＷ［１］は、内部カラムアドレスＣＡ［１］の選択レベルにより、ビット線対ＢＴ［１］，ＢＢ［１］を選択する。また、ビット線対ＢＴ［０］，ＢＢ［０］に接続されるプリチャージトランジスタＰＱ１、ＰＱ３、および、イコライズトランジスタＰＱ２は、内部カラムアドレスＣＡ［０］のレベルにより、その動作が制御される。同様に、ビット線対ＢＴ［１］，ＢＢ［１］に接続されるプリチャージトランジスタＰＱ１、ＰＱ３、および、イコライズトランジスタＰＱ２は、内部カラムアドレスＣＡ［１］のレベルにより、その動作が制御される。

ライトドライバＷＤとされるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２は、カラム選択回路ＣＳＷ［０］またはＣＳＷ［１］により選択されたビット線対（ＢＴ［０］，ＢＢ［０］またはＢＴ［１］，ＢＢ［１］）に、選択的に接続される。

カラム選択回路ＣＳＷ［０］及びＣＳＷ［１］のおのおのは、図示されるように、ＰＭＯＳトランジスタおよびＮＭＯＳトランから構成されたＣＭＯＳスイッチを２つと、２つのインバータ回路と、を有している。一方のＣＭＯＳスイッチは、ビット線ＢＢ(ＢＢ［０］またはＢＢ［１］)とＮチャネルＭＯＳトランジスタＮＱ１のドレインとの間に、そのソースドレイン経路が接続される。他方のＣＭＯＳスイッチは、ビット線ＢＴ(ＢＴ［０］またはＢＴ［１］)とＮチャネルＭＯＳトランジスタＮＱ２のドレインとの間に、そのソースドレイン経路が接続される。

一方のインバータ回路の入力はＣＡ［０］またはＣＡ［１］接続され、一方のインバータ回路の出力はおのおののＰＭＯＳトランジスタのゲートに接続される。また、他方のインバータ回路の入力は、おのおののＰＭＯＳトランジスタのゲートに接続され、一方のインバータ回路の出力はおのおののＮＭＯＳトランジスタのゲートに接続される。

図２８は、ＶＩＯ回路ＶＩＯｃの回路例を示す図である。図２８のＶＩＯ回路ＶＩＯｃは、図１４のＶＩＯ回路ＶＩＯに対して、カラム選択回路ＣＳＷｖ［０］及びＣＳＷｖ［１］が設けられた点である。他の構成は、図１４のＶＩＯ回路ＶＩＯと同じである。

カラム選択回路ＣＳＷｖ［０］は、内部カラムアドレスＣＡ［０］の選択レベルにより、ビット線対ＶＢＴ［０］，ＶＢＢ［０］を選択する。一方、カラム選択回路ＣＳＷｖ［１］は、内部カラムアドレスＣＡ［１］の選択レベルにより、ビット線対ＶＢＴ［１］，ＶＢＢ［１］を選択する。また、ビット線対ＶＢＴ［０］，ＶＢＢ［０］に接続されるプリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖ、および、イコライズトランジスタＰＱ２ｖは、内部カラムアドレスＣＡ［０］のレベルにより、その動作が制御される。同様に、ビット線対ＶＢＴ［１］，ＶＢＢ［１］に接続されるプリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖ、および、イコライズトランジスタＰＱ２ｖは、内部カラムアドレスＣＡ［１］のレベルにより、その動作が制御される。

ライトドライバＶＷＤとされるＮチャネルＭＯＳトランジスタＮＱ１ｖおよびＮＱ２ｖは、カラム選択回路ＣＳＷｖ［０］またはＣＳＷｖ［１］により選択されたビット線対（ＶＢＴ［０］，ＶＢＢ［０］またはＶＢＴ［１］，ＶＢＢ［１］）に、選択的に接続される。

カラム選択回路ＣＳＷｖ［０］及びＣＳＷｖ［１］のおのおのは、図示されるように、ＰＭＯＳトランジスタおよびＮＭＯＳトランから構成されたＣＭＯＳスイッチを２つと、２つのインバータ回路と、を有している。一方のＣＭＯＳスイッチは、ビット線ＶＢＢ(ＶＢＢ［０］またはＶＢＢ［１］)とＮチャネルＭＯＳトランジスタＮＱ１ｖのドレインとの間に、そのソースドレイン経路が接続される。他方のＣＭＯＳスイッチは、ビット線ＶＢＴ(ＶＢＴ［０］またはＶＢＴ［１］)とＮチャネルＭＯＳトランジスタＮＱ２ｖのドレインとの間に、そのソースドレイン経路が接続される。

一方のインバータ回路の入力はＣＡ［０］またはＣＡ［１］接続され、一方のインバータ回路の出力はおのおののＰＭＯＳトランジスタのゲートに接続される。また、他方のインバータ回路の入力は、おのおののＰＭＯＳトランジスタのゲートに接続され、一方のインバータ回路の出力はおのおののＮＭＯＳトランジスタのゲートに接続される。

［応用例］
図２９は、応用例に係る半導体装置のブロック図である。

半導体装置４００は、一つの半導体チップの上に形成される。半導体装置４００は、例えば、パケットルータの様なネットワーク向けのデータ処理装置の機能を有する。

半導体装置４００は、入出力回路（Ｉ／Ｏ ｐｏｒｔ）４０１と、プロセッサ（Ｐｒｏｃｅｓｓｏｒ）４０２と、パイプライン制御回路（Ｐｉｐｅｌｉｎｅ ｃｏｎｔｏｌ）４０３と、ＴＣＡＭ制御回路（ＴＣＡＭ ｃｏｎｔｏｌ）４０４、ＴＣＡＭマクロセル１００と、プライオリティエンコーダ（ＰＲＥＮ）３００と、メモリ装置であるＳＲＡＭ４０５と、を含む。ＴＣＡＭマクロセル１００は、図３，図４、図７、図９、図２３、または、図２４に示される構成を適用可能である。

入出力回路（Ｉ／Ｏ ｐｏｒｔ）４０１は、入出力バスＢＵＳ１を介して、半導体装置４００の外部と接続される。入出力回路（Ｉ／Ｏ ｐｏｒｔ）４０１は、また、内部バスＢＵＳ２を介して、プロセッサ４０２、ＴＣＡＭ制御回路４０４及びＳＲＡＭ４０５と接続される。入出力回路（Ｉ／Ｏ ｐｏｒｔ）４０１は、また、内部バスＢＵＳ３を介して、パイプライン制御回路４０３に接続される。パイプライン制御回路４０３は、内部バスＢＵＳ４を介してプロセッサ４０２、ＴＣＡＭ制御回路４０４に接続され、プロセッサ４０２、ＴＣＡＭ制御回路４０４の動作を制御する。プロセッサ４０２は、内部バスＢＵＳ５を介して、ＴＣＡＭ制御回路４０４に接続される。また、プライオリティエンコーダ（ＰＲＥＮ）３００は、内部バスＢＵＳ６を介してＳＲＡＭ４０５に接続され、ＳＲＡＭ４０５は入出力バスＢＵＳ７を介して、半導体装置４００の外部と接続される。

ＴＣＡＭ制御回路４０４は、ＴＣＡＭマクロセル１００の動作を制御し、エントリの格納ないし更新およびサーチ動作をＴＣＡＭマクロセル１００に対して指示する。ＴＣＡＭ制御回路４０４は、サーチ動作に利用されるサーチキー（サーチデータ）を格納する。

プライオリティエンコーダ（ＰＲＥＮ）３００は、ＴＣＡＭマクロセル１００のサーチ結果を取り込み、決められた優先順に従って検索結果をＳＲＡＭ４０５へ出力する。ＳＲＡＭ４０５は、プライオリティエンコーダ（ＰＲＥＮ）３００からの検索結果に従うアドレスによりアクセスされ、アクセス結果を、例えば、半導体装置４００の外部へ入出力バスＢＵＳ７を介して出力する。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例、応用例に限定されるものではなく、種々変更可能であることはいうまでもない。

１：ＴＣＡＭ装置
１００：ＴＣＡＭマクロセル
３００：プライオリティエンコーダ（ＰＲＥＮ）
２０：メモリアレイ（ＣＡＲＹ）
２３：バリッドビット部（ＶＣ）
２４：マッチ線出力回路部（ＭＯ）
ＭＣ：ＴＣＡＭセル
ＷＬＡ［０］−ＷＬＡ［Ｍ］：第１ワード線
ＷＬＢ［０］−ＷＬＢ［Ｍ］：第２ワード線
ＶＷＬ［０］−ＶＷＬ［Ｍ］：第３ワード線
ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］：ビット線対
ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］：サーチ線対
ＶＣ０−ＶＣｍ：バリッドセル
ＭＯ０−ＭＯｍ：マッチ線出力回路
ＭＬＯ０−ＭＬＯｍ：マッチ信号出力線

Claims (11)

1. １つのエントリを構成する複数のＴＣＡＭセルと、
   前記複数のＴＣＡＭセルに接続された第１ワード線と、
   前記複数のＴＣＡＭセルに接続された第２ワード線と、
   前記複数のＴＣＡＭセルに接続されたマッチ線と、
   前記エントリの有効または無効を示すバリッドビットを格納するバリッドセルと、
   前記バリッドセルに接続されたビット線と、
   前記第１ワード線および前記第２ワード線に接続され、前記第１ワード線または前記第２ワード線が選択状態とされることに従って、前記バリッドセルを選択状態とする選択回路と、を有する、
   内容参照メモリ。
2. 請求項１に記載の内容参照メモリにおいて、
   前記選択回路は、論理和回路を有し、
   前記バリッドセルは、第３ワード線を有し、
   前記第１ワード線と前記第２ワード線とは、前記論理和回路の入力に接続され、
   前記第３ワード線は、前記論理和回路の出力に接続される、内容参照メモリ。
3. 請求項１に記載の内容参照メモリにおいて、
   前記選択回路は、論理和回路を有し、
   前記バリッドセルは、第３ワード線と、前記選択回路と、を含み、
   前記第１ワード線と前記第２ワード線とは、前記論理和回路の入力に接続され、
   前記第３ワード線は、前記論理和回路の出力に接続される、内容参照メモリ。
4. 請求項１に記載の内容参照メモリにおいて、
   前記バリッドセルは、記憶ノードと、前記選択回路と、を含み、
   前記選択回路は、
   前記第１ワード線に結合されたゲートを有する第１選択トランジスタと、
   前記第２ワード線に結合されたゲートを有する第２選択トランジスタと、を有し、
   前記第１選択トランジスタと前記第２選択トランジスタのそれぞれは、前記ビット線と前記記憶ノードとの間に結合されたソースドレイン経路を有する、内容参照メモリ。
5. 請求項１に記載の内容参照メモリにおいて、さらに、
   前記マッチ線に接続されたマッチ線出力回路と、
   前記マッチ線出力回路に接続されたマッチ信号出力線と、を含み、
   前記マッチ線出力回路は、前記バリッドセルに格納された前記バリッドビットが有効を示す時、前記マッチ線のハイレベルまたはローレベルを前記マッチ信号出力線へ出力し、
   前記マッチ線出力回路は、前記バリッドセルに格納された前記バリッドビットが無効を示す時、前記マッチ信号出力線をローレベルとする、内容参照メモリ。
6. 請求項１に記載の内容参照メモリにおいて、
   前記バリッドセルは、
   記憶ノードと、
   前記記憶ノードに接続された出力回路と、を含み、
   前記出力回路は、前記記憶ノードの状態を前記バリッドビットとして出力する、内容参照メモリ。
7. 請求項１に記載の内容参照メモリにおいて、
   前記バリッドセルは、
   第１記憶ノードと、
   第２記憶ノードと、
   前記第１記憶ノードに接続されたリセットトランジスタと、
   前記第２記憶ノードに接続された出力回路と、を含み、
   前記出力回路は、前記第２記憶ノードの状態を前記バリッドビットとして出力し、
   前記リセットトランジスタは、リセット信号に従って、前記バリッドセルの前記バリッドビットを、無効を示すデータにする、内容参照メモリ。
8. 請求項１に記載の内容参照メモリにおいて、さらに、
   前記マッチ線に接続されたマッチ線出力回路と、
   前記マッチ線出力回路に接続されたマッチ信号出力線と、を含み、
   前記バリッドセルは、
   第１記憶ノードと、
   第２記憶ノードと、
   前記第１記憶ノードに接続されたリセットトランジスタと、
   前記第２記憶ノードに接続された出力回路と、を含み、
   前記出力回路は、前記第２記憶ノードの状態を前記バリッドビットとして前記マッチ線出力回路へ出力し、
   前記マッチ線出力回路は、前記バリッドセルに格納された前記バリッドビットが有効を示す時、前記マッチ線のハイレベルまたはローレベルを前記マッチ信号出力線へ出力し、
   前記マッチ線出力回路は、前記バリッドセルに格納された前記バリッドビットが無効を示す時、前記マッチ信号出力線をローレベルとし、
   前記リセットトランジスタは、リセット信号に従って、前記バリッドセルの前記バリッドビットを、無効を示すデータとする、内容参照メモリ。
9. １つのエントリを構成する複数のＴＣＡＭセルと、
   前記複数のＴＣＡＭセルに接続された第１ワード線と、
   前記複数のＴＣＡＭセルに接続された第２ワード線と、
   前記複数のＴＣＡＭセルに接続されたマッチ線と、
   前記エントリの有効または無効を示すバリッドビットを格納するバリッドセルと、
   前記バリッドセルに接続された第３ワード線と、
   前記バリッドセルに接続されたビット線と、
   前記第１ワード線および前記第２ワード線に接続され、前記第１ワード線または前記第２ワード線が選択状態とされることに従って、前記第３ワード線を選択状態とする選択回路と、
   前記マッチ線に接続されたマッチ線出力回路と、
   前記マッチ線出力回路に接続されたマッチ信号出力線と、を含み、
   前記バリッドセルは、さらに、
   第１記憶ノードと、
   第２記憶ノードと、
   前記第１記憶ノードに接続されたリセットトランジスタと、
   前記第２記憶ノードに接続された出力回路と、を含み、
   前記出力回路は、前記第２記憶ノードの状態を前記バリッドビットとして前記マッチ線出力回路へ出力する、
   内容参照メモリ。
10. 請求項９に記載の内容参照メモリにおいて、
    前記マッチ線出力回路は、前記バリッドセルに格納された前記バリッドビットが有効を示す時、前記マッチ線のハイレベルまたはローレベルを前記マッチ信号出力線へ出力し、
    前記マッチ線出力回路は、前記バリッドセルに格納された前記バリッドビットが無効を示す時、前記マッチ信号出力線をローレベルとし、
    前記リセットトランジスタは、リセット信号に従って、前記バリッドセルの前記バリッドビットを、無効を示すデータとする、内容参照メモリ。
11. １つのエントリを構成する複数のＴＣＡＭセルと、
    前記エントリの有効または無効を示すバリッドビットを格納するバリッドセルと、を有し、
    前記バリッドセルは、
    第１記憶ノードと、
    第２記憶ノードと、
    前記第１記憶ノードに接続されたリセットトランジスタと、
    前記第２記憶ノードに接続された出力回路と、を含み、
    前記出力回路は、前記第２記憶ノードの状態を前記バリッドビットとして出力する、
    内容参照メモリ。

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