JPH04313895A - 検出増幅回路およびその実行方法 - Google Patents

検出増幅回路およびその実行方法

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JPH04313895A
JPH04313895A JP3157381A JP15738191A JPH04313895A JP H04313895 A JPH04313895 A JP H04313895A JP 3157381 A JP3157381 A JP 3157381A JP 15738191 A JP15738191 A JP 15738191A JP H04313895 A JPH04313895 A JP H04313895A
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signal
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current electrode
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に検出増幅器に関
し、さらに詳しくは、論理機能を有する検出増幅器に関
する。
【０００２】
【従来の技術】集積回路メモリは、行と列とのマトリッ
クスで構成されており、メモリ・セルは１つの行と１つ
の列との各交点に配置されている。リード・サイクル中
にアクセスされると、メモリはアドレスを解読して１つ
の行ラインをアクティブにする。アクティブになった行
ライン上のメモリ・セルは、その内容をビット・ライン
に乗せるか、あるいはより一般的には、差動ビット・ラ
イン対に乗せる。各メモリ・セルがその内容をビット・
ラインまたはビット・ライン対に乗せると、検出増幅器
は信号の論理状態を検出し、増幅する。それから、さら
に解読が実行される。検出時間とともに解読に要するス
ピードがメモリの総合スピードを決定する。解読方式は
、メモリの種類とその使用方法によって異なる。
【０００３】例えば、今日マイクロプロセッサの多くは
、チップ上の（ｏｎ−ｃｈｉｐ）　高速メモリであるキ
ャッシュを内蔵している。キャッシュは、マイクロプロ
セッサが最もアクセスする可能性の高いメモリの内容を
チップ上に保存することにより、マイクロプロセッサの
性能を向上させる。例えば、チップ化した命令キャッシ
ュを有するマイクロプロセッサは、プログラムの一部を
オン・チップ・キャッシュに保存する。命令がキャッシ
ュ内に格納されると、マイクロプロセッサは遅いオフ・
チップ・メモリからではなく、高速キャッシュから命令
を読み出す。同様に、データ・キャッシュを有するマイ
クロプロセッサは、プログラムのデータの一部をチップ
上に格納する。マイクロプロセッサのメモリ・アクセス
がキャッシュからかどうかを判定するため、キャッシュ
はマイクロプロセッサがアドレス・バスに乗せたアドレ
スと以前キャッシュに格納されたデータのアドレスとを
比較する。このようなアドレスの比較は、タグ・キャッ
シュ・アレイとして知られる別のメモリによって行われ
る。タグ・キャッシュ・アレイの内容は、キャッシュに
置かれたデータのアドレスである。
【０００４】
【発明が解決しようとする課題】キャッシュ回路では、
スピードが重要である。アクセスされたアドレスとタグ
・キャッシュ・アレイの内容との間の比較の速度を最小
限にしなければならない。アクセスされたアドレスがタ
グ・キャッシュ・アレイに置かれたアドレスの１かかど
うかを判定するいくつかの手法が用いられている。例え
ば、完全連想型キャッシュにおいて、タグ・キャッシュ
・アレイ項目の全てが入力アドレスと同時に比較される
。しかし、２方向のセット連想型キャッシュでは、まず
入力アドレスの一部を用いて、２つの可能性のあるタグ
・キャッシュ・アレイ項目を解読する。次に、この前も
って解読された項目が検出され、対応するビット位置が
入力アドレスの残りのアドレス・ビットと比較される。 入力アドレスの残りのアドレス・ビットが２つの解読さ
れたタグ・キャッシュ項目の１つと一致した場合、「キ
ャッシュ・ヒット」が生じ、キャッシュ・アレイの対応
する内容がデータ・バスに読み出される。しかし、２つ
の項目のいずれも入力アドレスと一致しない場合、「キ
ャッシュ・ミス」が生じ、メモリ・アドレスからのデー
タはオフ・チップ・メモリから取り出さなければならな
い。２方向のセット連想型キャッシュと完全連想型キャ
ッシュの中間にあるのが４方向セット連想型キャッシュ
で、このキャッシュは、まず入力アドレスの一部を解読
して４つの可能性のあるキャッシュ項目を選択し、次に
比較を行う。マイクロプロセッサ性能と回路面積との間
に設計上の取捨選択があるので、セット連想型キャッシ
ュの方が好まれる場合が多い。セット連想型キャッシュ
の性能を最適化するため、検出時間を最小限に抑えなけ
ればならない。
【０００５】
【課題を解決するための手段】従って、データ・プロセ
ッサのキャッシュ用としてタグ・キャッシュ・アレイ等
の回路に用いられる論理機能を有する検出増幅器が提供
される。本検出増幅器は、入力部と出力部とから構成さ
れる。入力部は、入力信号が所定の論理状態の場合、第
１信号と第２信号との間の差に応答して第１差信号を与
え、かつ入力信号の補数が所定の論理状態の場合、第２
信号と第１信号との差に応答して第２差信号を与える。 出力部は入力部に結合され、入力信号が所定の論理状態
にある場合、第１差信号に応答して、あるいは入力信号
の補数が所定の論理状態にある場合、第２差信号に応答
して、出力信号を与える。
【０００６】一つの例では、検出増幅器は第１および第
２トランジスタから成り、この第１および第２トランジ
スタは仮想接地ノードに結合された第１電流電極を有し
、かつ制御電極において第１および第２信号をそれぞれ
受け取る。第３トランジスタは、第１トランジスタの第
２電流電極に結合された第１電流電極と，制御電極と、
正の電源電圧端子に結合された第２電流電極とを有する
。第４トランジスタは、第２トランジスタの第２電流電
極に結合された第１電流電極と、第３トランジスタの制
御電極に結合された制御電極と、正の電源電圧端子に結
合された第２電流電極とを有する。論理部は、第１，第
２，第３および第４トランジスタに結合され、入力信号
の補数に応答して、第３トランジスタのゲートと第１電
流電極とを結合し、かつ入力信号に応答して、第４トラ
ンジスタのゲートと第１電流電極とを結合する。 出力部は第１および第２トランジスタの第２電流電極に
結合され、入力信号に応じて第１トランジスタまたは第
２トランジスタいずれかの第２電流電極上の電圧に応答
して、出力信号を与える。
【０００７】
【実施例】図１は、本発明に従って、論理機能を有する
検出増幅器５０を内蔵するタグ・キャッシュ３０を備え
たデータ・プロセッサ２０のブロック図を示す。一般に
、データ・プロセッサ２０は、キャッシュ２２，ＣＰＵ
２４，アドレス・バス２６およびデータ・バス２８から
成る。一般に、キャッシュ２２は、タグ・キャッシュ３
０およびキャッシュ・アレイ４０から成る。タグ・キャ
ッシュ３０は、デコーダ３２，ビット・セル３３，第１
ビット・ライン３４，第２ビット・ライン３５および行
ライン３６から構成されるタグ部３１と；論理／制御ブ
ロック３８，ＡＮＤゲート３９および検出増幅器５０か
ら構成される検出増幅部３７とから成る。
【０００８】ＣＰＵ２４は、データ・プロセッサ２０の
中央演算装置であり、プログラム（図示せず）に応答し
て命令を実行する。制御信号，クロック信号および本発
明と関連ないデータ・プロセッサ２０の他のブロックは
図１において示されていない。ＣＰＵ２４は、プログラ
ムに応答して、複数のアドレス信号をアドレス・バスに
与える。命令の応じて、ＣＰＵ２４はデータ・バス２８
からデータを読み出すかあるいはデータを書き込む。タ
グ部３１は、「インデックス・アドレス」と記されたア
ドレスの一部を受け取る。デコーダ３２は、この「イン
デックス・アドレス」を解読し、それに応答して１つの
行ラインをアクティブにする。デコーダ３２に結合され
た行ライン３６は、「インデックス・アドレス」の全て
の可能性のある値に対応する複数の行ラインの１つを表
す。行ラインのそれぞれ１つと複数のビット・ライン対
との交点に配置されているのがメモリ・セル３３のよう
なメモリ・セルであり、このメモリ・セル３３はビット
・ライン３４，３５に結合されて示されており、ビット
・ライン３４，３５に信号ＢＬＪ　，反転ＢＬＪ　をそ
れぞれ与える。図示の実施例では、各メモリ・セルの内
容は、メモリ・セルに結合されたビットライン対上に差
動的に読み出される。差動ビット・ライン対は、スピー
ドの点で好ましいが、他の実施例ではシングル・エンド
型ビット・ラインを用いてもよい。
【０００９】行ライン上に配置されるタグ部３１内の項
目の数は、キャッシュ構成により決まる。例えば、４方
向セット連想型キャッシュは、各行に置かれた４つの項
目を有する。ＣＰＵ２４がアドレス・バス２６にアドレ
スを乗せると、デコーダ３２は１つの行ラインをアクテ
ィブにし、解読された行に置かれた４つの項目の対応す
る部分がビット・ライン対上に読み出される。その後、
タグ部３１からの複数のビット・ライン対に結合された
検出増幅部３７は、「インデックス・アドレス」で選択
された行ライン上の４つのタグ・キャッシュ項目のそれ
ぞれに格納された値と、「タグ・アドレス」として知ら
れるアドレスの残りの部分とを比較する。各ビット・ラ
イン対の差動信号の論理状態が検出され、「タグ・アド
レス」内の対応するビットと比較される。一致と判定さ
れると、そのビット位置に対して一致信号が発生する。 例えば、対応するアドレス・ビット「ＡＪ　」の論理状
態がＢＬＪ　および反転ＢＬＪ　における論理状態と一
致する場合、反転ＭＡＴＣＨＪ　が発生する。全てのビ
ット位置が入力アドレスにおける対応するビットと一致
する場合、反転「キャッシュ・ヒット」と記された信号
が発生する。反転「キャッシュ・ヒット」は、アドレス
・バス２６上でアクティブになったアドレスがキャッシ
ュ内の有効項目に対応することをキャッシュ・アレイ４
０に知らせる。反転「キャッシュ・ヒット」に応答して
、キャッシュ・アレイ４０は、「キャッシュ・データ」
と記された複数のデータ信号をデータ・バス２８上に乗
せる。 その後、「キャッシュ・データ」はマイクロプロセッサ
２４により読み出される。
【００１０】具体的には、検出増幅部３７において、論
理／制御ブロック３８が「タグ・アドレス」を受け取り
、「ＳＥ」と記された選択信号，アドレス信号ＡＪ　お
よび反転「ＡＪ　」と記されたＡＪ　の補数を検出増幅
器５０に与える。信号ＳＥは、検出増幅器５０を選択し
アクティブにするために用いる制御信号である。検出増
幅器５０は、ＳＥに応答してメモリ・セル３３によって
与えられたデータの論理状態を検出し、そのデータの論
理状態と信号ＡＪ　とを比較する。これらが一致してい
る場合、検出増幅器５０はそれに応答して反転ＭＡＴＣ
ＨＪ　を出力する。全てのメモリ・セルの内容が「タグ
・アドレス」の対応するビット位置と一致する場合、反
転「キャッシュ・ヒット」信号が発生する。検出増幅部
３７においては、この機能がＡＮＤゲート３９により実
行される。ＡＮＤゲート３９は、複数の一致信号を受け
取る。 図１において、ＡＮＤゲート３９の第１，第２および第
３入力端子上で受信される反転「ＭＡＴＣＨＮ　」，反
転「ＭＡＴＣＨＪ　」および「ＭＡＴＣＨＭ　」と記さ
れた一致信号が示されている。また、ＡＮＤゲート３９
は、「タグ・アドレス」における残りのビット位置に対
応する別のビットのそれぞれを受け取る。図１において
、「タグ・アドレス」の幅は（Ｍ−Ｎ）ビットで、ここ
でＮは「タグ・アドレス」における最初のビット位置、
Ｊは中間ビット位置、そしてＭは最後のビット位置を示
す。
【００１１】典型的なタグ・キャッシュ検出増幅器では
、ビット・ライン対の論理状態が検出され、ついで対応
するアドレス・ビットと比較される。しかし、検出増幅
部３７においては、検出増幅器５０のような各検出増幅
器が検出増幅機能と比較機能とを１つの回路にまとめて
いる。従って、典型的なタグ・キャッシュ設計に存在す
る比較器によって生じる余分な遅延が、本発明による検
出増幅器では節約される。図１はタグ・キャッシュ検出
増幅器における検出増幅器５０の使用を図示しているが
、検出増幅器５０はその他のメモリ用途や、信号ライン
において値を検出し、その後論理機能を実行する回路に
おいて利用できることに注目されたい。図２は、排他Ｏ
Ｒ関数を有する図１の検出増幅器５０の概略図である。 一般に、検出増幅器５０は、入力部５２，第１出力部５
４，第２出力部５４’およびイネーブル部５６から成る
。入力部５２は、Ｐチャンネル・トランジスタ６０，６
１，６２，６３およびＮチャンネル・トランジスタ６４
，６５から成る。第１出力部５４は、３状態インバータ
７０から成る。第２出力部５４’は、３状態インバータ
７１から成る。イネーブル部５６は、Ｐチャンネル・ト
ランジスタ８０とＮチャンネル・トランジスタ８１とか
ら成る。
【００１２】トランジスタ６０は、ドレインと、ゲート
と、「ＶＤＤ」と記された電源電圧端子に接続されたソ
ースとを有する。トランジスタ６１は、ＶＤＤに接続さ
れたソースと、トランジスタ６０のゲートに接続された
ゲートと、トレインとを有する。トランジスタ６２は、
トランジスタ６０のゲートに接続されたソースと、アド
レス信号反転ＡＪ　を受け取るゲートと、トランジスタ
６０のドレインに接続されたドレインとを有する。トラ
ンジスタ６３は、トランジスタ６０のゲートに接続され
たソースと、アドレス信号ＡＪ　を受け取るゲートと、
トランジスタ６０のドレインに接続されたドレインとを
有する。 トランジスタ６４は、トランジスタ６０のドレインに接
続されたドレインと、ビット・ライン信号ＢＬＪ　を受
け取るゲートと、ソースとを有する。トランジスタ６５
は、トランジスタ６１のドレインに接続されたドレイン
と、ビット・ライン信号反転ＢＬＪ　を受け取るゲート
と、トランジスタ６０のソースに接続されたソースとを
有する。インバータ７０は、トランジスタ６０のドレイ
ンに接続された入力端子と、アドレス信号反転ＡＪ　を
受け取る正のイネーブル入力端子と、アドレス信号ＡＪ
　を受け取る負のイネーブル入力端子と、反転ＭＡＴＣ
ＨＪ　を与える出力端子とを有する。インバータ７１は
、トランジスタ６１のドレインに接続された入力端子と
、アドレス信号ＡＪ　を受け取る正のイネーブル入力端
子と、アドレス信号反転ＡＪ　を受け取る負のイネーブ
ル入力端子と、反転ＭＡＴＣＨＪ　を与える出力端子と
を有する。トランジスタ８０は、トランジスタ６０のド
レインに接続されたソースと、選択信号ＳＥを受け取る
ゲートと、トランジスタ６１のドレインに接続されたド
レインとを有する。トランジスタ８１は、トランジスタ
６４のソースとトランジスタ６５のソースとに接続され
たドレインと、選択信号ＳＥを受け取るゲートと、「Ｖ
ＳＳ」と記された電源電圧端子に接続されたソースとを
有する。図示の実施例では、ＶＤＤはＶＳＳに対して正
の電源電圧端子であるが、これはトランジスタの導電性
を変えた他の実施例では必ずしもそうではない。
【００１３】動作中、検出増幅器５０は、ビット・ライ
ン電圧ＢＬＪ　，反転ＢＬＪ　で表される差動信号を受
け取る。本質的には、検出増幅器５０は、アドレス信号
ＡＪ　，反転ＡＪ　によって構成され、　　このアドレ
ス信号ＡＪ　，反転ＡＪ　は検出増幅器５０に対する制
御ビットとして機能する。アドレス信号ＡＪ　の論理状
態により、入力部５２の出力端子の構成が決定する。ア
ドレス信号ＡＪ　が低論理の場合、入力部５２の出力端
子はトランジスタ６０のドレインとなり、インバータ７
０が一致信号反転ＭＡＴＣＨＪ　を与える。しかし、ア
ドレス信号ＡＪ　が高論理の場合、入力部５２の出力端
子はトランジスタ６１のドレインとなり、インバータ７
１が一致信号反転ＭＡＴＣＨＪ　を与える。従って、検
出増幅器５０は、ビット・ライン対上の電圧を検出し、
アドレス信号ＡＪ　とビット・ライン信号ＢＬＪとの間
の排他的ＯＲに応答して、一致信号反転ＭＡＴＣＨＪ　
を与える。検出増幅器５０は、１つの信号論理レベルに
よって検出および論理機能を実行するので、ゲートの遅
延を節約する。
【００１４】選択信号ＳＥにより、検出増幅器５０の動
作が可能となる。選択信号ＳＥが高論理の場合、検出増
幅器５０は動作可能となる。トランジスタ８０は非導通
状態となり、電流源として機能するトランジスタ８１は
、仮想接地電位（ＶＳＳに実質的に等しい）の電圧をト
ランジスタ６４，６５のソースにおいて与える。選択信
号ＳＥが低論理の場合、検出増幅器５０は動作不可能と
なる。トランジスタ８１は非導通状態となり、トランジ
スタ８０は導通状態となって、トランジスタ６４のドレ
インをトランジスタ６５のドレインに結合する。このよ
うに、選択信号ＳＥが低論理の場合、インバータ７０，
７１の入力端子における電圧は等しくなる。
【００１５】アドレス信号ＡＪ　が高論理（入力アドレ
スのＪ番目ビット位置の「１」に対応）の場合、インバ
ータ７１は動作可能となり、インバータ７０は動作不可
能となる。さらに、トランジスタ６３は非導通状態とな
り、トランジスタ６２は導通状態となる。アドレス信号
ＡＪ　が高論理の場合の検出増幅器５０の応答を、図３
の検出増幅器５０’で説明する。検出増幅器５０’では
、インバータ７０とトランジスタ６３とが省略され、ト
ランジスタ６２のソース・ドレイン間経路が直接接続に
置き換えられている。トランジスタ６０’，６１’，６
４’，６５’，インバータ７１’およびトランジスタ８
０’，８１’は、図２の同様な（’）の付いていない番
号の素子に対応している。
【００１６】選択信号ＳＥが高論理の場合、トランジス
タ８１’は導通状態となり、ＶＳＳに実質的に等しい仮
想接地電位をトランジスタ６４’，６５’のソースに与
える。トランジスタ６４’，６５’は入力対を形成し、
ビット・ライン信号ＢＬＪ　と反転ＢＬＪ　との間の電
圧差が電流の導通を制御する。ビット・ライン信号ＢＬ
Ｊ　がビット・ライン信号反転ＢＬＪ　を上回ると、ト
ランジスタ６４’のゲート・ソース間電圧（ＶＧＳ）が
増加し、トランジスタ６４’を流れるドレイン・ソース
間電流ＩＤＳが増加する。トランジスタ６４’のＩＤＳ
は、トランジスタ６０’によってトランジスタ６１’に
鏡映される。トランジスタ６４’に流れる電流と実質的
に同じＩＤＳがトランジスタ６５’を流れるが、ＶＧＳ
は小さくなる。トランジスタ６５’のドレイン・ソース
間電圧ＶＤＳが増加すると、トランジスタ６５’のドレ
イン電圧は増加する。Ｐチャンネル・トランジスタ６０
’，６１’とＮチャンネル・トランジスタ６４’，６５
’のゲート・サイズの比率は、ビット・ライン信号ＢＬ
Ｊ　と反転ＢＬＪ　との間の小さな電圧差によってトラ
ンジスタ６５’のドレイン電圧が大幅に切り替わり、実
質的にＶＤＤまで上昇するような比率となっている。ビ
ット・ライン信号ＢＬＪ　がビット・ライン信号反転Ｂ
ＬＪ　を上回ると、インバータ７１’のドレイン電圧は
切り換え点より高くなり、一致信号反転ＭＡＴＣＨＪ　
はアクティブになる。ビット・ライン信号反転ＢＬＪ　
がビット・ライン信号ＢＬＪ　を上回ると、インバータ
７１’の入力端子電圧は切り換え点より低くなり、反転
ＭＡＴＣＨＪは非アクティブになる。従って、トランジ
スタ６５’のドレインは検出増幅器５０’の出力ノード
となる。
【００１７】図２に戻って、アドレス信号ＡＪ　が低論
理（入力アドレスのＪ番目ビット位置の「０」に対応）
の場合、インバータ７０は動作可能となり、インバータ
７１は動作不可能となる。さらに、トランジスタ６２は
非導通状態となり、トランジスタ６３は導通状態となる
。 アドレス信号ＡＪ　が低論理の場合の検出増幅器５０の
応答を、図４の増幅器５０”で説明する。検出増幅器５
０”では、インバータ７１とトランジスタ６２が省略さ
れ、トランジスタ６３のソース・ドレイン間経路が直接
接続で置き換えられている。トランジスタ６０”，６１
”，６４”，６５”，インバータ７１”，トランジスタ
８０”，８１”は、図２の同様な（”）の付いていない
番号の素子に対応している。
【００１８】選択信号ＳＥが高論理の場合、トランジス
タ８１”は導通状態となり、ＶＳＳに実質的に等しい仮
想接地電位をトランジスタ６４”、６５”のソースに与
える。トランジスタ６４”，６５”は、入力対を形成し
、ビット・ライン信号反転ＢＬＪ　とＢＬＪ　との間の
電圧差が電流の導通を制御する。ビット・ライン信号反
転ＢＬＪ　がビット・ライン信号ＢＬＪ　を上回ると、
トランジスタ６５”のゲート・ソース間電圧ＶＧＳが増
加し、ドレイン・ソース間電流ＩＤＳが増加する。トラ
ンジスタ６５”のＩＤＳはトランジスタ６１”によりト
ランジスタ６０”に鏡映される。トランジスタ６５”に
流れる電流と実質的に同じＩＤＳがトランジスタ６４”
を流れるが、ＶＧＳは小さくなるので、トランジスタ６
４”のドレイン・ソース間電圧ＶＤＳは増加し、トラン
ジスタ６４”のドレイン電圧は、実質的にＶＤＤまで増
加する。ビット・ライン信号反転ＢＬＪ　がビット・ラ
イン信号ＢＬＪ　を上回ると、インバータ７０”のドレ
イン電圧は切り換え点より高くなり、一致信号反転ＭＡ
ＴＣＨＪ　がアクティブとなる。 ビット・ライン信号ＢＬＪ　がビット・ライン信号反転
ＢＬＪ　を上回ると、インバータ７０”の入力端子電圧
は切り換え点より低くなり、反転ＭＡＴＣＨＪ　は非ア
クティブとなる。従って、トランジスタ６４”のドレイ
ンは、検出増幅器５０”の出力ノードとなる。
【００１９】また図２に戻って、図３，４で具体的に説
明した検出増幅器５０の動作を考えると、アドレス信号
ＡＪ　が「１」の場合、一致信号反転ＭＡＴＣＨＪ　は
ビット・ライン信号ＢＬＪ　の反転として与えられ、ま
たアドレス信号ＡＪ　が「０」の場合、ビット・ライン
信号反転ＢＬＪ　の反転として与えられることがわかる
。これは、ビット・ライン信号ＢＬＪ　と反転ＢＬＪ　
の間の検出信号とアドレス信号ＡＪ　との排他的ＯＲに
ほかならない。検出増幅器５０は、対応するメモリ・セ
ルに格納されたビットの値を直接には与えないが、一致
信号反転ＭＡＴＣＨＪ　とアドレス信号ＡＪ　との間の
排他的ＯＲ演算を実行することにより、値を得ることが
できる。
【００２０】以上より、論理機能を有する検出増幅器が
提供されたことは明かである。説明してきた実施例では
、検出増幅器は、タグ・キャッシュ・アレイのメモリ・
セルの内容を検出しながら、排他的ＯＲ関数を実行する
。しかし、検出増幅器が電圧を検出し、同時に論理機能
も実行するようなその他の実施例も可能である。説明し
てきた論理機能は排他的ＯＲであるが、他の論理機能も
可能である。例えば、インバータ７０、７１は、非反転
３状態バッファで置き換えることができる。また、説明
してきた実施例では、検出増幅器５０はビット・ライン
信号ＢＬＪ　と反転ＢＬＪ　との間の差電圧を検出する
が、シングル・エンド信号を受信するように検出増幅器
を構成することもできる。シングル・エンド信号を検出
するため、トランジスタ６５の制御電極は基準電圧を受
信でき、シングル・エンド入力信号はトランジスタ６４
のゲートまたは制御電極で受信することができる。入力
信号ＳＥ，ＡＪ　，反転ＡＪ　，ＢＬＪ　，反転ＢＬＪ
　をアクティブにする順番は、検出増幅器の機能に影響
を与えないことに注意されたい。しかし、入力信号が、
ＳＥ，ＡＪ　，反転ＡＪ　，ＢＬＪ　，反転ＢＬＪ　の
順序で受信されるとき、検出増幅器は最も高速となる。
【００２１】本発明は、好適な実施例の点から説明して
きたが、本発明は多くの点で修正でき、以上具体的に説
明してきた以外の実施例が可能であることが当業者には
明かである。従って、添付のクレームには、本発明の真
の精神と適応範囲とに該当する本発明の全ての変形例が
含まれるものとする。
【００２２】本発明の１つの実施例では、検出増幅器（
５０）の入力手段（５２）は、第３トランジスタ（６１
），第４トランジスタ（６０），第５トランジスタ（６
３），第６トランジスタ（６２），第７トランジスタ（
６５）および第８トランジスタ（６４）から構成される
。第３トランジスタ（６１）は、第２電源電圧端子に結
合された第１電流電極と、制御電極と、第１差信号を与
える第２電流電極とを有する。第４トランジスタ（６０
）は第２電源電圧端子に結合された第１電流電極と、第
３トランジスタ（６１）の制御電極に結合された制御電
極と、第２差信号を与える第２電流電極とを有する。第
５トランジスタ（６３）は、第３トランジスタ（６１）
の第２電流電極に結合された第１電流電極と、制御信号
を受け取る制御電極と、第３トランジスタ（６１）の制
御電極に結合された第２電流電極とを有する。 第６トランジスタ（６２）は、第４トランジスタ（６０
）の第２電流電極に結合された第１電流電極と、制御信
号の補数を受け取る制御電極と、第３トランジスタ（６
１）の制御電極に結合された第２電流電極とを有する。 第７トランジスタ（６５）は、第３トランジスタの第２
電流電極に結合された第１電流電極と、第２入力信号を
受け取る制御電極と、第２トランジスタ（８１）の第１
電流電極に結合された第２電流電極とを有する。第８ト
ランジスタ（６４）は、第４トランジスタ（６０）の第
２電流電極に結合された第１電流電極と、第１入力信号
を受け取る制御電極と、第２トランジスタ（８１）の第
１電流電極に結合された第２電流電極とを有する。
【００２３】本発明の別の実施例では、検出増幅器（５
０）の出力手段（５４，５４’）は、第１インバータ（
７１）と第２インバータ（７０）とから構成される。 第１インバータは（７１）は、第３トランジスタ（６１
）の第２電流電極に結合された入力端子と、制御信号を
受け取る正のイネーブル入力端子と、制御信号の補数を
受け取る負のイネーブル入力端子と、出力信号を与える
出力端子とを有する。第２インバータ（７０）は、第４
トランジスタ（６０）の第２電流電極に結合された入力
端子と、制御信号の補数を受け取る正のイネーブル入力
端子と、制御信号を受け取る負のイネーブル入力端子と
、第１インバータ（６１）の出力端子に結合された出力
端子とを有する。
【００２４】本発明のさらに別の例では、データを保存
する手段を有するデータ・プロセッサにおいて、回路（
５０）はさらに、第３信号の補数に応答して第１トラン
ジスタ（６４）の第２電流電極における電圧から出力信
号を与えるか、あるいは第３信号に応答して第２トラン
ジスタ（６５）の第２電流電極における電圧から出力信
号を与える出力手段（５４，５４’）から成る。
【００２５】さらに本発明の別の例では、検出増幅器（
５０）は、第３トランジスタ（６０），第４トランジス
タ（６１），第５トランジスタ（６２）および第６トラ
ンジスタ（６３）から構成される手段（６０，６１，６
２，６３）を有する。第３トランジスタ（６０）は、電
源電圧端子に結合された第１電流電極と、制御電極と、
第１トランジスタ（６４）の第２電流電極に結合された
第２電流電極とを有する。第４トランジスタ（６１）は
、電源電圧端子に結合された第１電流電極と、第３トラ
ンジスタ（６０）の制御電極に結合された制御電極と、
第２トランジスタ（６５）の第２電流電極に結合された
第２電流電極とを有する。第５トランジスタ（６２）は
、第３トランジスタ（６０）および第４トランジスタ（
６１）の制御電極に結合された第１電流電極と、制御信
号の補数を受け取る制御電極と、第３トランジスタ（６
０）の第２電流電極に結合された第２電流電極とを有す
る。第６トランジスタは（６３）は、第３トランジスタ
（６０）および第４トランジスタ（６１）の制御電極に
結合された第１電流電極と、制御信号を受け取る制御電
極と、第４トランジスタ（６１）の第２電流電極に結合
された第２電流電極とを有する。
【００２６】本発明のさらに別の例では、検出増幅器（
５０）はさらに、第１および第２ノードに結合され、制
御信号がアクティブの場合、第２ノードにおける電圧に
応答して、あるいは制御信号が非アクティブの場合、第
１ノードにおける電圧に応答して出力信号を与える出力
手段（５４，５４’）から成る。
【００２７】さらに、本発明の別の例では、出力手段（
５４，５４’）は、第１インバータ（７０）と第２イン
バータ（７１）とから成る。第１インバータ（７０）は
、第１ノードに結合された入力端子と、制御信号の補数
を受け取る正のイネーブル入力端子と、制御信号を受け
取る負のイネーブル入力端子と、出力信号を与える出力
端子とを有する。第２インバータ（７１）は、第２ノー
ドに結合された入力端子と、制御信号を受け取る正のイ
ネーブル入力端子と、制御信号の補数を受け取る負のイ
ネーブル入力端子と、第１インバータ（７０）の出力端
子に結合された出力端子とを有する。
【図面の簡単な説明】
【図１】論理機能を有する改善された検出増幅器を内蔵
するタグ・キャッシュを備えたデータ・プロセッサのブ
ロック図である。
【図２】排他的ＯＲ関数を有する図１の検出増幅器の概
略図である。
【図３】入力ＡＪ　が「１」に等しい場合の図２の検出
増幅器に対応する検出増幅器の概略図である。
【図４】入力ＡＪ　が「０」に等しい場合の図２の回路
に対応する回路の概略図である。
【符号の説明】
２０　　データ・プロセッサ ３０　　タグ・キャッシュ ２２　　キャッシュ ２４　　ＣＰＵ ２６　　アドレス・バス ２８　　データ・バス ３１　　タグ部 ３２　　デコーダ ３３　　ビット・セル ３４　　第１ビット・ライン ３５　　第２ビット・ライン ３６　　行ライン ３７　　検出増幅部 ３８　　制御ブロック ３９　　ＡＮＤゲート ４０　　キャッシュ・アレイ ５０　　検出増幅器 ５２　　入力部 ５４　　第１出力部 ５４’　　第２出力部 ５６　　イネーブル部 ６０，６１，６２，６３　　Ｐチャンネル・トランジス
タ６４，６５　　Ｎチャンネル・トランジスタ７０，７
１　　３状態インバータ ８０　　Ｐチャンネル・トランジスタ ８１　　Ｎチャンネル・トランジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】入力手段（５２）に結合された制御信号が
    所定の論理状態にある場合、第１入力信号と第２入力信
    号との間の差を検出することに応答して第１差信号を与
    え、かつ前記制御信号が前記所定の論理状態にある場合
    、前記第２入力信号と前記第１入力信号との間の差を検
    出することに応答して第２差信号を与える入力手段（５
    ２）；前記入力手段に結合され、前記第１差信号または
    前記第２差信号に応答して出力信号を与える出力手段（
    ５４，５４’）；および前記入力手段に結合され、選択
    信号に応答して検出増幅器を動作可能とするイネーブル
    手段（５６）であって：前記第１差信号に結合された第
    １電流電極と、前記選択信号を受け取る制御電極と、前
    記第２差信号に結合された第２電流電極とを有する第１
    トランジスタ（８０）；および前記入力手段（５２）に
    結合された第１電流電極と、前記選択信号を受け取る制
    御電極と、第１電源電圧端子に結合された第２電流電極
    とを有する第２トランジスタ（８１）；から成るイネー
    ブル手段（５６）；によって構成されることを特徴とす
    る論理機能を有する検出増幅器（５０）。
  2. 【請求項２】データ格納手段を有するデータ・プロセッ
    サにおいて：仮想接地ノードに結合された第１電流電極
    をそれぞれ有し、かつ制御電極において第１信号および
    第２信号をそれぞれ受け取る第１入力トランジスタ（６
    ４）および第２入力トランジスタ（６５）；前記第１ト
    ランジスタ（６４）の第２電流電極に結合された第１電
    流電極と、制御電極と、正の電源電圧端子に結合された
    第２電流電極とを有する第３トランジスタ（６０）；前
    記第２トランジスタ（６５）の第２電流電極に結合され
    た第１電流電極と、前記第３トランジスタ（６０）の前
    記制御電極に結合された制御電極と、前記正の電源電圧
    端子に結合された第２電流電極とを有する第４トランジ
    スタ（６１）；前記第１トランジスタ（６４），第２ト
    ランジスタ（６５），第３トランジスタ（６０）および
    第４トランジスタ（６１）に結合され、制御信号の補数
    に応答して前記第３トランジスタ（６０）の前記制御電
    極と前記第１電流電極とを共に結合し、かつ前記制御信
    号に応答して前記第４トランジスタ（６１）の前記制御
    電極と前記第１電流電極とを共に結合する論理手段（６
    ２，６３）；によって構成されることを特徴とする回路
    （５０）。
  3. 【請求項３】データ格納手段を有するデータ・プロセッ
    サにおいて、１つの回路（５０）で論理機能と比較動作
    とを同時に実行する方法であって：回路（５０）を動作
    可能にする段階；第１入力信号を受け取る第１入力トラ
    ンジスタ（６４）または第２入力信号を受け取る第２入
    力トランジスタ（６５）を導通状態にし、前記回路が動
    作可能になると、前記第１トランジスタ（６４）および
    前記第２トランジスタ（６５）の第１電流電極を負の電
    源電圧端子にそれぞれ結合する段階；第１および第２制
    御信号に応答して、前記第１入力トランジスタ（６４）
    および前記第２入力トランジスタ（６５）の第２電流電
    極を正の電源電圧端子にそれぞれ実質的に選択結合する
    段階；前記第１制御信号が所定の論理状態にある場合、
    前記第１入力信号と前記第２入力信号との間の差に応答
    して、あるいは前記第２制御信号が前記所定の論理状態
    にある場合、前記第２入力信号と前記第１入力信号との
    間の差に応答して、出力信号を与える段階；によって構
    成されることを特徴とする方法。
  4. 【請求項４】仮想接地ノードに結合された第１電流電極
    と、第１および第２信号をそれぞれ受け取る制御電極と
    をそれぞれ有する第１トランジスタ（６４）および第２
    トランジスタ（６５）であって、第２電流電極が第１ノ
    ードおよび第２ノードにそれぞれ結合された第１トラン
    ジスタ（６４）および第２トランジスタ（６５）；前記
    第１トランジスタ（６４）および第２トランジスタ（６
    ５）の前記第２電流電極に結合され、制御信号および該
    制御信号の補数にそれぞれ応答して、前記第２トランジ
    スタ（６５）を流れる電流を前記第１ノードに選択的に
    鏡映するか、あるいは前記第１トランジスタ（６４）を
    流れる電流を前記第２ノードに選択的に鏡映する手段（
    ６０，６１，６２，６３）；によって構成されることを
    特徴とする論理機能を有する検出増幅器（５０）。
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