KR910009443B1 - 바이폴라 콤프리 멘타리 금속 산화막 반도체 게이트를 사용하는 논리회로 - Google Patents

바이폴라 콤프리 멘타리 금속 산화막 반도체 게이트를 사용하는 논리회로 Download PDF

Info

Publication number
KR910009443B1
KR910009443B1 KR1019880015061A KR880015061A KR910009443B1 KR 910009443 B1 KR910009443 B1 KR 910009443B1 KR 1019880015061 A KR1019880015061 A KR 1019880015061A KR 880015061 A KR880015061 A KR 880015061A KR 910009443 B1 KR910009443 B1 KR 910009443B1
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
bipolar
output
logic circuit
Prior art date
Application number
KR1019880015061A
Other languages
English (en)
Other versions
KR890008837A (ko
Inventor
야시히꼬 마끼
오사무 노무라
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
후지쓰 브이 엘 에스 아이 가부시끼가이샤
나까노 히로유끼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 야마모도 다꾸마, 후지쓰 브이 엘 에스 아이 가부시끼가이샤, 나까노 히로유끼 filed Critical 후지쓰 가부시끼가이샤
Publication of KR890008837A publication Critical patent/KR890008837A/ko
Priority to KR1019910015743A priority Critical patent/KR910009446B1/ko
Application granted granted Critical
Publication of KR910009443B1 publication Critical patent/KR910009443B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021—Modifications of threshold
    • H03K19/0027—Modifications of threshold in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

Abstract

내용 없음.

Description

바이폴라 콤프리 멘타리 금속 산화막 반도체 게이트를 사용하는 논리회로
제1a도는 출력단 트랜지스터들의 일예를 나타내는 회로도.
제1b도는 제1 및 제2전원 전압들을 참조하여 제1a도에 나타낸 출력단 트랜지스터들의 출력전압도.
제2도는 CMOS 인버터의 일예를 나타내는 회로도.
제3도는 본 발명에 의한 반도체 메모리 장치의 일실시예를 나타내는 회로도.
제4도는 반도체 메모리 장치의 전압발생 회로의 일실시예를 나타내는 회로도.
제5도는 반도체 메모리 장치의 NOR회로의 일실시예를 나타내는 회로도.
제6도는 반도체 메모리 장치의 인버터의 일실시예를 나타내는 회로도.
제7도는 바이폴라 CMOS게이트를 통해 구동되는 p-채널 MOS트랜지스터의 동작 마아진 전압을 개선하기 위한 본 발명에 의한 논리회로의 일실시예를 나타내는 회로도.
본 발명은 일반적으로 논리회로에 관한 것으로, 특히 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트를 사용하는 논리회로에 관한 것이다.
종래에는, 베이직 게이트들내에 바이폴라 트랜지스터들과 MOS트랜지스터들을 갖는 바이폴라 CMOS 게이트들을 사용하는 랜돔 억세스 메모리(RAM)가 있다. 그러한 RAM에서는 큰 구동용량을 갖는 바이폴라 트랜지스터는 구동기등에 사용되는 바이폴리 CMOS 게이트의 출력단 트랜지스터로서 사용되는 한편, MOS트랜지스터는 스위치용으로 사용된다.
제1a도는 출력단 npn 트랜지스터들 Tr1과 Tr2의 일예를 나타낸다. 제1a도에서, VCC와 VEE는 제1 및 제2전원전압을 나타낸다. 트랜지스터들 Tr1과 Tr2의 베이스들의 입력신호들은 트랜지스터 Tr1의 에미터와 트랜지스터 Tr2의 콜렉터간의 노드 N1으로부터 얻어진다.제1전원전압 VCC는 트랜지스터 Tr1의 콜렉터에 입력되며 또한, 제2전원전압 VEE는 트랜지스터 Tr2의 에미터에 입력되고 또한, 이들 전원전압 VCC와VEE는 RAM에서 CMOS 인버터를 구성하는 MOS 트랜지스터들에도 입력된다. 예를 들어 VCC=OV,VEE=-5.2V이다.
전원전압 VCC와VEE로 동작되는 트랜지스터들 Tr1과 Tr2간의 노드 N1으로부터 얻은 출력전압은 제1b도에 보인 바와 같이 제1전원전압 VCC보다 약 0.5V낮은 -0.5V정도의 고레벨과 제2전원전압 VEE보다 약 0.5V높은 -4.7V정도의 저레벨을 갖는다. 인버터등의 고게이트 속도를 신현하기 위해, p-채널 MOS트래지스터의 임계전압 VTR가 낮은 것으로 약 0.6V이하인 것이 바람직하다.
다른 한편, RAM내의 제2도의 보인 CMOS인버터는 또한 -0.5V정도의 고레벨과 -4.7V정도의 저레벨을 갖는 입력신호를 받는다. 제2도에서, CMOS인버터는 p-채널 MOS 트랜지스터 Qa와 n-채널 MOS 트랜지스터Qb를 갖고 있으며 또한, 출력은 MOS 트랜지스터들 Qa Qb간의 노드 N2로부터 얻어진다.
-0.5V의 전압을 갖는 고레벨 신호가 CMOS 인버터에 입력될 때 n-채널 MOS 트랜지스터 Qb는 완전히 도통되는 한편 p-채널 MOS 트랜지스터 Qa는 완전히 차단되지 않는다. 왜냐하면 제1전원전압 VCC는 OV이고 p-채널 MOS 트랜지스터 Qa는 동작 마아진 전압을 갖고 있지 않기 때문이다.
그밖에 전원전압이 점차로 정격레벨이 될 때 바이폴라 CMOS 게이트로부터 출력된 신호의 상승시간과 하강시간이 커진다. 결과적으로 바이폴라 CMOS게이트의 출력신호를 공급받는 CMOS인버터는 감지증폭기 선택호로, 컬럼 스위치등내에 제공되며, 데이터 라인에 결합되는 제1감지증폭기와 또다른 데이터 라인에 결합되는 제2감지증폭기는 제1감지증폭기로부터 제2감지증폭기로 선택이 실제로 변동할 때 둘다 일시에 선택될 수 있다. 다시 말하면 오동작이 RAM에서 발생된다.
그러므로 p-채널 MOS트랜지스터의 차단을 보장하기 위해 p-채널 MOS트랜지스터의 동작 마아진 전압이 개선되며, 바이폴리 MOS게이트를 통해 구동되는 바이폴라 CMOS게이트와 p-채널 MOS트랜지스터를 갖는 논리회로가 요구되고 있다.
따라서, 본 발명의 목적은 상술한 문제점들이 제거된 신규하고도 유용한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또다른 목적은 바이폴라 콤프리멘타이 금속 산화막 반도체(CMOS)게이트를 통해 구동되는 p-채널 금속 산화반도체(MOS)트랜지스터의 동작 마아진전압을 개선하기 위한 논리회로를 제공하는데 있는 것으로 상기 바이폴라 CMOS게이트는 CMOS게이트와 그 CMOS게이트를 통해 입력신호를 수신하기 위한 출력단 바이폴라 트랜지스터들을 갖고 있으며 상기 CMOS게이트와 출력단 바이폴라 트랜지스터들은 제1 및 제2전원전압으로 구동되며 제1전원전압은 제2전원전압보다 높으며, 또한, 출력단 바이폴라 트랜지스터들은 바이폴라 CMOS게이트의 출력신호로서 신호를 출력시키며 그리고 상기 p-채널 MOS트랜지스터는 바이폴라 CMOS게이트의 출력신호를 공급받는 게이트, 제3전원전압을 공급받는 소오스 및 노리회로의 출력신호가 출력되는 드레인 갖고 있는 논리회로 제공하는데 있다. 제3전원전압은 제1전원전압보다 낮으며 또한 제2전원전압보다 높은 예정된 값이다. 본 발명의 논리회로에 의하면, p-채널 MOS 트랜지스터의 동작 마아진 전압을 개선해줌으로써 p-채널 MOS 트랜지스터의 차단을 보장하는 것이 가능하다.
본 발명의 또다른 목적은 제1전원전압을 공급하기 위한 제1전원서, 상기 제1전원전압보다 낮은 제2전원전압을 공급하기 위한 제2전원선, 다수의 워드선들, 다수의 비트선들, 상기 워드선과 상기 비트선들의 교점에 결합되는 다수의 메모리셀들, 상기 비트선들 각각에 결합되며, 상기 비트선들의 대응하는 것에 소오스와 드레인중 하나가 결합되는 있는 제1p-채널 MOS 트랜지스터를 갖는 컬럼스위치, 상기 컬럼 스위치의 제1p-채널 MOS 트랜지스터의 게이트에 컬럼선택신호를 공급하기 위해, 상기 제1 및 제2전원선들간에 직렬로 결합되는 바이폴라 트랜지스터를 갖고 있는 컬럼 구동기, 상기 컬럼 스위치에 결합되며, 상기 컬럼스위치의 제1p-채널 MOS 트랜지스터의 소오스와 드레인중 나머지에 결합되어 있는 데이터선, 상기 데이터선상에 출력되는 판독신호는 검출하기 위해 상기 데이터선에 결합되는 감지증폭기, 그리고 상기 제1전원전압보다는 낮고, 상기 제2전원전압보다는 높은 예정된 값의 제3전원전압을 발생시키기 위한 전압발생 수단으로 구성되며, 상기 데이터선은 상기 제3전원전압이 상기 데이터선에 공급되도록 상기 전압발생수단에 연결되어 있는 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리 장치를 제공하는데 있다. 본 발명의 논리회로에 의하면 p-채널 MOS트랜지스터의 동작 마아진전압을 개선하므로서 일시에 2컬럼들을 선택하는 것과 같은 반도체 메모리장치에서의 오동작을 방지하는 것이 가능하다.
본 발명의 전술한 목적과 기타 목적 및 특징들을 첨부도면들을 참조하여 상세히 설명함 다음과 같다.
본 본명은 바이폴라 CMOS 게이트를 통해 구동되는 p-채널 MOS트랜지스터의 동작 마아진 전압을 개선하는 논리회로를 제공하는데 있다. 그러나, 본 발명에 의한 이 논리회로에 의해 얻을 수 있는 우수한 효과들의 이해를 용이하게 하기 위해 우선 반도체 메모리 장치에 논리회로를 적용한 것을 설명한다.
제3도는 본 발명에 의한 반도체 메모리 장치의 일실시예를 나타낸다. 제3도는 바이폴라 CMOS게이트들을 사용하는 RAM을 나타낸다. 외부 전원전압 발생회로(도시않됨)로부터 발생되는 제1전원전압 VCC는 터미널 1a에 걸리며 제1전원전압 VCCRAM의 각 부분들에 공급된다. 또 다른 외부전원전압 발생회로(도시않됨)로부터 발생되는 제2전원전압 VEE는 단자 1b걸리며 또한, RAM의 각 부분들에 공급된다. 전압 발생회로 2는 제1전원전압 VCC를 공급받으며, 또한, 음방향으로 제1전원전압 VCC보다 더 큰 제3전원전압 VCC를 발생시킨다. 그러므로 VCC=OV,V'CC=-0.8V일 때 예를 들어 전압발생회로 2는 다이오드 전압강하에의해 음방향으로 제1전원전압 VCC보다 0.8V 더 큰 제3전원전압 V'CC를 발생시키도록 다이오드(도시않됨)를 사용할 수도 있다.
제4도는 전압발생회로 2의 일실시예를 나타낸다.
전압발생회로 2는 제1 및 제2전원전압 VCC와 V'EE간에 직렬로 연결된 npn 트랜자수터들 Tr6 및 Tr7 그리고 제1 및 제2전원전압 VCC와 VEE간의 직렬로 연결된 저항등 R1 및 R2를 갖고 있다. 저항들 R1 및 R2간의 연결점은 트랜지스터 Tr6의 베이스에 연결된다. 제3전원전압 V'CC는 트랜지스터 Tr6의 에미터와 트랜지스터 Tr7의 콜렉터간의 노드 N3으로부터 출력된다. VR은 기준전압을 나타낸다.
RAM은 메모리셀들 3~5, 메모리셀들 3~5에 로우 선택신호를 공급하기 위한 구동기 6, 칼럼 스위치들 7~9, 칼럼 스위치들 7~9에 칼럼선택 신호를 공급하기 위한 칼럼구동기들 11, 13 및 15, 그리고 칼럼 스위치들 7~9에 기입신호를 공급하기 위한 구동기들 10,12 및 14를 갖고 있다. 그밖에, RAM은 전치감지증폭기 16, 바이폴라 CMOS게이트 17, 감지증폭기 선택회로 18, 그리고 바이폴라 CMOS게이트를 19 및 20을 갖고 있다. RAM은 다수의 워드라인들 W(하나만 도시함), 다수의 비트라인들 BL 및 칼럼 스위치들 7~9를 통해 비트라인들 BL에 결합되는 다수의 데이터 라인들 DL을 갖고 있다. 메모리셀들 3~5는 워드라인들 BL가 비트라인들 BL의 교점들에 결합된다.
이 실시예에서, 구동기들 10,12 및 14, 그리고 바이폴라 CMOS게이트 19와 20은 제5도에 보인 구성을 갖는 NOR게이트들이다. NOR게이트는 제5도에 보인 바와같이 p-채널 MOS트랜지스터 Q21과 Q22, n-채널 MOS트랜지스터들 Q23~Q26, 그리고 제1 및 제2전원전압 VCC와 VEE간에 결합된다. npn 트랜지스터들 Tr11과 Tr12를 갖고 있다.
또한 본 실시예에서 구동기들 6, 11, 13 및 15 그리고 바이폴라 CMOS게이트 17은 제6도에 보인 구성을 갖는 인버터들이다. 그 인버터는 제6도에 보인 바와같이 p-채널 MOS트랜지스터 Q31, n-채널 MOS트랜지스터들 Q32~Q34, 그리고 제1 및 제2전원전압 VCC와 VEE간에 결합된 npn트랜지스터들 Tr21과 Tr22를 갖는다.
칼럼 스위치들 7~9는 각각 동일한 구성이므로 제3도에는 칼럼 스위치 7의 구성만을 나타낸다.
칼럼 스위치 7은 p-채널 MOS트랜지스터들 Q1, Q2, Q3 및 Q4를 갖고 있다. 다른한편, 감지증폭기 선택회로 18에서, p-채널 MOS트랜지스터 Q7과 n-채널 MOS트랜지스터 Q8로 구성된 CMOS인버터는 n-채널 MOS트랜지스터 Q9의 게이트에 결합된다. 이 n-채널 MOS트랜지스터 Q9는 전치감지증폭기 16에 연결된다.
제1전원전압 VCC는 구동기들 6, 11, 13 및 15에 공급된다. 그러나, 제3전원전압 V'CC는 칼럼 스위치 7~9내의 p-채널 MOS트랜지스터 Q2및 Q4에감지증폭기 선택회로 18내의 p-채널 MOS트랜지스터 Q7 그리고, 기입데이타 D를 출력시키기 위한 회로내의 p-채널 MOS트랜지스터 Q10및 Q12에 공급된다.
RAM의 기입모드에서, 기입데이타 D는 바이폴라 CMOS게이트 19를 통해 p-채널 MOS트랜지스터 Q10과 n-채널 MOS트랜지스터 Q11로 구성되는 CMOS인버터에 공급된다. 다른 한편, 기입데이타 D의 반전상을 갖는 기입데이타
Figure kpo00002
는 바이폴라 CMOS20을 통해 p-채널 MOS 트랜지스터Q12와 n-채널 MOS트랜지스터 Q13으로 구성된 CMOS인버터에 공급된다.
고레벨 기입신호가 구동기 10으로부터 출력되고 또한, 저레벨 칼럼선택 신호가 칼럼 구동기 11로부터 출력될 때 트랜지스터 Q1과 Q3는 도통되고 또한, 칼럼 스위치 7은 선택된 상태가 된다. 그밖에 바이폴라 CMOS게이트 17에 입력되는 전치감지 증폭기 선택신호는 기입모드시에 항상 고레벨을 갖기 때문에 트랜지스터 Q9는 항상 차단되고 또한, 전치감지증폭기 16은 비선택 상태가 된다.
따라서, 기입데이타 D와
Figure kpo00003
는 또한, 메모리셀 3에 공급되며 또한, 칼럼 스위치 7의 트랜지스터들 Q1과 Q3을 통해 그내에 기입된다.
다른 한편, 판독모드에서, 바이폴라 CMOS게이트 17에 입력되는 전치감지증폭기 선택신호는 저레벨을 가지며 또한, 트랜지스터 Q9는 도통되므로 그에 의해 전치감지증폭기 16은 선택된 상태가 된다. 그밖에 저레벨 기입신호가 구동기 10으로부터 출력되고 또한 저레벨 칼럼 선택신호가 칼럼 구동기 11로부터 출력될 때, 트랜지스터들 Q1, Q2, Q3 및 Q4는 도통되며 또한 칼럼 스위치 7은 선택된 상태가 된다.
칼럼 스위치 7이 로우 선택신호에 의해 선택되어 로우선택신호가 메모리셀들 3~5에 공급될 때 메모리셀 3으로부터 판독되는 데이터는 칼럼 스위치 7을 통해 전치감지증폭기 16으로 공급되어 전치감지증폭기 16내에 검출된다.
이 판독모드에서, 바이폴라 CMOS게이트들 19 및 20과 구동기들 13 및 15는 고레벨 신호를 출력시킨다.
진술한 바와 같이 동작하는 RAM에서, p-채널 MOS트랜지스터들 Q1, Q2, Q3, Q4, Q7, Q10 및 Q12의 소오스들에 입력되는 전원전압은 음방향으로 제1전원전압 VCC보다 큰 제3전원전압 V'CC이다. 이 때문에, 이들 p-채널 MOS트랜지스터들의 게이트 입력전압이 제레벨에서 고레벨로 변동할 때, 이 p-채널 MOS트랜지스터는 종래의 반도체 메모리 장치의 p-채널 MOS트랜지스터에 비해 짧은 시간이내에 양성적으로 차단된다.
제3전원전압 V'CC가 p-채널 MOS트랜지스터들 Q1, Q2, Q3, Q4, Q7, Q10 및 Q12이외의 p-채널 MOS트랜지스터의 소오스들에 입력되는 것을 생각할 수도 있다. 그러나 이 실시예에서, 제3전원전압 V'CC는 p-채널 MOS트랜지스터들 Q1, Q2, Q3, Q4, Q7, Q10 및 Q12의 소오스들에 입력된다. 왜냐하면 이들p-채널 MOS트랜지스터의 출력레벨의 변동은 일시에 두 감지증폭기를 오선택하는 것과 같은 칼럼 스위치들 7~9와 전치 감지증폭기 16의 오동작이 원인이 된다. 다른 한편, p-채널 MOS트랜지스터들 Q1, Q2, Q3, Q4, Q7, Q10 및 Q12이외의 p-채널 MOS트랜지스터의 출력레벨의 변동은 그러한 오동작의 원인이 되지 않으므로 결국 제1전원전압 VCC대신 제3전원전압 V'CC를 이들 다른 p-채널 MOS트랜지스터에 공급할 필요가 없다. 그밖에 만일 제3전원전압 V'CC가 RAM의 모든 p-채널 MOS트랜지스터에 공급될 경우, 전압발생회로 2로서 큰 용량을 갖는 회로를 사용해야만 하므로 불가피하게 회로의 규모와 구성이 각각 커지고 복잡해질 수밖에 없다.
전술한 본 발명에 의한 반도체 메모리 장치의 실시예는 바이폴라 CMOS게이트를 통해 구동되는 p-채널 MOS트랜지스터의 동작 마아진 전압을 개선하는 논리회로를 사용한다. 그러나, 그러한 논리회로의 응용이 반도체 메모리 장치로 제한되지 않는다.
제7도는 바이폴라 CMOS게이트를 통해 구동되는 p-채널 MOS트랜지스터의 동작 마아진 전압을 개선하기 위한 본 발명에 의한 논리 회로의 일실시예를 나타낸다. 제7도에서, 바이폴라 CMOS게이트 50은 p-채널 MOS트랜지스터 Q16에 연결되어 있다. 바이폴라 CMOS게이트 50은 p-채널 MOS트랜지스터 Q51과 p-채널 MOS트랜지스터 Q52, Q53 및 Q54로 구성된 CMOS게이트 51을 갖고 있음 또한, 도시된 바와 같이 연결된 출력단 npn트랜지스터들 Tr41과 Tr42를 갖고 있다.
트랜지스터 Tr41이 도통될 때, 노드 N4에서의 전압 VN4는 VCC-VBE가 된다. 여기서 VBE는 트랜지스터 Tr41의 베이스-에미터전압을 나타낸다. 이 경우에, 전압 VN4에 의해 p-채널 MOS트랜지스터 Q61을 도통시켜야하므로 이 전압VN4는 p-채널 MOS트랜지스터의 Q16의 임계전압 Vth보다 커야한다. 만일 p-채널 MOS트랜지스터 Q61의 소오스에 걸리는 전원전압이 OV인 제1전원전압 VCC일 경우, 동작 마아진 전압이 없으므로 p-채널 MOS트랜지스터의 Q61의 차단이 보장될 수 없다. 그러나, 이 실시예에서, p-채널 MOS트랜지스터 Q61의 소오스에 걸리는 전원전압은 음의 방향으로 제1전원전압 VC다 낮은 0.8V인 제3전원전압 V'CC이다.
이러한 이유 때문에, 임계전압 Vth는 0.6V이하의 저전압에 유지되므로 전압 VN4에 의해 p-채널 MOS트랜지스터 Q61의 차단이 개선된 동작 마아진 전압으로 인해 보장된다.
또한 본 발명은 이 실시예들로만 제한되지 않고 본 발명의 범위로부터 벗어나지 않은 본 발명의 범위로부터 벗어나지 않는 범위내에서 여러 수정 변경이 가능하다.

Claims (5)

  1. 제1 및 제2전원전압에 의해 구동되는 바이폴라 콤프리멘타리 금속산화막 반도체(MOS)게이트를 통해 구동되는 p-채널 금속산화막 반도체(CMOS)의 동작 마아진 전압을 개선하기 위해 제3전원전압에 결합되는 논리회로에 있어서, 상기 바이폴라 CMOS게이트는 CMOS게이트와 상기 CMOS게이트를 통해 입력신호를 수신하기 위한 출력단 바이폴라 트랜지스터들로 구성하되, 상기 CMOS게이트와 상기 출력단 바이폴라 트랜지스터들은 제1 및 제2전원전압들에 의해 구동되며, 상기 제1전원전압은 상기 제2전원전압보다 높으며, 상기 출력단 트랜지스터들은 상기 바이폴라 CMOS게이트의 출력신호로서 한 신호를 출력시키며, 상기 p-채널 MOS트랜지스터는 상기 출력단 트랜지스터에 결합되어 상기 바이폴라 CMOS게이트의 출력신호를 공급받는 게이트와, 제3전원전압을 공급받는 소오스와, 그리고 상기 논리회로의 출력신호가 출력되는 드레인을 갖고 있으며, 상기 제3전원전압은 상기 제1전원전압보다 낮고, 상기 제2전원전압보다 높은 소정값인 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로.
  2. 제1항에 있어서, 상기 출력단 바이폴라 트랜지스터들은 상기 제1 및 제2전원전압들간에 직렬로 결합된 한쌍의 npn트랜지스터들로 구성되며 또한, 그 쌍간의 연결점으로부터 상기 바이폴라 CMOS게이트의 상기 출력신호를 출력시키며, 상기 제1전원전압은 OV이며, 상기 제2전원전압은 약 -5.2V이며, 상기 제 3전원전압은 약 -0.8V인 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로.
  3. 제1 및 제2전원전압에 결합되는 논리회로에 있어서, 입력신호 수신용 CMOS게이트와 상기 CMOS게이트를 통해 입력신호를 수신하기 위해 상기 CMOS게이트에 결합되는 출력단 바이폴라 트랜지스터들을퐘하는 바이폴라 CMOS게이트와, 상기 CMOS 게이트와 상기 출력단 바이폴라 트랜지스터들은 제 1 및 제2전원전압에 의해 구동되며, 상기 제1전원전압은 제2전원전압보다 높으며, 상기 출력단 바이폴라 트랜지스터들은 제1출력신호를 제공하며, 상기 제1전원전압보다 낮고 상기 제2전원전압보다 높은 소정값의 제3전원전압을 제공하는 수단고, 상기 출력단 바이폴라 트랜지스터들에 의해 제공된 제1출력신호를 수신하기 위해 상기 출력단 바이폴라 트랜지스터들에 결합되는 게이트, 상기 제3전원전압을 제공하기 위해 상기 수단에 결합되는 소오스 및 상기 논리회로의 제2출력신호를 제공하는 드레인을 갖는 p-채널 MOS트랜지스터를 포함하는 것이 특징인 바이폴라 콤프리멘타리 금속 산화막 반도체를 사용하는 논리회로.
  4. 제3항에 있어서, 상기 출력단 바이폴라 트랜지스터들은 제1 및 제2전원전압간에서 직력로 결합된 한쌍의 npn트랜지스터들에 의해 형성되며, 상기 제1출력신호는 상기 쌍의 npn 트랜지스터들간의 접속점으로부터 제공되는 것이 특징인 바이폴라 콤프리멘타리 금속 산화막 반도체를 사용한 논리회로.
  5. 제4항에 있어서, 상기 제1전원전압은 0볼트, 제2전원전압은 -5.2볼트, 제3전원전압은 -0.8볼트인 것이 특징인 바이폴라 콤프리멘타리 금속 산화막 반도체를 사용한 논리회로.
KR1019880015061A 1987-11-16 1988-11-16 바이폴라 콤프리 멘타리 금속 산화막 반도체 게이트를 사용하는 논리회로 KR910009443B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910015743A KR910009446B1 (ko) 1987-11-16 1991-09-10 바이폴라 콤프리멘타리 금속산화막 반도체 게이트를 사용하는 논리회로를 갖는 반도체 메모리 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP62288730A JP2593894B2 (ja) 1987-11-16 1987-11-16 半導体記憶装置
JP62-288730 1987-11-16
JP288730 1987-11-16

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1019910015743A Division KR910009446B1 (ko) 1987-11-16 1991-09-10 바이폴라 콤프리멘타리 금속산화막 반도체 게이트를 사용하는 논리회로를 갖는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR890008837A KR890008837A (ko) 1989-07-12
KR910009443B1 true KR910009443B1 (ko) 1991-11-16

Family

ID=17733943

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880015061A KR910009443B1 (ko) 1987-11-16 1988-11-16 바이폴라 콤프리 멘타리 금속 산화막 반도체 게이트를 사용하는 논리회로

Country Status (5)

Country Link
US (2) US4906868A (ko)
EP (1) EP0317430B1 (ko)
JP (1) JP2593894B2 (ko)
KR (1) KR910009443B1 (ko)
DE (1) DE3875319T2 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2593894B2 (ja) * 1987-11-16 1997-03-26 富士通株式会社 半導体記憶装置
JPH0239719A (ja) * 1988-07-29 1990-02-08 Fujitsu Ltd 半導体回路
JPH07120937B2 (ja) * 1988-11-08 1995-12-20 日本電気株式会社 インバータ回路
JPH02246151A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式
DE69026534T2 (de) * 1989-05-15 1996-09-12 Texas Instruments Inc BICMOS-Hochleistungsschaltkreis mit voller Ausgangsspannungsschwingung
JPH02303216A (ja) * 1989-05-17 1990-12-17 Fujitsu Ltd 半導体集積回路
US5006736A (en) * 1989-06-13 1991-04-09 Motorola, Inc. Control circuit for rapid gate discharge
US4970414A (en) * 1989-07-07 1990-11-13 Silicon Connections Corporation TTL-level-output interface circuit
JP2546904B2 (ja) * 1990-01-31 1996-10-23 三菱電機株式会社 半導体論理回路
US5047980A (en) * 1990-08-17 1991-09-10 Unisys Corporation BiCMOS memory having memory cells connected directly to address decoders
JP2569986B2 (ja) * 1991-03-20 1997-01-08 富士通株式会社 半導体記憶装置
US5257226A (en) * 1991-12-17 1993-10-26 Sgs-Thomson Microelectronics, Inc. Integrated circuit with self-biased differential data lines
JP3193218B2 (ja) * 1993-12-21 2001-07-30 株式会社東芝 半導体論理回路
US5563543A (en) * 1994-12-14 1996-10-08 Philips Electronics North America Corporation Low-voltage BiCMOS digital delay chain suitable for operation over a wide power supply range
US5777510A (en) * 1996-02-21 1998-07-07 Integrated Device Technology, Inc. High voltage tolerable pull-up driver and method for operating same
US5933034A (en) * 1996-03-01 1999-08-03 Texas Instruments Incorporated High speed biCMOS gate driver for MOSFETs incorporating improved injection immunity
JP6993572B2 (ja) * 2018-01-25 2022-01-13 富士通株式会社 電子回路、半導体装置及びスイッチング電源装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60125015A (ja) * 1983-12-12 1985-07-04 Hitachi Ltd インバ−タ回路
JPH0616585B2 (ja) * 1983-12-16 1994-03-02 株式会社日立製作所 バツフア回路
JPS613390A (ja) * 1984-06-15 1986-01-09 Hitachi Ltd 記憶装置
EP0209805B1 (en) * 1985-07-22 1993-04-07 Hitachi, Ltd. Semiconductor device having bipolar transistor and insulated gate field effect transistor
JPS62221219A (ja) * 1986-03-22 1987-09-29 Toshiba Corp 論理回路
JPS6362411A (ja) * 1986-09-02 1988-03-18 Nec Corp 半導体回路
JP2585599B2 (ja) * 1987-06-05 1997-02-26 株式会社日立製作所 出力インタ−フエ−ス回路
JP2593894B2 (ja) * 1987-11-16 1997-03-26 富士通株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US4961170A (en) 1990-10-02
DE3875319T2 (de) 1993-02-25
DE3875319D1 (de) 1992-11-19
JP2593894B2 (ja) 1997-03-26
EP0317430B1 (en) 1992-10-14
EP0317430A3 (en) 1990-02-07
KR890008837A (ko) 1989-07-12
EP0317430A2 (en) 1989-05-24
JPH01130387A (ja) 1989-05-23
US4906868A (en) 1990-03-06

Similar Documents

Publication Publication Date Title
KR910009443B1 (ko) 바이폴라 콤프리 멘타리 금속 산화막 반도체 게이트를 사용하는 논리회로
KR100382687B1 (ko) 집적회로메모리용파워-온리셋회로
US4768172A (en) Memory cell
US4893275A (en) High voltage switching circuit in a nonvolatile memory
US4984207A (en) Semiconductor memory device
US4937480A (en) BICMOS buffer circuit
JPH06162782A (ja) 半導体集積回路装置
US4879681A (en) Semiconductor integrated circuit device
US4394657A (en) Decoder circuit
KR960003967B1 (ko) 디코더 회로
US5216298A (en) ECL input buffer for BiCMOS
US5359553A (en) Low power ECL/MOS level converting circuit and memory device and method of converting a signal level
EP0575188A1 (en) High voltage random-access memory cell incorporating level shifter
JPS5855597B2 (ja) 双安定半導体メモリセル
US5109167A (en) PNP word line driver
US4972375A (en) Programmable semiconductor memory circuit
KR910009446B1 (ko) 바이폴라 콤프리멘타리 금속산화막 반도체 게이트를 사용하는 논리회로를 갖는 반도체 메모리 장치
US5255225A (en) Semiconductor integrated circuit device and memory consisting of semiconductor integrated circuit
KR970003711B1 (ko) 반도체 기억장치
US4791382A (en) Driver circuit
EP0433062B1 (en) Buffer circuit
EP0638905A2 (en) Semiconductor memory integrated circuit
JP2868245B2 (ja) 半導体装置及び半導体メモリ
JP3109046B2 (ja) 半導体集積回路装置
KR19990019750A (ko) 기판 바이어스전압 감지장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031106

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee