JPS59132490A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS59132490A JPS59132490A JP58007529A JP752983A JPS59132490A JP S59132490 A JPS59132490 A JP S59132490A JP 58007529 A JP58007529 A JP 58007529A JP 752983 A JP752983 A JP 752983A JP S59132490 A JPS59132490 A JP S59132490A
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- switching circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリに係り、特にバイポーラメモリ
に関する。
に関する。
〔従来技術］
従来から１メモリセルアレーのワード線の立下がりを高
速化するために、釉々のワード線放電回路が知られてい
る。
速化するために、釉々のワード線放電回路が知られてい
る。
第１図は、例えば１９７６年のＩＥＢＥ ｌ５ＳＣＣ
Ｄｉｇ、 Ｔｅｃｈ、 Ｐａｐｅｒｓ 、 ＰＰ１８８
〜１８９ に記載されている放電回路である。メモリ
セルアレーのワード線の駆動には、一般的にＱのような
エミッタホロワが使用される。ワード線の選択は、ワー
ド線電位を高レベルにすることにより行われる。
Ｄｉｇ、 Ｔｅｃｈ、 Ｐａｐｅｒｓ 、 ＰＰ１８８
〜１８９ に記載されている放電回路である。メモリ
セルアレーのワード線の駆動には、一般的にＱのような
エミッタホロワが使用される。ワード線の選択は、ワー
ド線電位を高レベルにすることにより行われる。
選択されるワード線は常に１個であるから、他の非選択
のワード線にはすべて低レベル電位が印加される。従っ
て、第１図の回路において、複数の電流切換用トランジ
スタＱＣ８のうち電流源ＩＣ８からの電流が流れるトラ
ンジスタは、選択されたワード線に接続されているもの
１個のみである。
のワード線にはすべて低レベル電位が印加される。従っ
て、第１図の回路において、複数の電流切換用トランジ
スタＱＣ８のうち電流源ＩＣ８からの電流が流れるトラ
ンジスタは、選択されたワード線に接続されているもの
１個のみである。
選択されたワード線か立下がる時、この電流により立下
かりを速めることを意図している。
かりを速めることを意図している。
ところで、ワード線の選択が、あるワード線から他のワ
ード線へと切換わると、それまで選択されていたワード
線の電位が下がり、別のワード線の電位が上がってくる
。従って、選択から非選択に移るワード線には、充分に
立下がる前に電流か流れなくなるために、第１図の回路
では、ワード線の立下がりを充分に高速化できない。
ード線へと切換わると、それまで選択されていたワード
線の電位が下がり、別のワード線の電位が上がってくる
。従って、選択から非選択に移るワード線には、充分に
立下がる前に電流か流れなくなるために、第１図の回路
では、ワード線の立下がりを充分に高速化できない。
そこで、第２図９竿３図、第４図のような回路が考えら
れている。これらの回路ては、いずれもワード線（上側
ワード線ＵＷまたは下側ワード線ＬＷ）の電位を遅延回
路２を介してトランジスタＱＣ８のベースに印加してい
る。そのため、ワード線の立下がり時に切換トランジス
タＱＣ８に流れる電流が遅延し、ワード線の立下がりを
充分に高速化できる。遅延回路２としては、抵抗とコン
デンサ（寄生容量を活用する場合もある）で構成するの
かも通である。なお、センス回路５は、選択されたワー
ド線に接続されている複数のメモリセル１の中から読出
し又は書込みを行うメモリセルを指定する。
れている。これらの回路ては、いずれもワード線（上側
ワード線ＵＷまたは下側ワード線ＬＷ）の電位を遅延回
路２を介してトランジスタＱＣ８のベースに印加してい
る。そのため、ワード線の立下がり時に切換トランジス
タＱＣ８に流れる電流が遅延し、ワード線の立下がりを
充分に高速化できる。遅延回路２としては、抵抗とコン
デンサ（寄生容量を活用する場合もある）で構成するの
かも通である。なお、センス回路５は、選択されたワー
ド線に接続されている複数のメモリセル１の中から読出
し又は書込みを行うメモリセルを指定する。
ところで、第１図から第４図までの全ての従来例では、
切換用の電流源ＩＣ８は、下（ｔｌ、ｌＩワード線ＬＷ
の、ワード線駆動回路Ｑとは反対側（図の右側）に接続
されている。その主な理由は３つある。
切換用の電流源ＩＣ８は、下（ｔｌ、ｌＩワード線ＬＷ
の、ワード線駆動回路Ｑとは反対側（図の右側）に接続
されている。その主な理由は３つある。
（１）電流切換回路からの畢１流を、選択されたワード
線に接続されているメモリセルに流すことにすれば、選
択されたメモリセルの情報保持電流を増加することにな
り、メモリセルの動作が安定となる０ （２）上側ワード線に切換用電流源を接続すると、上側
ワード線が急速に立下がり、一方、下側ワード線はゆっ
くりと立下がるため、メモリセルの情報が破壊される可
能性がある。従って、下側ワード線に切換用電流源を接
続すべきである。
線に接続されているメモリセルに流すことにすれば、選
択されたメモリセルの情報保持電流を増加することにな
り、メモリセルの動作が安定となる０ （２）上側ワード線に切換用電流源を接続すると、上側
ワード線が急速に立下がり、一方、下側ワード線はゆっ
くりと立下がるため、メモリセルの情報が破壊される可
能性がある。従って、下側ワード線に切換用電流源を接
続すべきである。
（３）上記２つの理由で下側ワード線から放電電流を引
くとして、そり？「、流源ＩＣ８を第５図（ａ）のよう
にワード線駆動回路Ｑの反対側に接続すると、上側ワー
ド線ＩＪ Ｗと下側ワードｉｌ’１ｌＬＷの霜１圧降下
はほぼ端一シいので、その電位はか５図（ｂ）に示すよ
うにほぼ平行となり、全てのメモリセルｌにほぼ同一の
電流を分配できる。一方、ワード線駆動回路Ｑに近いｑ
１＾：に’ｆｔ流源ＩＣ８を接続すると、重圧降下によ
り、上側ワード線ＵＷと下側ワード線Ｌ１Ｗの電位差は
、第５図（Ｑ）に示すように、ワード線駆動回路（Ｊの
近くでは大きく、ワード線駆動回路Ｑから蓮ざかるにし
たかって小さくなる。
くとして、そり？「、流源ＩＣ８を第５図（ａ）のよう
にワード線駆動回路Ｑの反対側に接続すると、上側ワー
ド線ＩＪ Ｗと下側ワードｉｌ’１ｌＬＷの霜１圧降下
はほぼ端一シいので、その電位はか５図（ｂ）に示すよ
うにほぼ平行となり、全てのメモリセルｌにほぼ同一の
電流を分配できる。一方、ワード線駆動回路Ｑに近いｑ
１＾：に’ｆｔ流源ＩＣ８を接続すると、重圧降下によ
り、上側ワード線ＵＷと下側ワード線Ｌ１Ｗの電位差は
、第５図（Ｑ）に示すように、ワード線駆動回路（Ｊの
近くでは大きく、ワード線駆動回路Ｑから蓮ざかるにし
たかって小さくなる。
従って、ワード線駆動回路Ｑ （ｌ＝、：＋のセル１に
大きな電流か流れ、反対（［↓ｊ１のセルｌには殆んど
電流が流れない。そのため、切換用電流源ＩＣ８はワー
ド線駆動回路Ｑの反対側に接続される。
大きな電流か流れ、反対（［↓ｊ１のセルｌには殆んど
電流が流れない。そのため、切換用電流源ＩＣ８はワー
ド線駆動回路Ｑの反対側に接続される。
以上のような理由で、上側ワード線と下側ワード線とヲ
備えたバイポーラメモリにおいては、放電電流の切換回
路は、従来、全て下側ワード線の、ワード線駆動回路と
は反対側に接続されていた。
備えたバイポーラメモリにおいては、放電電流の切換回
路は、従来、全て下側ワード線の、ワード線駆動回路と
は反対側に接続されていた。
しかし、メモリが非常に大容量化され、かつ、それを高
速化するために切換電流を大きくするには、上記のよう
な従来の方法では限界がある。
速化するために切換電流を大きくするには、上記のよう
な従来の方法では限界がある。
その理由の１つはメモリセルの動作に依る。
例えば、第６図（ａ）に示したメモリセルでは、情報保
持状態では保持筒、流’ＢＴが高抵抗ＲＦ１を流れ、セ
ル電位■。０を決定している。一方選択時には、大きな
読出し電流ＩＲが低抵抗ＲＬを流れ、セル電位■。０．
■。。を決定している。これらの電流とセル電位■。ｌ
、■００の関係を第６図（ｂ）に示す。一般的に、第５
図に示したような、低抵抗と高抵抗とを備え、非選択時
と選択時とで抵抗を切換えて低消費電力と高速性とを図
ったメモリセルにおいては、第６図（ｂ）に示すように
、切換の途中でセル電位■。１と■。０との差が小さな
領域、すなわち不安定領域ａが存在する。メモリ容量が
比較的小さい場合には、ＲＬと１迂、との比は比較的小
さく、ｌＯ〜１０．０程度であるため、この不安定な領
域ａは少ない。従って、ワード線当りｌＱｍＡ程度まで
の放電用の切候雷、流を流してもメモリセルの動作点が
不安定領域ａに入り込むことはない。しかし、より大容
量（４にないし１６ Ｋ ｂ以上）になると町とＲＨの
比はより大きい方が好ましく、その場合、不安定領域ａ
の範囲が非常に大きくなる。
持状態では保持筒、流’ＢＴが高抵抗ＲＦ１を流れ、セ
ル電位■。０を決定している。一方選択時には、大きな
読出し電流ＩＲが低抵抗ＲＬを流れ、セル電位■。０．
■。。を決定している。これらの電流とセル電位■。ｌ
、■００の関係を第６図（ｂ）に示す。一般的に、第５
図に示したような、低抵抗と高抵抗とを備え、非選択時
と選択時とで抵抗を切換えて低消費電力と高速性とを図
ったメモリセルにおいては、第６図（ｂ）に示すように
、切換の途中でセル電位■。１と■。０との差が小さな
領域、すなわち不安定領域ａが存在する。メモリ容量が
比較的小さい場合には、ＲＬと１迂、との比は比較的小
さく、ｌＯ〜１０．０程度であるため、この不安定な領
域ａは少ない。従って、ワード線当りｌＱｍＡ程度まで
の放電用の切候雷、流を流してもメモリセルの動作点が
不安定領域ａに入り込むことはない。しかし、より大容
量（４にないし１６ Ｋ ｂ以上）になると町とＲＨの
比はより大きい方が好ましく、その場合、不安定領域ａ
の範囲が非常に大きくなる。
非選択から選択へ移行するメモリセルは過渡的に不安定
領域ａを通過するだけで、終局的にはセル電位の差は縮
まらない。しかし、選択ワード線に接続されているメモ
リセルのうち、選択セルを除いた他の全てのメモリセル
にはｆＦｉ Ｗ、用型、流か流れるため、放電電流の値
によっては不安定組成ａに入ってしまう。従って、大容
量メモリでは、メモリセルの動作点か不安定領域ａに入
り込まないようにするため、放電体２流は小さな値（例
えば１〜２ｍＡ以下）に制限される。
領域ａを通過するだけで、終局的にはセル電位の差は縮
まらない。しかし、選択ワード線に接続されているメモ
リセルのうち、選択セルを除いた他の全てのメモリセル
にはｆＦｉ Ｗ、用型、流か流れるため、放電電流の値
によっては不安定組成ａに入ってしまう。従って、大容
量メモリでは、メモリセルの動作点か不安定領域ａに入
り込まないようにするため、放電体２流は小さな値（例
えば１〜２ｍＡ以下）に制限される。
放電電流か制限される他の理由は、ワード線での電圧降
下と配線のマイグレーションによる制限である。すなわ
ち、メモリの大容量化心こ伴し）、配線の太さは着実に
細＜ ｔ、Ｃつている。一方、大容量化が進むにつれ、
微ｉ＋１１化の努力にもかかわらずチップ・サイズも着
実に増え続け、配線抵抗も増え続けている。そのため、
ワード線に流し得る電流値に制限が加えられる。
下と配線のマイグレーションによる制限である。すなわ
ち、メモリの大容量化心こ伴し）、配線の太さは着実に
細＜ ｔ、Ｃつている。一方、大容量化が進むにつれ、
微ｉ＋１１化の努力にもかかわらずチップ・サイズも着
実に増え続け、配線抵抗も増え続けている。そのため、
ワード線に流し得る電流値に制限が加えられる。
これらの理由により、メモリ容置を大きくするとワード
線に充分な放電電流を流すことができず、高速化が不可
能となる。
線に充分な放電電流を流すことができず、高速化が不可
能となる。
本発明の目的は、上記の如き従来の欠点を改善し、充分
な放？（７，電流を流し得る大容量メモリを提供するこ
とにある。
な放？（７，電流を流し得る大容量メモリを提供するこ
とにある。
〔発明の概要）
上記目的を達成するため、本発明は、複数個のメモリセ
ルが、上側ワード硼と下側ワード線とから成る初数対の
ワード線対の間に接続され、各々ｎす記−Ｌ側ワード線
の一端にワード線駆動回路か接続されているメモリセル
・アレーを有するメモリ回路において、前記複数対のワ
ード線対のうちの一つが選択されたことを検出し７て選
択された前記ワード線対にのみ大きな電流を流す電流切
換回路を前記上側ワード線および下側ワード線に接続し
、前記上側ワード線に接続した前記型、流切換回路は、
前記ワード線駆動回路と同じ側に、 前記下側ワード
線に接続した前記電流υ−１換回路は、ｎｉｉ記ワード
線駆動回路と反対側に配置したことを１ＪＳＪ徴とする
。
ルが、上側ワード硼と下側ワード線とから成る初数対の
ワード線対の間に接続され、各々ｎす記−Ｌ側ワード線
の一端にワード線駆動回路か接続されているメモリセル
・アレーを有するメモリ回路において、前記複数対のワ
ード線対のうちの一つが選択されたことを検出し７て選
択された前記ワード線対にのみ大きな電流を流す電流切
換回路を前記上側ワード線および下側ワード線に接続し
、前記上側ワード線に接続した前記型、流切換回路は、
前記ワード線駆動回路と同じ側に、 前記下側ワード
線に接続した前記電流υ−１換回路は、ｎｉｉ記ワード
線駆動回路と反対側に配置したことを１ＪＳＪ徴とする
。
〔発明の実施例）
以下、１シ１面を用いて本発明の詳細な説明するが、理
解を容易にするため、前述した２つの於電電流制眼神由
に対するｆ’ＪＴ法手段を分けてＷＱ明する。
解を容易にするため、前述した２つの於電電流制眼神由
に対するｆ’ＪＴ法手段を分けてＷＱ明する。
まず、メモリセルの動作が不安定にに゛ることを回避す
るために、放１号′屯流を制限している揚台の解決手段
について説明する。
るために、放１号′屯流を制限している揚台の解決手段
について説明する。
第７図は、第１図の従来回路に対して上記解決手段を設
（・ツた例である。図示したように、本例では、下側ワ
ードｉＪ Ｌ Ｗに電流源ＩＣ３Ｌおよび電流切換用ト
ランジスタＱＣ８Ｉの切換回路を接続するだけでなく、
上側ワード線ｔＪＷにも電流源ＩＣ８２および電流切換
用トランジスタＱＣ３２の切換回路が接続されている。
（・ツた例である。図示したように、本例では、下側ワ
ードｉＪ Ｌ Ｗに電流源ＩＣ３Ｌおよび電流切換用ト
ランジスタＱＣ８Ｉの切換回路を接続するだけでなく、
上側ワード線ｔＪＷにも電流源ＩＣ８２および電流切換
用トランジスタＱＣ３２の切換回路が接続されている。
このような構成にすることにより、下側ワード線Ｌ Ｗ
には、放電電流が流ねた状態でセル電位の差がひらき動
作か安定となるだけの電流を流し、上側ワード線ＵＷに
は放電が高速となるのに必要な電流だけを流せはよい。
には、放電電流が流ねた状態でセル電位の差がひらき動
作か安定となるだけの電流を流し、上側ワード線ＵＷに
は放電が高速となるのに必要な電流だけを流せはよい。
この駅、合、前述しまたように、上１則ワードＨｖＷの
方か下側ワード線Ｌ Ｗより高速で立下がり、メモリセ
ルの記憶″Ｉ、ｉ４ 報が破壊される心配があるが、シ
ミュレーシロンおよび実験の結果では、上側ワード線Ｕ
Ｗに下側ワード線ＬＷよりも１０倍程度もの大きな電流
を流しても、下側ワード線ＬＷにも電流を流［、ている
限り情報破壊の心配がないことが確紹された。
方か下側ワード線Ｌ Ｗより高速で立下がり、メモリセ
ルの記憶″Ｉ、ｉ４ 報が破壊される心配があるが、シ
ミュレーシロンおよび実験の結果では、上側ワード線Ｕ
Ｗに下側ワード線ＬＷよりも１０倍程度もの大きな電流
を流しても、下側ワード線ＬＷにも電流を流［、ている
限り情報破壊の心配がないことが確紹された。
第８．９．１０図は、それぞれ第２．３．４図の従来回
路に上記手段、すなわち上側ワード線ＵＷに電流切換用
トランジスタＱＣＳ ２の切換回路を設けた例である。
路に上記手段、すなわち上側ワード線ＵＷに電流切換用
トランジスタＱＣＳ ２の切換回路を設けた例である。
また、第１１図の回路は、第１０図における遅延回路２
を２つの放電電流切換回路で共通に使用して、部品点数
を減らしたちのである。遅延回路２は、第１１図では実
線で示したように下側ワード線に接続されているが、そ
の代りに破線で示すように上側ワード線に接続してもよ
い。これらの例でも、第７図の場合と同様、メモリセル
の動作上からの制限には無関係に、充分な放電市１流を
流し得ることは明らかである。
を２つの放電電流切換回路で共通に使用して、部品点数
を減らしたちのである。遅延回路２は、第１１図では実
線で示したように下側ワード線に接続されているが、そ
の代りに破線で示すように上側ワード線に接続してもよ
い。これらの例でも、第７図の場合と同様、メモリセル
の動作上からの制限には無関係に、充分な放電市１流を
流し得ることは明らかである。
以上の例においては、上側ワード線と下側ワード線には
同じ型の１１ｔＺ ＠ ’ｉ、流切換回路（および遅延
回路）が使用されているが、上側ワード線と下側ワード
線に異なる型の放電電流切換回路を接続してもよい。
同じ型の１１ｔＺ ＠ ’ｉ、流切換回路（および遅延
回路）が使用されているが、上側ワード線と下側ワード
線に異なる型の放電電流切換回路を接続してもよい。
その−例を第１２図に示す。第１２図では、上側ワード
線に連延型放電ｊｌｔ流切換回路、下側ワード線には非
逓延型′ｆ１（流切換回路が接続されている。
線に連延型放電ｊｌｔ流切換回路、下側ワード線には非
逓延型′ｆ１（流切換回路が接続されている。
もちろん、−上側および下側ワード線にとのような放電
電流切換回路をａ合わせて使用し７てもよいことは１う
までもない。
電流切換回路をａ合わせて使用し７てもよいことは１う
までもない。
以上、詰６図と関連して「９明したメモリセルの動作上
の制限を排除して高速化を達成する例について説明して
きた。しかしながら、以上の例では、ワード線での電圧
降下とマイグレーションによる放′眠電７流の制限は克
服できない。そこで次に、これらの制限をも排除する本
発明の実施例について説、明する。
の制限を排除して高速化を達成する例について説明して
きた。しかしながら、以上の例では、ワード線での電圧
降下とマイグレーションによる放′眠電７流の制限は克
服できない。そこで次に、これらの制限をも排除する本
発明の実施例について説、明する。
第１３図は、ワード線での電圧降下およびマイグレーシ
ョンによる制限をも克服した本発明の一実ＩＩｌ′ＩＪ
例である。この実施例では、上側ワード線ＵＷに対する
放電電流源ＩＣ８２は、駆動回路Ｑ使１に接続されてい
る。従来、放電用電流源が駆動回路とは反対側に配置さ
れていたのは、既に本１明した通り、下１１Ｉ：１ワー
ド線の電位分布と一ヒ（ｌ”、ｌｊワード線の電位分布
とをできるたけ同一にし、各メモリセルに流れる放電市
１流を均一化するのが目的であった。しかし、上側ワー
ド廟からも放電電流を流す場合には、−上側ワード線用
放電電流源にはこの姿請は不要となる。そこで、第１３
図のように上側ワード線用放電電流源ＩＣ３２を駆動回
路Ｑ側に配置することが可能となり、ワード線での電圧
降下およびマイグレーションを大幅に低減できる。
ョンによる制限をも克服した本発明の一実ＩＩｌ′ＩＪ
例である。この実施例では、上側ワード線ＵＷに対する
放電電流源ＩＣ８２は、駆動回路Ｑ使１に接続されてい
る。従来、放電用電流源が駆動回路とは反対側に配置さ
れていたのは、既に本１明した通り、下１１Ｉ：１ワー
ド線の電位分布と一ヒ（ｌ”、ｌｊワード線の電位分布
とをできるたけ同一にし、各メモリセルに流れる放電市
１流を均一化するのが目的であった。しかし、上側ワー
ド廟からも放電電流を流す場合には、−上側ワード線用
放電電流源にはこの姿請は不要となる。そこで、第１３
図のように上側ワード線用放電電流源ＩＣ３２を駆動回
路Ｑ側に配置することが可能となり、ワード線での電圧
降下およびマイグレーションを大幅に低減できる。
このように、上側ワード線用の放電電流切換回路を駆動
回路側に配置する場合にも、上側および下側ワード線用
の放電電流切換回路として、第１３図に示した回路以外
に、社々の組合せが可能である。
回路側に配置する場合にも、上側および下側ワード線用
の放電電流切換回路として、第１３図に示した回路以外
に、社々の組合せが可能である。
第１４図は、組合せの一例で、上側ワード線ＵＷには述
延型放電雷１流切換回路を、また下側ワード線Ｌ Ｗに
は非遅延型数Ｔ７． ’ｔＨ流切換回路を配置している
。
延型放電雷１流切換回路を、また下側ワード線Ｌ Ｗに
は非遅延型数Ｔ７． ’ｔＨ流切換回路を配置している
。
第１５図は、放電ηＬ流切換回路の別の紹合わせの例で
、下側ワード線ＬＷには汗：２図の遅延型放電電流切換
回路（第３図の回路でも、もちろん良い）を配置し、上
側ワード線ＵＷには第１図の非遅延型放電電流切換回路
と第４−図の遅延型数′峰電流切換回路とを並列にして
配置している。非遅延型数％、電流切換回路はワード線
がオンになった直後から放電預、流を流■７、一方、遅
延型放電電流切換回路はワード線かオフになった後もし
ばらく放電電流を流しおける。なお、第１５図では、ワ
ード線駆動にダーリントン・エミッタホロワを使用して
いるが、これはワード線の立上がり時間を高速化するた
めのもので、他の実施例に対しても同様に使用できる。
、下側ワード線ＬＷには汗：２図の遅延型放電電流切換
回路（第３図の回路でも、もちろん良い）を配置し、上
側ワード線ＵＷには第１図の非遅延型放電電流切換回路
と第４−図の遅延型数′峰電流切換回路とを並列にして
配置している。非遅延型数％、電流切換回路はワード線
がオンになった直後から放電預、流を流■７、一方、遅
延型放電電流切換回路はワード線かオフになった後もし
ばらく放電電流を流しおける。なお、第１５図では、ワ
ード線駆動にダーリントン・エミッタホロワを使用して
いるが、これはワード線の立上がり時間を高速化するた
めのもので、他の実施例に対しても同様に使用できる。
、以−し、本発朔の実施例を説明するに当り、上側およ
び下側ワード線放電用電流切換帥１路として特定の回路
を用いて説明してきたが、放ητ′１］ｆ流切換回路と
してどのような形式のものを用いようと本発明の成立性
を左右するものではない。また、ワード線の選択状態の
検出は、以上の例ではワード線自体の電位により行って
いるか、もちろん、ワード線ｌｉ動回路用トランジスタ
のベース以前の電イ３７を検出して１ｊ５を宣電流切換
ン行っても良いことは言うまでもない。
び下側ワード線放電用電流切換帥１路として特定の回路
を用いて説明してきたが、放ητ′１］ｆ流切換回路と
してどのような形式のものを用いようと本発明の成立性
を左右するものではない。また、ワード線の選択状態の
検出は、以上の例ではワード線自体の電位により行って
いるか、もちろん、ワード線ｌｉ動回路用トランジスタ
のベース以前の電イ３７を検出して１ｊ５を宣電流切換
ン行っても良いことは言うまでもない。
以上説明した如く、本発明によれば、下翻り−ド純のみ
ならず上側ワード線にも放電電流切換回路回路を設け、
かつ前記上側ワード線用の放市１箱流切侠回路をワード
線駆動回路側に配することにより、充分な放電物流を流
し得、大容量で高速のメモリがｎ・：戻できる。
ならず上側ワード線にも放電電流切換回路回路を設け、
かつ前記上側ワード線用の放市１箱流切侠回路をワード
線駆動回路側に配することにより、充分な放電物流を流
し得、大容量で高速のメモリがｎ・：戻できる。
第１図は従来のメモリ回路図、第２．３．４図は、第１
図に示したメモリ回路を改良した従来のメモリ回路図、
館５１；？Ｉは従来のメモリ回路の利点を説明するため
の図、第６図は従来のメモリ回路の欠点の一つを説、明
するための図、かニア、８．９．１０．１１．１２Ｒ１
はφ１′・６図で説明した従来のメモリ回路の欠点の一
つを１ダを決する手段を股Ｏツだメモリ回路図、第１３
．１４．１５図は本梵明の実施例を示す図である。 １：メモリセル、２：遅延ＩＪ路、３：センス回路、Ｕ
Ｗ：上側ワード線、Ｌ Ｗ・下側ワード線、Ｑ：ワード
線部ルＪ：用トランジスタ、ＩＣ８，ＩＣ８ｌ、ＩＣ８
２：ｔｉ９電電流切換用電流源、Ｑ Ｃ３。 ＱＣ８１，Ｑ、Ｃ８２ニア１メ密１ト１ンγ１巴切侠用
トランジスタ。 ゝ、１′−一 第、 １ 図 第 ２ 図 第 ３ 図 第４図 第 ６ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図 第 １０ 図 第 １１ 図 第 １２ 図 第 １３ 図 第 １４ 図 第 １５ 図
図に示したメモリ回路を改良した従来のメモリ回路図、
館５１；？Ｉは従来のメモリ回路の利点を説明するため
の図、第６図は従来のメモリ回路の欠点の一つを説、明
するための図、かニア、８．９．１０．１１．１２Ｒ１
はφ１′・６図で説明した従来のメモリ回路の欠点の一
つを１ダを決する手段を股Ｏツだメモリ回路図、第１３
．１４．１５図は本梵明の実施例を示す図である。 １：メモリセル、２：遅延ＩＪ路、３：センス回路、Ｕ
Ｗ：上側ワード線、Ｌ Ｗ・下側ワード線、Ｑ：ワード
線部ルＪ：用トランジスタ、ＩＣ８，ＩＣ８ｌ、ＩＣ８
２：ｔｉ９電電流切換用電流源、Ｑ Ｃ３。 ＱＣ８１，Ｑ、Ｃ８２ニア１メ密１ト１ンγ１巴切侠用
トランジスタ。 ゝ、１′−一 第、 １ 図 第 ２ 図 第 ３ 図 第４図 第 ６ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図 第 １０ 図 第 １１ 図 第 １２ 図 第 １３ 図 第 １４ 図 第 １５ 図
Claims (1)
- 【特許請求の範囲】 α）複数個のメモリセルが、上側ワード線と下側ワード
線とから成る複数対のワード線対の間に接続され、各々
前記上側ワード線の一端にワード線駆動回路が接続され
ているメモリセル・アレーを有するメモリ回路において
、前記枚数対のワード線対のうち、選択されたワード線
対にのみ大きな電流を流す電流切換回路を前記上側ワー
ド線および下側ワード線にそれぞれ接続したことを腸徴
とする半導体メモリ。 ？）前記上側ワード線に接続した前記電流切換回路は、
前記ワード線駆動回路と同じ側に、前記下側ワード線に
接続したＭｉｊ記電流切換回路は、前記ワード線駆動回
路と反対側に配置したことを特徴とする特許請求の範囲
第１項記載の半導体メモリ。 （３）前記上側ワード線に接続した前記電流切換回路お
よび前記下側ワード線に接続した前記電流切換回路のう
ち、一方又は両方が、遅延回路を具備したことを特徴と
する特許請求の範囲第１項記載の半導体メモリ。 （４）前記ワード線駆動回路は、ダーリントン、エミッ
タホロワ接続のトランジスタを有することを特徴とする
特許請求の範囲第１項又は第２項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007529A JPS59132490A (ja) | 1983-01-20 | 1983-01-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007529A JPS59132490A (ja) | 1983-01-20 | 1983-01-20 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132490A true JPS59132490A (ja) | 1984-07-30 |
| JPH0551996B2 JPH0551996B2 (ja) | 1993-08-04 |
Family
ID=11668303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007529A Granted JPS59132490A (ja) | 1983-01-20 | 1983-01-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5398201A (en) * | 1989-04-05 | 1995-03-14 | Hitachi, Ltd. | Bit-line drive circuit for a semiconductor memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422731A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Semiconductor memory circuit |
| JPS55129992A (en) * | 1979-03-24 | 1980-10-08 | Mitsubishi Electric Corp | Semiconductor memory |
-
1983
- 1983-01-20 JP JP58007529A patent/JPS59132490A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422731A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Semiconductor memory circuit |
| JPS55129992A (en) * | 1979-03-24 | 1980-10-08 | Mitsubishi Electric Corp | Semiconductor memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5398201A (en) * | 1989-04-05 | 1995-03-14 | Hitachi, Ltd. | Bit-line drive circuit for a semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551996B2 (ja) | 1993-08-04 |
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