KR900003895A - 반도체메모리셀 및 반도체메모리장치 - Google Patents

반도체메모리셀 및 반도체메모리장치 Download PDF

Info

Publication number
KR900003895A
KR900003895A KR1019890011810A KR890011810A KR900003895A KR 900003895 A KR900003895 A KR 900003895A KR 1019890011810 A KR1019890011810 A KR 1019890011810A KR 890011810 A KR890011810 A KR 890011810A KR 900003895 A KR900003895 A KR 900003895A
Authority
KR
South Korea
Prior art keywords
memory cell
semiconductor memory
selecting
cell group
data line
Prior art date
Application number
KR1019890011810A
Other languages
English (en)
Other versions
KR960009032B1 (en
Inventor
야스오 나루케
도루 모치즈키
다이라 이와세
마사미치 아사노
Original Assignee
아이오 죠이치
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아이오 죠이치, 가부시키가이샤 도시바 filed Critical 아이오 죠이치
Publication of KR900003895A publication Critical patent/KR900003895A/ko
Application granted granted Critical
Publication of KR960009032B1 publication Critical patent/KR960009032B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

내용 없음

Description

반도체메모리셀 및 반도체메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 반도체메모리셀의 구성을 나타낸 도면.
제3도는 제1도에 나타낸 메모리셀을 이용한 반도체메모리장치의 구성을 나타낸 도면.
제4도는 제3도에 나타낸 장치의 동작타이밍을 나타낸 도면이다.

Claims (6)

  1. 데이타가 독출되는 데이터선(13)과 로우레벨전압원이 인가되는 배선(15) 간에 직렬로 접속된 독출용 전계효과트랜지스터(3) 및 용단용 전계효과트랜지스터(5)와, 상기 양 트랜지스터(3,5)의 직렬접속점과 기록데이터선(17) 간에 삽입되어 기록시에 용단되는 전류용단퓨즈(7)를 구비하여 구성된 것을 특징으로 하는 반도체메모리셀.
  2. 제1항에 있어서, 상기 용단용 트랜지스터(5)는 데이터의 기록시에 소정의 전위가 제어전극에 인가됨과 더불어 상기 소정의 전위보다도 높은 전위가 상기 기록데이터선(17)에 인가되어 브레이크다운상태로 됨에 따라 얻어진 전류에 의해 상기 전류용단퓨즈(7)를 용단하도록 된 것을 특징으로 하는 반도체메모리셀.
  3. 제1항에 있어서, 상기 독출데이터선(13)은 다결정실리콘과, 확산층, 고융점금속실리사이드 및, 상기 기록데이타선(17)을 형성하는 배선층과는 다른 층의 금속중 어느 하나 또는 그들중 2개 이상을 접속시킨 것으로서 형성된 것을 특징으로 하는 반도체메모리셀.
  4. 반도체메모리셀이 정규메모리셀(31)에 대해 치환되는 예비메모리셀(33,1)을 이용해서 용장구성으로 된 것을 특징으로 하는 반도체메모리장치.
  5. 정규메모리셀군(31)과, 반도체메모리셀에 의해 구성되어 상기 정규메모리셀군(31)의 소정의 메모리셀로 치환되는 예비메모리셀군(33), 상기 정규메모리셀군(31)으로부터 데이터를 독출하려고 하는 메모리셀을 선택하는 제1선택수단(35), 상기 예비메모리셀군(33)으로부터 데이터를 독출하려고 하는 메모리셀을 선택하는 제2선택수단(43), 상기 제 1 선택수단(35)에 의해 선택된 정규메모리셀로부터 돌출된 데이터와 상기 제2선택수단(43)에 의해 선택된 예비메모리셀로부터 독출된 데이터를 선택적으로 절환해서 출력하는 절환수단(41) 및, 상기 예비메모리셀군(33)에 데이터를 기록함과 더불어 상기 제2선택수단(43)이 상기 정규메모리셀군(31)을 선택하는 어드레스에 의해 상기 정규메모리셀로 치환된 예비메모리셀을 선택하도록 가능하는 기록수단(47)을 구비하여 구성된 것을 특징으로 하는 반도체메모리장치.
  6. 제5항에 있어서, 상기 제2선택수단(43)이 반도체메모리셀을 복수병렬로 접속시킨 구성을 포함하는 것을 특징으로 하는 반도체메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR89011810A 1988-08-19 1989-08-19 Semiconductor memory cells and semiconductor memory device KR960009032B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63204802A JPH0817039B2 (ja) 1988-08-19 1988-08-19 半導体メモリセル
JP88-204802 1988-08-19

Publications (2)

Publication Number Publication Date
KR900003895A true KR900003895A (ko) 1990-03-27
KR960009032B1 KR960009032B1 (en) 1996-07-10

Family

ID=16496607

Family Applications (1)

Application Number Title Priority Date Filing Date
KR89011810A KR960009032B1 (en) 1988-08-19 1989-08-19 Semiconductor memory cells and semiconductor memory device

Country Status (5)

Country Link
US (1) US4970686A (ko)
EP (1) EP0355768B1 (ko)
JP (1) JPH0817039B2 (ko)
KR (1) KR960009032B1 (ko)
DE (1) DE68924740T2 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2509730B2 (ja) * 1989-08-11 1996-06-26 株式会社東芝 半導体メモリ装置及びその製造方法
JP2547451B2 (ja) * 1989-09-18 1996-10-23 富士通株式会社 半導体記憶装置
JPH03236263A (ja) * 1990-02-14 1991-10-22 Hitachi Ltd 半導体集積回路装置
JPH0793030B2 (ja) * 1990-04-06 1995-10-09 株式会社東芝 半導体メモリ装置
JPH0834292B2 (ja) * 1990-06-22 1996-03-29 シャープ株式会社 半導体記憶装置の書き込み方法
JP3083547B2 (ja) * 1990-07-12 2000-09-04 株式会社日立製作所 半導体集積回路装置
JP2550214B2 (ja) * 1990-07-17 1996-11-06 株式会社東芝 リダンダンシー回路の使用状態検出方法
US5208780A (en) * 1990-07-17 1993-05-04 Kabushiki Kaisha Toshiba Structure of electrically programmable read-only memory cells and redundancy signature therefor
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
JP2859481B2 (ja) * 1992-01-20 1999-02-17 シャープ株式会社 不揮発性メモリ装置
US5294846A (en) * 1992-08-17 1994-03-15 Paivinen John O Method and apparatus for programming anti-fuse devices
US5424655A (en) * 1994-05-20 1995-06-13 Quicklogic Corporation Programmable application specific integrated circuit employing antifuses and methods therefor
US6031771A (en) * 1996-10-28 2000-02-29 Macronix International Co., Ltd. Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements
US5889711A (en) * 1997-10-27 1999-03-30 Macronix International Co., Ltd. Memory redundancy for high density memory
US5896327A (en) * 1997-10-27 1999-04-20 Macronix International Co., Ltd. Memory redundancy circuit for high density memory with extra row and column for failed address storage
DE10026251A1 (de) * 2000-05-26 2001-12-06 Infineon Technologies Ag Anordnung zur Programmierung einer Fuse
US6842369B2 (en) * 2002-05-07 2005-01-11 Hewlett-Packard Development Company, L.P. Intermesh memory device
US7102910B2 (en) * 2002-12-05 2006-09-05 Koninklijke Philips Electronics, N.V. Programmable non-volatile semiconductor memory device
DE102005019587B4 (de) * 2005-04-27 2007-05-10 Infineon Technologies Ag Fuse-Speicherzelle mit verbessertem Schutz gegen unberechtigten Zugriff
JP5002967B2 (ja) * 2006-01-24 2012-08-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100845407B1 (ko) * 2007-02-16 2008-07-10 매그나칩 반도체 유한회사 원-타임-프로그래머블 셀 및 이를 구비하는 ｏｔｐ 메모리
US10600902B2 (en) * 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US8331126B2 (en) 2010-06-28 2012-12-11 Qualcomm Incorporated Non-volatile memory with split write and read bitlines
JP2012033972A (ja) * 2011-11-04 2012-02-16 Renesas Electronics Corp 半導体装置
TWI734452B (zh) * 2020-04-23 2021-07-21 友達光電股份有限公司 記憶體裝置以及寫入方法
US11164610B1 (en) 2020-06-05 2021-11-02 Qualcomm Incorporated Memory device with built-in flexible double redundancy
USD1004419S1 (en) 2020-06-12 2023-11-14 Philip Morris Products S.A. Packaging
US11177010B1 (en) 2020-07-13 2021-11-16 Qualcomm Incorporated Bitcell for data redundancy

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4223277A (en) * 1978-12-27 1980-09-16 Harris Corporation Electrically alterable field effect transistor amplifier configuration
JPS5685934A (en) * 1979-12-14 1981-07-13 Nippon Telegr & Teleph Corp <Ntt> Control signal generating circuit
US4546455A (en) * 1981-12-17 1985-10-08 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device
US4417154A (en) * 1982-02-08 1983-11-22 Motorola, Inc. Circuit for applying a high voltage signal to a fusible link
US4494220A (en) * 1982-11-24 1985-01-15 At&T Bell Laboratories Folded bit line memory with one decoder per pair of spare rows
US4609998A (en) * 1983-12-15 1986-09-02 Monolithic Memories, Inc. High conductance circuit for programmable integrated circuit
JPS60160100A (ja) * 1984-01-30 1985-08-21 Sharp Corp メモリの誤り部分或いは欠陥部分の訂正・修正回路方式
US4698589A (en) * 1986-03-21 1987-10-06 Harris Corporation Test circuitry for testing fuse link programmable memory devices

Also Published As

Publication number Publication date
EP0355768B1 (en) 1995-11-08
US4970686A (en) 1990-11-13
JPH0817039B2 (ja) 1996-02-21
JPH0254500A (ja) 1990-02-23
EP0355768A3 (en) 1991-10-23
DE68924740T2 (de) 1996-04-25
EP0355768A2 (en) 1990-02-28
KR960009032B1 (en) 1996-07-10
DE68924740D1 (de) 1995-12-14

Similar Documents

Publication Publication Date Title
KR900003895A (ko) 반도체메모리셀 및 반도체메모리장치
JP2006139900A (ja) 内部発生されたプログラミング電圧を用いてアンチヒューズをプログラムする方法及び装置
JPH07122096A (ja) 半導体メモリ用高速冗長行及び列
KR950006850A (ko) 선택기 회로
KR920018759A (ko) 반도체 메모리장치에서의 워드라인 구동회로
KR910005314A (ko) 반도체 기억장치
KR910006996A (ko) 비휘발성 메모리 어레이
KR930024162A (ko) 반도체 기억 장치
KR880000974A (ko) 휴즈회로와 그 내의 휴즈상태를 검출하는 검출회로를 갖는 반도체장치
EP0116440A2 (en) Integrated semiconductor circuit device for generating a switching control signal
KR870009383A (ko) 여분의 회로부를 가지는 반도체 메모리 소자
KR850004877A (ko) 배선 지연이 적은 배선 및 데코우더를 가진 반도체 메모리
KR930020447A (ko) 반도체 메모리 장치의 비트라인 프리차아지방식
JP2007116045A (ja) 半導体装置
EP0121394A2 (en) Static semiconductor memory device incorporating redundancy memory cells
KR850008566A (ko) 대치용장 회로를 가진 반도체집적 회로
KR910005459A (ko) 반도체메모리장치 및 그 제조방법
KR880009376A (ko) 반도체 기억장치
JPS61123169A (ja) 半導体集積回路
KR920017118A (ko) 불휘발성 반도체 기억장치
KR950009744A (ko) 반도체 기억 장치
US6014052A (en) Implementation of serial fusible links
KR880004485A (ko) 집적 메모리 회로
JPH08316427A (ja) 半導体集積回路装置
US4048629A (en) Low power mos ram address decode circuit

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100622

Year of fee payment: 15

EXPY Expiration of term