JP2550214B2 - リダンダンシー回路の使用状態検出方法 - Google Patents
リダンダンシー回路の使用状態検出方法Info
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- JP2550214B2 JP2550214B2 JP2188451A JP18845190A JP2550214B2 JP 2550214 B2 JP2550214 B2 JP 2550214B2 JP 2188451 A JP2188451 A JP 2188451A JP 18845190 A JP18845190 A JP 18845190A JP 2550214 B2 JP2550214 B2 JP 2550214B2
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- transistor
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体メモリのリダンダンシー回路が使用
されているか否かを検出するための使用状態検出方法に
関するものである。
されているか否かを検出するための使用状態検出方法に
関するものである。
（従来の技術） 従来のリダンダンシー回路の使用状態検出方法につい
て、マスクROM（Read Only Memory）で使用されるリダ
ンダンシー回路を例にとって説明する。
て、マスクROM（Read Only Memory）で使用されるリダ
ンダンシー回路を例にとって説明する。
従来より、マスクROMの歩留りを上げる技術として、
リダンダンシー回路を用いる技術が知られている。ここ
で、マスクROMでは、データの書き込みが、製造工程中
に行われる。したがって、マスクROMでリダンダンシー
回路を用いるためには、このリダンダンシー回路にデー
タを書き込む工程が必要となる。従来は、予めリダンダ
ンシー回路内の各メモリセルにヒューズを形成してお
き、後の工程でこのヒューズをレーザで切断することに
より、リダンダンシー回路へのデータの書き込みを行っ
ていた。
リダンダンシー回路を用いる技術が知られている。ここ
で、マスクROMでは、データの書き込みが、製造工程中
に行われる。したがって、マスクROMでリダンダンシー
回路を用いるためには、このリダンダンシー回路にデー
タを書き込む工程が必要となる。従来は、予めリダンダ
ンシー回路内の各メモリセルにヒューズを形成してお
き、後の工程でこのヒューズをレーザで切断することに
より、リダンダンシー回路へのデータの書き込みを行っ
ていた。
ここで、リダンダンシー回路を用いたマスクROMにお
いては、実際にリダンダンシー回路が使用されているか
否かを、チップ外部から判別できるようにする必要があ
る。このための回路としては、従来から、リダンダンシ
ーシグネチャが用いられている。第３図に、その回路図
を示す。
いては、実際にリダンダンシー回路が使用されているか
否かを、チップ外部から判別できるようにする必要があ
る。このための回路としては、従来から、リダンダンシ
ーシグネチャが用いられている。第３図に、その回路図
を示す。
第３図において、リダンダンシー回路を使用している
チップでは、レーザーでヒューズ１をカットする。一
方、リダンダンシーを使用していないチップでは、ヒュ
ーズ１のカットを行わない。
チップでは、レーザーでヒューズ１をカットする。一
方、リダンダンシーを使用していないチップでは、ヒュ
ーズ１のカットを行わない。
そして、リダンダンシー回路の使用・不使用を検出し
たい場合には、電源電位Vccを0Vとし、アドレス入力A0
をハイレベルとする。このとき、ヒューズ１が残ってい
ればアドレス入力パッド３から電源端子５へ電流が流
れ、ヒューズ１がカットされていれば電流は流れない。
これにより、リダンダンシー回路の使用・不使用を、チ
ップ外部から判別することができる。
たい場合には、電源電位Vccを0Vとし、アドレス入力A0
をハイレベルとする。このとき、ヒューズ１が残ってい
ればアドレス入力パッド３から電源端子５へ電流が流
れ、ヒューズ１がカットされていれば電流は流れない。
これにより、リダンダンシー回路の使用・不使用を、チ
ップ外部から判別することができる。
（発明が解決しようとする課題） 近年、マスクROMで用いるリダンダンシー回路へデー
タを書き込む工程を短縮するため、上述のヒューズの切
断を電気的に行う方法が提案されている。
タを書き込む工程を短縮するため、上述のヒューズの切
断を電気的に行う方法が提案されている。
第２図は、このようなリダンダンシー回路のメモリセ
ルの構成を示す回路図である。同図に示した回路では、
メモリセルが書き込み専用トランジスタ７、読み出し専
用トランジスタ９およびヒューズ11から構成されてい
る。
ルの構成を示す回路図である。同図に示した回路では、
メモリセルが書き込み専用トランジスタ７、読み出し専
用トランジスタ９およびヒューズ11から構成されてい
る。
このようなメモリセルにおいて、データの書き込みを
行う際には、高電圧印加パッド13に高電圧を印加し、か
つ、書き込みデコーダ15により書き込み専用トランジス
タ７を選択することにより、この書き込み専用トランジ
スタ７にセカンダリーブレークダウン動作をさせて、ヒ
ューズを溶断する。
行う際には、高電圧印加パッド13に高電圧を印加し、か
つ、書き込みデコーダ15により書き込み専用トランジス
タ７を選択することにより、この書き込み専用トランジ
スタ７にセカンダリーブレークダウン動作をさせて、ヒ
ューズを溶断する。
このように、ヒューズの電気的に溶断するリダンダン
シー回路では、各メモリセルごとに（すなわち各ヒュー
ズごとに）、書き込み専用トランジスタ７と読み出し専
用トランジスタ９とを別個に設ける必要があった。
シー回路では、各メモリセルごとに（すなわち各ヒュー
ズごとに）、書き込み専用トランジスタ７と読み出し専
用トランジスタ９とを別個に設ける必要があった。
ここで、第２図に示したようなリダンダンシー回路を
使用する場合には、リダンダンシーシグネチャも電気的
にヒューズを溶断することができるように構成すること
が望ましい。リダンダンシーシグネチャだけを従来のレ
ーザーカット方式で溶断するのでは、工程数が増大し、
製造コストを低減させることができないからである。
使用する場合には、リダンダンシーシグネチャも電気的
にヒューズを溶断することができるように構成すること
が望ましい。リダンダンシーシグネチャだけを従来のレ
ーザーカット方式で溶断するのでは、工程数が増大し、
製造コストを低減させることができないからである。
しかしながら、リダンダンシーシグネチャのヒューズ
を電気的に溶断するために、リダンダンシー回路と同
様、書き込み専用トランジスタと読み出し専用トランジ
スタとを別個に設けていたのでは、回路規模が増大し、
また、リダンダンシーシグネチャ自体の歩留まりが低下
するおそれがある。
を電気的に溶断するために、リダンダンシー回路と同
様、書き込み専用トランジスタと読み出し専用トランジ
スタとを別個に設けていたのでは、回路規模が増大し、
また、リダンダンシーシグネチャ自体の歩留まりが低下
するおそれがある。
本発明は、このような従来技術の欠点に鑑みてなされ
たものであり、リダンダンシー回路の使用・不使用を簡
単な回路で検出することができる、リダンダンシー回路
の使用状態検出方法を提供することを目的とする。
たものであり、リダンダンシー回路の使用・不使用を簡
単な回路で検出することができる、リダンダンシー回路
の使用状態検出方法を提供することを目的とする。
（課題を解決するための手段） 本発明に係るリダンダンシー回路の使用状態検出方法
は、 アドレス入力パッドと、このアドレス入力パッドに一
端が電気的に接続されたヒューズと、このヒューズの他
端にソースが接続され且つ前記アドレス入力パッドにゲ
ートが接続されたトランジスタと、このトランジスタの
ドレインに接続された電源と、前記ヒューズの前記一端
に接続された高電圧印加パッドとを備えたリダンダンシ
ーシグネチャを用い、 リダンダンシー回路を使用する場合には、前記アドレ
ス入力パッドの印加電圧をハイレベルとし、且つ、前記
電源の電位をローレベルとした状態で、前記高電圧印加
パッドに高電圧に印加して、前記トランジスタをセカン
ダリーブレークダウン状態にすることにより、前記ヒュ
ーズを溶断し、 リダンダンシー回路の使用状態を検出する場合には、
前記アドレス入力パッドの印加電圧をハイレベルとし、
且つ、前記電源の電位をローレベルとした状態で、前記
アドレス入力パッドと前記電源との間に電流が流れるか
否かを検出する、 ことを特徴とする。
は、 アドレス入力パッドと、このアドレス入力パッドに一
端が電気的に接続されたヒューズと、このヒューズの他
端にソースが接続され且つ前記アドレス入力パッドにゲ
ートが接続されたトランジスタと、このトランジスタの
ドレインに接続された電源と、前記ヒューズの前記一端
に接続された高電圧印加パッドとを備えたリダンダンシ
ーシグネチャを用い、 リダンダンシー回路を使用する場合には、前記アドレ
ス入力パッドの印加電圧をハイレベルとし、且つ、前記
電源の電位をローレベルとした状態で、前記高電圧印加
パッドに高電圧に印加して、前記トランジスタをセカン
ダリーブレークダウン状態にすることにより、前記ヒュ
ーズを溶断し、 リダンダンシー回路の使用状態を検出する場合には、
前記アドレス入力パッドの印加電圧をハイレベルとし、
且つ、前記電源の電位をローレベルとした状態で、前記
アドレス入力パッドと前記電源との間に電流が流れるか
否かを検出する、 ことを特徴とする。
（作 用） 本発明によれば、ヒューズを溶断する場合には、アド
レス入力パッドの印加電圧をハイレベルとし、且つ、電
源の電位をローレベルとすることによりトランジスタを
オンさせることができ、さらに、この状態で、高電圧印
加パッドに高電圧を印加することにより、このトランジ
スタをセカンダリーブレークダウン状態にしてヒューズ
の溶断を行うことができる。
レス入力パッドの印加電圧をハイレベルとし、且つ、電
源の電位をローレベルとすることによりトランジスタを
オンさせることができ、さらに、この状態で、高電圧印
加パッドに高電圧を印加することにより、このトランジ
スタをセカンダリーブレークダウン状態にしてヒューズ
の溶断を行うことができる。
また、リダンダンシー回路の使用・不使用を検出する
場合には、アドレス入力パッドの印加電圧をハイレベル
とし、且つ、電源の電位をローレベルとした状態で、ア
ドレス入力パッドと前記電源との間に電流が流れるか否
かを検出すればよい。
場合には、アドレス入力パッドの印加電圧をハイレベル
とし、且つ、電源の電位をローレベルとした状態で、ア
ドレス入力パッドと前記電源との間に電流が流れるか否
かを検出すればよい。
（実施例） 第１図は、本実施例に係るリダンダンシーシグネチャ
の構成を示す電気回路図である。
の構成を示す電気回路図である。
同図に示したように、本実施例に係るリダンダンシー
シグネチャは、アドレス入力パッド17を備えている。そ
して、このアドレス入力パッド17には、ダイオード接続
のMOSトランジスタ21,23を介して、ヒューズ25の一端
（接続ノードＡ）が接続されている。また、MOSトラン
ジスタ27（本発明の「トランジスタ」に相当する）は、
ヒューズ25の他端にソースが接続され、且つ、アドレス
入力パッド17にゲートが接続されている。このトランジ
スタ27のドレインは、電源端子19を介して、電源Vccと
接続されている。さらに、ヒューズ25の一端（接続ノー
ドＡ）は、高電圧印加パッド29にも接続されている。そ
して、この高電圧印加パッド29は、ダイオード接続のMO
Sトランジスタ31を介して、電源Vccにも接続されてい
る。
シグネチャは、アドレス入力パッド17を備えている。そ
して、このアドレス入力パッド17には、ダイオード接続
のMOSトランジスタ21,23を介して、ヒューズ25の一端
（接続ノードＡ）が接続されている。また、MOSトラン
ジスタ27（本発明の「トランジスタ」に相当する）は、
ヒューズ25の他端にソースが接続され、且つ、アドレス
入力パッド17にゲートが接続されている。このトランジ
スタ27のドレインは、電源端子19を介して、電源Vccと
接続されている。さらに、ヒューズ25の一端（接続ノー
ドＡ）は、高電圧印加パッド29にも接続されている。そ
して、この高電圧印加パッド29は、ダイオード接続のMO
Sトランジスタ31を介して、電源Vccにも接続されてい
る。
第１図に示したリダンダンシーシグネチャにおいて、
このチップのリダンダンシー回路が使用されている場合
には、ヒューズ25を電気的に溶断しなければならない。
このチップのリダンダンシー回路が使用されている場合
には、ヒューズ25を電気的に溶断しなければならない。
ここで、ヒューズ25を電気的に溶断するときは、ま
ず、電源電位Vccを0V（ローレベル）に設定し、さら
に、アドレス入力パッド17の印加電圧（すなわち入力ア
ドレスA0の値）をハイレベルに設定する。これにより、
MOSトランジスタ27をオンさせることができる。
ず、電源電位Vccを0V（ローレベル）に設定し、さら
に、アドレス入力パッド17の印加電圧（すなわち入力ア
ドレスA0の値）をハイレベルに設定する。これにより、
MOSトランジスタ27をオンさせることができる。
そして、高電圧印加パッド29に、約10Vの高電圧を印
加する。これにより、トランジスタ27を、セカンダリー
ブレークダウン状態にすることができる。ここで、セカ
ンダリーブレークダウン状態とは、ゲートを所定電位に
設定したときにドレイン電流が急激に増大する現象をい
う。そして、このセカンダリーブレークダウン状態のと
きのドレイン電流をヒューズ25に流すことにより、この
ヒューズ25を溶断することができる。
加する。これにより、トランジスタ27を、セカンダリー
ブレークダウン状態にすることができる。ここで、セカ
ンダリーブレークダウン状態とは、ゲートを所定電位に
設定したときにドレイン電流が急激に増大する現象をい
う。そして、このセカンダリーブレークダウン状態のと
きのドレイン電流をヒューズ25に流すことにより、この
ヒューズ25を溶断することができる。
なお、このとき、Vcc＝0Vであるため、トランジスタ3
1はオフしている。したがって、このトランジスタ31
は、溶断動作には影響しない。
1はオフしている。したがって、このトランジスタ31
は、溶断動作には影響しない。
次に、このリダンダンシーシグネチャを用いて、リダ
ンダンシー回路の使用・不使用を検出する方法について
説明する。
ンダンシー回路の使用・不使用を検出する方法について
説明する。
まず、電源電位Vccを0V（ローレベル）に設定し、さ
らに、アドレス入力パッド17の印加電圧（すなわち入力
アドレスA0の値）をハイレベルに設定する。これによ
り、MOSトランジスタ27をオンさせることができる。
らに、アドレス入力パッド17の印加電圧（すなわち入力
アドレスA0の値）をハイレベルに設定する。これによ
り、MOSトランジスタ27をオンさせることができる。
このため、ヒューズ25が溶断されていない場合はアド
レス入力パッド17から端子19に電流が流れるが、ヒュー
ズ25が溶断されている場合はアドレス入力パッド17から
端子19に電流が流れない。したがって、アドレス入力パ
ッド17から端子19に電流が流れるか否かにより、リダン
ダンシー回路の使用・不使用を検出することができる。
レス入力パッド17から端子19に電流が流れるが、ヒュー
ズ25が溶断されている場合はアドレス入力パッド17から
端子19に電流が流れない。したがって、アドレス入力パ
ッド17から端子19に電流が流れるか否かにより、リダン
ダンシー回路の使用・不使用を検出することができる。
なお、この検出の際には、高電圧印加パッド29はオー
プン状態にする。このとき、この高電圧印加パッド29
は、トランジスタ31によってVcc−VTHNまで充電される
ので、ノードＡがフローティングとなることはない。
プン状態にする。このとき、この高電圧印加パッド29
は、トランジスタ31によってVcc−VTHNまで充電される
ので、ノードＡがフローティングとなることはない。
このように、本実施例によれば、従来から実施されて
いるレーザーヒューズによるリダンダンシーシグネチャ
と全く同じ機能を、電気的にプログラム可能なヒューズ
を用いて実現することができる。
いるレーザーヒューズによるリダンダンシーシグネチャ
と全く同じ機能を、電気的にプログラム可能なヒューズ
を用いて実現することができる。
また、本実施例によれば、書き込み専用トランジスタ
と読み出し専用トランジスタとを別個に設ける必要がな
いので、回路規模が小さく、リダンダンシーシグネチャ
自体の歩留まりが低下するおそれもない。
と読み出し専用トランジスタとを別個に設ける必要がな
いので、回路規模が小さく、リダンダンシーシグネチャ
自体の歩留まりが低下するおそれもない。
以上詳細に説明したように、本発明に係るリダンダン
シー回路の使用状態検出方法よれば、リダンダンシーシ
グネチャに書き込み専用トランジスタと読み出し専用ト
ランジスタとを別個に設ける必要がないので、回路構成
を簡単にすることができる。すなわち、本発明によれ
ば、リダンダンシー回路の使用・不使用を簡単な回路で
検出することが可能となる。
シー回路の使用状態検出方法よれば、リダンダンシーシ
グネチャに書き込み専用トランジスタと読み出し専用ト
ランジスタとを別個に設ける必要がないので、回路構成
を簡単にすることができる。すなわち、本発明によれ
ば、リダンダンシー回路の使用・不使用を簡単な回路で
検出することが可能となる。
第１図は本発明に係るリダンダンシーシグネチャの一実
施例の回路図、第２図はマスクROMで使用するに好適な
リダンダンシー回路の一例を示す回路図、第３図は従来
のリダンダンシーシグネチャの回路図である。 17……アドレス入力パッド、19……電源端子、21,23,2
7,31……MOSトランジスタ、25……ヒューズ、29……高
電圧印加パッド。
施例の回路図、第２図はマスクROMで使用するに好適な
リダンダンシー回路の一例を示す回路図、第３図は従来
のリダンダンシーシグネチャの回路図である。 17……アドレス入力パッド、19……電源端子、21,23,2
7,31……MOSトランジスタ、25……ヒューズ、29……高
電圧印加パッド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石黒 重文 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 登 和彦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭58−170034（ＪＰ，Ａ) 特開 平２−54500（ＪＰ，Ａ)
Claims (1)
- 【請求項１】アドレス入力パッドと、このアドレス入力
パッドに一端が電気的に接続されたヒューズと、このヒ
ューズの他端にソースが接続され且つ前記アドレス入力
パッドにゲートが接続されたトランジスタと、このトラ
ンジスタのドレインに接続された電源と、前記ヒューズ
の前記一端に接続された高電圧印加パッドとを備えたリ
ダンダンシーシグネチャを用い、 リダンダンシー回路を使用する場合には、前記アドレス
入力パッドの印加電圧をハイレベルとし、且つ、前記電
源の電位をローレベルとした状態で、前記高電圧印加パ
ッドに高電圧に印加することにより、前記トランジスタ
をセカンダリーブレークダウン状態にして前記ヒューズ
を溶断し、 リダンダンシー回路の使用状態を検出する場合には、前
記アドレス入力パッドの印加電圧をハイレベルとし、且
つ、前記電源の電位をローレベルとした状態で、前記ア
ドレス入力パッドと前記電源との間に電流が流れるか否
かを検出する、 ことを特徴とする、リダンダンシー回路の使用状態検出
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188451A JP2550214B2 (ja) | 1990-07-17 | 1990-07-17 | リダンダンシー回路の使用状態検出方法 |
| KR1019910012186A KR950011729B1 (ko) | 1990-07-17 | 1991-07-16 | 반도체메모리의 리던던시시그니처 |
| US07/731,467 US5208780A (en) | 1990-07-17 | 1991-07-17 | Structure of electrically programmable read-only memory cells and redundancy signature therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188451A JP2550214B2 (ja) | 1990-07-17 | 1990-07-17 | リダンダンシー回路の使用状態検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474399A JPH0474399A (ja) | 1992-03-09 |
| JP2550214B2 true JP2550214B2 (ja) | 1996-11-06 |
Family
ID=16223928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188451A Expired - Lifetime JP2550214B2 (ja) | 1990-07-17 | 1990-07-17 | リダンダンシー回路の使用状態検出方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2550214B2 (ja) |
| KR (1) | KR950011729B1 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4480199A (en) * | 1982-03-19 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Identification of repaired integrated circuits |
| JPH0817039B2 (ja) * | 1988-08-19 | 1996-02-21 | 株式会社東芝 | 半導体メモリセル |
-
1990
- 1990-07-17 JP JP2188451A patent/JP2550214B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-16 KR KR1019910012186A patent/KR950011729B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950011729B1 (ko) | 1995-10-09 |
| KR920003323A (ko) | 1992-02-29 |
| JPH0474399A (ja) | 1992-03-09 |
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Legal Events
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|---|---|---|---|
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