JPH02238713A - 垂直ヒューズアレイ用高速ｅｃｌ入力バッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、ヒューズ書込み可能アレイを駆動する回路に
関するものであって、垂直ヒューズを使用するヒューズ
アレイを駆動するのに特に適した回路に関するものであ
る。

従来技術 ヒューズ装置のアレイ、更に詳細にはエミッタ結合論理
（Ｅ　Ｃ　Ｌ）技術を使用して製造されるアレイは従来
公知である。この様なヒューズアレイは、書込み可能リ
ードオンリーメモリ（ＦＲＯＭ）及び書込み可能論理ア
レイ（ＰＬＡ）を製造するのに適している。エミッタ結
合論理技術は、特に、極めて高速の装置を製造するのに
適している。なぜならば、対向するトランジスタは、そ
れらの内の何れもが飽和することがないような態様で、
電流源から得られる制限された量の電流を共用すること
が強制されるからである。

この様な装置に使用するのに適した一つのヒューズ要素
はいわゆる横方向ヒューズと呼ばれるものであり、それ
は、例えば第１図に示したメタルヒューズのようなもの
であり、典型的にはチタンタングステンなどのような任
意の適宜のメタル又は相互接続物質から形成することが
可能である。

ＥＣＬ回路を有する横方向ヒューズ装置を使用する場合
、最も適切なヒューズアレイ形態は、ＯＲ形態である。

なぜならば、ＥＣＬ入力（それは、制限された電流シン
ク（吸込み）能力を有するものである）は、遷移（容量
性）電流をシンク即ち吸込むに過ぎないからである。こ
の様なＯＲアレイを概略第２図に示してある。第２図は
、複数個のＮ列２０４−１乃至２０４−Ｎを示しており
、各列は、ノード２０９−１乃至２０９−Ｎを低状態ヘ
ブルする傾向のある電流源２０６−１乃至２０６−Ｎを
有している。行ライン２０１は、トランジスタ２０２−
１乃至２０２−Ｎのベースへ供給される入力信号を受取
るべく作用し、これらのトランジスタのコレクタは、ｙ
　ｃｅへ接続されており且つそれらのエミッタは、ヒュ
ーズ２０３−１乃至２０３−Ｎを介してノード２０９−
１乃至２０９−Ｎへ接続されている。ヒューズ２０３−
１乃至２０３−Ｎは、例えば、行ライン２０１上に高信
号を供給し且つＶ　ｅ　ｅを超えており典型的には１０
Ｖである書込み電圧をヒューズ２０３−１乃至２０３−
Ｎの内で書込みが行なわれるべきものに関連するトラン
ジスタ２０２−１乃至２０２−Ｎのもののコレクタヘ供
給することにより、公知の態様で個別的に書込みを行な
うことが可能である（即ち、短絡回路である初期的状態
から開回路の書込み状態へ変更される）。

トランジスタ負荷装置２０７及び抵抗２０８を具備する
単一の電流源回路は、ダイオード２０５−１乃至２０５
−Ｎを介して、正供給電圧ｖ．６から電流をノード２０
９−１乃至２０９−Ｎへ供給すべく作用する。抵抗２０
８は、この様な電流がトランジスタ２０２−１乃至２０
２−Ｎによって供給されない場合に、電流源２０６−１
乃至２０６−Ｎによって必要とされる電流を供給する。

このことは、行ライン２０１が低状態となる場合に発生
し、又、特定の電流源２０６−１乃至２０６一Ｎと関連
するヒューズ２０３−１乃至２０３一Ｎが飛ばされる（
開放状態）場合に発生する。トランジスタ２０７は、１
個を超えた数の電流源２０６−１乃至２０６−Ｎが同時
にＶ　ｃ　ｃから電流を引出している場合に、抵抗２０
８における電圧を制限すべく作用する。

行ライン２０１へ適宜の駆動信号を供給するのに適した
回路の一例を第３図に概略示してある。

行ドライバ回路３００は、ＲＯＷライン３０８及びＲＯ
Ｗライン３１５へそれぞれプルアップ電流を供給すべく
作用するプルアップトランジスタ３０６及び３１４を制
御するための第一電流源３１０を使用するＥＣＬ回路で
ある。回路３００は、それぞれ、ＲＯＷライン３０８及
びＲＯＷライン３１５から電流をシンク即ち吸込むべく
作用するプルダウントランジスタ３０４及び３１３を制
御すべく作用する第二電流源３１２を有している。

入力信号は、行ライン３１５へ電流をソースする即ち湧
き出す（即ち、行ライン３１５へ論理１ば号を印加）す
るか、又は行ライン３１５から電流をシンクする即ち吸
込む（即ち、行ライン３１５へ論理０信号を印加）する
かの何れかを画定し、且つ同時的に、逆二進信号をＲＯ
Ｗライン３０８へ印加する。入カソード３０１は、トラ
ンジスタ３０２のベースへ接続されており、そのトラン
ジスタのコレクタはＶ　ｔ　ｔへ接続されている。トラ
ンジスタ３０２のエミッタはプルダウン電流源３０３へ
接続されると共に、トランジスタ３０４及び３０５のベ
ースへ接続されている。同様に、入力？ード３０１へ印
加される入力信号の論理０と論理１の電圧レベルのほぼ
間の値を持ったバイアス電圧ＶＢＢが、トランジスタ３
１６のベースヘ印加される。トランジスタ３１６のコレ
クタはＶ−へ接続されており、且つそのエミッタはプル
ダウン電流源３１７へ接続されると共にトランジスタ３
１１及び３１３のベースへ接続されている。従って、Ｅ
ＣＬ回路技術における当業者に公知の如く、入カソード
３０１へ印加される入力信号が低状態（即ち、ＶＢＢ未
満）であると、トランジスタ３０４及び３０５はターン
オフされ且つトランジスタ３１１及び３１３はターンオ
ンされる。トランジスタ３０４及び３０５がターンオフ
されていると、電流はＶ■から抵抗３０７を介してトラ
ンジスタ３０６のベースへ供給され、トランジスタ３０
６をターンオンし且つ電流をＲＯＷライン３０８へ印加
し、従って論理１信号をＲＯＷライン３０８へ供給する
。同様に、トランジスタ３１１及び３１３がターンオン
されていると、行ラインブルアップトランジスタ３１４
のベースヘ印加される電スタ３１４をターンオフした状
態に維持する。同時に、トランジスタ３１３がターンオ
ンされ、従って行ライン３１５を低状態、即ち論理０値
ヘブルする。

ＥＣＬ人カバッファ３００は、低出力インピーダンスを
持ったアクチブプルアップトランジスタ３０６及び３１
４を有しており、且つ中間及び高出力インピーダンスを
持った電流源３１２によりプルダウンするので、回路３
００は、第２図のエミッタホロワアレイの行ライン２０
１の高入力インピーダンスを駆動する上で極めて効果的
である。

第２図の行ライン２０１によってＤＣ電流がソース即ち
湧き出されることがないので、第３図のＥＣＬバッファ
３００は、行ライン２０１からのシンク（吸込み）容量
性電流を必要とするに過ぎない。このことは、回路３０
０の中間乃至高入力インピーダンスが小さな電流を供給
することが可能であるに過ぎないので、許容可能なこと
である。

逆に、電流源２０６−１乃至２０６−Ｎによって供給さ
れそれぞれトランジスタＱ２０２−１乃至Ｑ２０２−Ｎ
の電流利得乃至はベータによって除算した電流の和の量
である小さなＤＣ電流が行ライン２０１によって吸込ま
れる。この行ライン２０１によって吸込まれる小さな量
のＤＣ電流は、第３図のバッファのトランジスタ３０６
及び３１４の低出力インピーダンスによって容易に与え
られる。

第１図の横方向ヒューズ装置の別の例はいわゆる垂直ヒ
ューズであり、それは第４ａ図に概略断面で示してある
。第４ａ図の垂直ヒューズ４０は、従来公知であり、且
つ埋め込みコレクタ４１と、基板４２と、ベース領域４
３と、エミッタ４４とを有している。ベース領域４３は
、埋め込みコレクタ４−１、基板４２、エミッタ４４と
は反対の導電型にドープされており、それにより垂直バ
イボーラトランジスタを形成している。ヒューズ装置と
して使用する場合、エミッタ４４及び埋め込みコレクタ
４１は、ヒューズ装置の二つのリードとして作用し、そ
れが書込まれていない状態においては、開回路の状態を
維持する。しかしながら、ヒューズ装置４０は、例えば
、エミッタ４４とべ−ス４３との間に形成されるＰＮ接
合のブレークダウンを発生させるのに十分に高い電圧で
印加される十分な量の書込み電流を印加することによっ
て書込みを行なうことが可能である。この書込みが行な
われる場合、エミッタ４４及びベース４３は短絡され、
その結果、ヒューズ装置４０の二つの端子の間、即ちエ
ミッタ４４と埋め込みコレクタ４１との間に、開回路で
はな＜ＰＮダイオードが形成される。書込まれていない
状態においては開回路を形成し且つ書込みが行なわれる
とダイオードを形成するフローティングベースバイボー
ラトランジスタを有する垂直ヒューズ装置を使用した状
態を第４ｂ図に示してある。

垂直ヒューズアレイは、第５図に示した如く、ダイオー
ドｒＡＮＤＪ形態を形成する。アレイ５００は、行ライ
ン５０１及び列５０３−１乃至５０３一Ｎを有している
。行ライン５０１と列５０３−１乃至５０３−Ｎとの間
に、垂直ヒューズ要素５０２−１乃至５０２−Ｎがそれ
ぞれ接続されている。列５０３−１乃至５０３−Ｎは、
抵抗５０５−１乃至５０５−Ｎを介してＶ　ｃ　ｃ端子
５０４からの電流が印加される。トランジスタ５０６−
１乃至５０６−Ｎは、それらのベースを列５０３−１乃
至５０３−Ｎへ接続しており、それらのコレクタをＶ−
へ接続しており、且つそれらのエミッタをセンスアンプ
５０７の入カソードへ共通的に接続している。この様に
、センスアンプ５０７は、全てのヒューズ５０２−１乃
至５０２−Ｎが書込まれたか否か（即ち、列５０３−１
乃至５０３−Ｎと行ライン５０１との間に短絡回路を与
えるダイオードへ開回路から変換されたこと）を表わす
出力信号を出カソード５１０上へ供給する。

換言すると、ヒューズ５０２−１乃至５０２−Ｈの何れ
か一つ又はそれ以上のものが書込まれていない場合（開
回路）、それと関連する列は低状態ヘブルされることが
なく、トランジスタ５０６一１乃至５０６−Ｎの関連す
る一つをターンオンし、且つセンスアンブ５０７をして
出カソード５１０上に論理１出力信号を供給きせる。逆
に、ヒューズ５０２−１乃至５０２−Ｈの全てが書込ま
れて、列５０３−１乃至５０３−Ｎと行ライン５０１と
の間に短絡回路を与える場合、列５０３−１乃至５０３
−Ｎの全てが低状態ヘブルされ、その際にトランジスタ
５０６−１乃至５０６−Ｎの何れかがターンオンするこ
とを防止し、センスアンプ５０７をして出カソード５１
０上に論理０出力信号を供給させる。

第２図のＯＲアレイ２００の場合における如く、行ライ
ン５０１は、入カバッファ回路によってドライブ即ち駆
動されねばならない。行ライン５０１は、第３図の入カ
バッファ回路３００によって駆動することが可能である
が、それは、プルダウン電流源３１２が十分に大きなも
のとされた場合のみである。例えば、第５図のＡＮＤア
レイにおいては、各列５０３−１乃至５０３−Ｎから書
込まれたヒューズ５０２−１乃至５０２−Ｎを介して行
ライン５０１へ流れる電流は約０．５ｍＡである。約６
４個の列を持った典型的なＰＬＡアレイの場合、各行ラ
インは１５乃至３０ｍＡの間の電流をシンク即ち吸込ま
ねばならない。しかしながら、典型的なＰＬＡ装置は、
複数個の行ラインを有しており、ＰＬＡにより大きな高
度性を与えることを可能としている。１６個の行ライン
を持った典型的なＰＬＡの場合、１６個の電流源に対す
る電流の排出は約２４０乃至４８０ｍＡであり、それは
かなりの量の電力である。従って、ＡＮＤアレイのヒュ
ーズ装置を使用するＥＣＬ　　ＰＬＡの電力消費を減少
させる必要性がある。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、垂直ヒューズを使用
するヒューズアレイを駆動するのに適しており且つ電力
消費を減少させた回路を提供することを目的とする。

構成 本発明によれば、新規なＥＣＬ人カバッファが提供され
、それは、例えば、垂直ヒューズ装置がＡＮＤアレイに
おいて使用されている場合に、行ラインによって大量の
電流が吸込まれねばならない論理アレイと共に使用する
のに特に適している。

本発明によれば、入カバッファは、行ラインから入カバ
ッファによって吸込まれる全電流量が電流源を介して通
過する必要がないように行ラインをプルダウンする手段
を提供しており、その際に入カバッファの電流消費を最
小としている。本発明の一実施例においては、プルダウ
ン電流源が使用され、それは、入カバッファへ印加され
る入力信号の適宜のレベルに応答して、プルダウントラ
ンジスタをターンオンさせ、その際にプルダウントラン
ジスタのベース電流のみが電流源によって消費されるこ
とを必要とする一方、行ラインをプルダウンしている。

本発明の一実施例においては、プルアップ装置を使用し
、且つプルアップ装置とプルダウン装置の両方が同時的
にターンオンされることがないことを確保する手段が設
けられ、その際に電流スパイクがプルアップ装置及びプ
ルダウン装置を介して通過することを防止している。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第６図を参照すると、入力信号が入カソード６０１へ印
加され、且つバイアス電圧ＶＢＢがトランジスタ６１６
のベースへ印加され、そのバイアス電圧は、入カソード
６０１へ印加される論理０と論理１入力信号の電圧レベ
ルの間の電圧レベルを持っている。電流源６１０は、プ
ルアップ装置を制御するために使用され、且つ電流源６
１２はプルダウン装置を制御するために使用される。Ｅ
ＣＬトランジスタ対６０５．６１１及び６０４，６１３
は、入力信号に応答して電流源６１０及び６１２からの
電流をそれぞれ制御するために使用される。入カソード
６０１へ論理１入力信号が印加されると、トランジスタ
６０２はターンオンし、且つ電流源６１２及び６１０か
らの電流は、それぞれ、トランジスタ６０４及び６０５
を介して制御される。トランジスタ６１１を介して電流
が流れない場合、プルアップトランジスタ６４２のベー
スは　ｙ２。から抵抗６０９及びショットキーダイオー
ド６４５を介しての経路を介して高状態ヘブルされる。

このことは、トランジスタ６４２をターンオンさせ、Ｖ
　ｃｃからの電流をショットキーダイオード６４３を介
しトランジスタ６４２を介してＲＯＷライン６１５へ印
加し、その際にＲＯＷライン６１５をプルアップする。

同時に、ＲＯＷライン６０８は、ＲＯＷライン６１５を
プルダウンする本回路の動作を参照して容易に理解され
る態様で低状態ヘプルされる。

逆に、入力端子６０１へ論理Ｏ入力信号が印加されると
、トランジスタ６０２がターンオフし、且つ電流は、電
流源６１２及び６１０から、トランジスタ６１３及び６
１１をそれぞれ介して通過される。トランジスタ６１１
を介して電流がプルされると、トランジスタ６４２のベ
ースが低状態へプルされ、その際にトランジスタ６４２
をターンオフさせ、且つ行ライン６１５をプルアップす
るための電流はもはや供給されることはない。電流がト
ランジスタ６１３を介して流れると、トランジスタ６４
１のベースは低状態ヘブルされ、その際にＰＮＰ　｝ラ
ンジスタ６４１をターンオンさせ且つ行ライン６１５か
ら電流を吸込み、従って行ライン６１５をプルダウンさ
せる。重要なことであるが、プルダウン電流源６１２は
比較的小量の電流、即ちプルダウントランジスタ６４１
のベース電流を吸込むことが必要であるに過ぎない。

べ一夕の値として１０を持った典型的なＰＮＰ　｝ラン
ジスタ６４１の場合、行ライン６１５から１５ｍＡのプ
ルダウン電流を発生させるのに１．５ｍＡのベース電流
が必要とされるに過ぎない。従って、電流源６１２によ
って吸込まれねばならない電流の大きさは、行ラインか
らの所望員のプルダウン電流よりも著しく小さい。

本発明の一実施例においては、プルダウントランジスタ
６４１のベースが直接接続により（不図示）トランジス
タ６４６のエミッタへ接続されている。第６図に示した
実施例においては、トランジスタ６４１のベースはショ
ットキーダイオード６４７を介してトランジスタ６４６
のエミッタへ接続されており、その際にトランジスタ６
４１及び６４２をスイッチさせるのに必要とされるトラ
ンジスタ６４６のベースへ印加される電圧変化を減少さ
せ、その際にスイッチング速度を増加させている。従っ
て、入カソード６０１へ高入力信号が印加されていると
、トランジスタ６１１及び６１３はオフであり、トラン
ジスタ６４６及び６４２のベースは高状態であり、トラ
ンジスタ６４１はベース電流を有することがなく、従っ
てオフであり、それはエミッタ電流がないので、トラン
ジスタ６４６と同じである。この場合、トランジスタ６
４２はターンオンされ、行ライン６１５をプルアップす
る。

逆に、入カソード６０１へ低入力信号が印加されている
場合、トランジスタ６１１及び６１３はオンであり、ト
ランジスタ６４６及び６４２のベースは低状態であり、
トランジスタ６４２はオフであり、且つ行ライン６１５
は導通状態にあるトランジスタ６４１を介してプルダウ
ンされる。この場合、行ライン６１５へ印加される電圧
は次式に等しい。

Ｖｌ１　（６４２）−ＶＢＦ！（８４Ｂ）−Ｖ　ｆ　（
８４７）＋ＶａＥ（６４１）−ＶＢ　（８４２）−Ｖ　
ｆ 尚、ＶＢ　（６４２）はトランジスタ６４２のベース電
圧であり、ＶＢ！１（６４６）はトランジスタ６４６の
ベース・エミッタ電圧であり、ＶｓＩ！（６４１）　ハ
Ｖａｇ　（６４　６）　ｌ：等しイトランシスタ６４１
のベース・エミッタ電圧であり、Ｖｆ　（６４７）はシ
ョットキートランジスタ６４７における順方向電圧降下
である。

本発明の一実施例においては、第６図に示した如く、シ
ョットキーダイオード６３３，６３４，６４３，６４４
が、書込み期間中にブレークダウンが発生することを防
止するために、■−とトランジスタ６３２，６３６，６
４２，６４６のコレクタとの間に接続されている。書込
み期間中、非選択状態にある行は、■−よりもかなり高
いレベルヘブルすることが可能である（典型的には、約
１０ｖ）。ショットキーダイオード６３３，６３４，６
４３，６４４は、トランジスタ６４６及び６４２のエミ
ッタ及びコレクタ（ＢＶＥＣＲ）の間の逆ブレークダウ
ン電圧又は抵抗６０９を介して■。に対するエミッタベ
ースブレークダウン電圧（ＢＶＥＢＯ）に起因して発生
する場合があるｖ１。へのブレークダウン経路が発生す
ることを阻止する。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに、
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は典型的な従来の横方向ヒューズを示した概略図
、第２図は横方向ヒューズを使用した典型的な従来のＯ
Ｒアレイを示した概略図、第３図は第２図のアレイの行
ラインを駆動するのに使用するのに適した従来の入カバ
ッファを示した概略図、第４ａ図は従来技術の垂直ヒュ
ーズ装置として使用されるフローティングベースバイボ
ーラトランジスタを示した概略断面図、第４ｂ図は第４
ａ図の垂直ヒューズ装置の書込まれていない状態及び書
込まれた状態を示した概略図、第５図はｒＡＮＤＪアレ
イを示した概略図、第６図は本発明の一実施例に基づい
て構成された新規な入カバッファを示した概略図、であ
る。 （符号の説明） ６０１：入カリード ６０５，６１１，６０４．６１３ ：ＥＣＬトランジスタ対 ６１０，６１２：電流源 ６１５：ＲＯＷライン ６４２：プルアップトランジスタ ６４３，６４５：ショットキーダイオード特許出願人　
　　　ナショナル　セミコンダクタ　コーポレーション ＦＩＧ．　４ａ ＦＩＧ．４ｂ メ

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受取る入力端子、前記入力信号の関数と
   して出力信号を供給する出力端子、プルアップ供給源と
   前記出力端子との間に結合されているプルアップ手段、
   プルダウン供給源と前記出力端子との間に結合されてい
   るプルダウン手段、プルダウン制御手段、を有しており
   、前記プルダウン制御手段が、第一電流源と、前記入力
   信号に応答して動作し且つ前記電流源に結合した第一電
   流取扱い端子及び前記プルダウン手段へプルダウン制御
   信号を供給する第二電流取扱い端子を具備するスイッチ
   手段とを有することを特徴とする回路。 ２、特許請求の範囲第１項において、前記プルダウン手
   段が、前記出力端子へ結合した第一電流取扱いリードと
   、前記プルダウン供給源へ結合されている第二電流取扱
   いリードと、前記プルダウン制御信号を受取る制御端子
   とを持った第一トランジスタを有していることを特徴と
   する回路。 ３、特許請求の範囲第２項において、前記プルダウン制
   御手段の前記スイッチ手段が、前記第一電流源へ結合し
   た第一電流取扱いリードと前記第一トランジスタの前記
   制御端子へ結合した第二電流取扱いリードと制御端子と
   を持った第二トランジスタ、前記第二トランジスタの前
   記制御端子へ結合したバイアス手段、前記入力信号を前
   記第二トランジスタの前記第一電流取扱いリードへ結合
   する手段、を有することを特徴とする回路。 ４、特許請求の範囲第３項において、前記バイアス手段
   が、第二電流源を有すると共に、供給電圧源へ結合され
   ている第一端子と前記第二電流源へ結合されると共に前
   記第二トランジスタの前記制御端子へ結合されている第
   二端子とバイアス電圧へ結合されている制御端子とを持
   った第三トランジスタを有することを特徴とする回路。 ５、特許請求の範囲第３項において、前記プルダウン制
   御手段が、一対のトランジスタを有すると共にバイアス
   電位へ接続されている制御端子を有しており、前記一対
   のトランジスタの各々は電流源へ共通に結合されている
   第一電流取扱い端子を持っており、前記一対のトランジ
   スタの内の第一トランジスタは前記入力端子へ結合され
   ている出力端子を持っており、前記一対のトランジスタ
   の内の第二トランジスタは前記プルダウン手段の前記制
   御端子へ結合されている第二電流取扱い端子を持ってい
   ることを特徴とする回路。 ６、特許請求の範囲第３項において、更に、前記プルダ
   ウン手段の前記制御端子へ結合されている付加的手段を
   有しており、前記付加的手段は、前記プルダウン制御手
   段が前記第二トランジスタの前記制御端子をプルダウン
   していない場合に、前記プルダウン手段の前記制御端子
   をプルアップする作用を有することを特徴とする回路。 ７、特許請求の範囲第６項において、前記付加的手段が
   、供給電圧源へ結合されている第一電流取扱い端子と前
   記第一トランジスタの前記制御端子へ結合されている第
   二電流取扱い端子と前記入力信号の関数である制御信号
   を受取るべく結合されている制御端子とを持ったプルア
   ップトランジスタを有していることを特徴とする回路。 ８、特許請求の範囲第７項において、前記付加的手段は
   、更に、一対のトランジスタを有すると共にバイアス電
   位へ結合されている制御端子を有しており、前記一対の
   トランジスタの各々は第三電流源に共通に結合されてい
   る第一電流取扱い端子を持っており、前記一対のトラン
   ジスタの内の第一トランジスタは前記入力端子へ結合さ
   れている制御端子を持っており、前記一対のトランジス
   タの内の第二トランジスタは前記付加的手段の前記制御
   端子へ結合されている第二電流取扱い端子を持っている
   ことを特徴とする回路。 ９、特許請求の範囲第３項において、前記プルダウン制
   御手段が、第一対のトランジスタを有すると共にバイア
   ス電位へ接続されている制御端子を有しており、前記第
   一対のトランジスタの各々は電流源へ共通に結合されて
   いる第一電流取扱い端子を持っており、前記第一対のト
   ランジスタの内の第一トランジスタは前記入力端子へ結
   合されている制御端子を持っており、前記第一対のトラ
   ンジスタの内の第二トランジスタは前記プルダウン手段
   の前記制御端子へ結合されている第二電流取扱い端子を
   持っており、更に、前記プルダウン手段の前記制御端子
   へ結合して付加的手段が設けられており、前記付加的手
   段は、前記プルダウン制御手段が前記第二トランジスタ
   の前記制御端子をプルダウンしていない場合に前記プル
   ダウン、手段の前記制御端子をプルアップすべく機能し
   、前記付加的手段が、供給電圧へ結合されている第一電
   流取扱い端子と前記第一トランジスタの前記制御端子へ
   結合されている第二電流取扱い端子と前記入力信号の関
   数である制御信号を受取るべく結合されている制御端子
   とを持ったプルアップトランジスタを有すると共に第二
   対のトランジスタを有しており、前記第二対のトランジ
   スタの各々は第三電流源へ共通に結合されている第一電
   流取扱い端子とバイアス電位へ結合されでいる制御端子
   とを持っており、前記第二対のトランジスタの内の第一
   トランジスタは前記入力端子へ結合されている制御端子
   を持っており、前記第二対のトランジスタの内の第二ト
   ランジスタは前記付加的手段の前記制御端子へ結合され
   ている第二電流取扱い端子を持っていることを特徴とす
   る回路。 １０、特許請求の範囲第９項において、前記第一及び第
   二対のトランジスタの前記第二トランジスタの前記制御
   端子が同一のバイアス電位へ結合されていることを特徴
   とする回路。 １１、特許請求の範囲第１０項において、前記プルアッ
   プ手段が、前記プルアップ供給源へ接続されている第一
   電流取扱いリードと前記出力端子へ接続されている第二
   電流取扱いリードと制御端子とを持ったトランジスタを
   有することを特徴とする回路。 １２、特許請求の範囲第１１項において、更に、前記入
   力信号に応答し且つ前記プルアップ手段の前記トランジ
   スタの前記制御端子へ接続されている出カソードを持っ
   ているプルアップ制御手段を有することを特徴とする回
   路。 １３、特許請求の範囲第１２項において、前記プルアッ
   プ制御手段が一対のトランジスタを有しており、前記一
   対のトランジスタの各々は電流源へ共通に結合されてい
   る第一電流取扱い端子を持つと共にバイアス電位へ結合
   されている制御端子を持っており、前記一対のトランジ
   スタの内の第一トランジスタは前記入力端子へ結合され
   ている制御端子を持っており、前記一対のトランジスタ
   の内の第二トランジスタは前記プルアップ手段の前記ト
   ランジスタの前記制御端子へ結合されている第二電流取
   扱い端子を持っていることを特徴とする回路。 １４、入力信号を受取る入力端子、前記入力信号の関数
   として相補的出力信号を供給する一対の相補出力端子、
   各々がプルアップ供給源と前記出力端子のそれぞれの一
   つとの間に結合されている一対のプルアップ手段、各々
   がプルダウン供給源と前記出力端子のそれぞれの一つと
   の間に結合されている一対のプルダウン手段、位相がず
   れた状態で動作する一対のプルダウン制御手段、を有し
   ており、前記一対のプルダウン制御手段の各々が、第一
   電流源を有すると共に、前記入力信号に応答して動作し
   且つ前記電流源に結合されている第一電流取扱い端子を
   持つと共に前記プルダウン手段の関連する一つにプルダ
   ウン制御信号を供給するための第二電流取扱い端子を持
   っているスイッチ手段を有することを特徴とする回路。 １５、特許請求の範囲第１４項において、前記プルダウ
   ン手段の各々が、前記出力端子のそれぞれの一つへ結合
   されている第一電流取扱いリードと前記プルダウン供給
   源へ結合されている第二電流取扱いリードと前記プルダ
   ウン制御信号のそれぞれの一つを受取るための制御端子
   とを持った第一トランジスタを有することを特徴とする
   回路。 １８、特許請求の範囲第１５項において、前記プルダウ
   ン制御手段の各々の前記スイッチ手段が、前記第一電流
   源へ結合されている第一電流取扱いリードと前記第一ト
   ランジスタの前記制御端子へ結合されている第二電流取
   扱いリードと制御端子とを持った第二トランジスタ、前
   記第二トランジスタの前記制御端子へ結合されているバ
   イアス手段、前記入力信号を前記第二トランジスタの前
   記第一電流取扱いリードへ結合する手段、を有すること
   を特徴とする回路。 １７、特許請求の範囲第１６項において、前記バイアス
   手段が、第二電流源を有すると共に、供給電圧源へ結合
   されている第一端子と前記第二電流源へ結合されると共
   に前記第二トランジスタの前記制御端子へ結合されてい
   る第二端子とバイアス電圧へ結合されている制御端子と
   を持った第三トランジスタを有することを特徴とする回
   路。 １８、特許請求の範囲第１６項において、前記プルダウ
   ン制御手段の各々が一対のトランジスタを有しており、
   前記一対のトランジスタの各々が電流源へ共通に結合さ
   れている第一電流取扱い端子を持つと共にバイアス電位
   へ接続されている制御端子を持っており、前記一対のト
   ランジスタの内の第一トランジスタは前記入力端子へ結
   合されている制御端子を持っており、前記一対のトラン
   ジスタの内の第二トランジスタは前記プルダウン手段の
   前記制御端子へ結合されている第二電流取扱い端子を持
   っていることを特徴とする回路。 １９、特許請求の範囲第１６項において、更に、一対の
   付加的手段を有しており、前記一対の付加的手段の各々
   は前記プルダウン手段のそれぞれの一つの前記制御端子
   へ結合されており、前記付加的手段は、前記プルダウン
   制御手段が前記第二トランジスタの前記制御端子をプル
   ダウンしていない場合に、前記プルダウン手段の前記制
   御端子をプルアップすべく作用することを特徴とする回
   路。 ２０、特許請求の範囲第１９項において、前記各付加手
   段が、供給電圧源へ結合されている第一電流取扱い端子
   と前記第一トランジスタの前記制御端子へ結合されてい
   る第二電流取扱い端子と前記入力信号の関数である制御
   信号を受取るべく結合されている制御端子とを持ったプ
   ルアップトランジスタを有することを特徴とする回路。 ２１、特許請求の範囲第２０項において、前記各付加手
   段が、更に、一対のトランジスタを有しており、前記一
   対のトランジスタの各々が第三電流源へ共通に結合され
   ている第一電流取扱い端子を持つと共にバイアス電位へ
   結合されている制御端子を持っており、前記一対のトラ
   ンジスタの内の第一トランジスタが前記入力端子へ結合
   されている制御端子を持っており、前記一対のトランジ
   スタの内の第二トランジスタが前記付加手段の前記制御
   端子へ結合されている第二電流取扱い端子を持っている
   ことを特徴とする回路。 ２２、特許請求の範囲第１６項において、各プルダウン
   制御手段が第一対のトランジスタを有しており、前記第
   一対のトランジスタの各々は電流源に共通に結合されて
   いる第一電流取扱い端子を持つと共にバイアス電位へ接
   続されている制御端子を持っており、前記第一対のトラ
   ンジスタの内の第一トランジスタは前記入力端子へ結合
   されている制御端子を持っており、前記第一対のトラン
   ジスタの内の第二トランジスタは前記プルダウン手段の
   関連するものの前記制御端子へ結合されている第二電流
   端子を持っており、更に、一対の付加手段が設けられて
   おり、前記一対の付加手段の各々は前記プルダウン手段
   の関連する一つの前記制御端子へ結合されており、前記
   付加手段は、前記プルダウン制御手段が前記第二トラン
   ジスタの前記制御端子をプルダウンしていない場合、前
   記プルダウン手段の前記制御端子をプルアップすべく作
   用し、前記各付加手段が、供給電圧へ結合されている第
   一電流取扱い端子と前記第一トランジスタの前記制御端
   子へ結合されている第二電流取扱い端子と前記入力信号
   の関数である制御信号を受取るべく結合されている制御
   端子とを持ったプルアップトランジスタを有すると共に
   、第二対のトランジスタを有しており、前記第二対のト
   ランジスタの各々は第三電流源へ共通に結合されている
   第一電流取扱い端子を持つと共にバイアス電位へ結合さ
   れている制御端子を持っており、前記第二対のトランジ
   スタの内の第一トランジスタは前記入力端子へ結合され
   ている制御端子を持っており、前記第二対のトランジス
   タの内の第二トランジスタは前記付加手段の前記制御端
   子へ結合されている第二電流取扱い端子を持っているこ
   とを特徴とする回路。 ２３、特許請求の範囲第２２項において、前記第一及び
   第二対のトランジスタの前記第二トランジスタの前記制
   御端子は同一のバイアス電位へ結合されていることを特
   徴とする回路。 ２４、特許請求の範囲第２３項において、前記プルアッ
   プ手段が、前記プルアップ供給源へ接続されている第一
   電流取扱いリードと前記出力端子の関連する一つへ接続
   されている第二電流取扱いリードと制御端子とを持った
   トランジスタを有することを特徴とする回路。 ２５、特許請求の範囲第２４項において、更に、一対の
   プルアップ制御手段が設けられており、前記一対のプル
   アップ制御手段の各々は前記入力信号に応答すると共に
   、前記プルアップ手段の関連する一つの前記トランジス
   タの前記制御端子へ接続した出カソードを持っているこ
   とを特徴とする回路。 ２８、特許請求の範囲第２５項において、前記プルアッ
   プ制御手段の各々は一対のトランジスタを有しており、
   前記一対のトランジスタの各々は電流源へ共通に結合さ
   れている第一電流取扱い端子を持つと共にバイアス電位
   へ結合されている制御端子を持っており、前記一対のト
   ランジスタの内の第一トランジスタは前記入力端子へ結
   合されている制御端子を持っており、前記一対のトラン
   ジスタの内の第二トランジスタは前記プルアップ手段の
   前記トランジスタの前記制御端子へ結合されている第二
   電流取扱い端子を持っていることを特徴とする回路。