JPH04372165A - ドライバ回路 - Google Patents
ドライバ回路Info
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- JPH04372165A JPH04372165A JP3177294A JP17729491A JPH04372165A JP H04372165 A JPH04372165 A JP H04372165A JP 3177294 A JP3177294 A JP 3177294A JP 17729491 A JP17729491 A JP 17729491A JP H04372165 A JPH04372165 A JP H04372165A
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- mos transistor
- channel mos
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- gate electrode
- electrode
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Links
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000007599 discharging Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のドラ
イバ回路に利用する。特に、異なるプリント基板上に実
装された半導体集積回路間の信号伝送を行うドライバ回
路に関すものである。
イバ回路に利用する。特に、異なるプリント基板上に実
装された半導体集積回路間の信号伝送を行うドライバ回
路に関すものである。
【０００２】
【従来の技術】図４は従来例のドライバ回路の回路図で
ある。図５は従来例のドライバ回路のドライバ回路の動
作波形を示す図である。
ある。図５は従来例のドライバ回路のドライバ回路の動
作波形を示す図である。
【０００３】従来、ドライバ回路は、図４に示すように
定電流源９の第一の端子を正電源ＶＤＤに接続し、定電
流源９の第二の端子をＰチャネル型ＭＯＳトランジスタ
３１、４１のソース電極に接続し、入力端子１をインバ
ータ回路２の入力とＰチャネル型ＭＯＳトランジスタ４
１のゲート電極に接続し、インバータ回路２の出力をＰ
チャネル型ＭＯＳトランジスタ３１のゲート電極に接続
し、出力端子１１をＰチャネル型ＭＯＳトランジスタ３
１のドレイン電極に接続し、出力端子１０をＰチャネル
型ＭＯＳトランジスタ４１のドレイン電極に接続した回
路構成となっていた。出力端子１０と負電源ＶＳＳ間の
抵抗素子１３および出力端子１１と負電源ＶＳＳ間の抵
抗素子１２は伝送線路のインピーダンス整合用の抵抗で
半導体集積回路の外部に接続される。１４、１５は出力
端子の負荷容量で半導体集積回路のパッケージなどに寄
生する容量を表したものである。
定電流源９の第一の端子を正電源ＶＤＤに接続し、定電
流源９の第二の端子をＰチャネル型ＭＯＳトランジスタ
３１、４１のソース電極に接続し、入力端子１をインバ
ータ回路２の入力とＰチャネル型ＭＯＳトランジスタ４
１のゲート電極に接続し、インバータ回路２の出力をＰ
チャネル型ＭＯＳトランジスタ３１のゲート電極に接続
し、出力端子１１をＰチャネル型ＭＯＳトランジスタ３
１のドレイン電極に接続し、出力端子１０をＰチャネル
型ＭＯＳトランジスタ４１のドレイン電極に接続した回
路構成となっていた。出力端子１０と負電源ＶＳＳ間の
抵抗素子１３および出力端子１１と負電源ＶＳＳ間の抵
抗素子１２は伝送線路のインピーダンス整合用の抵抗で
半導体集積回路の外部に接続される。１４、１５は出力
端子の負荷容量で半導体集積回路のパッケージなどに寄
生する容量を表したものである。
【０００４】いま、正電源ＶＤＤの電位を５Ｖ、負電源
ＶＳＳの電位を０Ｖとすると、入力端子１が０Ｖのとき
インバータ回路２の出力は論理値で５Ｖ、Ｐチャネル型
ＭＯＳトランジスタ３１はオフ状態、Ｐチャネル型ＭＯ
Ｓトランジスタ４１はオン状態となり、出力端子１１は
０Ｖ、出力端子１０は定電流源９の電流値Ｉと抵抗値Ｒ
Ｌ の積ＲＬ Ｉで決まる電圧が出力される。入力端子
１が５Ｖのときインバータ回路２の出力は０Ｖ、Ｐチャ
ネル型ＭＯＳトランジスタ３１はオン状態、Ｐチャネル
型ＭＯＳトランジスタ４１はオフ状態となり、出力端子
１０は０Ｖ、出力端子１１には定電流源９の電流値Ｉと
抵抗値ＲＬ の積ＲＬ Ｉで決まる電圧が出力される。
ＶＳＳの電位を０Ｖとすると、入力端子１が０Ｖのとき
インバータ回路２の出力は論理値で５Ｖ、Ｐチャネル型
ＭＯＳトランジスタ３１はオフ状態、Ｐチャネル型ＭＯ
Ｓトランジスタ４１はオン状態となり、出力端子１１は
０Ｖ、出力端子１０は定電流源９の電流値Ｉと抵抗値Ｒ
Ｌ の積ＲＬ Ｉで決まる電圧が出力される。入力端子
１が５Ｖのときインバータ回路２の出力は０Ｖ、Ｐチャ
ネル型ＭＯＳトランジスタ３１はオン状態、Ｐチャネル
型ＭＯＳトランジスタ４１はオフ状態となり、出力端子
１０は０Ｖ、出力端子１１には定電流源９の電流値Ｉと
抵抗値ＲＬ の積ＲＬ Ｉで決まる電圧が出力される。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来例のドライバ回路では、出力波形の立ち上がり時には
定電流源９の電流がＰチャネル型ＭＯＳトランジスタ３
１、４１を介して高速に供給されるが、出力波形の立ち
下がり時には出力端子に帯電した電荷の放電は抵抗素子
１２、１３だけを介して行われるため出力端子に寄生す
る負荷容量が大きくなると出力波形の立ち下がり時間が
大きくなる。
来例のドライバ回路では、出力波形の立ち上がり時には
定電流源９の電流がＰチャネル型ＭＯＳトランジスタ３
１、４１を介して高速に供給されるが、出力波形の立ち
下がり時には出力端子に帯電した電荷の放電は抵抗素子
１２、１３だけを介して行われるため出力端子に寄生す
る負荷容量が大きくなると出力波形の立ち下がり時間が
大きくなる。
【０００６】図５において、図５（ａ）は入力波形、図
５（ｂ）はインバータ回路２の出力波形、図５（ｃ）は
出力端子１１の出力波形および図５（ｄ）は出力端子１
０の出力波形である。図５（ｃ）および図５（ｄ）に示
すように出力波形の立ち下がり時間が立ち上がり時間に
比較して著しく遅延時間が大きくなるために、高速での
半導体集積回路間のデータの受渡しができなくなる欠点
があった。
５（ｂ）はインバータ回路２の出力波形、図５（ｃ）は
出力端子１１の出力波形および図５（ｄ）は出力端子１
０の出力波形である。図５（ｃ）および図５（ｄ）に示
すように出力波形の立ち下がり時間が立ち上がり時間に
比較して著しく遅延時間が大きくなるために、高速での
半導体集積回路間のデータの受渡しができなくなる欠点
があった。
【０００７】本発明は上記の欠点を解決するもので、出
力波形の立ち下がり時間を減少し、高速での半導体集積
回路間のデータの受渡しができるドライバ回路を提供す
ることを目的とする。
力波形の立ち下がり時間を減少し、高速での半導体集積
回路間のデータの受渡しができるドライバ回路を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】入力が正電源に接続され
た定電流源と、ソース電極がこの定電流源の出力にそれ
ぞれ接続された第一および第二のＰチャネル型ＭＯＳト
ランジスタと、上記第二のＰチャネル型ＭＯＳトランジ
スタのゲート電極に接続された入力端子と、入力がこの
入力端子に出力が上記第一のＰチャネル型ＭＯＳトラン
シスタのゲート電極に接続されたインバータ回路と、上
記第一および第二のＰチャネル型ＭＯＳトランジスタの
ドレイン電極にそれぞれ接続された出力端子とを備えた
ドライバ回路において、ソース電極が負電源にゲート電
極が上記インバータ回路の出力にドレイン電極が上記第
一のＰチャネル型ＭＯＳトランジスタのドレイン電極に
接続された第一のＮチャネル型ＭＯＳトランジスタと、
ソース電極が上記負電源にゲート電極が上記入力端子に
ドレイン電極が上記第二のＰチャネル型ＭＯＳトランジ
スタのドレイン電極に接続された第二のＮチャネル型Ｍ
ＯＳトランジスタとを備えたことを特徴とする。
た定電流源と、ソース電極がこの定電流源の出力にそれ
ぞれ接続された第一および第二のＰチャネル型ＭＯＳト
ランジスタと、上記第二のＰチャネル型ＭＯＳトランジ
スタのゲート電極に接続された入力端子と、入力がこの
入力端子に出力が上記第一のＰチャネル型ＭＯＳトラン
シスタのゲート電極に接続されたインバータ回路と、上
記第一および第二のＰチャネル型ＭＯＳトランジスタの
ドレイン電極にそれぞれ接続された出力端子とを備えた
ドライバ回路において、ソース電極が負電源にゲート電
極が上記インバータ回路の出力にドレイン電極が上記第
一のＰチャネル型ＭＯＳトランジスタのドレイン電極に
接続された第一のＮチャネル型ＭＯＳトランジスタと、
ソース電極が上記負電源にゲート電極が上記入力端子に
ドレイン電極が上記第二のＰチャネル型ＭＯＳトランジ
スタのドレイン電極に接続された第二のＮチャネル型Ｍ
ＯＳトランジスタとを備えたことを特徴とする。
【０００９】また、本発明は、出力が負電源に接続され
た定電流源と、ソース電極がこの定電流源の入力にそれ
ぞれ接続された第一および第二のＮチャネル型ＭＯＳト
ランジスタと、上記第二のＮチャネル型ＭＯＳトランシ
スタのゲート電極に接続された入力端子と、入力がこの
入力端子に出力が上記第一のＮチャネク型ＭＯＳトラン
ジスタのゲート電極に接続されたインバータ回路と、上
記第一および第二のＮチャネル型ＭＯＳトランジスタの
ドレイン電極にそれぞれ接続された出力端子とを備えた
ドライバ回路において、ソース電極が正電源にゲート電
極が上記インバータ回路の出力にドレイン電極が上記第
一のＮチャネル型ＭＯＳトランジスタのドレイン電極に
接続された第一のＰチャネル型ＭＯＳトランジスタと、
ソース電極が上記正電源にゲート電極が上記入力端子に
ドレイン電極が上記第二のＮチャネル型ＭＯＳトランジ
スタのドレイン電極に接続された第二のＰチャネル型Ｍ
ＯＳトランジスタとを備えることができる。
た定電流源と、ソース電極がこの定電流源の入力にそれ
ぞれ接続された第一および第二のＮチャネル型ＭＯＳト
ランジスタと、上記第二のＮチャネル型ＭＯＳトランシ
スタのゲート電極に接続された入力端子と、入力がこの
入力端子に出力が上記第一のＮチャネク型ＭＯＳトラン
ジスタのゲート電極に接続されたインバータ回路と、上
記第一および第二のＮチャネル型ＭＯＳトランジスタの
ドレイン電極にそれぞれ接続された出力端子とを備えた
ドライバ回路において、ソース電極が正電源にゲート電
極が上記インバータ回路の出力にドレイン電極が上記第
一のＮチャネル型ＭＯＳトランジスタのドレイン電極に
接続された第一のＰチャネル型ＭＯＳトランジスタと、
ソース電極が上記正電源にゲート電極が上記入力端子に
ドレイン電極が上記第二のＮチャネル型ＭＯＳトランジ
スタのドレイン電極に接続された第二のＰチャネル型Ｍ
ＯＳトランジスタとを備えることができる。
【００１０】
【作用】ソース電極が負電源にゲート電極がインバータ
回路の出力にドレイン電極が第一のＰチャネル型ＭＯＳ
トランジスタのドレイン電極に接続された第一のＮチャ
ネル型ＭＯＳトランジスタと、ソース電極が負電源にゲ
ート電極が入力端子にドレイン電極が第二のＰチャネル
型ＭＯＳトランジスタのドレイン電極に接続された第二
のＮチャネル型ＭＯＳトランジスタとを設ける。立ち下
がり時に出力端子に寄生する容量に蓄積した電荷を第一
または第二のＮチャネル型ＭＯＳトランシスタで引抜く
。
回路の出力にドレイン電極が第一のＰチャネル型ＭＯＳ
トランジスタのドレイン電極に接続された第一のＮチャ
ネル型ＭＯＳトランジスタと、ソース電極が負電源にゲ
ート電極が入力端子にドレイン電極が第二のＰチャネル
型ＭＯＳトランジスタのドレイン電極に接続された第二
のＮチャネル型ＭＯＳトランジスタとを設ける。立ち下
がり時に出力端子に寄生する容量に蓄積した電荷を第一
または第二のＮチャネル型ＭＯＳトランシスタで引抜く
。
【００１１】以上により出力波形の立ち下がり時間を減
少し、高速での半導体集積回路間のデータの受渡しがで
きる。
少し、高速での半導体集積回路間のデータの受渡しがで
きる。
【００１２】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例ドライバ回路の回路図であ
る。
する。図１は本発明一実施例ドライバ回路の回路図であ
る。
【００１３】図１において、ドライバ回路は、入力が正
電源ＶＤＤに接続された定電流源９と、ソース電極が定
電流源９の出力にそれぞれ接続された第一および第二の
Ｐチャネル型ＭＯＳトランジスタとしてＰチャネル型Ｍ
ＯＳトランジスタ３１、４１と、Ｐチャネル型ＭＯＳト
ランジスタ４１のゲート電極に接続された入力端子１と
、入力が入力端子１に出力がＰチャネル型ＭＯＳトラン
シスタ３１のゲート電極に接続されたインバータ回路２
と、Ｐチャネル型ＭＯＳトランジスタ３１、４１のドレ
イン電極にそれぞれ接続された出力端子１０、１１とを
備える。
電源ＶＤＤに接続された定電流源９と、ソース電極が定
電流源９の出力にそれぞれ接続された第一および第二の
Ｐチャネル型ＭＯＳトランジスタとしてＰチャネル型Ｍ
ＯＳトランジスタ３１、４１と、Ｐチャネル型ＭＯＳト
ランジスタ４１のゲート電極に接続された入力端子１と
、入力が入力端子１に出力がＰチャネル型ＭＯＳトラン
シスタ３１のゲート電極に接続されたインバータ回路２
と、Ｐチャネル型ＭＯＳトランジスタ３１、４１のドレ
イン電極にそれぞれ接続された出力端子１０、１１とを
備える。
【００１４】ここで本発明の特徴とするところは、ソー
ス電極が負電源ＶＳＳにゲート電極がインバータ回路２
の出力にドレイン電極がＰチャネル型ＭＯＳトランジス
タ３１のドレイン電極に接続された第一のＮチャネル型
ＭＯＳトランジスタとしてＮチャネル型ＭＯＳトランジ
スタ５１と、ソース電極が負電源ＶＳＳにゲート電極が
入力端子１にドレイン電極がＰチャネル型ＭＯＳトラン
ジスタ４１のドレイン電極に接続されたＮチャネル型Ｍ
ＯＳトランジスタ６１とを備えたことにある。
ス電極が負電源ＶＳＳにゲート電極がインバータ回路２
の出力にドレイン電極がＰチャネル型ＭＯＳトランジス
タ３１のドレイン電極に接続された第一のＮチャネル型
ＭＯＳトランジスタとしてＮチャネル型ＭＯＳトランジ
スタ５１と、ソース電極が負電源ＶＳＳにゲート電極が
入力端子１にドレイン電極がＰチャネル型ＭＯＳトラン
ジスタ４１のドレイン電極に接続されたＮチャネル型Ｍ
ＯＳトランジスタ６１とを備えたことにある。
【００１５】このような構成のドライバ回路の動作につ
いて説明する。図２は本発明一実施例ドライバ回路の動
作波形を示す図である。図２（ａ）は入力波形、図２（
ｂ）はインバータ回路２の出力波形、図２（ｃ）は出力
端子１１の出力波形および図２（ｄ）はインバータ回路
２の出力波形を示す。いま正電源ＶＤＤの電位を５Ｖ、
負電源ＶＳＳの電位を０Ｖとすると、入力端子１が０Ｖ
のときインバータ回路２の出力は５Ｖ、Ｐチャネル型Ｍ
ＯＳトランジスタ３１はオフ状態、Ｎチャネル型ＭＯＳ
トランジスタ５１はオン状態、Ｐチャネル型ＭＯＳトラ
ンジスタ４１はオン状態、Ｎチャネル型ＭＯＳトランジ
スタ６１はオフ状態となり、出力端子１１は０Ｖ、出力
端子１０は定電流源の電流値Ｉと抵抗値ＲＬ の積ＲＬ
Ｉで決まる電圧が出力される。
いて説明する。図２は本発明一実施例ドライバ回路の動
作波形を示す図である。図２（ａ）は入力波形、図２（
ｂ）はインバータ回路２の出力波形、図２（ｃ）は出力
端子１１の出力波形および図２（ｄ）はインバータ回路
２の出力波形を示す。いま正電源ＶＤＤの電位を５Ｖ、
負電源ＶＳＳの電位を０Ｖとすると、入力端子１が０Ｖ
のときインバータ回路２の出力は５Ｖ、Ｐチャネル型Ｍ
ＯＳトランジスタ３１はオフ状態、Ｎチャネル型ＭＯＳ
トランジスタ５１はオン状態、Ｐチャネル型ＭＯＳトラ
ンジスタ４１はオン状態、Ｎチャネル型ＭＯＳトランジ
スタ６１はオフ状態となり、出力端子１１は０Ｖ、出力
端子１０は定電流源の電流値Ｉと抵抗値ＲＬ の積ＲＬ
Ｉで決まる電圧が出力される。
【００１６】入力端子１が０Ｖから５Ｖに変化するとイ
ンバータ回路２の出力は５Ｖから０Ｖ、Ｐチャネル型Ｍ
ＯＳトランジスタ３１はオフ状態からオン状態、Ｎチャ
ネル型ＭＯＳトランジスタ５１はオン状態からオフ状態
、Ｐチャネル型ＭＯＳトランジスタ４１はオン状態から
オフ状態、Ｎチャネル型ＭＯＳトランジスタ６１はオフ
状態からオン状態となり、出力端子１１は０ＶからＲＬ
Ｉ（Ｖ）、出力端子１０はＲＬ Ｉ（Ｖ）から０Ｖに
変化する。ここでＮチャネル型ＭＯＳトランジスタ６１
のオン抵抗をＲＯＮ６１、出力端子１０の負荷容量をＣ
１０とすると容量素子１５に帯電された電荷放電時の時
定数は式（１）で示される。
ンバータ回路２の出力は５Ｖから０Ｖ、Ｐチャネル型Ｍ
ＯＳトランジスタ３１はオフ状態からオン状態、Ｎチャ
ネル型ＭＯＳトランジスタ５１はオン状態からオフ状態
、Ｐチャネル型ＭＯＳトランジスタ４１はオン状態から
オフ状態、Ｎチャネル型ＭＯＳトランジスタ６１はオフ
状態からオン状態となり、出力端子１１は０ＶからＲＬ
Ｉ（Ｖ）、出力端子１０はＲＬ Ｉ（Ｖ）から０Ｖに
変化する。ここでＮチャネル型ＭＯＳトランジスタ６１
のオン抵抗をＲＯＮ６１、出力端子１０の負荷容量をＣ
１０とすると容量素子１５に帯電された電荷放電時の時
定数は式（１）で示される。
【００１７】（ＲＬ ／／ＲＯＮ６１）×Ｃ１０
…（１）一方、従来技術による電荷放電時の時定数は
式（２）で示される。
…（１）一方、従来技術による電荷放電時の時定数は
式（２）で示される。
【００１８】ＲＬ Ｃ１０
…（２）したがって、従来技術による時
定数よりも小さいので図２（ｄ）に示すように立ち下が
り波形が改善される。
…（２）したがって、従来技術による時
定数よりも小さいので図２（ｄ）に示すように立ち下が
り波形が改善される。
【００１９】入力端子１が５Ｖから０Ｖに変化するとイ
ンバータ回路２の出力は０Ｖから５Ｖ、Ｐチャネル型Ｍ
ＯＳトランジスタ３１はオン状態からオフ状態、Ｎチャ
ネル型ＭＯＳトランジスタ５１はオフ状態からオン状態
、Ｐチャネル型ＭＯＳトランジスタ４１はオフ状態から
オン状態、Ｎチャネル型ＭＯＳトランジスタ６１はオン
状態からオフ状態となり、出力端子１０は０ＶからＲＬ
Ｉ（Ｖ）、出力端子１１はＲＬ Ｉ（Ｖ）から０Ｖに
変化する。ここでＮチャネル型ＭＯＳトランジスタ５１
のオン抵抗をＲＯＮ５１、出力端子１１の負荷容量をＣ
１１とすると容量素子１４に帯電された電荷放電時の時
定数は式（３）で示される。
ンバータ回路２の出力は０Ｖから５Ｖ、Ｐチャネル型Ｍ
ＯＳトランジスタ３１はオン状態からオフ状態、Ｎチャ
ネル型ＭＯＳトランジスタ５１はオフ状態からオン状態
、Ｐチャネル型ＭＯＳトランジスタ４１はオフ状態から
オン状態、Ｎチャネル型ＭＯＳトランジスタ６１はオン
状態からオフ状態となり、出力端子１０は０ＶからＲＬ
Ｉ（Ｖ）、出力端子１１はＲＬ Ｉ（Ｖ）から０Ｖに
変化する。ここでＮチャネル型ＭＯＳトランジスタ５１
のオン抵抗をＲＯＮ５１、出力端子１１の負荷容量をＣ
１１とすると容量素子１４に帯電された電荷放電時の時
定数は式（３）で示される。
【００２０】（ＲＬ ／／ＲＯＮ５１）×Ｃ１１ …
（３）一方、従来技術による電荷放電時の時定数は式（
４）で示される。
（３）一方、従来技術による電荷放電時の時定数は式（
４）で示される。
【００２１】ＲＬ Ｃ１１
…（４）したがって、従来技術による時
定数よりも小さいので図２（ｃ）に示すように立ち下が
り波形が改善される。
…（４）したがって、従来技術による時
定数よりも小さいので図２（ｃ）に示すように立ち下が
り波形が改善される。
【００２２】図３は本発明の他の実施例ドライバ回路の
回路図である。第一の端子を負電源ＶＳＳに接続された
定電流源９と定電流源９の第二の端子をＮチャネル型Ｍ
ＯＳトランジスタ５２、６２のソース電極に接続し、入
力端子１をインバータ回路２の入力とＮチャネル型ＭＯ
Ｓトランジスタ６２のゲート電極とＰチャネル型ＭＯＳ
トランジスタ４２のゲート電極に接続し、インバータ回
路２の出力をＮチャネル型ＭＯＳトランジスタ５２のゲ
ート電極とＰチャネル型ＭＯＳトランジスタ３２のゲー
ト電極に接続し、正電源ＶＤＤをＰチャネル型ＭＯＳト
ランジスタ３２、４２のソース電極に接続し、Ｐチャネ
ル型ＭＯＳトランジスタ３２のドレイン電極とＮチャネ
ル型ＭＯＳトランジスタ５２のドレイン電極をまとめて
出力端子１１に接続し、Ｐチャネル型ＭＯＳトランジス
タ４２のドレイン電極とＮチャネル型ＭＯＳトランジス
タ６２のドレイン電極をまとめて出力端子１０に接続し
て構成している。
回路図である。第一の端子を負電源ＶＳＳに接続された
定電流源９と定電流源９の第二の端子をＮチャネル型Ｍ
ＯＳトランジスタ５２、６２のソース電極に接続し、入
力端子１をインバータ回路２の入力とＮチャネル型ＭＯ
Ｓトランジスタ６２のゲート電極とＰチャネル型ＭＯＳ
トランジスタ４２のゲート電極に接続し、インバータ回
路２の出力をＮチャネル型ＭＯＳトランジスタ５２のゲ
ート電極とＰチャネル型ＭＯＳトランジスタ３２のゲー
ト電極に接続し、正電源ＶＤＤをＰチャネル型ＭＯＳト
ランジスタ３２、４２のソース電極に接続し、Ｐチャネ
ル型ＭＯＳトランジスタ３２のドレイン電極とＮチャネ
ル型ＭＯＳトランジスタ５２のドレイン電極をまとめて
出力端子１１に接続し、Ｐチャネル型ＭＯＳトランジス
タ４２のドレイン電極とＮチャネル型ＭＯＳトランジス
タ６２のドレイン電極をまとめて出力端子１０に接続し
て構成している。
【００２３】この実施例は図１に示された第一の実施例
と基本的な動作は変わらないので動作の詳細説明は省略
するが、出力波形の立ち上がり時の時定数を低減するこ
とにより立ち上がり波形が改善される。
と基本的な動作は変わらないので動作の詳細説明は省略
するが、出力波形の立ち上がり時の時定数を低減するこ
とにより立ち上がり波形が改善される。
【００２４】
【発明の効果】以上説明したように、本発明は、出力波
形の立ち下がり（または立ち上がり）時間を減少し、高
速での半導体集積回路間のデータの受渡しができる優れ
た効果がある。
形の立ち下がり（または立ち上がり）時間を減少し、高
速での半導体集積回路間のデータの受渡しができる優れ
た効果がある。
【図１】本発明一実施例ドライバ回路の回路図。
【図２】本発明のドライバ回路の動作波形を示す図。
【図３】本発明他の実施例ドライバ回路の回路図。
【図４】従来例のドライバ回路の回路図。
【図５】従来例のドライバ回路の動作波形を示す図。
１、 入力端子
２、 インバータ回路
９、 定電流源
１０、１１ 出力端子
１２、１３、 抵抗素子
１４、１５、 容量素子
３１、３２、４１、４２ Ｐチャネル型ＭＯＳトラン
ジスタ ５１、５２、６１、６２ Ｎチャネル型ＭＯＳトラン
ジスタ
ジスタ ５１、５２、６１、６２ Ｎチャネル型ＭＯＳトラン
ジスタ
Claims (2)
- 【請求項１】 入力が正電源に接続された定電流源と
、ソース電極がこの定電流源の出力にそれぞれ接続され
た第一および第二のＰチャネル型ＭＯＳトランジスタと
、上記第二のＰチャネル型ＭＯＳトランジスタのゲート
電極に接続された入力端子と、入力がこの入力端子に出
力が上記第一のＰチャネル型ＭＯＳトランシスタのゲー
ト電極に接続されたインバータ回路と、上記第一および
第二のＰチャネル型ＭＯＳトランジスタのドレイン電極
にそれぞれ接続された出力端子とを備えたドライバ回路
において、ソース電極が負電源にゲート電極が上記イン
バータ回路の出力にドレイン電極が上記第一のＰチャネ
ル型ＭＯＳトランジスタのドレイン電極に接続された第
一のＮチャネル型ＭＯＳトランジスタと、ソース電極が
上記負電源にゲート電極が上記入力端子にドレイン電極
が上記第二のＰチャネル型ＭＯＳトランジスタのドレイ
ン電極に接続された第二のＮチャネル型ＭＯＳトランジ
スタとを備えたことを特徴とするドライバ回路。 - 【請求項２】 出力が負電源に接続された定電流源と
、ソース電極がこの定電流源の入力にそれぞれ接続され
た第一および第二のＮチャネル型ＭＯＳトランジスタと
、上記第二のＮチャネル型ＭＯＳトランシスタのゲート
電極に接続された入力端子と、入力がこの入力端子に出
力が上記第一のＮチャネク型ＭＯＳトランジスタのゲー
ト電極に接続されたインバータ回路と、上記第一および
第二のＮチャネル型ＭＯＳトランジスタのドレイン電極
にそれぞれ接続された出力端子とを備えたドライバ回路
において、ソース電極が正電源にゲート電極が上記イン
バータ回路の出力にドレイン電極が上記第一のＮチャネ
ル型ＭＯＳトランジスタのドレイン電極に接続された第
一のＰチャネル型ＭＯＳトランジスタと、ソース電極が
上記正電源にゲート電極が上記入力端子にドレイン電極
が上記第二のＮチャネル型ＭＯＳトランジスタのドレイ
ン電極に接続された第二のＰチャネル型ＭＯＳトランジ
スタとを備えたことを特徴とするドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177294A JPH04372165A (ja) | 1991-06-20 | 1991-06-20 | ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177294A JPH04372165A (ja) | 1991-06-20 | 1991-06-20 | ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372165A true JPH04372165A (ja) | 1992-12-25 |
Family
ID=16028508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177294A Pending JPH04372165A (ja) | 1991-06-20 | 1991-06-20 | ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372165A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5035614A (ja) * | 1973-08-06 | 1975-04-04 | ||
| JPH02238713A (ja) * | 1989-02-03 | 1990-09-21 | Natl Semiconductor Corp <Ns> | 垂直ヒューズアレイ用高速ｅｃｌ入力バッファ |
-
1991
- 1991-06-20 JP JP3177294A patent/JPH04372165A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5035614A (ja) * | 1973-08-06 | 1975-04-04 | ||
| JPH02238713A (ja) * | 1989-02-03 | 1990-09-21 | Natl Semiconductor Corp <Ns> | 垂直ヒューズアレイ用高速ｅｃｌ入力バッファ |
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