JPH11330943A - ドライバ回路 - Google Patents
ドライバ回路Info
- Publication number
- JPH11330943A JPH11330943A JP10153713A JP15371398A JPH11330943A JP H11330943 A JPH11330943 A JP H11330943A JP 10153713 A JP10153713 A JP 10153713A JP 15371398 A JP15371398 A JP 15371398A JP H11330943 A JPH11330943 A JP H11330943A
- Authority
- JP
- Japan
- Prior art keywords
- level
- driver circuit
- gate
- load
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
- H03K17/167—Soft switching using parallel switching arrangements
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 負荷として容量成分の大きな論理回路が接続
されても大きな駆動電力を必要とせず、高速化や雑音の
低減が可能であるドライバ回路を提供する。 【解決手段】 電源電位と負荷側との間に挿入された第
１の駆動手段は、入力レベルが“Ｈ”の時、第１の検出
手段によって負荷側レベルが第１のレベルを上回ったと
検出されるまでオン、第１の検出手段によって負荷側レ
ベルが第１のレベルを上回ったと検出されるとオフにな
り、接地電位と負荷側との間に挿入された第２の駆動手
段は、入力レベルが“Ｌ”の時、第２の検出手段によっ
て負荷側レベルが第２のレベルを下回ったと検出される
までオン、第２の検出手段によって負荷側レベルが第２
のレベルを下回ったと検出されるとオフになる。この第
１のレベルは、ドライバ回路からの信号を受信する論理
ゲートの論理しきい値よりも高く、第２のレベルは、ド
ライバ回路からの信号を受信する論理ゲートの論理しき
い値よりも低い。
されても大きな駆動電力を必要とせず、高速化や雑音の
低減が可能であるドライバ回路を提供する。 【解決手段】 電源電位と負荷側との間に挿入された第
１の駆動手段は、入力レベルが“Ｈ”の時、第１の検出
手段によって負荷側レベルが第１のレベルを上回ったと
検出されるまでオン、第１の検出手段によって負荷側レ
ベルが第１のレベルを上回ったと検出されるとオフにな
り、接地電位と負荷側との間に挿入された第２の駆動手
段は、入力レベルが“Ｌ”の時、第２の検出手段によっ
て負荷側レベルが第２のレベルを下回ったと検出される
までオン、第２の検出手段によって負荷側レベルが第２
のレベルを下回ったと検出されるとオフになる。この第
１のレベルは、ドライバ回路からの信号を受信する論理
ゲートの論理しきい値よりも高く、第２のレベルは、ド
ライバ回路からの信号を受信する論理ゲートの論理しき
い値よりも低い。
Description
【０００１】
【発明の属する技術分野】この発明は、集積回路等の内
部に形成される論理回路の出力段として用いて好適なド
ライバ回路に関する。
部に形成される論理回路の出力段として用いて好適なド
ライバ回路に関する。
【０００２】
【従来の技術】集積回路等の内部に設けられる論理回路
には、出力段に大容量負荷を駆動することを目的とした
ドライバ回路が設けられているものがある。図４は、こ
ういった目的に用いられるドライバ回路５０と、出力側
の様子を示す接続図である。
には、出力段に大容量負荷を駆動することを目的とした
ドライバ回路が設けられているものがある。図４は、こ
ういった目的に用いられるドライバ回路５０と、出力側
の様子を示す接続図である。
【０００３】図４に示すドライバ回路５０は、大電流出
力能力を有するＰＭＯＳ−Ｔｒ（Ｐ-channel Ｍetal Ｏ
xide Ｓemiconductor field effect Ｔransistor）５２
ならびにＮＭＯＳ−Ｔｒ（Ｎ-channel Ｍetal Ｏxide
Ｓemiconductor field effectＴransistor）５３と、そ
の出力端がＰＭＯＳ−Ｔｒ５２のゲート端子とＮＭＯＳ
−Ｔｒ５３のゲート端子とに接続され、ＰＭＯＳ−Ｔｒ
５２とＮＭＯＳ−Ｔｒ５３とを駆動するためのプリドラ
イバであるインバータ５１とからなる。
力能力を有するＰＭＯＳ−Ｔｒ（Ｐ-channel Ｍetal Ｏ
xide Ｓemiconductor field effect Ｔransistor）５２
ならびにＮＭＯＳ−Ｔｒ（Ｎ-channel Ｍetal Ｏxide
Ｓemiconductor field effectＴransistor）５３と、そ
の出力端がＰＭＯＳ−Ｔｒ５２のゲート端子とＮＭＯＳ
−Ｔｒ５３のゲート端子とに接続され、ＰＭＯＳ−Ｔｒ
５２とＮＭＯＳ−Ｔｒ５３とを駆動するためのプリドラ
イバであるインバータ５１とからなる。
【０００４】ドライバ回路５０の出力端子７４には、ド
ライバ回路５０からの信号を受信するためにゲート６３
等を入力段に持つ論理回路６２が接続されている。また
この出力端子７４には、論理回路６２との配線が有する
浮遊容量やゲート６３の入力容量等の負荷容量６１も接
続されることになる。
ライバ回路５０からの信号を受信するためにゲート６３
等を入力段に持つ論理回路６２が接続されている。また
この出力端子７４には、論理回路６２との配線が有する
浮遊容量やゲート６３の入力容量等の負荷容量６１も接
続されることになる。
【０００５】上述のドライバ回路５０のデータ入力端７
１に“Ｈ（ハイレベル）”が入力されると、ドライバ回
路５０は出力端子７４に接続された大容量負荷６１を充
電する。一方データ入力端７１に“Ｌ（ローレベル）”
が入力されると、ドライバ回路５０は大容量負荷６１を
放電する。
１に“Ｈ（ハイレベル）”が入力されると、ドライバ回
路５０は出力端子７４に接続された大容量負荷６１を充
電する。一方データ入力端７１に“Ｌ（ローレベル）”
が入力されると、ドライバ回路５０は大容量負荷６１を
放電する。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示すような構成では、次のような問題点が生じる。第１
に、負荷容量を電源電圧だけフルスウィングさせるため
に、大きな駆動電流が必要であり、動作速度も遅い。
示すような構成では、次のような問題点が生じる。第１
に、負荷容量を電源電圧だけフルスウィングさせるため
に、大きな駆動電流が必要であり、動作速度も遅い。
【０００７】第２に、ＰＭＯＳ−Ｔｒ５２ならびにＮＭ
ＯＳ−Ｔｒ５３には大電流出力能力が要求されるため
に、ゲート幅が広い。このため、電源配線や接地配線に
雑音成分が乗り易い。第３に、同様の理由で、負荷駆動
中の貫通電流が大きい。
ＯＳ−Ｔｒ５３には大電流出力能力が要求されるため
に、ゲート幅が広い。このため、電源配線や接地配線に
雑音成分が乗り易い。第３に、同様の理由で、負荷駆動
中の貫通電流が大きい。
【０００８】この発明は、このような背景の下になされ
たもので、負荷として容量成分の大きな論理回路が接続
されても大電流出力を必要とせず、高速化や雑音の低減
が可能であるドライバ回路を提供することを目的として
いる。
たもので、負荷として容量成分の大きな論理回路が接続
されても大電流出力を必要とせず、高速化や雑音の低減
が可能であるドライバ回路を提供することを目的として
いる。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、負荷側レベ
ルが第１のレベルを上回ったことを検出する第１の検出
手段と、前記負荷側レベルが第２のレベルを下回ったこ
とを検出する第２の検出手段と、入力側レベルと前記第
１の検出手段の検出手段とに基づいて電源電圧と前記負
荷側との間をオン／オフする第１の駆動素子と、前記入
力側レベルと前記第２の検出手段の検出手段とに基づい
て接地電圧と前記負荷側との間をオン／オフする第２の
駆動素子とを具備することを特徴とする。また、請求項
２に記載の発明にあっては、請求項１に記載のドライバ
回路では、前記第１の検出手段は、論理しきい値の高い
論理ゲートから構成されることを特徴とする。また、請
求項３に記載の発明にあっては、請求項１に記載のドラ
イバ回路では、前記第２の検出手段は、論理しきい値の
低い論理ゲートから構成されることを特徴とする。ま
た、請求項４に記載の発明にあっては、請求項１ないし
請求項３の何れかに記載のドライバ回路では、前記第１
の駆動手段は、前記入力レベルがハイレベルの時、前記
第１の検出手段によって負荷側レベルが前記第１のレベ
ルを上回ったことが検出されるまではオンであり、前記
第１の検出手段によって負荷側レベルが前記第１のレベ
ルを上回ったことが検出されるとオフになることを特徴
とする。また、請求項５に記載の発明にあっては、請求
項１ないし請求項３の何れかに記載のドライバ回路で
は、前記第２の駆動手段は、前記入力レベルがローレベ
ルの時、前記第２の検出手段によって負荷側レベルが前
記第２のレベルを下回ったことが検出されるまではオン
であり、前記第２の検出手段によって負荷側レベルが前
記第２のレベルを下回ったことが検出されるとオフにな
ることを特徴とする。また、請求項６に記載の発明にあ
っては、入力レベルがハイレベルの時にオンとなる第１
の駆動手段と、負荷側レベルが第１のレベルを上回った
ときにオフとなる第３の駆動手段とを具備し、電源電圧
と前記負荷側との間に前記第１の駆動手段と前記第３の
駆動手段とが直列に接続されることを特徴とする。ま
た、請求項７に記載の発明にあっては、入力レベルがロ
ーレベルの時にオンとなる第２の駆動手段と、負荷側レ
ベルが第２のレベルを下回ったときにオフとなる第４の
駆動手段とを具備し、前記負荷側と接地電圧との間に前
記第４の駆動手段と前記第２の駆動手段とが直列に接続
されることを特徴とする。また、請求項８に記載の発明
にあっては、前記第１のレベルは本発明のドライバ回路
からの信号を受信する側の論理ゲートの論理しきい値よ
りも高く、かつその電位レベルが受信側論理ゲートに入
力されたとき該論理ゲートに流れる貫通電流が充分小さ
くなるような電位であることを特徴とする。また、請求
項９に記載の発明にあっては、前記第２のレベルは本発
明のドライバ回路からの信号を受信する側の論理ゲート
の論理しきい値よりも低く、かつその電位レベルが受信
側論理ゲートに入力されたとき該論理ゲートに流れる貫
通電流が充分小さくなるような電位であることを特徴と
する。
ために、請求項１に記載の発明にあっては、負荷側レベ
ルが第１のレベルを上回ったことを検出する第１の検出
手段と、前記負荷側レベルが第２のレベルを下回ったこ
とを検出する第２の検出手段と、入力側レベルと前記第
１の検出手段の検出手段とに基づいて電源電圧と前記負
荷側との間をオン／オフする第１の駆動素子と、前記入
力側レベルと前記第２の検出手段の検出手段とに基づい
て接地電圧と前記負荷側との間をオン／オフする第２の
駆動素子とを具備することを特徴とする。また、請求項
２に記載の発明にあっては、請求項１に記載のドライバ
回路では、前記第１の検出手段は、論理しきい値の高い
論理ゲートから構成されることを特徴とする。また、請
求項３に記載の発明にあっては、請求項１に記載のドラ
イバ回路では、前記第２の検出手段は、論理しきい値の
低い論理ゲートから構成されることを特徴とする。ま
た、請求項４に記載の発明にあっては、請求項１ないし
請求項３の何れかに記載のドライバ回路では、前記第１
の駆動手段は、前記入力レベルがハイレベルの時、前記
第１の検出手段によって負荷側レベルが前記第１のレベ
ルを上回ったことが検出されるまではオンであり、前記
第１の検出手段によって負荷側レベルが前記第１のレベ
ルを上回ったことが検出されるとオフになることを特徴
とする。また、請求項５に記載の発明にあっては、請求
項１ないし請求項３の何れかに記載のドライバ回路で
は、前記第２の駆動手段は、前記入力レベルがローレベ
ルの時、前記第２の検出手段によって負荷側レベルが前
記第２のレベルを下回ったことが検出されるまではオン
であり、前記第２の検出手段によって負荷側レベルが前
記第２のレベルを下回ったことが検出されるとオフにな
ることを特徴とする。また、請求項６に記載の発明にあ
っては、入力レベルがハイレベルの時にオンとなる第１
の駆動手段と、負荷側レベルが第１のレベルを上回った
ときにオフとなる第３の駆動手段とを具備し、電源電圧
と前記負荷側との間に前記第１の駆動手段と前記第３の
駆動手段とが直列に接続されることを特徴とする。ま
た、請求項７に記載の発明にあっては、入力レベルがロ
ーレベルの時にオンとなる第２の駆動手段と、負荷側レ
ベルが第２のレベルを下回ったときにオフとなる第４の
駆動手段とを具備し、前記負荷側と接地電圧との間に前
記第４の駆動手段と前記第２の駆動手段とが直列に接続
されることを特徴とする。また、請求項８に記載の発明
にあっては、前記第１のレベルは本発明のドライバ回路
からの信号を受信する側の論理ゲートの論理しきい値よ
りも高く、かつその電位レベルが受信側論理ゲートに入
力されたとき該論理ゲートに流れる貫通電流が充分小さ
くなるような電位であることを特徴とする。また、請求
項９に記載の発明にあっては、前記第２のレベルは本発
明のドライバ回路からの信号を受信する側の論理ゲート
の論理しきい値よりも低く、かつその電位レベルが受信
側論理ゲートに入力されたとき該論理ゲートに流れる貫
通電流が充分小さくなるような電位であることを特徴と
する。
【００１０】この発明によれば、電源電圧と負荷側との
間をオン／オフする第１の駆動手段は、入力レベルがハ
イレベルの時、第１の検出手段によって負荷側レベルが
第１のレベルを上回ったことが検出されるまではオンで
あり、第１の検出手段によって負荷側レベルが第１のレ
ベルを上回ったことが検出されるとオフになり、接地電
圧と負荷側との間をオン／オフする第２の駆動手段は、
入力レベルがローレベルの時、第２の検出手段によって
負荷側レベルが第２のレベルを下回ったことが検出され
るまではオンであり、第２の検出手段によって負荷側レ
ベルが第２のレベルを下回ったことが検出されるとオフ
になる。または、電源電圧と負荷側との間に第１の駆動
手段と第３の駆動手段とが直列に接続され、負荷側と接
地電圧との間に第４の駆動手段と第２の駆動手段とが直
列に接続され、第１の駆動手段は入力レベルがハイレベ
ルの時にオンとなり、第３の駆動手段は負荷側レベルが
第１のレベルを上回ったときにオフとなり、第２の駆動
手段は入力レベルがローレベルの時にオンとなり、第４
の駆動手段は負荷側レベルが第２のレベルを下回ったと
きにオフとなる。これら第１のレベルは、本発明のドラ
イバ回路からの信号を受信する側の論理ゲートの論理し
きい値よりも高く、かつその電位レベルが受信側論理ゲ
ートに入力されたとき該論理ゲートに流れる貫通電流が
充分小さくなるような電位であり、これら第２のレベル
は、本発明のドライバ回路からの信号を受信する側の論
理ゲートの論理しきい値よりも低く、かつその電位レベ
ルが受信側論理ゲートに入力されたとき該論理ゲートに
流れる貫通電流が充分小さくなるような電位である
間をオン／オフする第１の駆動手段は、入力レベルがハ
イレベルの時、第１の検出手段によって負荷側レベルが
第１のレベルを上回ったことが検出されるまではオンで
あり、第１の検出手段によって負荷側レベルが第１のレ
ベルを上回ったことが検出されるとオフになり、接地電
圧と負荷側との間をオン／オフする第２の駆動手段は、
入力レベルがローレベルの時、第２の検出手段によって
負荷側レベルが第２のレベルを下回ったことが検出され
るまではオンであり、第２の検出手段によって負荷側レ
ベルが第２のレベルを下回ったことが検出されるとオフ
になる。または、電源電圧と負荷側との間に第１の駆動
手段と第３の駆動手段とが直列に接続され、負荷側と接
地電圧との間に第４の駆動手段と第２の駆動手段とが直
列に接続され、第１の駆動手段は入力レベルがハイレベ
ルの時にオンとなり、第３の駆動手段は負荷側レベルが
第１のレベルを上回ったときにオフとなり、第２の駆動
手段は入力レベルがローレベルの時にオンとなり、第４
の駆動手段は負荷側レベルが第２のレベルを下回ったと
きにオフとなる。これら第１のレベルは、本発明のドラ
イバ回路からの信号を受信する側の論理ゲートの論理し
きい値よりも高く、かつその電位レベルが受信側論理ゲ
ートに入力されたとき該論理ゲートに流れる貫通電流が
充分小さくなるような電位であり、これら第２のレベル
は、本発明のドライバ回路からの信号を受信する側の論
理ゲートの論理しきい値よりも低く、かつその電位レベ
ルが受信側論理ゲートに入力されたとき該論理ゲートに
流れる貫通電流が充分小さくなるような電位である
【００１１】
【発明の実施の形態】Ａ．第１の実施の形態 以下に、本発明について説明する。図１は、本発明の第
１の実施の形態にかかるドライバ回路の構成を示す接続
図である。
１の実施の形態にかかるドライバ回路の構成を示す接続
図である。
【００１２】図１において、１が本実施の形態のドライ
バ回路である。このドライバ回路１の出力端子２４に
は、ドライバ回路1からの信号を受信するためにゲート
１３（本実施の形態ではクロックドインバータ）等を入
力段に持つ論理回路１２が接続されている。またこの出
力端子２４に接続される負荷として、論理回路１２との
配線が有する浮遊容量やゲート１３の入力容量等の負荷
容量１１も存在している。
バ回路である。このドライバ回路１の出力端子２４に
は、ドライバ回路1からの信号を受信するためにゲート
１３（本実施の形態ではクロックドインバータ）等を入
力段に持つ論理回路１２が接続されている。またこの出
力端子２４に接続される負荷として、論理回路１２との
配線が有する浮遊容量やゲート１３の入力容量等の負荷
容量１１も存在している。
【００１３】ドライバ回路１内の２はＰＭＯＳ−Ｔｒで
あり、３はＮＭＯＳ−Ｔｒである。これらＰＭＯＳ−Ｔ
ｒ２とＮＭＯＳ−Ｔｒ３とが、高電流出力のドライバを
形成している。
あり、３はＮＭＯＳ−Ｔｒである。これらＰＭＯＳ−Ｔ
ｒ２とＮＭＯＳ−Ｔｒ３とが、高電流出力のドライバを
形成している。
【００１４】６は高論理閾値インバータであり、その入
力端は出力端子２４に接続されている。７は低論理閾値
インバータであり、やはり入力端はドライバ出力端子２
４に接続されている。
力端は出力端子２４に接続されている。７は低論理閾値
インバータであり、やはり入力端はドライバ出力端子２
４に接続されている。
【００１５】４は、２入力のＮＡＮＤ（負論理出力論理
積）ゲートである。ＮＡＮＤゲート４の出力端子は、Ｐ
ＭＯＳ−Ｔｒ２のゲート端子に接続されている。ＮＡＮ
Ｄゲート４の入力端子の一方は高論理閾値インバータ６
の出力端子２２に接続され、入力端子の他方は入力端子
２１に接続されている。
積）ゲートである。ＮＡＮＤゲート４の出力端子は、Ｐ
ＭＯＳ−Ｔｒ２のゲート端子に接続されている。ＮＡＮ
Ｄゲート４の入力端子の一方は高論理閾値インバータ６
の出力端子２２に接続され、入力端子の他方は入力端子
２１に接続されている。
【００１６】５は、２入力のＮＯＲ（負論理出力論理
和）ゲートである。ＮＯＲゲート５の出力端子は、ＮＭ
ＯＳ−Ｔｒ３のゲート端子に接続されている。ＮＯＲゲ
ート５の入力端子の一方は低論理閾値インバータ７の出
力端子２３に接続され、入力端子の他方は入力端子２１
に接続されている。
和）ゲートである。ＮＯＲゲート５の出力端子は、ＮＭ
ＯＳ−Ｔｒ３のゲート端子に接続されている。ＮＯＲゲ
ート５の入力端子の一方は低論理閾値インバータ７の出
力端子２３に接続され、入力端子の他方は入力端子２１
に接続されている。
【００１７】図２は、ゲート１３の閾値の様子を示す説
明図である。ここでは、ゲート１３の論理閾値をＶｔｈ
Ｍとするが、一般にこの論理閾値ＶｔｈＭは、電源電圧
ＶＤＤの１／２程度である。通常、ゲート１３のような
論理素子は、論理閾値ＶｔｈＭ近傍の入力電圧変化に対
して急峻な出力電圧変化を示す。
明図である。ここでは、ゲート１３の論理閾値をＶｔｈ
Ｍとするが、一般にこの論理閾値ＶｔｈＭは、電源電圧
ＶＤＤの１／２程度である。通常、ゲート１３のような
論理素子は、論理閾値ＶｔｈＭ近傍の入力電圧変化に対
して急峻な出力電圧変化を示す。
【００１８】ここで、出力電圧が概ね電源電圧ＶＤＤと
なる臨界の入力電圧をＶｔｈＬ、一方出力電圧が概ね接
地電圧ＶＳＳとなる臨界の入力電圧をＶｔｈＨとし、Ｖ
ｔｈＬ＜ＶｔｈＭ＜ＶｔｈＨの関係が成り立つものとす
る。
なる臨界の入力電圧をＶｔｈＬ、一方出力電圧が概ね接
地電圧ＶＳＳとなる臨界の入力電圧をＶｔｈＨとし、Ｖ
ｔｈＬ＜ＶｔｈＭ＜ＶｔｈＨの関係が成り立つものとす
る。
【００１９】本実施の形態では、高論理閾値インバータ
６は、１つのＰＭＯＳ−Ｔｒと、直列に接続した２つの
ＮＭＯＳ−Ｔｒとから構成されている。これらのＭＯＳ
−Ｔｒの各々のゲート幅Ｗとゲート長は、高論理閾値イ
ンバータ６の論理値が上述のＶｔｈＨとなるように決定
する。
６は、１つのＰＭＯＳ−Ｔｒと、直列に接続した２つの
ＮＭＯＳ−Ｔｒとから構成されている。これらのＭＯＳ
−Ｔｒの各々のゲート幅Ｗとゲート長は、高論理閾値イ
ンバータ６の論理値が上述のＶｔｈＨとなるように決定
する。
【００２０】本実施の形態では、低論理閾値インバータ
７は、１つのＮＭＯＳ−Ｔｒと、直列に接続した２つの
ＰＭＯＳ−Ｔｒとから構成されている。これらのＭＯＳ
−Ｔｒの各々のゲート幅Ｗとゲート長は、低論理閾値イ
ンバータ７の論理値が上述のＶｔｈＬとなるように決定
する。
７は、１つのＮＭＯＳ−Ｔｒと、直列に接続した２つの
ＰＭＯＳ−Ｔｒとから構成されている。これらのＭＯＳ
−Ｔｒの各々のゲート幅Ｗとゲート長は、低論理閾値イ
ンバータ７の論理値が上述のＶｔｈＬとなるように決定
する。
【００２１】本実施の形態のおいて、出力端子２４の電
圧がＶｔｈＬよりも低いとすると、高論理閾値インバー
タ６の出力端子２２と低論理閾値インバータ７の出力端
子２３とは“Ｈ”となる。
圧がＶｔｈＬよりも低いとすると、高論理閾値インバー
タ６の出力端子２２と低論理閾値インバータ７の出力端
子２３とは“Ｈ”となる。
【００２２】入力端子２１に“Ｈ”が入力されると、Ｐ
ＭＯＳ−Ｔｒ２がオン、一方ＮＭＯＳ−Ｔｒ３がオフと
なるため、負荷容量１１は充電される。こうして出力端
子２４の電圧がＶｔｈＨまで上昇した時点で、高論理閾
値インバータ６の出力端子２２は“Ｌ”となり、これに
よってＰＭＯＳ−Ｔｒ２はオフとなって充電は終了す
る。
ＭＯＳ−Ｔｒ２がオン、一方ＮＭＯＳ−Ｔｒ３がオフと
なるため、負荷容量１１は充電される。こうして出力端
子２４の電圧がＶｔｈＨまで上昇した時点で、高論理閾
値インバータ６の出力端子２２は“Ｌ”となり、これに
よってＰＭＯＳ−Ｔｒ２はオフとなって充電は終了す
る。
【００２３】同様に、出力端子２４の電圧がＶｔｈＨよ
りも高いとすると、高論理閾値インバータ６の出力端子
２２と低論理閾値インバータ７の出力端子２３とは
“Ｌ”となる。
りも高いとすると、高論理閾値インバータ６の出力端子
２２と低論理閾値インバータ７の出力端子２３とは
“Ｌ”となる。
【００２４】入力端子２１に“Ｌ”が入力されると、Ｐ
ＭＯＳ−Ｔｒ２がオフ、一方ＮＭＯＳ−Ｔｒ３がオンと
なるため、負荷容量１１は放電される。こうして出力端
子２４の電圧がＶｔｈＬまで降下した時点で、低論理閾
値インバータ７の出力端子２３は“Ｈ”となり、これに
よってＮＭＯＳ−Ｔｒ３はオフとなって放電は終了す
る。
ＭＯＳ−Ｔｒ２がオフ、一方ＮＭＯＳ−Ｔｒ３がオンと
なるため、負荷容量１１は放電される。こうして出力端
子２４の電圧がＶｔｈＬまで降下した時点で、低論理閾
値インバータ７の出力端子２３は“Ｈ”となり、これに
よってＮＭＯＳ−Ｔｒ３はオフとなって放電は終了す
る。
【００２５】一般に、静電容量Ｃのコンデンサを電圧Ｖ
ＤＤだけ駆動するときの電力Ｐは、 Ｐ＝Ｃ・ＶＤＤ・ＶＤＤ ・・・（１） であるが、本発明では駆動振幅をＶｔｈＨ−ＶｔｈＬに
減少させている。これにより電力Ｐは、 Ｐ＝Ｃ・ＶＤＤ・（ＶｔｈＨ−ＶｔｈＬ） ・・・（２） に減少する。これに伴って雑音の発生も低減できる。
ＤＤだけ駆動するときの電力Ｐは、 Ｐ＝Ｃ・ＶＤＤ・ＶＤＤ ・・・（１） であるが、本発明では駆動振幅をＶｔｈＨ−ＶｔｈＬに
減少させている。これにより電力Ｐは、 Ｐ＝Ｃ・ＶＤＤ・（ＶｔｈＨ−ＶｔｈＬ） ・・・（２） に減少する。これに伴って雑音の発生も低減できる。
【００２６】本実施の形態では、こういった低振幅負荷
駆動を、低電圧電源を用いずに電源電圧ＶＤＤのドライ
バを用いて実現している。従って、低電源電圧のドライ
バよりも高速に動作する。
駆動を、低電圧電源を用いずに電源電圧ＶＤＤのドライ
バを用いて実現している。従って、低電源電圧のドライ
バよりも高速に動作する。
【００２７】定常状態では、本実施の形態のドライバ回
路１はハイインピーダンス出力となるので、ＰＭＯＳ−
Ｔｒ２とＮＭＯＳ−Ｔｒ３からなるドライバには貫通電
流は全く流れない。
路１はハイインピーダンス出力となるので、ＰＭＯＳ−
Ｔｒ２とＮＭＯＳ−Ｔｒ３からなるドライバには貫通電
流は全く流れない。
【００２８】また負荷の電位は、常に高論理閾値インバ
ータ６と低論理閾値インバータ７とによって監視されて
いる。従って、外部からの雑音等によって出力端子２４
の電位がＶｔｈＬよりも高く、且つＶｔｈＨよりも低い
電位になった場合には、速やかにドライバ回路１が作動
し、雑音による電位変化は解消される。
ータ６と低論理閾値インバータ７とによって監視されて
いる。従って、外部からの雑音等によって出力端子２４
の電位がＶｔｈＬよりも高く、且つＶｔｈＨよりも低い
電位になった場合には、速やかにドライバ回路１が作動
し、雑音による電位変化は解消される。
【００２９】大容量負荷を駆動するＰＭＯＳ−Ｔｒ２な
らびにＮＭＯＳ−Ｔｒ３と比較すれば、高論理閾値イン
バータ６と低論理閾値インバータ７のＭＯＳ−Ｔｒは小
さくてよい。このため本実施の形態では、チップ面積の
増加は比較的小さい。
らびにＮＭＯＳ−Ｔｒ３と比較すれば、高論理閾値イン
バータ６と低論理閾値インバータ７のＭＯＳ−Ｔｒは小
さくてよい。このため本実施の形態では、チップ面積の
増加は比較的小さい。
【００３０】また、大容量負荷１１の容量と比べて、高
論理閾値インバータ６と低論理閾値インバータ７のゲー
ト容量は非常に小さいので、ドライバ回路１の駆動容量
の増加は無視できる。
論理閾値インバータ６と低論理閾値インバータ７のゲー
ト容量は非常に小さいので、ドライバ回路１の駆動容量
の増加は無視できる。
【００３１】なお、上述の実施の形態では、高論理閾値
インバータ６として、１つのＰＭＯＳ−Ｔｒと直列接続
した２つのＮＭＯＳ−Ｔｒとから構成された例を示し
た。しかしこの他に、例えばＷ／Ｌの大きなＰＭＯＳ−
ＴｒとＷ／Ｌの小さなＮＭＯＳ−Ｔｒとを組み合わせて
も、高論理閾値インバータを構成することができる。
インバータ６として、１つのＰＭＯＳ−Ｔｒと直列接続
した２つのＮＭＯＳ−Ｔｒとから構成された例を示し
た。しかしこの他に、例えばＷ／Ｌの大きなＰＭＯＳ−
ＴｒとＷ／Ｌの小さなＮＭＯＳ−Ｔｒとを組み合わせて
も、高論理閾値インバータを構成することができる。
【００３２】低論理閾値インバータ７についても同様
で、例えば、Ｗ／Ｌの小さなＰＭＯＳ−ＴｒとＷ／Ｌの
大きなＮＭＯＳ−Ｔｒとを組み合わせても、低論理閾値
インバータを構成することができる。
で、例えば、Ｗ／Ｌの小さなＰＭＯＳ−ＴｒとＷ／Ｌの
大きなＮＭＯＳ−Ｔｒとを組み合わせても、低論理閾値
インバータを構成することができる。
【００３３】Ｂ．第２の実施の形態 図３は、本発明の第２の実施の形態にかかるドライバ回
路の構成を示す接続図である。なお図３において、図１
に示す各部と対応する部分には同一の符号を付し、その
説明は省略する。
路の構成を示す接続図である。なお図３において、図１
に示す各部と対応する部分には同一の符号を付し、その
説明は省略する。
【００３４】図３に示す１ａはドライバ回路であり、直
列に接続されたＰＭＯＳ−Ｔｒ２とＰＭＯＳ−Ｔｒ３
２、および直列に接続されたＮＭＯＳ−Ｔｒ３とＮＭＯ
Ｓ−Ｔｒ３３を有している。
列に接続されたＰＭＯＳ−Ｔｒ２とＰＭＯＳ−Ｔｒ３
２、および直列に接続されたＮＭＯＳ−Ｔｒ３とＮＭＯ
Ｓ−Ｔｒ３３を有している。
【００３５】３１は、プリドライバのインバータであ
る。このインバータ３１の出力端子は、そしてＰＭＯＳ
−Ｔｒ２のゲート端子とＮＭＯＳ−Ｔｒ３のゲート端子
とに接続されている。また、ＰＭＯＳ−Ｔｒ３２のゲー
ト端子とＮＭＯＳ−Ｔｒ３３のゲート端子とは、出力端
子２４に接続されている。
る。このインバータ３１の出力端子は、そしてＰＭＯＳ
−Ｔｒ２のゲート端子とＮＭＯＳ−Ｔｒ３のゲート端子
とに接続されている。また、ＰＭＯＳ−Ｔｒ３２のゲー
ト端子とＮＭＯＳ−Ｔｒ３３のゲート端子とは、出力端
子２４に接続されている。
【００３６】本実施の形態のＰＭＯＳ−Ｔｒ３２は、出
力端子２４の電圧が低くなるに従ってオン抵抗が低くな
る。このため、負荷容量１１があまり充電されていない
うちにはドライバ回路１ａの駆動電流は大きく、充電が
進むにつれて次第に駆動電流が小さくなる。こうして、
電源電圧ＶＤＤから出力端子２４までの電圧がＰＭＯＳ
−Ｔｒ３２の閾値に達するとＰＭＯＳ−Ｔｒ３２はオフ
となり、充電は終了する。
力端子２４の電圧が低くなるに従ってオン抵抗が低くな
る。このため、負荷容量１１があまり充電されていない
うちにはドライバ回路１ａの駆動電流は大きく、充電が
進むにつれて次第に駆動電流が小さくなる。こうして、
電源電圧ＶＤＤから出力端子２４までの電圧がＰＭＯＳ
−Ｔｒ３２の閾値に達するとＰＭＯＳ−Ｔｒ３２はオフ
となり、充電は終了する。
【００３７】同様に、ＮＭＯＳ−Ｔｒ３３は、出力端子
２４の電圧が高くなるに従ってオン抵抗が低くなる。こ
のため、負荷容量１１があまり放電されていないうちに
はドライバ回路１ａの駆動電流は大きく、放電が進むに
つれて次第に駆動電流が小さくなる。こうして、ドライ
バ出力端子２４の電圧がＮＭＯＳ−Ｔｒ３３の閾値に達
するとＮＭＯＳ−Ｔｒ３３はオフし、放電は終了する。
２４の電圧が高くなるに従ってオン抵抗が低くなる。こ
のため、負荷容量１１があまり放電されていないうちに
はドライバ回路１ａの駆動電流は大きく、放電が進むに
つれて次第に駆動電流が小さくなる。こうして、ドライ
バ出力端子２４の電圧がＮＭＯＳ−Ｔｒ３３の閾値に達
するとＮＭＯＳ−Ｔｒ３３はオフし、放電は終了する。
【００３８】本実施の形態では、出力端子２４の電圧変
化に対し、ドライバ回路１ａの駆動電流が刻々と変化す
る。このため、充電または放電が終了し、出力端子２４
がフローティング状態にあるときに外部から雑音が飛来
し、出力端子２４の電圧が変動した場合にも、ドライバ
回路１ａが動作して電圧変動を解消するまでの時間が短
い。
化に対し、ドライバ回路１ａの駆動電流が刻々と変化す
る。このため、充電または放電が終了し、出力端子２４
がフローティング状態にあるときに外部から雑音が飛来
し、出力端子２４の電圧が変動した場合にも、ドライバ
回路１ａが動作して電圧変動を解消するまでの時間が短
い。
【００３９】
【発明の効果】以上説明したように、この発明によれ
ば、電源電圧と負荷側との間をオン／オフする第１の駆
動手段は、入力レベルがハイレベルの時、第１の検出手
段によって負荷側レベルが第１のレベルを上回ったこと
が検出されるまではオンであり、第１の検出手段によっ
て負荷側レベルが第１のレベルを上回ったことが検出さ
れるとオフになり、接地電圧と負荷側との間をオン／オ
フする第２の駆動手段は、入力レベルがローレベルの
時、第２の検出手段によって負荷側レベルが第２のレベ
ルを下回ったことが検出されるまではオンであり、第２
の検出手段によって負荷側レベルが第２のレベルを下回
ったことが検出されるとオフになる。または、電源電圧
と負荷側との間に第１の駆動手段と第３の駆動手段とが
直列に接続され、負荷側と接地電圧との間に第４の駆動
手段と第２の駆動手段とが直列に接続され、第１の駆動
手段は入力レベルがハイレベルの時にオンとなり、第３
の駆動手段は負荷側レベルが第１のレベルを上回ったと
きにオフとなり、第２の駆動手段は入力レベルがローレ
ベルの時にオンとなり、第４の駆動手段は負荷側レベル
が第２のレベルを下回ったときにオフとなる。これら第
１のレベルは、負荷がハイレベルとローレベルとの境界
に有する所定幅の閾値電圧範囲の上限と等しく、第２の
レベルは当該閾値電圧範囲の下限と等しいので、負荷と
して容量成分の大きな論理回路が接続されても大電流出
力を必要とせず、高速化や雑音の低減が可能であるドラ
イバ回路が実現可能であるという効果が得られる。
ば、電源電圧と負荷側との間をオン／オフする第１の駆
動手段は、入力レベルがハイレベルの時、第１の検出手
段によって負荷側レベルが第１のレベルを上回ったこと
が検出されるまではオンであり、第１の検出手段によっ
て負荷側レベルが第１のレベルを上回ったことが検出さ
れるとオフになり、接地電圧と負荷側との間をオン／オ
フする第２の駆動手段は、入力レベルがローレベルの
時、第２の検出手段によって負荷側レベルが第２のレベ
ルを下回ったことが検出されるまではオンであり、第２
の検出手段によって負荷側レベルが第２のレベルを下回
ったことが検出されるとオフになる。または、電源電圧
と負荷側との間に第１の駆動手段と第３の駆動手段とが
直列に接続され、負荷側と接地電圧との間に第４の駆動
手段と第２の駆動手段とが直列に接続され、第１の駆動
手段は入力レベルがハイレベルの時にオンとなり、第３
の駆動手段は負荷側レベルが第１のレベルを上回ったと
きにオフとなり、第２の駆動手段は入力レベルがローレ
ベルの時にオンとなり、第４の駆動手段は負荷側レベル
が第２のレベルを下回ったときにオフとなる。これら第
１のレベルは、負荷がハイレベルとローレベルとの境界
に有する所定幅の閾値電圧範囲の上限と等しく、第２の
レベルは当該閾値電圧範囲の下限と等しいので、負荷と
して容量成分の大きな論理回路が接続されても大電流出
力を必要とせず、高速化や雑音の低減が可能であるドラ
イバ回路が実現可能であるという効果が得られる。
【００４０】即ち本発明によれば、負荷の駆動振幅を閾
値電圧幅の上限（ＶｔｈＨ）〜閾値電圧幅の下限（Ｖｔ
ｈＬ）までの範囲に狭めることができる。これによっ
て、負荷容量を駆動する消費電力が削減される。
値電圧幅の上限（ＶｔｈＨ）〜閾値電圧幅の下限（Ｖｔ
ｈＬ）までの範囲に狭めることができる。これによっ
て、負荷容量を駆動する消費電力が削減される。
【００４１】また本発明では、負荷側の入力段のゲート
回路の電気的特性に合わせて高論理閾値インバータと低
論理閾値インバータの特性を設定する。これによって、
負荷側の回路構成に変更を加えなくてよい。また回路設
計が複雑化することはなく、過去の回路設計資産の流用
が容易である。
回路の電気的特性に合わせて高論理閾値インバータと低
論理閾値インバータの特性を設定する。これによって、
負荷側の回路構成に変更を加えなくてよい。また回路設
計が複雑化することはなく、過去の回路設計資産の流用
が容易である。
【００４２】また本発明では、駆動する電圧を電源電圧
ＶＤＤとしたまま、負荷を駆動する電圧振幅を小さくし
ているので、高速に動作する。また本発明では、駆動電
流が小さくてよいので、大電流で負荷を駆動することに
よって発生する電源配線や接地配線の雑音の発生が抑え
られる。
ＶＤＤとしたまま、負荷を駆動する電圧振幅を小さくし
ているので、高速に動作する。また本発明では、駆動電
流が小さくてよいので、大電流で負荷を駆動することに
よって発生する電源配線や接地配線の雑音の発生が抑え
られる。
【００４３】また、出力端子の電圧がＶｔｈＨより高い
か、あるいはＶｔｈＬよりも低いときには出力端子が開
放され、出力端子と電源配線あるいは接地配線とは電気
的に分離される。このため、電源配線や接地配線に雑音
が乗っていても、その影響が出力端子の電圧変動として
現れにくい。
か、あるいはＶｔｈＬよりも低いときには出力端子が開
放され、出力端子と電源配線あるいは接地配線とは電気
的に分離される。このため、電源配線や接地配線に雑音
が乗っていても、その影響が出力端子の電圧変動として
現れにくい。
【００４４】さらに本発明では、ＰＭＯＳ−ＴｒとＮＭ
ＯＳ−Ｔｒとは非動作時にはオフとなっている。入力信
号の遷移が始まったとき、ＰＭＯＳ−ＴｒとＮＭＯＳ−
Ｔｒとの何れかのトランジスタがオンになるが、そのと
き他方のトランジスタはオフのままであるので、貫通電
流が非常に小さい。
ＯＳ−Ｔｒとは非動作時にはオフとなっている。入力信
号の遷移が始まったとき、ＰＭＯＳ−ＴｒとＮＭＯＳ−
Ｔｒとの何れかのトランジスタがオンになるが、そのと
き他方のトランジスタはオフのままであるので、貫通電
流が非常に小さい。
【図１】 本発明の第１の実施の形態にかかるドライバ
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図２】 図１に示すゲート１３の閾値の様子を示す説
明図である。
明図である。
【図３】 本発明の第２の実施の形態にかかるドライバ
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図４】 従来のドライバ回路と、出力側の様子を示す
接続図である。
接続図である。
１ ドライバ回路 １ａ ドライバ回路 ２ ＰＭＯＳ−Ｔｒ（第１の駆動素子） ３ ＮＭＯＳ−Ｔｒ（第２の駆動素子） ４ ＮＡＮＤゲート ５ ＮＯＲゲート ６ 高論理閾値インバータ（第１の検出手段） ７ 低論理閾値インバータ（第２の検出手段） １１ 負荷容量 １２ 論理回路 １３ ゲート ２１ 入力端子 ２２ 出力端子 ２３ 出力端子 ２４ 出力端子 ３１ インバータ ３２ ＰＭＯＳ−Ｔｒ（第３の駆動手段） ３３ ＮＭＯＳ−Ｔｒ（第４の駆動手段） ５０ ドライバ回路 ５２ ＰＭＯＳ−Ｔｒ ５３ ＮＭＯＳ−Ｔｒ ６１ 負荷容量 ６２ 論理回路 ６３ ゲート ７１ 入力端子 ７４ 出力端子 ５１ インバータ ＶｔｈＨ 論理閾値（第１のレベル） ＶｔｈＬ 論理閾値（第２のレベル）
Claims (9)
- 【請求項１】 負荷側レベルが、電源電位レベルと受信
側論理ゲートの論理しきい値レベルとの間にある第１の
レベル（ＶｔｈＨ）を上回ったことを検出する第１の検
出手段（６）と、 前記負荷側レベルが、接地電位レベルと前記第1のレベ
ルとの間にある第２のレベル（ＶｔｈＬ）を下回ったこ
とを検出する第２の検出手段（７）と、 入力側レベルと前記第１の検出手段の検出結果に基づい
て電源電位と前記負荷側との間をオン／オフする第１の
駆動素子（２）と、 前記入力側レベルと前記第２の検出手段の検出結果に基
づいて接地電位と前記負荷側との間をオン／オフする第
２の駆動素子（３）とを具備することを特徴とするドラ
イバ回路。 - 【請求項２】 前記第１の検出手段は、 高論理しきい値の論理ゲート(例えば、ゲート幅÷ゲー
ト長の値が大きなＰチャネル電界効果トランジスタと、
ゲート幅÷ゲート長の値が小さなＮチャネル電界効果ト
ランジスタから構成されるインバータ)から構成される
ことを特徴とする請求項１に記載のドライバ回路。 - 【請求項３】 前記第２の検出手段は、 低論理しきい値の論理ゲート(例えば、ゲート幅÷ゲー
ト長の値が小さなＰチャネル電界効果トランジスタと、
ゲート幅÷ゲート長の値が大きなＮチャネル電界効果ト
ランジスタからなるインバータ)から構成されることを
特徴とする請求項１に記載のドライバ回路。 - 【請求項４】 前記第１の駆動手段は、 前記入力レベルがハイレベルの時、 前記第１の検出手段によって負荷側レベルが前記第１の
レベルを上回ったことが検出されるまではオンであり、 前記第１の検出手段によって負荷側レベルが前記第１の
レベルを上回ったことが検出されるとオフになることを
特徴とする請求項１ないし請求項３の何れかに記載のド
ライバ回路。 - 【請求項５】 前記第２の駆動手段は、 前記入力レベルがローレベルの時、 前記第２の検出手段によって負荷側レベルが前記第２の
レベルを下回ったことが検出されるまではオンであり、 前記第２の検出手段によって負荷側レベルが前記第２の
レベルを下回ったことが検出されるとオフになることを
特徴とする請求項１ないし請求項３の何れかに記載のド
ライバ回路。 - 【請求項６】 入力レベルがハイレベルの時にオンとな
る第１の駆動手段と、 負荷側レベルが第１のレベルを上回ったときにオフとな
る第３の駆動手段（３２）とを具備し、 電源電圧と前記負荷側との間に前記第１の駆動手段と前
記第３の駆動手段とが直列に接続されることを特徴とす
るドライバ回路。 - 【請求項７】 入力レベルがローレベルの時にオンとな
る第２の駆動手段と、 負荷側レベルが第２のレベルを下回ったときにオフとな
る第４の駆動手段（３３）とを具備し、 前記負荷側と接地電圧との間に前記第４の駆動手段と前
記第２の駆動手段とが直列に接続されることを特徴とす
るドライバ回路。 - 【請求項８】 前記第１のレベルは、ドライバ回路から
の信号を受信する側の論理ゲートの論理しきい値よりも
高く、かつそのレベルが前記受信側の論理ゲートに入力
されたとき該論理ゲートに流れる貫通電流が充分小さな
値となるような電位であることを特徴とする請求項１な
いし請求項７に記載のドライバ回路。 - 【請求項９】 前記第２のレベルは、ドライバ回路から
の信号を受信する側の論理ゲートの論理しきい値よりも
低く、かつそのレベルが前記受信側の論理ゲートに入力
されたとき該論理ゲートに流れる貫通電流が充分小さな
値となるような電位であることを特徴とする請求項１な
いし請求項７に記載のドライバ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15371398A JP3339410B2 (ja) | 1998-05-20 | 1998-05-20 | ドライバ回路 |
| US09/304,270 US6175252B1 (en) | 1998-05-20 | 1999-05-06 | Driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15371398A JP3339410B2 (ja) | 1998-05-20 | 1998-05-20 | ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330943A true JPH11330943A (ja) | 1999-11-30 |
| JP3339410B2 JP3339410B2 (ja) | 2002-10-28 |
Family
ID=15568480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15371398A Expired - Fee Related JP3339410B2 (ja) | 1998-05-20 | 1998-05-20 | ドライバ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6175252B1 (ja) |
| JP (1) | JP3339410B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6910937B2 (en) | 2001-07-30 | 2005-06-28 | Sony Corporation | Method for forming fine barrier, method for fabricating planar display and abrasive for blast |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4400389B2 (ja) * | 2004-09-21 | 2010-01-20 | 株式会社デンソー | 駆動モータ制御装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631267A (en) * | 1970-06-18 | 1971-12-28 | North American Rockwell | Bootstrap driver with feedback control circuit |
| JPS63211906A (ja) | 1987-02-27 | 1988-09-05 | Citizen Watch Co Ltd | アナログ値インバ−タ回路 |
| JPS6416017A (en) | 1987-07-09 | 1989-01-19 | Nec Corp | Output buffer for mos semiconductor integrated circuit |
| US4829199A (en) * | 1987-07-13 | 1989-05-09 | Ncr Corporation | Driver circuit providing load and time adaptive current |
| US5293082A (en) * | 1988-06-21 | 1994-03-08 | Western Digital Corporation | Output driver for reducing transient noise in integrated circuits |
| GB2283626B (en) * | 1993-11-05 | 1998-02-18 | Motorola Inc | Driver circuits |
-
1998
- 1998-05-20 JP JP15371398A patent/JP3339410B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-06 US US09/304,270 patent/US6175252B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6910937B2 (en) | 2001-07-30 | 2005-06-28 | Sony Corporation | Method for forming fine barrier, method for fabricating planar display and abrasive for blast |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3339410B2 (ja) | 2002-10-28 |
| US6175252B1 (en) | 2001-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4779013A (en) | Slew-rate limited output driver having reduced switching noise | |
| US6459322B1 (en) | Level adjustment circuit and data output circuit thereof | |
| KR930003926B1 (ko) | 반도체집적회로 | |
| KR960011964B1 (ko) | 출력버퍼장치 | |
| JPH0584597B2 (ja) | ||
| US5073727A (en) | Cmos inverter with noise reduction feedback means | |
| US6084459A (en) | Voltage level shifting circuit | |
| JP3657243B2 (ja) | レベルシフタ、半導体集積回路及び情報処理システム | |
| US6707324B1 (en) | Low ground bounce output driver | |
| KR920010824B1 (ko) | 반도체 메모리 | |
| US6833749B2 (en) | System and method for obtaining hysteresis through body substrate control | |
| JP3339410B2 (ja) | ドライバ回路 | |
| US5604448A (en) | Output buffer circuit having low noise characteristics | |
| JPH06224730A (ja) | 出力バッファ回路 | |
| EP0421448B1 (en) | Signal output circuit having bipolar transistors at output, for use in a MOS semiconductor integrated circuit | |
| JP3190191B2 (ja) | 出力バッファ回路 | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JP2933620B1 (ja) | 出力バッファ回路 | |
| JP3745144B2 (ja) | 出力バッファ回路 | |
| US6559678B1 (en) | Node predisposition circuit | |
| JP4129349B2 (ja) | 出力回路および半導体集積回路 | |
| JP4680423B2 (ja) | 出力回路 | |
| JP2930227B2 (ja) | 半導体集積回路の出力バッファ回路 | |
| JPH04242319A (ja) | Ｃｍｏｓ集積回路 | |
| JPH0374926A (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |