JPS6122395B2 - - Google Patents
Info
- Publication number
- JPS6122395B2 JPS6122395B2 JP56025799A JP2579981A JPS6122395B2 JP S6122395 B2 JPS6122395 B2 JP S6122395B2 JP 56025799 A JP56025799 A JP 56025799A JP 2579981 A JP2579981 A JP 2579981A JP S6122395 B2 JPS6122395 B2 JP S6122395B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- line selection
- potential
- transistor
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000003990 capacitor Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶回路装置の改良に関す
る。
る。
従来の技術
半導体記憶回路装置として、従来、第１図を伴
なつて次に述べる構成を有するものが提案されて
いる。
なつて次に述べる構成を有するものが提案されて
いる。
すなわち、例えばバイポーラ型トランジスタで
なる半導体素子の複数を含んでフリツプフロツプ
構成に構成されている複数ｍ×ｎ個の記憶回路
M11〜Ｍ1o、M21〜Ｍ2o、………Ｍn1〜Ｍnoと、複
数ｍ対本の語線W1及びW1′〜Ｗn及びＷn′とを有
する。
なる半導体素子の複数を含んでフリツプフロツプ
構成に構成されている複数ｍ×ｎ個の記憶回路
M11〜Ｍ1o、M21〜Ｍ2o、………Ｍn1〜Ｍnoと、複
数ｍ対本の語線W1及びW1′〜Ｗn及びＷn′とを有
する。
しかして、記憶回路Ｍi1〜Ｍio（但しｉ＝１、
２………ｍ）の例えば正側の電源接続端子ａが、
語線Ｗiと、語線選択用トランジスタＴiのエミツ
タ及びコレクタを通じて、正側の電源端子Ｅ１
（図では接地されている）に接続されている。
２………ｍ）の例えば正側の電源接続端子ａが、
語線Ｗiと、語線選択用トランジスタＴiのエミツ
タ及びコレクタを通じて、正側の電源端子Ｅ１
（図では接地されている）に接続されている。
また、記憶回路Ｍi1〜Ｍioの負側の電源接続端
子ｂが、語線W1′と定電流源であるのを可とする
情報保持用電流源Ｈiを通じて電源端子Ｅ１と対
をなす負側の電源端子Ｅ２に接続されている。
子ｂが、語線W1′と定電流源であるのを可とする
情報保持用電流源Ｈiを通じて電源端子Ｅ１と対
をなす負側の電源端子Ｅ２に接続されている。
さらに、語線Ｗi′が、スイツチング用ダイオー
ドＤiを通じ、さらに、スイツチング用ダイオー
ドD1〜Ｄnに対して共通の、定電流源であるを可
とする情報保護用電流源Ｇを通じて、電源端子Ｅ
１と対をなす電源端子Ｅ３（この電源端子Ｅ３
は、電源端子Ｅ２とし得る）に接続されている。
ドＤiを通じ、さらに、スイツチング用ダイオー
ドD1〜Ｄnに対して共通の、定電流源であるを可
とする情報保護用電流源Ｇを通じて、電源端子Ｅ
１と対をなす電源端子Ｅ３（この電源端子Ｅ３
は、電源端子Ｅ２とし得る）に接続されている。
なお、記憶回路Ｍ1j〜Ｍnj（但しｊ＝１、２…
……ｎ）の出力端（図示せず）は、ビツト線Bj
（図示せず）に接続されている。
……ｎ）の出力端（図示せず）は、ビツト線Bj
（図示せず）に接続されている。
以上が、従来提案されている半導体記憶回路装
置の構成である。
置の構成である。
このような構成を有する半導体記憶回路装置に
よれば、次に述べる動作が得られる。
よれば、次に述べる動作が得られる。
すなわち、語線選択用トランジスタＴiのベー
スに、比較的低い低電位及び比較的高い高電位を
とる語線選択用信号Ｓiが、低電位をとつて供給
されている場合、語線選択用トランジスタＴiは
オフの状態を、非選択駆動状態として保つている
が、このような状態から、語線選択用トランジス
タＴiのベースに対する語線選択用信号Ｓiが、低
電位より高電位に転換すれば、語線選択用トラン
ジスタＴiがオフよりオンに転換し、従つて、非
選択駆動状態より選択駆動状態に制御される。
スに、比較的低い低電位及び比較的高い高電位を
とる語線選択用信号Ｓiが、低電位をとつて供給
されている場合、語線選択用トランジスタＴiは
オフの状態を、非選択駆動状態として保つている
が、このような状態から、語線選択用トランジス
タＴiのベースに対する語線選択用信号Ｓiが、低
電位より高電位に転換すれば、語線選択用トラン
ジスタＴiがオフよりオンに転換し、従つて、非
選択駆動状態より選択駆動状態に制御される。
語線選択用トランジスタＴiが、このように選
択駆動状態に制御されれば、語線Ｗiが、電源端
子Ｅ１に接続される。このため、等価的に、語線
Ｗi及び電源端子Ｅ２間に接続されている容量Ｃi
が充電され、語線Ｗiの電位が、高電位に転換す
る。またこれに応じて、語線Ｗi′の電位も、低電
位より高電位に転換する。さらに、語線Ｗi′の電
位が、低電位より高電位に転換したのに応じて、
スイツチング用ダイオードＤiがオフよりオンに
転換し、このため、語線Ｗi′に、語線選択用トラ
ンジスタＴi、記憶回路Ｍi1〜Ｍio、スイツチング
用ダイオードＤi及び電流源Ｇを通じての電流
が、流れていない状態から、流れている状態に転
換する。
択駆動状態に制御されれば、語線Ｗiが、電源端
子Ｅ１に接続される。このため、等価的に、語線
Ｗi及び電源端子Ｅ２間に接続されている容量Ｃi
が充電され、語線Ｗiの電位が、高電位に転換す
る。またこれに応じて、語線Ｗi′の電位も、低電
位より高電位に転換する。さらに、語線Ｗi′の電
位が、低電位より高電位に転換したのに応じて、
スイツチング用ダイオードＤiがオフよりオンに
転換し、このため、語線Ｗi′に、語線選択用トラ
ンジスタＴi、記憶回路Ｍi1〜Ｍio、スイツチング
用ダイオードＤi及び電流源Ｇを通じての電流
が、流れていない状態から、流れている状態に転
換する。
また、語線選択用トランジスタＴiが上述した
選択駆動状態にある状態から、その語線選択用ト
ランジスタＴiのベースに対する語線選択用信号
Ｓiが高電位より低電位に転換すれば、語線選択
用トランジスタＴiが、オンよりオフに転換し、
従つて、語線選択用トランジスタＴiが選択駆動
状態より非選択駆動状態に制御される。
選択駆動状態にある状態から、その語線選択用ト
ランジスタＴiのベースに対する語線選択用信号
Ｓiが高電位より低電位に転換すれば、語線選択
用トランジスタＴiが、オンよりオフに転換し、
従つて、語線選択用トランジスタＴiが選択駆動
状態より非選択駆動状態に制御される。
語線選択用トランジスタＴiが、このように非
選択駆動状態に制御されれば、語線Ｗiの電源端
子Ｅ１との接続が断となる。このため、上述した
容量Ｃiに充電されていた電荷が、記憶回路Ｍi1〜
Ｍio、語線Ｗi′及び電流源Ｈiを通じて、電源端子
Ｅ２側に放電され、よつて、語線Ｗiの電位が、
高電位より低電位に転換し、また、これに応じ
て、語線Ｗi′の電位も高電位より低電位に転換
し、さらに、語線Ｗi′の電位が高電位より低電位
に転換したのに応じて、スイツチング用ダイオー
ドＤiが、オンよりオフに転換する。このため、
語線Ｗi′に、語線選択用トランジスタＴi、記憶回
路Ｍi1〜Ｍio、スイツチング用ダイオードＤi及び
電流源Ｇを通じての電流が、流れていた状態より
流れていない状態に転換する。
選択駆動状態に制御されれば、語線Ｗiの電源端
子Ｅ１との接続が断となる。このため、上述した
容量Ｃiに充電されていた電荷が、記憶回路Ｍi1〜
Ｍio、語線Ｗi′及び電流源Ｈiを通じて、電源端子
Ｅ２側に放電され、よつて、語線Ｗiの電位が、
高電位より低電位に転換し、また、これに応じ
て、語線Ｗi′の電位も高電位より低電位に転換
し、さらに、語線Ｗi′の電位が高電位より低電位
に転換したのに応じて、スイツチング用ダイオー
ドＤiが、オンよりオフに転換する。このため、
語線Ｗi′に、語線選択用トランジスタＴi、記憶回
路Ｍi1〜Ｍio、スイツチング用ダイオードＤi及び
電流源Ｇを通じての電流が、流れていた状態より
流れていない状態に転換する。
ところで、上述した従来の半導体記憶回路装置
の場合、語線選択用トランジスタＴiが、上述し
たように語線選択用信号Ｓiによつて非選択駆動
状態より選択駆動状態に制御され、これにより語
線Ｗiの電位が低電位より高電位に転換する場
合、その転換速度（これをVaとする）は、語線
選択用トランジスタＴiが語線選択用信号Ｓiにて
オンに制御されるので、比較的大である。
の場合、語線選択用トランジスタＴiが、上述し
たように語線選択用信号Ｓiによつて非選択駆動
状態より選択駆動状態に制御され、これにより語
線Ｗiの電位が低電位より高電位に転換する場
合、その転換速度（これをVaとする）は、語線
選択用トランジスタＴiが語線選択用信号Ｓiにて
オンに制御されるので、比較的大である。
しかしながら、語線選択用トランジスタＴi
が、上述したように、語線選択用信号Ｓiによつ
て、非選択駆動状態より選択駆動状態に制御され
て、語線Ｗi′の電位が、低電位より高電位に転換
する場合、その転換速度（これをＶbとする）
は、上述した転換速度Ｖaに比し格段的に小であ
る。
が、上述したように、語線選択用信号Ｓiによつ
て、非選択駆動状態より選択駆動状態に制御され
て、語線Ｗi′の電位が、低電位より高電位に転換
する場合、その転換速度（これをＶbとする）
は、上述した転換速度Ｖaに比し格段的に小であ
る。
その理由は次のとおりである。
すなわち、語線Ｗi′の電位が、低電位より高電
位に転換するのに応じてスイツチング用ダイオー
ドＤiがオフよりオンに転換する、そのスイツチ
ング用ダイオードＤiのオンが、語線Ｗi′の電位が
低電位及び高電位間の予定の中間電位となる時点
またはこれより僅かに遅れた時点（これを一般に
ｔbとする）から始まり、従つてスイツチング用
ダイオードＤiのオンが、語線選択用トランジス
タＴiが語線選択用信号Ｓiによつて非選択駆動状
態より選択駆動状態に制御されて語線Ｗiの電位
が低電位より高電位になりたる時点（これを一般
にｔaとする）より、時点ｔa及びｔb間の時間分
遅れた時点ｔbから始まるからである。
位に転換するのに応じてスイツチング用ダイオー
ドＤiがオフよりオンに転換する、そのスイツチ
ング用ダイオードＤiのオンが、語線Ｗi′の電位が
低電位及び高電位間の予定の中間電位となる時点
またはこれより僅かに遅れた時点（これを一般に
ｔbとする）から始まり、従つてスイツチング用
ダイオードＤiのオンが、語線選択用トランジス
タＴiが語線選択用信号Ｓiによつて非選択駆動状
態より選択駆動状態に制御されて語線Ｗiの電位
が低電位より高電位になりたる時点（これを一般
にｔaとする）より、時点ｔa及びｔb間の時間分
遅れた時点ｔbから始まるからである。
なお、上述した中間電位は、実際上、語線選択
用トランジスタＴiが非選択駆動状態より選択駆
動状態に制御されて、語線Ｗi′の電位が低電位よ
り高電位に転換するとき、語線選択用トランジス
タＴi〜Ｔn中の語線選択用トランジスタＴi以外の
語線選択用トランジスタ（これを一般にＴaとす
る）が、選択駆動状態より非選択駆動状態に制御
され、このためその語線選択用トランジスタＴa
に接続されている語線（これを一般にＷaとす
る）と対となる語線（これをＷa′とする）の電位
が、高電位より低電位に転換するため、語線Ｗ
i′の電位が低電位より高電位に転換し、また、語
線Ｗa′の電位が高電位より低電位に転換するとき
に、語線Ｗi′の電位と語線Ｗa′の電位とが略々同
電位となるときのその電位である。
用トランジスタＴiが非選択駆動状態より選択駆
動状態に制御されて、語線Ｗi′の電位が低電位よ
り高電位に転換するとき、語線選択用トランジス
タＴi〜Ｔn中の語線選択用トランジスタＴi以外の
語線選択用トランジスタ（これを一般にＴaとす
る）が、選択駆動状態より非選択駆動状態に制御
され、このためその語線選択用トランジスタＴa
に接続されている語線（これを一般にＷaとす
る）と対となる語線（これをＷa′とする）の電位
が、高電位より低電位に転換するため、語線Ｗ
i′の電位が低電位より高電位に転換し、また、語
線Ｗa′の電位が高電位より低電位に転換するとき
に、語線Ｗi′の電位と語線Ｗa′の電位とが略々同
電位となるときのその電位である。
上述した理由で、第１図に示す従来の半導体記
憶回路装置の場合、語線選択用トランジスタＴi
が非選択駆動状態より選択駆動状態に制御される
とき、上述した時点ｔa〜ｔbの区間に於いて、記
憶回路Ｍi1〜Ｍioが誤書込みをするおそれを有し
ていた。
憶回路装置の場合、語線選択用トランジスタＴi
が非選択駆動状態より選択駆動状態に制御される
とき、上述した時点ｔa〜ｔbの区間に於いて、記
憶回路Ｍi1〜Ｍioが誤書込みをするおそれを有し
ていた。
その理由は、上述した時点ｔa〜ｔb間の区間に
於いて、スイツチング用ダイオードＤiがオフで
あるため、記憶回路Ｍi1〜Ｍioに、語線選択用ト
ランジスタＴi、スイツチング用ダイオードＤi及
び電流源Ｇを通じての電流が、情報保護用電流と
して流れず、よつて、時点ｔa〜ｔb間の区間で、
記憶回路Ｍi1〜Ｍioのフリツプフロツプに記憶さ
れている、２値表示でそれぞれ「１」及び「０」
をとる２つの情報間に、十分なる振幅差が得られ
ず、従つて、フリツプフロツプの記憶状態に反転
が生ずるおそれを有するからである。
於いて、スイツチング用ダイオードＤiがオフで
あるため、記憶回路Ｍi1〜Ｍioに、語線選択用ト
ランジスタＴi、スイツチング用ダイオードＤi及
び電流源Ｇを通じての電流が、情報保護用電流と
して流れず、よつて、時点ｔa〜ｔb間の区間で、
記憶回路Ｍi1〜Ｍioのフリツプフロツプに記憶さ
れている、２値表示でそれぞれ「１」及び「０」
をとる２つの情報間に、十分なる振幅差が得られ
ず、従つて、フリツプフロツプの記憶状態に反転
が生ずるおそれを有するからである。
本発明の目的
よつて、本発明は、上述したおそれのない、新
規な半導体記憶回路装置を提案せんとするもので
ある。
規な半導体記憶回路装置を提案せんとするもので
ある。
実施例
第２図は、本発明による半導体記憶回路装置の
実施例を示す。
実施例を示す。
第２図において、第１図との対応部分には同一
符号を付して詳細説明を省略する。
符号を付して詳細説明を省略する。
第２図に示す本発明による半導体記憶回路装置
は、第１図で上述した構成に於いて、そのスイツ
チング用ダイオードＤiが、スイツチング用トラ
ンジスタＫiに置換され、また、語線選択用トラ
ンジスタＴiが２つのエミツタｅ１及びｅ２を有
する語線選択用マルチエミツタトランジスタＱi
に置換され、しかして、語線選択用マルチエミツ
タトランジスタＱiが語線選択用信号Ｓiによつて
オン・オフ制御されるようになされ、そして、語
線Ｗi′が語線選択用マルチエミツタトランジスタ
Ｑiのエミツタｅ１及びコレクタを通じて電源端
子Ｅ１に接続され、また、語線Ｗi′が、スイツチ
ング用トランジスタＫiを通じて電流源Ｇに接続
され、さらにスイツチング用トランジスタＫiの
ベースが、例えばダイオードＵを以て構成された
レベルシフト回路Ｉiを通じて、語線選択用マル
チエミツタトランジスタＱiのエミツタｅ２に接
続されているとともに、抵抗Ｒiを通じて、電源
端子Ｅ１と対をなす他の電源端子Ｅ４に接続され
ていることを除いては第１図の場合と同様の構成
を有する。
は、第１図で上述した構成に於いて、そのスイツ
チング用ダイオードＤiが、スイツチング用トラ
ンジスタＫiに置換され、また、語線選択用トラ
ンジスタＴiが２つのエミツタｅ１及びｅ２を有
する語線選択用マルチエミツタトランジスタＱi
に置換され、しかして、語線選択用マルチエミツ
タトランジスタＱiが語線選択用信号Ｓiによつて
オン・オフ制御されるようになされ、そして、語
線Ｗi′が語線選択用マルチエミツタトランジスタ
Ｑiのエミツタｅ１及びコレクタを通じて電源端
子Ｅ１に接続され、また、語線Ｗi′が、スイツチ
ング用トランジスタＫiを通じて電流源Ｇに接続
され、さらにスイツチング用トランジスタＫiの
ベースが、例えばダイオードＵを以て構成された
レベルシフト回路Ｉiを通じて、語線選択用マル
チエミツタトランジスタＱiのエミツタｅ２に接
続されているとともに、抵抗Ｒiを通じて、電源
端子Ｅ１と対をなす他の電源端子Ｅ４に接続され
ていることを除いては第１図の場合と同様の構成
を有する。
以上が、本発明による半導体記憶回路装置の実
施例の構成である。
施例の構成である。
このような構成を有する本発明による半導体記
憶回路装置によれば、それが、上述した事項を除
いて、第１図の場合と同様の構成を有するので、
詳細説明は省略するが、第１図で上述した従来の
半導体記憶回路装置の場合と同様に、語線選択用
マルチエミツタトランジスタＱiが、そのベース
に供給される語線選択用信号Ｓiによつて、その
語線選択用信号Ｓiが低電位より高電位に転換す
ることにより、非選択駆動状態より選択駆動状態
に制御され、このため、容量Ｃiが語線選択用マ
ルチエミツタトランジスタＱiのコレクタ及びエ
ミツタｅ１を通じて充電され、よつて、語線Ｗi
の電位が低電位より高電位に転換し、これに応じ
て、語線Ｗi′の電位が、低電位より高電位に転換
する。そして、この場合、スイツチング用トラン
ジスタＫiが、そのベースに語線選択用マルチエ
ミツタトランジスタＱiのエミツタｅ２及びレベ
ルシフト回路Ｌiを介して供給される語線選択用
信号Ｓiによつてオフよりオンに転換するため、
語線Ｗiに、語線選択用マルチエミツタトランジ
スタＱi、記憶回路Ｍi1〜Ｍioのスイツチング用ト
ランジスタＫi及び電流源Ｇを通じての電流が、
流れていない状態から流れている状態に転換す
る。
憶回路装置によれば、それが、上述した事項を除
いて、第１図の場合と同様の構成を有するので、
詳細説明は省略するが、第１図で上述した従来の
半導体記憶回路装置の場合と同様に、語線選択用
マルチエミツタトランジスタＱiが、そのベース
に供給される語線選択用信号Ｓiによつて、その
語線選択用信号Ｓiが低電位より高電位に転換す
ることにより、非選択駆動状態より選択駆動状態
に制御され、このため、容量Ｃiが語線選択用マ
ルチエミツタトランジスタＱiのコレクタ及びエ
ミツタｅ１を通じて充電され、よつて、語線Ｗi
の電位が低電位より高電位に転換し、これに応じ
て、語線Ｗi′の電位が、低電位より高電位に転換
する。そして、この場合、スイツチング用トラン
ジスタＫiが、そのベースに語線選択用マルチエ
ミツタトランジスタＱiのエミツタｅ２及びレベ
ルシフト回路Ｌiを介して供給される語線選択用
信号Ｓiによつてオフよりオンに転換するため、
語線Ｗiに、語線選択用マルチエミツタトランジ
スタＱi、記憶回路Ｍi1〜Ｍioのスイツチング用ト
ランジスタＫi及び電流源Ｇを通じての電流が、
流れていない状態から流れている状態に転換す
る。
また、第１図で上述した従来の半導体記憶回路
装置の場合と同様に、語線選択用マルチエミツタ
トランジスタＱiが、語線選択用信号Ｓiによつて
その語線選択用信号Ｓiが高電位より低電位に転
換することにより、選択駆動状態より非選択駆動
状態に制御され、このため、容量Ｃiの電荷が、
記憶回路Ｍi1〜Ｍio、語線Ｗi′及び電流源Ｈiを通
じて、電源端子Ｅ２側に放電され、よつて、語線
Ｗiの電位が高電位より低電位に転換し、これに
応じて、語線Ｗi′の電位が高電位より低電位に転
換する。そして、この場合、そのスイツチング用
トランジスタＫiが、そのベースに供給される語
線選択用信号Ｓiによつて、オンよりオフに転換
し、このため、語線Ｗi′に、語線選択用マルチエ
ミツタトランジスタＱi、記憶回路Ｍi1〜Ｍio、ス
イツチング用トランジスタＫi及び電流源Ｇを通
じての電流が、流れていた状態より流れていない
状態に転換する。
装置の場合と同様に、語線選択用マルチエミツタ
トランジスタＱiが、語線選択用信号Ｓiによつて
その語線選択用信号Ｓiが高電位より低電位に転
換することにより、選択駆動状態より非選択駆動
状態に制御され、このため、容量Ｃiの電荷が、
記憶回路Ｍi1〜Ｍio、語線Ｗi′及び電流源Ｈiを通
じて、電源端子Ｅ２側に放電され、よつて、語線
Ｗiの電位が高電位より低電位に転換し、これに
応じて、語線Ｗi′の電位が高電位より低電位に転
換する。そして、この場合、そのスイツチング用
トランジスタＫiが、そのベースに供給される語
線選択用信号Ｓiによつて、オンよりオフに転換
し、このため、語線Ｗi′に、語線選択用マルチエ
ミツタトランジスタＱi、記憶回路Ｍi1〜Ｍio、ス
イツチング用トランジスタＫi及び電流源Ｇを通
じての電流が、流れていた状態より流れていない
状態に転換する。
よつて、第２図に示す本発明による半導体記憶
回路装置によれば、第１図で上述した従来の半導
体記憶回路装置の場合と同様に、語線選択用マル
チエミツタトランジスタＱiが、語線選択用信号
Ｓiによつて、非選択駆動状態から選択駆動状態
に制御されて、語線Ｗi′の電位が低電位より高電
位に転換し、また、記憶回路Ｍi1〜Ｍioに、語線
選択用マルチエミツタトランジスタＱi、スイツ
チング用トランジスタＫi及び電流源Ｇを通じて
の電流が、情報保護用電流として流れる。しかし
ながら、この場合、スイツチング用トランジスタ
Ｋiが語線選択用信号Ｓiによつてオンに制御され
ているので、そのスイツチング用トランジスタＫ
iがオンになる時点（これを一般にｔcとする）
が、第１図の場合のこれに対応する時点ｔbに比
し早い、語線Ｗiの電位が低電位から高電位にな
る前述せる時点ｔaと同じか、その時点ｔaよりも
無視し得る程度に僅かしか遅れていない時点にし
かならない。
回路装置によれば、第１図で上述した従来の半導
体記憶回路装置の場合と同様に、語線選択用マル
チエミツタトランジスタＱiが、語線選択用信号
Ｓiによつて、非選択駆動状態から選択駆動状態
に制御されて、語線Ｗi′の電位が低電位より高電
位に転換し、また、記憶回路Ｍi1〜Ｍioに、語線
選択用マルチエミツタトランジスタＱi、スイツ
チング用トランジスタＫi及び電流源Ｇを通じて
の電流が、情報保護用電流として流れる。しかし
ながら、この場合、スイツチング用トランジスタ
Ｋiが語線選択用信号Ｓiによつてオンに制御され
ているので、そのスイツチング用トランジスタＫ
iがオンになる時点（これを一般にｔcとする）
が、第１図の場合のこれに対応する時点ｔbに比
し早い、語線Ｗiの電位が低電位から高電位にな
る前述せる時点ｔaと同じか、その時点ｔaよりも
無視し得る程度に僅かしか遅れていない時点にし
かならない。
従つて、第２図に示す本発明による半導体記憶
回路装置の場合、第１図の場合の時点ｔa〜ｔb間
の区間に対応している時点ｔa〜ｔc間の区間が、
実質的にないか、あるとしても、実質的に無視し
得る時間に過ぎない。
回路装置の場合、第１図の場合の時点ｔa〜ｔb間
の区間に対応している時点ｔa〜ｔc間の区間が、
実質的にないか、あるとしても、実質的に無視し
得る時間に過ぎない。
よつて、第２図に示す本発明による半導体記憶
回路装置によれば、語線選択用マルチエミツタト
ランジスタＱiが非選択駆動状態より選択駆動状
態に制御されるとき、語線Ｗiの電位が高電位に
なるその時点ｔaまたはそれより無視し得る程度
に僅かしか遅れていない時点から、記憶回路Ｍi1
〜Ｍioに、語線選択用マルチエミツタトランジス
タＱi、スイツチング用トランジスタＫi及び電流
源Ｇを通じての電流が、情報保護用電流として流
れるので、記憶回路Ｍi1〜Ｍioが、誤書込みをす
るおそれを、実質的に有しない、という大なる特
徴を有する。
回路装置によれば、語線選択用マルチエミツタト
ランジスタＱiが非選択駆動状態より選択駆動状
態に制御されるとき、語線Ｗiの電位が高電位に
なるその時点ｔaまたはそれより無視し得る程度
に僅かしか遅れていない時点から、記憶回路Ｍi1
〜Ｍioに、語線選択用マルチエミツタトランジス
タＱi、スイツチング用トランジスタＫi及び電流
源Ｇを通じての電流が、情報保護用電流として流
れるので、記憶回路Ｍi1〜Ｍioが、誤書込みをす
るおそれを、実質的に有しない、という大なる特
徴を有する。
さらに、語線選択用信号Ｓiが、レベルシフト
回路Ｌiを介してスイツチング用トランジスタＫi
のベースにも供給されるようになされているの
で、語線選択用信号Ｓiの得られる語線選択用信
号源Ｓiの負荷が、その分だけ軽くなり、このた
め、語線Ｗiが非選択駆動状態から選択駆動状態
に移る速度が、速くなるという利点もある。
回路Ｌiを介してスイツチング用トランジスタＫi
のベースにも供給されるようになされているの
で、語線選択用信号Ｓiの得られる語線選択用信
号源Ｓiの負荷が、その分だけ軽くなり、このた
め、語線Ｗiが非選択駆動状態から選択駆動状態
に移る速度が、速くなるという利点もある。
また、レベルシフト回路Ｌiが、抵抗Ｒiを介し
て、電源端子Ｅ４に接続されているので、選択さ
れた語線Ｗiに対応するレベルシフト回路Ｌiにの
み、比較的大きな電流が流れ、他の非選択状態の
語線に対応するレベルシフト回路には、小さな電
流しか流れないので、低電力化することができる
という利点も有する。
て、電源端子Ｅ４に接続されているので、選択さ
れた語線Ｗiに対応するレベルシフト回路Ｌiにの
み、比較的大きな電流が流れ、他の非選択状態の
語線に対応するレベルシフト回路には、小さな電
流しか流れないので、低電力化することができる
という利点も有する。
第１図は、従来の半導体記憶回路装置を示す接
続図である。第２図は、本発明による半導体記憶
回路装置の実施例を示す接続図である。 Ｍij（ｉ＝１、２………ｍ、ｊ＝１、２………
ｎ）……記憶回路、Ｅ１〜Ｅ４……電源端子、Ｑ
i……語線選択用マルチエミツタトランジスタ、
Ｗi，Ｗi′……語線、Ｈi，Ｇ……電流源、Ｋi……
スイツチング用トランジスタ、Ｌi……レベルシ
フト回路、Ｒi……抵抗。
続図である。第２図は、本発明による半導体記憶
回路装置の実施例を示す接続図である。 Ｍij（ｉ＝１、２………ｍ、ｊ＝１、２………
ｎ）……記憶回路、Ｅ１〜Ｅ４……電源端子、Ｑ
i……語線選択用マルチエミツタトランジスタ、
Ｗi，Ｗi′……語線、Ｈi，Ｇ……電流源、Ｋi……
スイツチング用トランジスタ、Ｌi……レベルシ
フト回路、Ｒi……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 半導体素子を含んで構成せる複数ｍ×ｎ個の
記憶回路M11〜Ｍ1o、M21〜Ｍ2o、………Ｍn1〜Ｍ
noと、複数ｍ対本の語線W1及びW1′〜Ｗn及びＷ
n′とを有し、 上記記憶回路Ｍi1〜Ｍio（但しｉ＝１、２……
…ｍ）の第１の電源接続端子が、上記語線Ｗiと
語線選択用信号Ｓiにて制御される語線選択用マ
ルチエミツタトランジスタＱiの第１のエミツタ
及びコレクタを通じて、第１の電源端子に接続さ
れ、 上記記憶回路Ｍi1〜Ｍioの第２の電源接続端子
が、上記語線Ｗiと電流源Ｈiとを通じて、第２の
電源端子に接続され、 上記語線Ｗi′が、スイツチング用トランジスタ
Ｋiのコレクタ及びエミツタを通じて、電流源Ｇ
に接続され、 上記スイツチング用トランジスタＫiのベース
が、レベルシフト回路を介して、上記語線選択用
マルチエミツタトランジスタＱiの第２のエミツ
タに接続され且つ抵抗Ｒiを通じて第３の電源端
子に接続されていることを特徴とする半導体記憶
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56025799A JPS57141094A (en) | 1981-02-24 | 1981-02-24 | Semiconductor storage circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56025799A JPS57141094A (en) | 1981-02-24 | 1981-02-24 | Semiconductor storage circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141094A JPS57141094A (en) | 1982-09-01 |
| JPS6122395B2 true JPS6122395B2 (ja) | 1986-05-31 |
Family
ID=12175891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56025799A Granted JPS57141094A (en) | 1981-02-24 | 1981-02-24 | Semiconductor storage circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57141094A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62158899U (ja) * | 1986-03-31 | 1987-10-08 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6021488U (ja) * | 1983-07-22 | 1985-02-14 | 株式会社 馬場静山堂 | カセツトホルダ− |
-
1981
- 1981-02-24 JP JP56025799A patent/JPS57141094A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62158899U (ja) * | 1986-03-31 | 1987-10-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141094A (en) | 1982-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4849935A (en) | Semiconductor memory including transparent latch circuits | |
| JPS6329359B2 (ja) | ||
| US4369503A (en) | Decoder circuit | |
| EP0317430B1 (en) | Logic circuit using bipolar complementary metal oxide semiconductor gate and semiconductor memory device having the logic circuit | |
| US4394657A (en) | Decoder circuit | |
| US4385370A (en) | Decoder circuit | |
| EP0018739B1 (en) | A decoder circuit for a semiconductor memory device | |
| US4858183A (en) | ECL high speed semiconductor memory and method of accessing stored information therein | |
| EP0055551A2 (en) | Output buffer circuit | |
| US4424582A (en) | Semiconductor memory device | |
| US4460984A (en) | Memory array with switchable upper and lower word lines | |
| US4464735A (en) | Semiconductor memory | |
| US5199000A (en) | Semiconductor memory circuit having switched voltage supply for data bus lines | |
| JPS6122395B2 (ja) | ||
| JP2511910B2 (ja) | 半導体記憶装置 | |
| US4404662A (en) | Method and circuit for accessing an integrated semiconductor memory | |
| JP2901973B2 (ja) | 半導体集積回路装置 | |
| JPS61242111A (ja) | スイツチング段 | |
| US3623033A (en) | Cross-coupled bridge core memory addressing system | |
| US3686515A (en) | Semiconductor memory | |
| US4893274A (en) | Semiconductor memory device having level converters | |
| US5751654A (en) | Driver device for selection lines for a multiplexer, to be used in a wide range of supply voltages, particularly for non-volatile memories | |
| US4899311A (en) | Clamping sense amplifier for bipolar ram | |
| US5136535A (en) | Hybrid CMOS-bipolar memory cell | |
| SU1111204A1 (ru) | Оперативное запоминающее устройство |