JPH0261893A - ダイナミック型半導体メモリ - Google Patents

ダイナミック型半導体メモリ

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JPH0261893A
JPH0261893A JP63211418A JP21141888A JPH0261893A JP H0261893 A JPH0261893 A JP H0261893A JP 63211418 A JP63211418 A JP 63211418A JP 21141888 A JP21141888 A JP 21141888A JP H0261893 A JPH0261893 A JP H0261893A
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JP
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signal
address
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JP63211418A
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Akira Higuchi
彰 樋口
Makinari Kobayashi
小林　万企就
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Toshiba Corp
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Toshiba Corp
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    • H04N5/76—Television signal recording
    • H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ダイナミック型メモリセルアレイを有するダ
イナミック型半導体メモリに関する。
（従来の技術） ダイナミック型メモリセルはアクセスの前にプリチャー
ジを要する。プリチャージは内部回路の安定動作を確保
するための下準備であり、プリチャージが十分に行われ
ないとデバイスは安定動作しない。
ここで、第４図及び第５図を参照して、従来のダイナミ
ック型メモリの回路構成とアクセス及びプリチャージ動
作を簡単に説明する。
第４図を参照して、アドレスの内、まずロウアドレスが
ロウアドレスバッファ１を介してロウデコーダ２に加え
られる。この動作は、タイミングジェネレータ３に与え
られるロウアドレスストローブ（ＲＡＳ）信号のダウン
エツジに同期して行われる。続いて、タイミングジェネ
レータ４に与えられるカラムアドレスストローブ（ＣＡ
Ｓ）信号のダウンエツジに同期して、カラムアドレスが
カラムアドレスバッファ５を介してカラムデコーダ６に
加えられる。
さらに第５図も参照して、ロウアドレスがロウデコーダ
２に加えられると、対応するロウアドレスデコード信号
、例えばＲＤＡがメモリセルアレイ７に与えられる。こ
れによりメモリセルアレイ７の一つのロウが選択され、
読み出しの場合であれば、その同じロウに属する全カラ
ムのメモリセルフＡの信号が読み出され、それぞれセン
スアンプ８により所定レベルのロジック信号に変換され
る。続いて、カラムアドレスがカラムデコーダ６に加え
られると、対応するカラムアドレスデコード信号、例え
ばＣＤＡが出力されて、一つのカラムからのロジック信
号だけがデータ入出力回路９に送られてデータバス１０
に読み出される。
第５図に示すように、プリチャージ回路１１は各カラム
毎に設けられており、全カラムのプリチャージ回路１１
に一斉にプリチャージ信号ΦＰが印加されて、全カラム
のセルフ＾、７Ｂが一斉にプリチャージされるようにな
っている。プリチャージ信号Φ、は、第４図に示すよう
に、画信号に基づいてタイミングジェネレータ３にて生
成されプリチャージ回路１１に加えられるようになって
いる。
第６図は、従来のダイナミック型メモリにおけるプリチ
ャージ信号Φ、の発生タイミングを示している。この図
に示すように、従来は正τ百信号と同タイミングでプリ
チャージ信号Φ、を生成している。従って、ロウアドレ
スの読込みに先立ってＲＡＳ信号がハイレベルとなる度
に、全カラムのプリチャージが行われることになる。
（発明が解決しようとする課題） ところで、上記のようにアクセスを行う度にプリチャー
ジを行うことは、高速アクセス動作を行う場合の障害と
なる。そこで、プリチャージの回数を最少限にするため
に、ページモードと呼ばれる動作方法が従来から採られ
ている。これは、ＲＡＳ信号により一つのロウアドレス
を指定した後、同じロウに属するカラムアドレスをＣＡ
Ｓ信号によって次々に指定するものである。この方法に
よれば、ロウアドレスの指定時に全カラムのプリチャー
ジを行なった後は、同じロウ内でカラムアドレスを変え
ている間はプリチャージを行わないから、カラムアドレ
スだけの変化については高速動作が可能となる。
しかし、ロウアドレスを変える場合には、その度に必ず
プリチャージを行うから高速アクセス動作は困難である
。このことは、例えばビデオ用のダイナミックＲＡＭに
おいて次のような問題を生じさせる。即ち、ビデオ用ダ
イナミックＲＡＭでは、走査線方向のアドレス移動に対
してベージモードを使用し、かつロウアドレス変化時の
プリチャージを水平帰線期間内に行なうことにより高速
走査を可能にするため、第７図に示すように、画像の横
方向（走査線方向）に対してカラムアドレスを取り、縦
方向に対してロウアドレスを取っている。そのため、画
像内に横線を引く場合には、カラムアドレスだけ変化さ
せてＲＡＭに信号を書込めばよいから、ページモードが
使用でき高速動作が可能であるが、縦線や斜め線の場合
には、ロウアドレスを変化させるためベージモードが使
用できず、高速に線を引くことが出来ない。このように
、従来のビデオ用ダイナミックＲＡＭを用いたデイスプ
レィシステムでは、横線を引く時と縦線や斜め線を引く
時とでは動作スピードが大幅に（通常４〜５倍程度）異
なることになり、これが従来のこの種のシステムの大き
なデメリットとなっている。
従って、本発明の目的は、ロウアドレス変化時の動作ス
ピードがカラムアドレス変化時の動作スピード近くにま
で高められた、特にビデオ用ＲＡＭとして使用するに好
適なダイナミック形半導体メモリを提供することにある
。
〔発明の構成〕 （課題を解決するための手段） 本発明は、複数の部分に分割されたメモリセルアレイと
、アドレス信号をデコードしてメモリセルアレイ内の該
当するメモリセルのアクセスを実行させるデコード手段
と、アドレス信号に基づいてアクセスされているメモリ
セルが含まれないメモリセルアレイの部分を認識して、
この部分のプリチャージをデコード手段によるアクセス
と並行して実行するプリチャージ手段とを有するダイナ
ミック型半導体メモリを提供する。
また、本発明は、上記の構成において、ビデオ用ＲＡＭ
として使用され、メモリセルアレイが、ビデオ画像の奇
数フィールドを格納するための第１の部分と、偶数フィ
ールドを格納するための第２の部分とに分割されている
ダイナミック型半導体メモリを提供する。
（作　用） 上記構成によれば、メモリセルアレイの複数の部分の内
、ある部分でアクセスが行われている時に、他の部分で
はプリチャージが行われる。次に、他の部分にアクセス
が移行すると、その部分は既にプリチャージが完了して
いるから、プリチャージ無しに直ちにアクセスが実行さ
れる。この時、先程アクセスされた部分ではプリチャー
ジが行われ、次のアクセスに備えられる。このように、
各部分のプリチャージは他の部分のアクセスと並行して
行われるため、アクセス動作だけに注目すると、プリチ
ャージを行わない場合と同様の動作になり、高速アクセ
ス動作が可能となる。
（実施例） 以下、実施例により具体的に説明する。
第１図は本発明に係るダイナミック形半導体メモリの一
実施例の構成を示すブロック図で、前掲第４図と同一要
素には同一番号を付しである。
この実施例はビデオ用ＲＡＭとして使用されるもので、
セルアレイはロウ本数がビデオ画像の走査線本数の１／
２でかつカラム数が互いに等しい第１セルアレイ２０　
と第２セルアレイ２０２とに分割されており、後述する
ように、第１セルアレイ２０１にはインタレース方式に
おける奇数フィールドの信号が、また第２セルアレイ２
０２には偶数フィールドの信号が格納されるようになっ
ている。これら２つのセルアレイ２０，２０２の各々に
対して、ロウデコーダ２１１，２１２、センスアンプ２
２．２２２及びプリチャージ回路２３．２３２が設けら
れており、各セルアレエ イ２０１，２０２と、対応するロウデコーダ２１　２１
　　センスアンプ２２１，２２２及１　°　　　　２　
ゝ びプリチャージ回路２３□、２３２との関係は第５図に
示したものと同様になっている。
両セルアレイ２０　２０２は共通のカラムを１　″ 有し、一つのカラムデコーダ及びデータ入出力回路２４
を共用するようになっている。第１セルアレイ２０、と
カラムデコーダ及びデータ入出力回路２４との関係、及
び第２セルアレイ２０゜とカラムデコーダ及びデータ入
出力回路２４との関係は、それぞれ第５図に示したもの
と同様になっている。
ロウアドレスは、最下位ビットＡｏを除いて、ロウアド
レスバッファ５を介してロウデコーダ２１１．２１２の
双方に加えられるようになっている。この動作は、タイ
ミングジェネレータ２５に与えられるＲＡＳ信号のダウ
ンエツジに同期して行われる。カラムアドレスは、カラ
ムアドレスバッファ２を介して、カラムデコーダ及びデ
ータ入力出力回路２４に取込まれるようになっている。
この動作は、タイミングジェネレータ４に与えられるＣ
ＡＳ信号のダウンエツジに同期して行われる。
アドレスの最下位ビットＡ。は、奇数及び偶数フィール
ドを指定するために、走査線番号つまりロウアドレスが
奇数か偶数かによって“１″又は“０″をとる信号で、
タイミングジェネレータ２５に与えられる。タイミング
ジェネレータ２５は、この最下位ビットＡ。とＲＡＳ信
号とに基づいて、第１及び第２メモリセルアレイ２０１
゜２０　に対するプリチャージ信号ΦＰ１．ΦＰ２を生
成し、プリチャージ回路２３１．２３２とロウデコーダ
２１□、２１２とに与える。
第２図はタイミングジェネレータ２５内のブリチャージ
信号Φ、１．ΦＰ２の生成回路を示している。
Ｄ−フリップフロップよりなるラッチ回路２６が備えら
れ、そのＤ入力に最下位ビットＡ。が加えられ、クロッ
ク入力にＲＡＳ信号の反転信号が加えられる。従って、
ＲＡＳ信号のダウンエツジの時の最下位ビットＡｏの値
がラッチ回路２６のＱ出力に現れる。このＱ出力は、第
１Ｒ３−ブリップフロップ２７．のリセット入力に加え
られると共に、第２Ｒ３−フリップフロップ２７２のリ
セット入力にインバータ２８を介して加えられる。
また、ＲＡＳ信号が第１及び第２ＲＳ−フリップフロッ
プ２７１，２７２の各セット人力に加えられる。
従って、第３図に示すように、第１ＲＳ−フリップフロ
ップ２７．のＱ出力に現れるプリチャージ信号ΦＰ１は
、ＲＡＳ信号のアップエツジで立上がり、ＲＡＳ信号の
ダウンエツジの時の最下位ビットＡｏの値“１”で立下
がる波形となる。また、１２Ｒ８−フリップフロップ２
７２のＱ出力に現れるプリチャージ信号ΦＰ２は、ＲＡ
Ｓ信号のアップエツジで立上がり、ＲＡＳ信号のダウン
エツジの時の最下位ビットＡ。の値“０”で立下がる波
形となる。
再び第１図を参照して、プリチャージ回路２３．２Ｂ。
は、プリチャージ信号ΦＰｉ’　Φ、２力弘イレベルに
ある期間、セルアレイ２０１　。
２０２の全カラムのプリチャージを行う。また、ロウデ
コーダ２１１，２１２は、プリチャージ信号ΦＰ１．Φ
Ｐ２のダウンエツジでロウアドレスを取込みデコードし
、セルアレイ２０，２０２内の該当する一つのロウを選
択する。従って、第３図を参照して判るように、最下位
ビットＡ。が“１”の時、つまり奇数フィールドが指定
された時は、ＲＡＳ信号のダウンエツジでロウデコーダ
２１゜がロウアドレスを取込み、第１セルアレイ２０１
内でアクセスが実行される。その間、第２セルアレイ２
０２では、プリチャージ信号ΦＰ２がハイレベルになっ
ているため、プリチャージが実行される。一方、最下位
ビットＡｏが′０°の時、つまり偶数フィールドが指定
された時は、上記とは逆に、第１セルアレイ２０１でプ
リチャージが実行され、第２セルアレイ２０２内でアク
セスが行われる。このようにして、一方のセルアレイ内
でアクセスが行われている時に、他方のセルアレイでは
プリチャージが行われるように構成されている。
次に、以上のように構成された実施例において、縦又は
斜め線を引く場合の動作を説明する。
縦線又は斜め線を引く場合には、必ずロウアドレスを１
づつ増加又は減少さていく動作を伴うから、最下位ビッ
トＡは“１．０．　１．　Ｏ，・・・”のように変化し
、奇数フィールドと偶数フィールドとが交互に指定され
ていく。従って、奇数フィールドを担当する第１セルア
レイ２０□にてアクセスが行われると、次は偶数フィー
ルドを担当する第２セルアレイ２０２にてアクセスが行
われというように、アクセスは第１セルアレイ２０．と
第２セルアレイ２０２とに対し交互に行われる。
方、プリチャージは、アクセス動作とは裏返しの関係で
、第２セルアレイ２０２と第１セルアレイ２０１とに対
し交互に行われる。従って、セルアレイから見ると、ア
クセスとプリチャージとが交互に行われるのであるが、
アクセス動作だけに注目する′と、プリチャージ無しに
次々にアクセスを行う場合と同様の動作になる。通常の
アクセス時間とプリチャージ時間とは正確には同じ長さ
ではないが、上記のようにプリチャージ時間を無視でき
ることにより概略的に言って動作スピードは約２倍にア
ップしたことになり、ページモードの動作スピードに大
きく近づくことになる。
尚、上記実施例はセルアレイを２つの部分に分割したが
、それ以上の数に分割してもよいことは明白である。ま
た、上記実施例ではビデオ用ＲＡＭを例にとって説明し
たが、これは単なる好適な一実施例であって、ビデオ用
ＲＡＭのみに本発明が限定されるものではないことは勿
論である。
〔発明の効果〕
以上説明したように、本発明によれば、メモリセルアレ
イを複数の部分に分割し、ある部分でアクセスが行われ
ている間に他の部分でプリチャージを行うようにしたの
で、ページモードが使用できないロウアドレス変化時に
おいても、プリチャージ無しにアクセス動作を次々に行
っていく場合と同等の動作ができるようになり、動作ス
ピードが大幅に向上する。
４・・・タイミングジェネレータ、２０４．２０２・・
・メモリセルアレイ、２１，２１２・・・ロウデコ−ダ
、２２□、２２２・・・センスアンプ、２３□。
２３２・・・プリチャージ回路、２４・・・カラムデコ
ーダ及びデータ入出力回路、２５・・・タイミングジェ
ネレータ、２６・・・ラッチ回路、２７．２７２・・・
Ｒ５−フリップフロップ、２８・・・インバータ。
【図面の簡単な説明】
第１図は本発明に係るダイナミック型半導体メモリの一
実施例を示すブロック構成図、第２図は第１図の実施例
におけるプリチャージ信号生成回路の回路図、第３図は
第２図のプリチャージ信号生成回路の動作を示すタイミ
ングチャート、第４図は従来の一般的なダイナミック型
半導体メモリを示すブロック構成図、第５図は第４図の
従来例のアクセス動作とプリチャージ動作を説明するた
めの回路図、第６図は第４図の従来例におけるプリチャ
ージ信号の発生タイミングを示すタイミングチャート、
第７図はビデオ画像とビデオ用ダイナミックＲＡＭとの
関係を示す図である。

Claims (1)

  1. 【特許請求の範囲】 １、複数の部分に分割されたメモリセルアレイと、アド
    レス信号をデコードして前記メモリセルアレイ内の該当
    するメモリセルのアクセスを実行させるデコード手段と
    、前記アドレス信号に基づいてアクセスされている前記
    メモリセルが含まれない前記メモリセルアレイの部分を
    認識して、この部分のプリチャージを前記デコード手段
    によるアクセスと並行して実行するプリチャージ手段と
    を有するダイナミック型半導体メモリ。 ２、ビデオ用ＲＡＭとして使用され、前記メモリセルア
    レイが、ビデオ画像の奇数フィールドを格納するための
    第１の部分と、偶数フィールドを格納するための第２の
    部分とに分割されている請求項１記載のダイナミック型
    半導体メモリ。
JP63211418A 1988-08-25 1988-08-25 ダイナミック型半導体メモリ Pending JPH0261893A (ja)

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KR1019890012132A KR900003897A (ko) 1988-08-25 1989-08-25 다이나믹형 반도체메모리
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EP0355851A2 (en) 1990-02-28
KR900003897A (ko) 1990-03-27
EP0355851A3 (en) 1990-05-09

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