JPS58147885A - ダイナミック型記憶装置 - Google Patents
ダイナミック型記憶装置Info
- Publication number
- JPS58147885A JPS58147885A JP57029937A JP2993782A JPS58147885A JP S58147885 A JPS58147885 A JP S58147885A JP 57029937 A JP57029937 A JP 57029937A JP 2993782 A JP2993782 A JP 2993782A JP S58147885 A JPS58147885 A JP S58147885A
- Authority
- JP
- Japan
- Prior art keywords
- block
- clock
- bit lines
- memory cells
- substrate
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発ｖ４は半導体記憶装置に係り、籍に１個のトラ７ノ
スタとｌｉｍｅキャノ々シタとによりて構成されるメモ
リセルを有するダイナミック量記憶装置に関する。
スタとｌｉｍｅキャノ々シタとによりて構成されるメモ
リセルを有するダイナミック量記憶装置に関する。
近年における集積回路技術の著しい進歩により、大規模
、大容量のＬ８Ｉ （大風模集積回路）が開発され、ダ
イナミックＲＡＭ （ランダムアクセスメモリ）の分野
でｅ：！６４にビットのものが量産され、２５６にビッ
トのもＯｏ開宛が進められている。
、大容量のＬ８Ｉ （大風模集積回路）が開発され、ダ
イナミックＲＡＭ （ランダムアクセスメモリ）の分野
でｅ：！６４にビットのものが量産され、２５６にビッ
トのもＯｏ開宛が進められている。
ダイナミ、りＲＡＭは、その構成素子の微細化による大
容量化による発展の中で低電源電圧化が図られ、４にお
よび１６にピッ） ＲＡＭの大多数が＋１２Ｖ、＋５ｖ
の高電源で動作したのく対し、１６にビットＲＡＭ Ｏ
一部と６４にビットＲＡＭでは＋５ｖの単一の低電源で
動作するよう改良された。このような単一電源化に伴な
い、従来チ、ｆ外部より半導体基板電圧（４ｋ。
容量化による発展の中で低電源電圧化が図られ、４にお
よび１６にピッ） ＲＡＭの大多数が＋１２Ｖ、＋５ｖ
の高電源で動作したのく対し、１６にビットＲＡＭ Ｏ
一部と６４にビットＲＡＭでは＋５ｖの単一の低電源で
動作するよう改良された。このような単一電源化に伴な
い、従来チ、ｆ外部より半導体基板電圧（４ｋ。
１６ｋｋ’ツ）シ１でに一５Ｖ）を供給してい九が、テ
ラ！上に基板電圧発生装置を設けることによって、この
ような外部からの電圧供給を不要とじ九。この基板電圧
はｐ−ｎ接合容量の軽減、各植リーク電流の減少、トラ
ンジスタの閾値電圧の制御に有効でるる。
ラ！上に基板電圧発生装置を設けることによって、この
ような外部からの電圧供給を不要とじ九。この基板電圧
はｐ−ｎ接合容量の軽減、各植リーク電流の減少、トラ
ンジスタの閾値電圧の制御に有効でるる。
ところで、このチツ！上に設けられた基板電圧発生装置
は、電源として充分に低いインピーダンスを持たぜるこ
とはその構成上ｖｉＡＩｍである。
は、電源として充分に低いインピーダンスを持たぜるこ
とはその構成上ｖｉＡＩｍである。
このため各種ノイズの影響を受けｆすい・その−例が６
４にビ、？ＲＡＭの場合、通常２５６本あるいは５１２
本のピット線が一時に充放電するｌＩＫ、ピット線と基
板との間の静電容量結合により基板電圧が大きくゆれる
ことでめる。この基板電位のゆれの振幅は、６４にビ、
トＲＡＭではビット−〇充放電の振幅５ｖに対しＩＶ
ＩＩ直あるのが一般的でめる。この基板電位のゆれはチ
ッ／よ、特に一般的に高インピーダンスの、状１１にな
っている回路の動作に悪影響を及ぼす。
４にビ、？ＲＡＭの場合、通常２５６本あるいは５１２
本のピット線が一時に充放電するｌＩＫ、ピット線と基
板との間の静電容量結合により基板電圧が大きくゆれる
ことでめる。この基板電位のゆれの振幅は、６４にビ、
トＲＡＭではビット−〇充放電の振幅５ｖに対しＩＶ
ＩＩ直あるのが一般的でめる。この基板電位のゆれはチ
ッ／よ、特に一般的に高インピーダンスの、状１１にな
っている回路の動作に悪影響を及ぼす。
このようなゆれの幅を小さく押えるために、従来は不純
物拡散層によって構成されていたビ、ト謙配＠ｔアルミ
ニウムめるいは多結晶シリコンに置き換えることによシ
、ピット線と基板との間の静電結合容量を減少さぜ九り
、あるいは基板と接地電位と９間に平滑キヤ・譬シタを
配置する等の改良がなさｎている。
物拡散層によって構成されていたビ、ト謙配＠ｔアルミ
ニウムめるいは多結晶シリコンに置き換えることによシ
、ピット線と基板との間の静電結合容量を減少さぜ九り
、あるいは基板と接地電位と９間に平滑キヤ・譬シタを
配置する等の改良がなさｎている。
ここで第１図は、マトリクス状に配設さｆ′Ｌ九複九個
数個モリセル１とセンスアンプ２＃と會たとえば第１、
第２ブロック３．４に分割した従来のダイナミックＲＡ
Ｍ を示している。このようなクロック分割はｇＡ比、
動作速度の同上またはり７２７７１回路の減少を目的と
して行なわれ、センスアンプ付勢クロックφ１ｍは共通
に配線され、両ブロック３．４内のすべてのセンスアン
プ２が動作してピット線ＢＬの充放電が行なわれる。す
なわち、＠ｌｆロック３のワード＠ＷＬＪに接続された
メモリセル１がアクセスされる時には、このワード＠Ｗ
Ｘ、Ｘと等価な関係に′ある第２ｆロツク４内のワード
ＩＩＩｗＬ２４ｈ付勢され、このワード＠ＷＬ２に接続
されたすべてのメモリセル１はリフレッシ、される。な
お、このダイナミックＲＡＭは第２図に示すようなタイ
ミングのノリチャージクロックφ２、センスアンプ付勢
クロックφ１１、メモリ選択用のワード＠ＷＬ＠号等に
よってメモリセル１及びセンスアンｆ２が動作する。し
友がって、このメモリでは、ピッ１１Ｌの充放電により
基板の電位にゆれが生ずることは前述した通りでめる・
ま九、ｊ％３図に示すようなダイナミックＲＡＭが考え
られている。このメモリも纂１図と同様に２つのグロ・
ツクに分割しているが、センスアンプ付勢クロックをそ
れぞれクロックに対応してφ１．．゛−□、−１−２と
独立して設け、１メモリサイクル中にいずれか一方のみ
が付勢されるようになっている。例えば、いま＠１プロ
タクｓ内のワード纏ＷＬＪに黴続されたいずれか１個の
メモリセル１がアクセスされ九時を考える。この時はワ
ード＠ＷＬＪが付勢され、その後センスアンプ付勢り□
ロック−１，１が付勢され、メモリセル１の読み出しめ
るいは書、１ｉ込みが行なわれる。−万、ワード＠ＷＬ
Ｉに対応する第２ブロツク４内のワード−ＷＬｊおよび
クロックφ□２は、第４図のタイムチャートの点−で示
すように付勢されず、この第２ノロツク４内の回路は動
作せず、ピッ）＠ＢＬはフローティング状圃となってい
る。
数個モリセル１とセンスアンプ２＃と會たとえば第１、
第２ブロック３．４に分割した従来のダイナミックＲＡ
Ｍ を示している。このようなクロック分割はｇＡ比、
動作速度の同上またはり７２７７１回路の減少を目的と
して行なわれ、センスアンプ付勢クロックφ１ｍは共通
に配線され、両ブロック３．４内のすべてのセンスアン
プ２が動作してピット線ＢＬの充放電が行なわれる。す
なわち、＠ｌｆロック３のワード＠ＷＬＪに接続された
メモリセル１がアクセスされる時には、このワード＠Ｗ
Ｘ、Ｘと等価な関係に′ある第２ｆロツク４内のワード
ＩＩＩｗＬ２４ｈ付勢され、このワード＠ＷＬ２に接続
されたすべてのメモリセル１はリフレッシ、される。な
お、このダイナミックＲＡＭは第２図に示すようなタイ
ミングのノリチャージクロックφ２、センスアンプ付勢
クロックφ１１、メモリ選択用のワード＠ＷＬ＠号等に
よってメモリセル１及びセンスアンｆ２が動作する。し
友がって、このメモリでは、ピッ１１Ｌの充放電により
基板の電位にゆれが生ずることは前述した通りでめる・
ま九、ｊ％３図に示すようなダイナミックＲＡＭが考え
られている。このメモリも纂１図と同様に２つのグロ・
ツクに分割しているが、センスアンプ付勢クロックをそ
れぞれクロックに対応してφ１．．゛−□、−１−２と
独立して設け、１メモリサイクル中にいずれか一方のみ
が付勢されるようになっている。例えば、いま＠１プロ
タクｓ内のワード纏ＷＬＪに黴続されたいずれか１個の
メモリセル１がアクセスされ九時を考える。この時はワ
ード＠ＷＬＪが付勢され、その後センスアンプ付勢り□
ロック−１，１が付勢され、メモリセル１の読み出しめ
るいは書、１ｉ込みが行なわれる。−万、ワード＠ＷＬ
Ｉに対応する第２ブロツク４内のワード−ＷＬｊおよび
クロックφ□２は、第４図のタイムチャートの点−で示
すように付勢されず、この第２ノロツク４内の回路は動
作せず、ピッ）＠ＢＬはフローティング状圃となってい
る。
上記籐３図のメモリにおいてに、主に消費電力および瞬
時消費電力を軽減することを目的としており、ｌメモリ
サイクル内で充放電されるビット＠ Ｂ Ｌ、の数が纂
１図に比べて１／２となるために大幅に電力が軽減され
る。また、基板電位のゆれも約１／２に軽減されること
になる。しかし、第３図に示すように、予充電時（ｆリ
テヤーノサイクル）にピット線ＢＬ、センスアンプ２を
予借充電するノリチャージクロックφ、性、第１、第２
ｆロック３，４とも共通に配線されている丸めに、能動
時には纂２ブロック４のピット線は全て高インピーダン
スの浮遊状騒に放置されることになる。このようなこと
から従来のダイナミ、りＲＡＭは基板電位のゆれが依然
として生じ、信頼性の点で少し難点がめる。
時消費電力を軽減することを目的としており、ｌメモリ
サイクル内で充放電されるビット＠ Ｂ Ｌ、の数が纂
１図に比べて１／２となるために大幅に電力が軽減され
る。また、基板電位のゆれも約１／２に軽減されること
になる。しかし、第３図に示すように、予充電時（ｆリ
テヤーノサイクル）にピット線ＢＬ、センスアンプ２を
予借充電するノリチャージクロックφ、性、第１、第２
ｆロック３，４とも共通に配線されている丸めに、能動
時には纂２ブロック４のピット線は全て高インピーダン
スの浮遊状騒に放置されることになる。このようなこと
から従来のダイナミ、りＲＡＭは基板電位のゆれが依然
として生じ、信頼性の点で少し難点がめる。
本発明は上記の事情に−みてなされたもので、メモリセ
ル及びセンスアンプｎをクロック分割して配置し、１メ
モリサイクルにおいてアクセスされるメモリセルを含ま
ないクロック内のピット纏およびセンスアンプを充電す
る予充電（グリチャージ）回路’ｉ ＲＡＭの能動時も
遮断することなく動作式ぜ、これにより充電されるビッ
ト−と基板との間の容量を平滑コンデンサとして機能さ
せることによって、消費電力を増加させることなく、簡
単な回路にて基板電圧の変動を小さく押えることができ
、信頼性のめるメイナｉ、り渥配憶装置を提供すること
金目的とする。
ル及びセンスアンプｎをクロック分割して配置し、１メ
モリサイクルにおいてアクセスされるメモリセルを含ま
ないクロック内のピット纏およびセンスアンプを充電す
る予充電（グリチャージ）回路’ｉ ＲＡＭの能動時も
遮断することなく動作式ぜ、これにより充電されるビッ
ト−と基板との間の容量を平滑コンデンサとして機能さ
せることによって、消費電力を増加させることなく、簡
単な回路にて基板電圧の変動を小さく押えることができ
、信頼性のめるメイナｉ、り渥配憶装置を提供すること
金目的とする。
以下、図１ｌｉｊを参照して不発明の一実施例を説明す
る。第５図に示すダイナミックＲＡＭにおいても前述同
様に１優のトランジスタＱと１個のキャノ譬７りＣとで
構成され、マトリクス状に複数個配設されたメモリセル
１、センスアンプ２群は第１Ｓ累２ブロック３．４に分
割配置されている。１九、こｎらのメモリセル１には、
メモリセル選択のためのワード線ＷＬ及びｒ′７りの試
み出し書亀込みのためのピント＠ＢＬが共通にＷ！貌さ
れている。さらに、第１（ＤｆロックＪ内の一４１７ス
７ンｆｘｌｌＣＦｉ、ｌｉ １ ＊ ｙ ｘ ７ ｙ
７”付替クロックφ８．．およびセンスアンｆ２を予充
電するための１ｓ１！リチャージクロックφ２．とが供
給され、第２ｆロツク４内のセンスアンプ２には、纂２
センスアンｌ付勢クロックφｓｍ２およヒセンスア：／
ｆｌｆ予充電するための＠２ｆリチャージクロックφ、
２とが＾給されている。
る。第５図に示すダイナミックＲＡＭにおいても前述同
様に１優のトランジスタＱと１個のキャノ譬７りＣとで
構成され、マトリクス状に複数個配設されたメモリセル
１、センスアンプ２群は第１Ｓ累２ブロック３．４に分
割配置されている。１九、こｎらのメモリセル１には、
メモリセル選択のためのワード線ＷＬ及びｒ′７りの試
み出し書亀込みのためのピント＠ＢＬが共通にＷ！貌さ
れている。さらに、第１（ＤｆロックＪ内の一４１７ス
７ンｆｘｌｌＣＦｉ、ｌｉ １ ＊ ｙ ｘ ７ ｙ
７”付替クロックφ８．．およびセンスアンｆ２を予充
電するための１ｓ１！リチャージクロックφ２．とが供
給され、第２ｆロツク４内のセンスアンプ２には、纂２
センスアンｌ付勢クロックφｓｍ２およヒセンスア：／
ｆｌｆ予充電するための＠２ｆリチャージクロックφ、
２とが＾給されている。
今、ｊ１１ｆロックａにおいて、第６図に示すようにノ
リチャージクロックφ２．による予充電後にワードｌＩ
ｗＬ１に接続されるメモリセルＪの１つがアクセスされ
たとすると、ワード線ｗＬ１および第１センスア７）付
勢クロックφ、、、 ｙ ｍ６図に実線で示すように付
勢され、このと１纂２ｆロック４内のツー１１肌２およ
び１１１２センスアンノ付勢クロツクφ、１□は１１１
１６図に点線で示すように付勢されない、［Ｌこの場合
に、アクセスされるメモリセル１會含む＠１のブロック
３の第１！リテヤーノクロックφ２．は１１６図に５１
ｍで示すように能動時ＫｉＩ地電位に低下されるが、ア
クセスされるメモリセルを含まない第２プロ、り４の第
２ｆリチャージクロックφ、２は能動時もｊｌｉ６１１
Ｋ点線で示すように高電位に保友れる。ここで、このプ
リチャーツクロックφ２４．φ、２の高電位は、センス
アンプ２′に挾んで対になって配置されたビットＱｉｉ
ｉＬ間の電位を／リテヤーノサイクルにおいて高速にか
つ殆んど等電位に予充電する沈めに電源ｖｓｃ以上の電
圧値に設定するものとする。従って、纂２ノロ、り４内
Ｏ全てのピッ）＠ＢＬは、センスアンｆ２のトランジス
タＱｓｓ、Ｑ□ｌＱ、。
リチャージクロックφ２．による予充電後にワードｌＩ
ｗＬ１に接続されるメモリセルＪの１つがアクセスされ
たとすると、ワード線ｗＬ１および第１センスア７）付
勢クロックφ、、、 ｙ ｍ６図に実線で示すように付
勢され、このと１纂２ｆロック４内のツー１１肌２およ
び１１１２センスアンノ付勢クロツクφ、１□は１１１
１６図に点線で示すように付勢されない、［Ｌこの場合
に、アクセスされるメモリセル１會含む＠１のブロック
３の第１！リテヤーノクロックφ２．は１１６図に５１
ｍで示すように能動時ＫｉＩ地電位に低下されるが、ア
クセスされるメモリセルを含まない第２プロ、り４の第
２ｆリチャージクロックφ、２は能動時もｊｌｉ６１１
Ｋ点線で示すように高電位に保友れる。ここで、このプ
リチャーツクロックφ２４．φ、２の高電位は、センス
アンプ２′に挾んで対になって配置されたビットＱｉｉ
ｉＬ間の電位を／リテヤーノサイクルにおいて高速にか
つ殆んど等電位に予充電する沈めに電源ｖｓｃ以上の電
圧値に設定するものとする。従って、纂２ノロ、り４内
Ｏ全てのピッ）＠ＢＬは、センスアンｆ２のトランジス
タＱｓｓ、Ｑ□ｌＱ、。
ＱｌＡ等を介して能動時にも電源ＶｃｃＫＩＩ続されて
いる。これによシ、第２ｆロツク４内のピ。
いる。これによシ、第２ｆロツク４内のピ。
ト＠ＢＬそのもの全てが基板と電源Ｖ、との間の平滑コ
ンデンサとして働らき、第１ｆロツクｓ内のピ、１１Ｌ
の充放電により生ずる基板電位のゆれ（変Ｉｍ）ｔＰ押
えるように作用する。
ンデンサとして働らき、第１ｆロツクｓ内のピ、１１Ｌ
の充放電により生ずる基板電位のゆれ（変Ｉｍ）ｔＰ押
えるように作用する。
したがって、上記実施真によれば、従来のメモリに比べ
てさらに基板電位の変ｍｔ小さ、〈押えることができる
。さらに、従来の！リチャー？ ／ ａ ｙ ／ ＩＩ
、 ｔ ｉａ生する回路に、＠３ｆｊｌＪｆ）”） −
ドＩｌ司、１ 、 ＷＬ２のいずれかを選択し付勢する
アドレス信号の１′）會組み合わせることで２種のノリ
チャージクロ、りφ２１．φ、２の選択回路を容易に実
現でき、特に回路を複雑にすることも。
てさらに基板電位の変ｍｔ小さ、〈押えることができる
。さらに、従来の！リチャー？ ／ ａ ｙ ／ ＩＩ
、 ｔ ｉａ生する回路に、＠３ｆｊｌＪｆ）”） −
ドＩｌ司、１ 、 ＷＬ２のいずれかを選択し付勢する
アドレス信号の１′）會組み合わせることで２種のノリ
チャージクロ、りφ２１．φ、２の選択回路を容易に実
現でき、特に回路を複雑にすることも。
消費電力を増加させることもない。
なお、上記実施例では、メモリセルｌおよび七ンスア／
ｆ２群を２個のブロックに分割配置しているが、これ拡
その他領数個のブロックに分割して４ｊＬい、この場合
に％前述同様、クロックに対応したグリチャージクロ、
り【発生する回ｉＩＩを設ければ良い・ 以上説明し次ように本発明によれば、メモリセル及びセ
ンスアンプ群をブロック分割して配置し、１メモリサイ
クルにおいてアクセスされるメモリ七ｋを含まないクロ
ック内のビ、ド纏およびセンスアンｆを充電する！リチ
ャージー路’ｉ ＲＡＭの能動時％遮断することなく動
作させ、これによ〕充電されるピット−と基板との間の
容量を平滑コンデンサとして機能させるようにしている
ので、消費電力を増加式せることなく、簡単な回路にて
基板電位の変動を小さく押えることができ、信頼性のめ
るダイナミック麿紀憶鉄゛鹸゛ｔ−提供できる。
ｆ２群を２個のブロックに分割配置しているが、これ拡
その他領数個のブロックに分割して４ｊＬい、この場合
に％前述同様、クロックに対応したグリチャージクロ、
り【発生する回ｉＩＩを設ければ良い・ 以上説明し次ように本発明によれば、メモリセル及びセ
ンスアンプ群をブロック分割して配置し、１メモリサイ
クルにおいてアクセスされるメモリ七ｋを含まないクロ
ック内のビ、ド纏およびセンスアンｆを充電する！リチ
ャージー路’ｉ ＲＡＭの能動時％遮断することなく動
作させ、これによ〕充電されるピット−と基板との間の
容量を平滑コンデンサとして機能させるようにしている
ので、消費電力を増加式せることなく、簡単な回路にて
基板電位の変動を小さく押えることができ、信頼性のめ
るダイナミック麿紀憶鉄゛鹸゛ｔ−提供できる。
纂１図乃至第４図は従来のダイナミックＲＡＭの構成図
とそのタイムチャート、ＩＩ５図は本発明の一実施例に
係るダイナミックＲＡＭのＩＮ部構成図、第６図は第５
図のダイナミックＲＡＭの動作を説明する几めのタイム
チャートである。 Ｊ・・・メモリセル、２・・・センスアン！、３・・・
第１ｆロツク、４・・第２ブロツク、ＷＬ・・・ワード
纏、ＢＬ・・・ビット線、ｖｃ、・・・電源、φ１４．
φＰ２・・・グリチャーツクロック、φ 、φ ・・・
竜／スアｉ＋ｇ１ ａｍ２ ンノ付替クロック、Ｑｔ＋〜Ｑ１４１Ｑ！１〜Ｑ１４・
・・トランジスタ。
とそのタイムチャート、ＩＩ５図は本発明の一実施例に
係るダイナミックＲＡＭのＩＮ部構成図、第６図は第５
図のダイナミックＲＡＭの動作を説明する几めのタイム
チャートである。 Ｊ・・・メモリセル、２・・・センスアン！、３・・・
第１ｆロツク、４・・第２ブロツク、ＷＬ・・・ワード
纏、ＢＬ・・・ビット線、ｖｃ、・・・電源、φ１４．
φＰ２・・・グリチャーツクロック、φ 、φ ・・・
竜／スアｉ＋ｇ１ ａｍ２ ンノ付替クロック、Ｑｔ＋〜Ｑ１４１Ｑ！１〜Ｑ１４・
・・トランジスタ。
Claims (1)
- １儂のトランジスタと１個のキャノクシタとからなるメ
屯リセルを複数個マトリクス状に半導体基板上に配設し
たダイナミック渥記憶装置において、前記複数個のメモ
リセルとこのメモリセルに績続賂れる複数のワード纏、
ピット線、セ／スアング群とを複数個のフロックに分割
し、１メモリサイクル中にアクセスされるメモリセルを
含まないブロック内のセンスアングおよびビット１＠は
付勢されず、予充電時に上記ピット線及びセンスアンプ
會予充電する！リチャージクロックは記憶領置能動時も
電源電圧以上の高電圧に保つこと１０像とする〆イナミ
、り渥記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029937A JPS58147885A (ja) | 1982-02-26 | 1982-02-26 | ダイナミック型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029937A JPS58147885A (ja) | 1982-02-26 | 1982-02-26 | ダイナミック型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147885A true JPS58147885A (ja) | 1983-09-02 |
| JPS6333240B2 JPS6333240B2 (ja) | 1988-07-04 |
Family
ID=12289899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57029937A Granted JPS58147885A (ja) | 1982-02-26 | 1982-02-26 | ダイナミック型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147885A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276783A (ja) * | 1987-04-24 | 1988-11-15 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH0261893A (ja) * | 1988-08-25 | 1990-03-01 | Toshiba Corp | ダイナミック型半導体メモリ |
| EP0409394A2 (en) * | 1989-07-17 | 1991-01-23 | Advanced Micro Devices, Inc. | Biasing circuit |
| JPH06150655A (ja) * | 1992-11-04 | 1994-05-31 | Nec Corp | 半導体メモリ装置 |
| JPH07176188A (ja) * | 1994-10-21 | 1995-07-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1982
- 1982-02-26 JP JP57029937A patent/JPS58147885A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276783A (ja) * | 1987-04-24 | 1988-11-15 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH0261893A (ja) * | 1988-08-25 | 1990-03-01 | Toshiba Corp | ダイナミック型半導体メモリ |
| EP0409394A2 (en) * | 1989-07-17 | 1991-01-23 | Advanced Micro Devices, Inc. | Biasing circuit |
| JPH06150655A (ja) * | 1992-11-04 | 1994-05-31 | Nec Corp | 半導体メモリ装置 |
| JPH07176188A (ja) * | 1994-10-21 | 1995-07-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6333240B2 (ja) | 1988-07-04 |
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