JPH07176188A

JPH07176188A - 半導体記憶装置

Info

Publication number: JPH07176188A
Application number: JP6256708A
Authority: JP
Inventors: Kazutami Arimoto; 和民有本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-10-21
Filing date: 1994-10-21
Publication date: 1995-07-14

Abstract

(57)【要約】【目的】消費電力を軽減することのできる半導体記憶
装置を提供する。【構成】タイミングジェネレータから与えられてセン
スアンプＳＡ_j(j=1〜n)へと伸びるセンスアンプ活性化
信号ライン２５と、これらのセンスアンプＳＡ_jとの間
には、複数のスイッチ手段として第２のスイッチング回
路ＳＷＡ_j(j=1〜n)が介挿されている。センスアンプ活
性化信号ライン２５は主ワード線ＷＬＭi及び副ワード
線ＷＬＳ_ifに並行して配置される。【効果】複数のスイッチ手段を設けることによって、
複数のセンスアンプのうち、導通状態のスイッチ手段に
対応するセンスアンプのみに所定の電位が伝達されて活
性化されるため、非導通状態のスイッチ手段に対応する
センスアンプは活性化されせず、それによって消費電力
が軽減される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に係
り、特にダイナミックＲＡＭの消費電力の軽減に関する
ものである。

【０００２】

【従来の技術】自己リフレッシュ機能を持った半導体記
憶装置として、バーチャリスタティックＲＡＭ（以下、
「ＶＳＲＡＭ」と言う。）が知られている。このＶＳＲ
ＡＭは、ダイナミックＲＡＭに用いられるメモリセルを
用いて実質的にスタティックＲＡＭを実現するものであ
る。すなわち、各メモリセルは、ひとつのＭＯＳＦＥＴ
とひとつのキャパシタとを用いて形成されており、この
メモリセルに対するリフレッシュ関係の動作をオンチッ
プで行なう。このためユーザがリフレッシュのための回
路を準備する必要がなく、ＶＳＲＡＭは、ユーザに負担
がかからないメモリとなっている。

【０００３】図３はこのようなＶＳＲＡＭの全体構成を
示すブロック図であり、図４はその中に含まれる従来の
メモリセル周辺の回路図である。この装置はＫ．Ｎogam
i et.al., “１−Ｍbit Ｖirtually Ｓtatic ＲＡ
Ｍ”，ＩＥＥＥＪ．Ｓolid−Ｓtate Ｃircuits, vo
l. ＳＣ21 Ｎo.5, Ｏct, 1986に開示されている。

【０００４】同図において、図３のＶＳＲＡＭは図４に
示したメモリセルＭ_ij(i=1〜m, j=1〜n)の２次元配列を
含むメモリアレイ１を備えている。このメモリアレイ１
に対して通常アクセス（すなわち、データの読書きのた
めの外部からのアクセス）を行なう際には、図５(a) に
示すようなタイミングで行アドレスＲＡおよび列アドレ
スＣＡが外部から与えられ、これらのアドレスＲＡ，Ｃ
Ａは、行アドレスバッファ７および列アドレスバッファ
１２においてそれぞれバッファされる。

【０００５】このうち、行アドレスバッファ７から出力
された行アドレスＲＡはアドレスマルチプレクサ８に与
えられる。リフレッシュ動作が行なわれていないときに
は、通常アクセス要求ＡＣＳＲＥＱに応答してアービタ
回路１１がアドレスマルチプレクサ８を行アドレスバッ
ファ７側に切換えており、このアドレスマルチプレクサ
８を介して行アドレスＲＡが行デコーダ３に与えられ
る。行デコーダ３は行アドレスＲＡをデコードして、メ
モリアレイ１中のひとつの行を選択し、図４のワード線
ＷＬ_i(i=1〜m)のうち、選択された行についてのワード
線を図５(b) のように活性化する。

【０００６】データ読出し時においては、このようにし
て選択された行に属するメモリセル（たとえばＭ₂₁〜Ｍ
_2n）からデータが読出され、センスアンプ群２に含まれ
るすべてのセンスアンプＳＡ_j(j=1〜n)が活性化される
ことによって、これらのデータの検出および増幅がビッ
ト線ＢＬ_ja，ＢＬ_jb(j=1〜n)上で行なわれる。この動作
は図５(d) 中にデータＤとして示されている。

【０００７】一方、列アドレスバッファ１２でバッファ
された列アドレスＣＡはタイミングジェネレータ６を介
して列デコーダ４に与えられる。列デコーダ４はこの列
アドレスＣＡをデコードして、メモリアレイ１中の特定
の列を選択し、図４のＩ／ＯゲートトランジスタＱ_ja，
Ｑ_jb(j=1〜n)のうち、選択された列についてのトランジ
スタをオンとする。

【０００８】そして、選択された列についてのデータは
Ｉ／Ｏ線２１およびＩ／Ｏ線２２を介して図３のバッフ
ァレジスタ５に保持された後、入出力バッファ１４を介
して、図５(e) のタイミングで入出力ピンへと出力され
る。なお、バッファレジスタ５は、メモリセルのデータ
をこのバッファレジスタ５に移すことにより、メモリセ
ルを通常アクセスから早期に解放し、それによってリフ
レッシュの実行可能期間を広げるために設けられてい
る。

【０００９】一方、このＶＳＲＡＭのリフレッシュは、
ワード線ＷＬ_iやメモリセルＭ_ij、それにセンスアンプ
群２が通常アクセスによって使用されていない期間を利
用して行なわれる。このような期間としては、通常アク
セスにおいてアドレスキューを待つ期間やアドレスをデ
コードしている期間、それに、出力回路を駆動している
期間などがある。

【００１０】具体的には、まず、メモリセルＭ_ijにおけ
るデータ保持可能時間に応じた時間をリフレッシュタイ
マ１０が計時し、リフレッシュを必要とする時刻になる
とリフレッシュタイマ１０からリフレッシュ要求信号Ｒ
ＥＦＲＥＱがアービタ回路１１に出力される。また、リ
フレッシュタイマ１０からの出力に応答して、リフレッ
シュアドレスカウンタ９がリフレッシュすべきアドレス
をアドレスマルチプレクサ８に出力する。

【００１１】アービタ回路１１はコントロール回路１３
およびタイミングジェネレータ６によってコントロール
されている。そして、メモリセルが通常アクセスから解
放されているときには、アービタ回路１１がアドレスマ
ルチプレクサ８を切換えて、リフレッシュアドレスカウ
ンタ７から出力されるリフレッシュアドレスＲＦＡを行
デコーダ３に与える。それによって、指定されたワード
線が図５(c) のように活性化し、指定された行アドレス
に属するメモリセルのリフレッシュが開始される。この
動作におけるビット線ＢＬ_ja，ＢＬ_jbの活性化状態が図
５(d) に信号ＲＦで示されている。

【００１２】なお、リフレッシュ要求信号ＲＥＦＲＥＱ
が与えられた時点において通常アクセスによるメモリセ
ルＭ_ijの使用が行なわれているときには、その使用が完
了するまでリフレッシュ待機状態とさせる。そして、メ
モリセルＭ_ijが通常アクセスから解放された後にリフレ
ッシュ動作を行なわせる。

【００１３】また、逆にリフレッシュ動作が行なわれて
いる間に通常アクセス要求があったときには、リフレッ
シュ動作からメモリセルが解放された後に通常アクセス
動作が実行される。

【００１４】

【発明が解決しようとする課題】従来のＶＳＲＡＭは以
上のように構成されているため、通常アクセス時におい
て、選択されたメモリセル（たとえばＭ₂₂）と同じ行に
属するメモリセル（Ｍ₂₁〜Ｍ_2n）のすべてが、ワード線
ＷＬ₂の電位の立上げによってビット線ＢＬ_ja，ＢＬ_jb
(j=1〜n)に接続される。そして、センスアンプＳＡ_j(j
=1〜n)もすべてが活性化される。

【００１５】しかしながら、実際にデータの読出しを行
なうのは選択されたメモリセルＭ₂₂のみであって、同一
行に属する他のメモリセルＭ2j(j≠2)やビット線Ｂ
Ｌ_ja，ＢＬ_jb(j≠2)、それにセンスアンプＳＡ_j(j≠2)
の動作は必要ではない。それにもかかわらず、従来の半
導体記憶装置では、このような無用な部分も活性化して
ビット線の充放電に電力を使っているため、消費電力が
大きいという問題があった。

【００１６】この発明は上記のような問題点を解消する
ためになされたもので、消費電力を軽減することのでき
る半導体記憶装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体記憶装置は、複数行および複数列に配置
され、それぞれが１つのＭＯＳＦＥＴおよび１つのキャ
パシタを含む複数のメモリセル、複数行に配置され、そ
れぞれが対応した行に配置された複数のメモリセルに接
続される複数のワード線、複数列に配置され、それぞれ
が対応した列に配置された複数のメモリセルに接続され
る複数のビット線対、上記複数のビット線対に接続され
る複数のセンスアンプ、上記複数のセンスアンプに共通
に設けられ、所定の電位を伝達するセンスアンプ用共通
配線、各センスアンプに対応してそれぞれが設けられ、
対応するセンスアンプと上記センスアンプ用共通配線と
の間に接続され、制御信号により導通・非導通が制御さ
れる複数のスイッチ手段を備えて構成される。

【００１８】また、請求項２記載の半導体記憶装置のよ
うに、センスアンプ用共通配線はワード線に並行して配
置してもよい。

【００１９】

【作用】この発明における請求項１記載の半導体記憶装
置は、各センスアンプに対応してそれぞれが設けられ、
対応するセンスアンプとセンスアンプ用共通配線との間
に接続され、制御信号により導通・非導通が制御される
複数のスイッチ手段を設けることによって、複数のセン
スアンプのうち、導通状態のスイッチ手段に対応するセ
ンスアンプのみに所定の電位が伝達されて活性化される
ため、非導通状態のスイッチ手段に対応するセンスアン
プは活性化されず、それによって消費電力が軽減される
とともに、センスアンプ用共通配線を伝達する所定の電
位の伝達速度の向上を図ることができる。

【００２０】また、請求項２記載の半導体記憶装置のセ
ンスアンプ用共通配線はワード線に並行して配置される
ため、センスアンプとセンスアンプ用共通配線との間
に、複数のスイッチ手段を回路規模の増大を最小限に抑
えて形成することができる。

【００２１】

【実施例】以下、この発明をＶＳＲＡＭに適用した一実
施例について説明する。この実施例の全体構成は図３に
示した装置と同様であり、従来装置と異なるのは、メモ
リアレイ１とその周辺の構成である。そこで、以下で
は、この実施例におけるメモリアレイ１とその周辺回路
とを示した図１及び図２を中心として説明を進める。

【００２２】まず、この実施例では、メモリアレイ１に
おけるワード線として２種類のワード線を設けている。
そのひとつは行デコーダ３に接続された行ごとの主ワー
ド線ＷＬＭ_i(i=1〜m)である。他のひとつは、メモリセ
ルＭ_ij側に接続されて、行の伸びる方向に沿って隣接し
た２個ずつのメモリセル（たとえばＭ₁₁とＭ₁₂，Ｍ₁₃と
Ｍ₁₄）ごとに設けられた副ワード線ＷＬＳ_if(i=1〜m, f
=1〜k;k=n/2)である。そして、各副ワード線ＷＬＳ_ifと
主ワード線ＷＬ_iとの間には、第１のスイッチング回路
ＳＷＢ_if(i=1〜m, f=1〜k)がそれぞれ介挿されている。

【００２３】また、図３のタイミングジェネレータ６か
ら与えられて図１のセンスアンプＳＡ_j(j=1〜n)へと伸
びるセンスアンプ活性化信号ライン２５と、これらのセ
ンスアンプＳＡ_jとの間には、第２のスイッチング回路
ＳＷＡ_j(j=1〜n)が介挿されている。センスアンプ活性
化信号ライン２５は主ワード線ＷＬＭi及び副ワード線
ＷＬＳ_ifに並行して配置される。したがって、センスア
ンプＳＡ_jとセンスアンプ活性化信号ライン２５との間
に、第２のスイッチング回路ＳＷＡ_jを回路規模の増大
を最小限に抑えて形成することができる。

【００２４】メモリセルアレイ１が多数の行と列とを含
むことから、図示したように、これらの第１と第２のス
イッチング回路ＳＷＢ_if，ＳＷＡ_jは複数個ずつ存在し
ており、これらはたとえばＭＯＳＦＥＴを用いて形成さ
れている。そして、それらのスイッチング信号は、図示
しないスイッチング信号線を介して列デコーダ４から与
えられるようになっている。なお、以下では、行が伸び
る方向に沿ってビット線対ＢＬ_ja，ＢＬ_jbを２組ずつ組
合わせたものを考え、各組合せ部分に属するメモリセル
やセンスアンプなどを総称して、行デコーダ３に近い順
に「第ｆ群」(f=1,2, …, k)と呼ぶことにする。

【００２５】次に、この実施例の動作を説明する。ま
ず、通常アクセス時において、図３のアービタ回路１１
の判定によって通常アクセスのための行アドレスＲＡが
行デコーダ３に与えられる。また、これと並行して、列
アドレスＣＡに応じた信号が列デコーダ４に与えられ
る。

【００２６】列デコーダ４では、列アドレスＣＡに基い
て、アクセスすべきメモリセルが属する列を含んだ群を
特定する。たとえば図１のメモリセルＭ₁₃がアクセスさ
れる場合には、このメモリセルＭ₁₃が属する列を含んだ
第２群が特定される。

【００２７】そして、この第２群内に含まれる第１と第
２のスイッチング回路ＳＷＢ₁₂〜ＳＷＢ_m2；ＳＷＡ₃，
ＳＷＡ₄をすべてオンとし、残りのスイッチング回路Ｓ
ＷＡ_j(j≠3,4)，ＳＷＢ_ij(j≠2)はすべてオフとしてお
く。

【００２８】このようにして、アクセスすべきメモリセ
ルＭ₁₃が属する列に関連した部分のみが電気的に互いに
接続されて活性化可能状態とされた後、行デコーダ３が
主ワード線ＷＬＭ1 を駆動する。このプロセスにおい
て、列アドレスＣＡは行アドレスＲＡと同時に入力され
ているため、主ワード線ＷＬＭ1 の駆動開始までの行デ
コーダ３側の待機時間は実質的にゼロである。

【００２９】第２群に含まれる第１のスイッチング回路
ＳＷＢ₁₂〜ＳＷＢ_m2がすべてオンであることにより、行
デコーダ３によって駆動された主ワード線ＷＬＭ1 の電
位変化は副ワード線ＷＬＳ₁₂に伝達され、それによって
メモリセルＭ₁₃，Ｍ₁₄のゲートが開く。そして、これら
のメモリセルＭ₁₃，Ｍ₁₄に記憶されたデータはビット線
対ＢＬ_3a，ＢＬ_3b；ＢＬ_4a，ＢＬ_4bのそれぞれの電位差
として取出される。さらに、センスアンプ活性化信号線
２５にセンスアンプ活性化信号が与えられると、これら
がセンスアンプＳＡ₃，ＳＡ₄によってそれぞれ検出・
増幅される。

【００３０】このとき、スイッチング回路ＳＷＡ₃，Ｓ
ＷＡ₄をオンとし、残りのスイッチング回路ＳＷＡ_j(j
≠3,4)をすべてオフとししているため、２つのセンスア
ンプＳＡ₃，ＳＡ₄のみがセンスアンプ活性化信号線２
５に接続される。その結果、センスアンプ活性化信号の
伝達速度の向上を図りセンスアンプＳＡ₃，ＳＡ₄を早
期に活性状態にして検出・増幅動作の高速に行うことが
できる。

【００３１】その後、列デコーダ４からのＩ／Ｏゲート
信号によってＩ／ＯゲートトランジスタＱ_3a，Ｑ_3bがオ
ンし、センスアンプＳＡ₃の出力がＩ／Ｏ線２１および
Ｉ／Ｏ線２２を介して図３のバッファレジスタ５に転送
される。その後、主ワード線ＷＬＭ1 の電位（したがっ
て副ワード線ＷＬＳ₁₂の電位）が立下がり、第１と第２
のスイッチング回路ＳＷＢ₁₂〜ＳＷＢ_m2；ＳＷＡ₃，Ｓ
ＷＡ₄がオフとされる。そして、ビット線ＢＬ_3a，ＢＬ
_3b；ＢＬ_4a，ＢＬ_4bがプリチャージされ、すべてのメモ
リセルＭ_ijが通常アクセスから解放される。

【００３２】次にリフレッシュ時の動作について説明す
る。例として主ワード線ＷＬＭ1 に接続されているメモ
リセルＭ₁₁〜Ｍ_1nをリフレッシュする場合を考える。こ
の場合には、リフレッシュ要求ＲＥＦＲＥＱに基いてア
ービタ回路１１がアドレスマルチプレクサ８を切換え、
それによって、リフレッシュアドレスＲＦＡが行デコー
ダ３に与えられる。

【００３３】一方、アービタ回路１１からリフレッシュ
を行なう旨の信号がタイミングジェネレータ６を介して
列デコーダ３に与えられる。それに基いて列デコーダ３
は第１と第２のスイッチング回路ＳＷＢ_if，ＳＷＡ_j(i
=1〜m, f=1〜k, j=1〜n)のすべてをオンとする。

【００３４】このため、主ワード線ＷＬＭ1 の電位が立
上がると第１行目の副ワード線ＷＬＳ_if(f=1〜k)のすべ
ての電位も立上り、第１行目のメモリセルＭ₁₁〜Ｍ_1nの
それぞれに記憶されていたデータが各ビット線ＢＬ_ja，
ＢＬ_jb(j=1〜n)に読出される。そして、センスアンプ活
性化信号ライン２５にセンスアンプ活性化信号が与えら
れると各センスアンプＳＡ1 〜ＳＡn が検出・増幅動作
を開始する。それによってビット線ＢＬ_ja，ＢＬ_jb(j=1
〜n)上のデータが増幅され、それがメモリセルＭ₁₁〜Ｍ
_1n内に取込まれることによってリフレッシュが行なわれ
る。

【００３５】その後、主ワード線ＷＬＭ1 および副ワー
ド線ＷＬＳ1f(f=1〜k)が立下がり、第１と第２のスイッ
チング回路ＳＷＢ_if，ＳＷＡ_j(i=1〜m, f=1〜k, j=1〜
n)のすべてがオフとされ、ビット線ＢＬ_ja，ＢＬ_jb(j=1
〜n)がプリチャージされる。これによって、メモリセル
１はリフレッシュ動作から解放される。

【００３６】すなわち、リフレッシュ時においては第１
と第２のスイッチング回路のすべてをオンとするのであ
り、このときには従来装置と同様のリフレッシュ動作が
なされることになる。リフレッシュを行なう行以外につ
いての第１のスイッチング回路ＳＷＢ_if(i≠1, f=1〜k)
については必ずしもオンとする必要はないが、それらに
ついての主ワード線ＷＬＭ₂〜ＷＬＭ_mの電位は立上が
らないため、上記のように第１のスイッチング回路ＳＷ
Ｂ_if(i=1〜m, f=1〜k)のすべてをオンとしても支障はな
い。

【００３７】なお、上記実施例ではＶＳＲＡＭにこの発
明を適用したが、ひとつのトランジスタとひとつのキャ
パシタからなるダイナミックＲＡＭのメモリセルを用い
ていながらスタティックＲＡＭのようにして使用可能な
ＰＳＲＡＭ（擬似スタティックＲＡＭ）などにもこの発
明は適用可能である。このＰＳＲＡＭそのものについて
は、Ｈ．Ｋawamoto et.al., “Ａ 288ＫＣＭＯＳＰ
seudostatic ＲＡＭ”ＩＥＥＥＥＪ．Ｓolid−Ｓtate
Ｃircuits vol.SC-19, Ｎo.5, Ｏct, 1984に開示さ
れている。

【００３８】このような自己リフレッシュ型の半導体記
憶装置全般にこの発明が適用可能な理由は、これらでは
通常アクセスとリフレッシュ動作との区別を比較的早い
タイミングで知ることができるためである。

【００３９】また、上記実施例では、行が伸びる方向に
沿って隣接する２個のメモリセルごとに副ワード線や第
１のスイッチング回路を設けたが、必ずしも２個ずつの
メモリセルを単位とする必要はなく、任意の個数のメモ
リセルを単位とすればよい。主ワード線ＷＬＭ_iと各メ
モリセルＭ_ijのそれぞれの間に第１のスイッチング回路
を設けるときには、副ワード線を設ける必要はなく、主
ワード線と各メモリセルの間に第１のスイッチング回路
を直接介挿させればよい。

【００４０】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置によれば、各センスアン
プに対応してそれぞれが設けられ、対応するセンスアン
プとセンスアンプ用共通配線との間に接続され、制御信
号により導通・非導通が制御される複数のスイッチ手段
を設けることによって、複数のセンスアンプのうち、導
通状態のスイッチ手段に対応するセンスアンプのみに所
定の電位が伝達されて活性化されるため、非導通状態の
スイッチ手段に対応するセンスアンプは活性化されず、
それによって消費電力が軽減される。

【００４１】加えて、センスアンプ用共通配線を選択的
にセンスアンプと接続するため、センスアンプ用共通配
線を伝達する所定の電位の伝達速度の向上を図ることが
でき、センスアンプを早期に活性状態にして検出・増幅
動作を高速に行うことができる。

【００４２】また、請求項２記載の半導体記憶装置のセ
ンスアンプ用共通配線はワード線に並行して配置される
ため、センスアンプとセンスアンプ用共通配線との間
に、複数のスイッチ手段を回路規模の増大を最小限に抑
えて形成することができる。

【図面の簡単な説明】

【図１】この発明の一実施例におけるメモリセルとそ
の周辺回路の一部を示す部分回路図である。

【図２】この発明の一実施例におけるメモリセルとそ
の周辺回路の一部を示す部分回路図である。

【図３】ＶＳＲＡＭの全体構成を示すブロック図であ
る。

【図４】従来のＶＳＲＡＭにおけるメモリセルとその
周辺回路の一部を示す部分回路図である。

【図５】ＶＳＲＡＭの動作例を示すタイミングチャー
トである。

【符号の説明】

１メモリセル、２センスアンプ群、３行デコー
ダ、４列デコーダ、Ｍ_ij メモリセル、ＳＡ_j セン
スアンプ、ＷＬＭ_i 主ワード線、ＷＬＳ_if 副ワード
線、ＳＷＢ_if 第１のスイッチング回路、ＳＷＡ_j 第
２のスイッチング回路。

Claims

【特許請求の範囲】

【請求項１】複数行および複数列に配置され、それぞ
れが１つのＭＯＳＦＥＴおよび１つのキャパシタを含む
複数のメモリセル、複数行に配置され、それぞれが対応した行に配置された
複数のメモリセルに接続される複数のワード線、複数列に配置され、それぞれが対応した列に配置された
複数のメモリセルに接続される複数のビット線対、上記複数のビット線対に接続される複数のセンスアン
プ、上記複数のセンスアンプに共通に設けられ、所定の電位
を伝達するセンスアンプ用共通配線、各センスアンプに対応してそれぞれが設けられ、対応す
るセンスアンプと上記センスアンプ用共通配線との間に
接続され、制御信号により導通・非導通が制御される複
数のスイッチ手段を備える半導体記憶装置。
【請求項２】センスアンプ用共通配線はワード線に並
行して配置されることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。