JP2560011B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2560011B2 JP2560011B2 JP61169693A JP16969386A JP2560011B2 JP 2560011 B2 JP2560011 B2 JP 2560011B2 JP 61169693 A JP61169693 A JP 61169693A JP 16969386 A JP16969386 A JP 16969386A JP 2560011 B2 JP2560011 B2 JP 2560011B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、揮発性のメモリセルを用いた半導体メモリ
装置に係り、特に電池による情報保存を可能とするMOS
ランダムアクセスメモリ装置に関する。
装置に係り、特に電池による情報保存を可能とするMOS
ランダムアクセスメモリ装置に関する。
揮発性のメモリセルを用いた半導体メモリ装置とし
て、ダイナミック型メモリ装置あるいは擬似スタティッ
ク型メモリ装置があげられる。これらのメモリ装置は、
情報をスタティックに保持するための電流供給手段をメ
モリセル内に備えていないため、セル面積を小さくする
ことができ、高集積化に適している。（1985 アイ・イ
ー・イー・イー インターナショナル ソリッド ステ
イト サーキッツ コンファレンス（1985 IEEE Intern
ational Solid−State Circuits Conference）1985年２
月15日、250〜251頁） （イレブンス ヨーロピアン ソリッド ステイト サ
ーキット コンファレンス（11th European Solid Stat
e Circuit Conference）1985年９月16〜18日、139〜146
頁） しかし、これらのメモリ装置では、十分低い電力で情
報のリフレッシュ動作を行なうことができないため、電
池による情報保存が不可能であった。
て、ダイナミック型メモリ装置あるいは擬似スタティッ
ク型メモリ装置があげられる。これらのメモリ装置は、
情報をスタティックに保持するための電流供給手段をメ
モリセル内に備えていないため、セル面積を小さくする
ことができ、高集積化に適している。（1985 アイ・イ
ー・イー・イー インターナショナル ソリッド ステ
イト サーキッツ コンファレンス（1985 IEEE Intern
ational Solid−State Circuits Conference）1985年２
月15日、250〜251頁） （イレブンス ヨーロピアン ソリッド ステイト サ
ーキット コンファレンス（11th European Solid Stat
e Circuit Conference）1985年９月16〜18日、139〜146
頁） しかし、これらのメモリ装置では、十分低い電力で情
報のリフレッシュ動作を行なうことができないため、電
池による情報保存が不可能であった。
上記従来のメモリ装置では、情報のリード（読み出
し）、ライト（書き込み）動作を行なうチップ選択状態
での低電力化を図り、かつ高速動作を行なうために、必
要最少限のワード線のみ活性化する、すなわち等価的に
ワード線数を増加する、いわするワード線分割の技術が
用いられている。
し）、ライト（書き込み）動作を行なうチップ選択状態
での低電力化を図り、かつ高速動作を行なうために、必
要最少限のワード線のみ活性化する、すなわち等価的に
ワード線数を増加する、いわするワード線分割の技術が
用いられている。
ところで、メモリセル内に蓄えられた情報のリフレッ
シュ（再生）動作を行なうチップ非選択（待機）状態の
場合のビット線への給電に要する消費電力PBPは次式の
ように表わされる。
シュ（再生）動作を行なうチップ非選択（待機）状態の
場合のビット線への給電に要する消費電力PBPは次式の
ように表わされる。
PBP＝ｋ・（ΔVB/VCC）２・CBB・2N −（１） ここで、ｋは定数、ΔVBはビット線電圧振幅、VCCは
電源電圧、CBBは単位ビット当りのビット線容量、Ｎは
ワード線選択に要するアドレス数（したがって、2Nはワ
ード線数）である。上記（１）式によると、リード、ラ
イト動作時の要求を満足するためには、Ｎの値を大きく
せざるを得ないため、リフレッシュ動作時の消費電力を
電池によるバックアップが可能な程度に低減することが
できない。
電源電圧、CBBは単位ビット当りのビット線容量、Ｎは
ワード線選択に要するアドレス数（したがって、2Nはワ
ード線数）である。上記（１）式によると、リード、ラ
イト動作時の要求を満足するためには、Ｎの値を大きく
せざるを得ないため、リフレッシュ動作時の消費電力を
電池によるバックアップが可能な程度に低減することが
できない。
また、上記メモリ装置において、リード、ライト動作
を行なうチップ選択状態では、一定のサイクル時間内に
ビット数を充電するいわゆるプリチャージ期間が必要で
あるため、駆動電力の大きな、すなわち自己寄生容量の
大きなビット線への給電手段を用いなければならない。
一方、リフレッシュ動作を行なうチップ非選択状態で
は、情報が破壊されない範囲でサイクル時間を十分大き
く（チップ選択状態の場合の100倍以上）することが可
能である。しかし、上記従来のメモリセル装置では、チ
ップ選択時、非選択時にかかわらず同一のビット線給電
手段を用いているため、リフレッシュ動作を行なうチッ
プ非選択時のビット線給電手段を駆動するための電力が
低減できないという問題があった。
を行なうチップ選択状態では、一定のサイクル時間内に
ビット数を充電するいわゆるプリチャージ期間が必要で
あるため、駆動電力の大きな、すなわち自己寄生容量の
大きなビット線への給電手段を用いなければならない。
一方、リフレッシュ動作を行なうチップ非選択状態で
は、情報が破壊されない範囲でサイクル時間を十分大き
く（チップ選択状態の場合の100倍以上）することが可
能である。しかし、上記従来のメモリセル装置では、チ
ップ選択時、非選択時にかかわらず同一のビット線給電
手段を用いているため、リフレッシュ動作を行なうチッ
プ非選択時のビット線給電手段を駆動するための電力が
低減できないという問題があった。
本発明の目的は、上記のような揮発性のメモリセルを
用いた半導体メモリ装置において、チップ非選択状態で
のリフレッシュ動作時の消費電力を極めて小さくし、リ
フレッシュ動作の電池バックアップを可能とすることに
ある。
用いた半導体メモリ装置において、チップ非選択状態で
のリフレッシュ動作時の消費電力を極めて小さくし、リ
フレッシュ動作の電池バックアップを可能とすることに
ある。
上記の目的を達成するために、本発明の半導体メモリ
装置は、それぞれがビット線と、該ビット線に接続され
かつリフレッシュ動作による情報のリフレッシュを要す
る揮発性のメモリセルとを有する第１と第２のメモリア
レーと、 上記第１のメモリアレーの上記メモリセルに接続され
た第１の分割ワード線と、 上記第２のメモリアレーの上記メモリセルに接続され
た第２の分割ワード線と、 上記第１、第２の分割ワード線と並行に配置された状
態をもって上記第１、第２のメモリアレーに配置されて
なり、かつ上記第１のメモリアレーと上記第２のメモリ
アレーとに共通に設けられた主ワード線と、 上記主ワード線と上記第１の分割ワード線および上記
第２の分割ワード線との間に接続され、リフレッシュ制
御信号とデコード信号と上記主ワード線の信号とに応答
する制御手段とを具備してなり、 リフレッシュ動作時には、上記制御手段は上記主ワー
ド線の信号と上記リフレッシュ制御信号とに応答して上
記第１の分割ワード線と上記第２の分割ワード線をとも
に活性化し、 情報のリード、ライト動作時には、上記制御手段は上
記主ワード線の信号と上記デコード信号とに応答して上
記第１の分割ワード線、上記第２の分割ワード線を選択
的に活性化することを特徴とする。
装置は、それぞれがビット線と、該ビット線に接続され
かつリフレッシュ動作による情報のリフレッシュを要す
る揮発性のメモリセルとを有する第１と第２のメモリア
レーと、 上記第１のメモリアレーの上記メモリセルに接続され
た第１の分割ワード線と、 上記第２のメモリアレーの上記メモリセルに接続され
た第２の分割ワード線と、 上記第１、第２の分割ワード線と並行に配置された状
態をもって上記第１、第２のメモリアレーに配置されて
なり、かつ上記第１のメモリアレーと上記第２のメモリ
アレーとに共通に設けられた主ワード線と、 上記主ワード線と上記第１の分割ワード線および上記
第２の分割ワード線との間に接続され、リフレッシュ制
御信号とデコード信号と上記主ワード線の信号とに応答
する制御手段とを具備してなり、 リフレッシュ動作時には、上記制御手段は上記主ワー
ド線の信号と上記リフレッシュ制御信号とに応答して上
記第１の分割ワード線と上記第２の分割ワード線をとも
に活性化し、 情報のリード、ライト動作時には、上記制御手段は上
記主ワード線の信号と上記デコード信号とに応答して上
記第１の分割ワード線、上記第２の分割ワード線を選択
的に活性化することを特徴とする。
情報のリフレッシュ動作はワード線を活性化すること
により開始され、該ワード線に接続された全メモリセル
の情報を各々のビット線上に読み出し、これをメモリセ
ル自身あるいはカラムアンプにより増幅して再度メモリ
セルに蓄積して終了する。したがって、リフレッシュ動
作においては、メモリセルを介してビット線を共有しな
い範囲で何本かのワード線を共通化することができる。
すなわち、リフレッシュ動作時には、リード、ライト動
作時よりも等価的にワード線数を減らすことができるた
め、これにより低電力化が達成できる。
により開始され、該ワード線に接続された全メモリセル
の情報を各々のビット線上に読み出し、これをメモリセ
ル自身あるいはカラムアンプにより増幅して再度メモリ
セルに蓄積して終了する。したがって、リフレッシュ動
作においては、メモリセルを介してビット線を共有しな
い範囲で何本かのワード線を共通化することができる。
すなわち、リフレッシュ動作時には、リード、ライト動
作時よりも等価的にワード線数を減らすことができるた
め、これにより低電力化が達成できる。
また、チップ非選択状態におけるリフレッシュ動作時
のサイクル時間は、リード、ライト動作時のサイクル時
間に比べて約100倍以上大きくすることが可能である。
したがって、ビット線を充電するプリチャージ期間も同
等に長くできる。このため、ビット線への給電手段の駆
動電力をその分小さくでき、すなわち、その自己寄生容
量も小さくできる。このように、リフレッシュ動作時に
はリード、ライト動作時よりも駆動能力の小さなビット
線給電手段に切り換えることにより、ビット線給電手段
を駆動するための電力を理想的には従来の100分の１以
下に小さくでき、低電力化が達成できる。
のサイクル時間は、リード、ライト動作時のサイクル時
間に比べて約100倍以上大きくすることが可能である。
したがって、ビット線を充電するプリチャージ期間も同
等に長くできる。このため、ビット線への給電手段の駆
動電力をその分小さくでき、すなわち、その自己寄生容
量も小さくできる。このように、リフレッシュ動作時に
はリード、ライト動作時よりも駆動能力の小さなビット
線給電手段に切り換えることにより、ビット線給電手段
を駆動するための電力を理想的には従来の100分の１以
下に小さくでき、低電力化が達成できる。
すなわち、本発明では、複数のメモリアレーに共通に
設けた主ワード線の信号と、制御手段からのデコード信
号とリフレッシュ制御信号とに応答する信号とによっ
て、情報のリード、ライト時には複数のメモリアレー
の分割ワード線を選択的に活性化し、リフレッシュ動
作時には主ワード線の信号によって複数の分割ワード線
をともに選択する。つまり、リフレッシュ時に選択する
分割ワード線数を増加させることにより、複数の分割ワ
ード線につながる多数のメモリセルを同時にリフレッシ
ュすることができる。したがって、リフレッシュ周期な
いしは間隔を長くすることができ、単位時間内で行なう
べきフレッシュ動作の繰り返し数を低減できる。したが
って、リフレッシュ動作における消費電力を低減でき
る。
設けた主ワード線の信号と、制御手段からのデコード信
号とリフレッシュ制御信号とに応答する信号とによっ
て、情報のリード、ライト時には複数のメモリアレー
の分割ワード線を選択的に活性化し、リフレッシュ動
作時には主ワード線の信号によって複数の分割ワード線
をともに選択する。つまり、リフレッシュ時に選択する
分割ワード線数を増加させることにより、複数の分割ワ
ード線につながる多数のメモリセルを同時にリフレッシ
ュすることができる。したがって、リフレッシュ周期な
いしは間隔を長くすることができ、単位時間内で行なう
べきフレッシュ動作の繰り返し数を低減できる。したが
って、リフレッシュ動作における消費電力を低減でき
る。
すなわち、主ワード線の信号は、該主ワード線に属す
る複数のメモリアレーにおける複数の分割ワード線を選
択するための選択信号とみなすことができ、主ワード線
に供給すべき信号を複数のメモリアレーに共通の回路に
よって形成することができる。つまり、ワードドライ
バ、デコーダのような主ワード線駆動用回路回路を複数
のメモリアレーに共通とすることができるので、主ワー
ド線駆動用回路のリフレッシュ時の動作回路を減少で
き、リフレッシュ動作での消費電力を低減することがで
きる。その結果、このような共通の回路による信号形成
によって、回路規模を十分に小さくでき、かつ消費電力
を十分に小さくできる。
る複数のメモリアレーにおける複数の分割ワード線を選
択するための選択信号とみなすことができ、主ワード線
に供給すべき信号を複数のメモリアレーに共通の回路に
よって形成することができる。つまり、ワードドライ
バ、デコーダのような主ワード線駆動用回路回路を複数
のメモリアレーに共通とすることができるので、主ワー
ド線駆動用回路のリフレッシュ時の動作回路を減少で
き、リフレッシュ動作での消費電力を低減することがで
きる。その結果、このような共通の回路による信号形成
によって、回路規模を十分に小さくでき、かつ消費電力
を十分に小さくできる。
第１図は、自己増幅機能を有する揮発性のメモリセル
を用いた場合の本発明の第１の実施例のメモリ装置の回
路模式図、第２図（ａ）、（ｂ）は、その動作波形の一
例を示す図で、第２図（ａ）は情報のリード動作時、同
図（ｂ）はリフレッシュ動作時の信号タイミングチャー
トである。
を用いた場合の本発明の第１の実施例のメモリ装置の回
路模式図、第２図（ａ）、（ｂ）は、その動作波形の一
例を示す図で、第２図（ａ）は情報のリード動作時、同
図（ｂ）はリフレッシュ動作時の信号タイミングチャー
トである。
図において、１、１′はメモリアレー、２、２′はビ
ット線給電手段アレー、３はメモリセル、４はビット線
給電手段、５はワード線分割手段、６は主ワード線、
７、７′は分割ワード線、８はビット線、９は電源線、
10はビット線給電手段駆動信号線、11はリフレッシュ制
御信号線、12、12′はデコード信号線、13、13′は本発
明によるワード線分割制御手段、14、14′はワード線分
割制御信号線を示す。
ット線給電手段アレー、３はメモリセル、４はビット線
給電手段、５はワード線分割手段、６は主ワード線、
７、７′は分割ワード線、８はビット線、９は電源線、
10はビット線給電手段駆動信号線、11はリフレッシュ制
御信号線、12、12′はデコード信号線、13、13′は本発
明によるワード線分割制御手段、14、14′はワード線分
割制御信号線を示す。
このような構成のメモリ装置の動作は、チップへの入
力信号が変化した場合、あるいはチップ内部のリフレッ
シュ制御信号が活性化された場合に開始される。まず、
メモリアレー内の全ビット線８がビット線給電手段４に
よりプリチャージされる。メモリセルからの情報のリー
ド、あるいはメモリセルへの情報のライト動作の場合に
は、リフレッシュ制御信号線11が非活性であるため、ア
ドレスデコーダによるデコード信号線12、12′がワード
線分割制御手段13、13′およびワード線分割制御信号線
14、14′を介してそのままワード線分割手段５に入力さ
れている。次いで、特定のワード線６が選択され活性化
されると、分割ワード線７、７′のうち一方のみが活性
化され（第２図（ａ）では分割ワード線７が活性化され
た場合を示す）、ビット線８を介してメモリセル３への
リード、ライト動作が行なわれる。
力信号が変化した場合、あるいはチップ内部のリフレッ
シュ制御信号が活性化された場合に開始される。まず、
メモリアレー内の全ビット線８がビット線給電手段４に
よりプリチャージされる。メモリセルからの情報のリー
ド、あるいはメモリセルへの情報のライト動作の場合に
は、リフレッシュ制御信号線11が非活性であるため、ア
ドレスデコーダによるデコード信号線12、12′がワード
線分割制御手段13、13′およびワード線分割制御信号線
14、14′を介してそのままワード線分割手段５に入力さ
れている。次いで、特定のワード線６が選択され活性化
されると、分割ワード線７、７′のうち一方のみが活性
化され（第２図（ａ）では分割ワード線７が活性化され
た場合を示す）、ビット線８を介してメモリセル３への
リード、ライト動作が行なわれる。
一方、リフレッシュ動作の場合には、リフレッシュ制
御信号線11が活性化されるため、ワード線分割制御手段
13、13′によってデコード信号線12、12′の信号の如何
にかかわらず、ワード線分割制御信号線14、14′が共に
活性化される。したがって、次に、特定のワード線６が
活性化されると分割ワード線７、７′は共に活性化され
る。この場合、特定のビット線８の選択は行なわれず、
このためビット線８にプリチャージされた電荷がメモリ
セル３に流れ込み、セル自身の増幅機能により蓄積情報
が再び書き込まれる。この場合、セル自身が自己蓄積電
圧の増幅機能を有するため、情報のリフレッシュに要す
る時間は微少とすることができ、このためビット線の電
圧振幅ΔVB（（１）式）も0.5V以下にすることができ
る。
御信号線11が活性化されるため、ワード線分割制御手段
13、13′によってデコード信号線12、12′の信号の如何
にかかわらず、ワード線分割制御信号線14、14′が共に
活性化される。したがって、次に、特定のワード線６が
活性化されると分割ワード線７、７′は共に活性化され
る。この場合、特定のビット線８の選択は行なわれず、
このためビット線８にプリチャージされた電荷がメモリ
セル３に流れ込み、セル自身の増幅機能により蓄積情報
が再び書き込まれる。この場合、セル自身が自己蓄積電
圧の増幅機能を有するため、情報のリフレッシュに要す
る時間は微少とすることができ、このためビット線の電
圧振幅ΔVB（（１）式）も0.5V以下にすることができ
る。
本実施例によれば、リフレッシュ動作時のワード線数
2N（（１）式）を、本実施例を施さない場合に比べて1/
2にすることができる。また、ビット線電圧振幅ΔV
B（（１）式）も上記のごとく微少化することができ
る。したがって、リフレッシュ動作を行なうチップ非選
択時の消費電力を極めて小さくできるため、低電力が要
求される電池バックアップメモリ装置を実現することが
できる。
2N（（１）式）を、本実施例を施さない場合に比べて1/
2にすることができる。また、ビット線電圧振幅ΔV
B（（１）式）も上記のごとく微少化することができ
る。したがって、リフレッシュ動作を行なうチップ非選
択時の消費電力を極めて小さくできるため、低電力が要
求される電池バックアップメモリ装置を実現することが
できる。
第３図は、第１図の実施例をより具体的に示す実施例
の図で、ビット線給電手段４として絶縁ゲート型電界効
果トランジスタ（以下、MOSFETと略記する）を用い、メ
モリセル３として４個のMOSFETから構成されるセルを用
いた場合である。
の図で、ビット線給電手段４として絶縁ゲート型電界効
果トランジスタ（以下、MOSFETと略記する）を用い、メ
モリセル３として４個のMOSFETから構成されるセルを用
いた場合である。
また、第４図は、第１図の実施例を具体的に示す別の
実施例の図で、メモリセル３として１個のMOSFETと１個
の容量から構成されるセルを用いた場合である。この場
合、メモリセル自身が自己増幅機能を持たず、また情報
読み出しが破壊読み出しであるため、各ビット線８にカ
ラムセンスアンプ15を設けている。
実施例の図で、メモリセル３として１個のMOSFETと１個
の容量から構成されるセルを用いた場合である。この場
合、メモリセル自身が自己増幅機能を持たず、また情報
読み出しが破壊読み出しであるため、各ビット線８にカ
ラムセンスアンプ15を設けている。
したがって、本実施例ではビット線電圧振幅ΔVBを第
３図の実施例のように微少化することはできないが、リ
フレッシュ動作時のワード線数2Nを本実施例を施さない
場合に比べ1/2に低減できるため、（１）式から明らか
なようにリフレッシュ動作時の低電力化が可能となり、
電池バックアップメモリ装置を実現することができる。
３図の実施例のように微少化することはできないが、リ
フレッシュ動作時のワード線数2Nを本実施例を施さない
場合に比べ1/2に低減できるため、（１）式から明らか
なようにリフレッシュ動作時の低電力化が可能となり、
電池バックアップメモリ装置を実現することができる。
なお、本発明で用いるメモリセルは、揮発性のセルで
あれば基本的に使用可能である。特に、第３図の実施例
のように、４個のMOSFETで構成される４素子型メモリセ
ルが最適であり、このMOSFETがＮチャネルの場合は、こ
のメモリセルは、Ｐ型基板上と、あるいは、Ｎ型基板上
に形成したＰ型ウェル内に形成される。また、PMOSFET
を転送トランジスタ、NMOSFETを駆動トランジスタとし
た4MOS型のメモリセルにも適用できることはいうまでも
ない。この場合、ワード線が低レベルのときに該メモリ
セルが選択されてリフレッシュされる。
あれば基本的に使用可能である。特に、第３図の実施例
のように、４個のMOSFETで構成される４素子型メモリセ
ルが最適であり、このMOSFETがＮチャネルの場合は、こ
のメモリセルは、Ｐ型基板上と、あるいは、Ｎ型基板上
に形成したＰ型ウェル内に形成される。また、PMOSFET
を転送トランジスタ、NMOSFETを駆動トランジスタとし
た4MOS型のメモリセルにも適用できることはいうまでも
ない。この場合、ワード線が低レベルのときに該メモリ
セルが選択されてリフレッシュされる。
なお、以上の実施例では説明を簡単にするため、非リ
フレッシュ時（ロード、ライト動作時）のワード線分割
数を２としたが、リード、ライト動作時の低電力化およ
び高速化に対処するためには、このワード線分割数をさ
らに多くする必要がある。上記実施例においても、ワー
ド線分割数を多くすることができるのはもちろんである
が、その場合には、（１）式から明らかなように上記効
果をさらに向上することができる。
フレッシュ時（ロード、ライト動作時）のワード線分割
数を２としたが、リード、ライト動作時の低電力化およ
び高速化に対処するためには、このワード線分割数をさ
らに多くする必要がある。上記実施例においても、ワー
ド線分割数を多くすることができるのはもちろんである
が、その場合には、（１）式から明らかなように上記効
果をさらに向上することができる。
また、上記実施例では、メモリセルを介してビット線
を共有しないワード線すべてに対して適用できる。
を共有しないワード線すべてに対して適用できる。
第５図は、本発明の第２の発明の実施例を模式的に現
した回路図である。図において、３はメモリセル、40は
チップ選択時（リード、ライト動作時）に駆動信号線10
により活性化され、ビット線８に電源線９から電荷を給
電するビット線給電手段、41はチップ非選択時（リフレ
ッシュ動作時）に駆動信号線10′により活性化され、ビ
ット線８に電源線９から電荷を給電するビット線給電手
段、６はワード線を示す。チップ選択手段でのメモリセ
ルへのアクセスは、駆動信号線10により駆動能力の大き
なビット線給電手段40を活性化し、ビット線８を高速に
プリチャージすることにより開始される。その後、デコ
ード信号により所定のビット線、ワード線が選択され、
所定のメモリセルへの情報の書き込み、およびメモリセ
ルからの情報の読み出しがビット線を介して行なわれ
る。この場合、アクセス動作に要するサイクル時間を短
縮するためには、ビット線プリチャージに要する時間を
極力少なくする、すなわち、ビット線給電手段40の駆動
電力を大きくする必要がある。一方、チップ非選択状態
では、揮発性メモリセルに蓄積された情報が破壊されな
いように、情報のリフレッシュ動作を行なう。この動作
は、駆動信号線10′によりビット線給電手段41を活性化
し、ビット線８をプリチャージすることにより開始さ
れ、次いで所定のワード線が選択され、ビット線上に出
力された情報データをメモリセル自身あるいはカラムセ
ンスアンプ等により増幅してメモリセルに再書き込みす
ることにより行なわれる。この場合、チップ選択状態と
異なる点は、メモリセルに蓄積された情報をリフレッシ
ュするために要するサイクル時間を、情報が破壊されな
い範囲で十分大きく（チップ選択状態でのアクセスサイ
クル時間の100倍以上）することができる点である。し
たがって、この場合、ビット線のプリチャージに要する
時間も同等に大きくできる。すなわち、ビット線給電手
段41の駆動電力を小さくできる。これにより、ビット線
給電手段駆動信号線の寄生容量が飛躍的に低減できるた
め、ビット線給電手段を駆動するための電力を低減する
ことができる。本実施例によれば、チップ非選択時のビ
ット線給電手段駆動に要する電力を、本発明を適用しな
い場合に比べ理想的には1/100以下にすることができ
る。したがって、チップ非選択時の消費電力を極めて小
さくできるため、低電力性が要求される電池バックアッ
プが可能なメモリ装置の実現に大きな効果がある。
した回路図である。図において、３はメモリセル、40は
チップ選択時（リード、ライト動作時）に駆動信号線10
により活性化され、ビット線８に電源線９から電荷を給
電するビット線給電手段、41はチップ非選択時（リフレ
ッシュ動作時）に駆動信号線10′により活性化され、ビ
ット線８に電源線９から電荷を給電するビット線給電手
段、６はワード線を示す。チップ選択手段でのメモリセ
ルへのアクセスは、駆動信号線10により駆動能力の大き
なビット線給電手段40を活性化し、ビット線８を高速に
プリチャージすることにより開始される。その後、デコ
ード信号により所定のビット線、ワード線が選択され、
所定のメモリセルへの情報の書き込み、およびメモリセ
ルからの情報の読み出しがビット線を介して行なわれ
る。この場合、アクセス動作に要するサイクル時間を短
縮するためには、ビット線プリチャージに要する時間を
極力少なくする、すなわち、ビット線給電手段40の駆動
電力を大きくする必要がある。一方、チップ非選択状態
では、揮発性メモリセルに蓄積された情報が破壊されな
いように、情報のリフレッシュ動作を行なう。この動作
は、駆動信号線10′によりビット線給電手段41を活性化
し、ビット線８をプリチャージすることにより開始さ
れ、次いで所定のワード線が選択され、ビット線上に出
力された情報データをメモリセル自身あるいはカラムセ
ンスアンプ等により増幅してメモリセルに再書き込みす
ることにより行なわれる。この場合、チップ選択状態と
異なる点は、メモリセルに蓄積された情報をリフレッシ
ュするために要するサイクル時間を、情報が破壊されな
い範囲で十分大きく（チップ選択状態でのアクセスサイ
クル時間の100倍以上）することができる点である。し
たがって、この場合、ビット線のプリチャージに要する
時間も同等に大きくできる。すなわち、ビット線給電手
段41の駆動電力を小さくできる。これにより、ビット線
給電手段駆動信号線の寄生容量が飛躍的に低減できるた
め、ビット線給電手段を駆動するための電力を低減する
ことができる。本実施例によれば、チップ非選択時のビ
ット線給電手段駆動に要する電力を、本発明を適用しな
い場合に比べ理想的には1/100以下にすることができ
る。したがって、チップ非選択時の消費電力を極めて小
さくできるため、低電力性が要求される電池バックアッ
プが可能なメモリ装置の実現に大きな効果がある。
第６図は、第５図の実施例を具体的に示す実施例の図
で、ビット線給電手段40、41としてNMOSFETを、またメ
モリセルとして４個のNMOSFETで構成されるセルを用い
た場合である。第７図（ａ）、（ｂ）は、その動作波形
の一例を示す図で、第７図（ａ）は情報のリード動作
時、同図（ｂ）はリフレッシュ動作時の信号タイミング
チャートである。
で、ビット線給電手段40、41としてNMOSFETを、またメ
モリセルとして４個のNMOSFETで構成されるセルを用い
た場合である。第７図（ａ）、（ｂ）は、その動作波形
の一例を示す図で、第７図（ａ）は情報のリード動作
時、同図（ｂ）はリフレッシュ動作時の信号タイミング
チャートである。
チップ選択状態（リード、ライト動作時）で外部信号
等によりメモリセルへのアクセスが開始されると、ビッ
ト線給電手段駆動信号線10はそれまでの状態の如何にか
かわらず、高電位となりビット線給電手段40を活性化
し、ビット線８を高速にプリチャージする。所定のワー
ド線６が選択されている期間では上記信号は低電位とな
り、ビット線給電手段40は非活性化され、この間にメモ
リセル３の情報がビット線８を介して外部に読み出され
る。読み出しが完了すると、再度、駆動信号線10の信号
によりビット線は高速にプリチャージされ次のアクセス
に備える。なお、この場合、駆動信号線10′は低電位に
固定されビット線給電手段41は活性化されない。一方、
チップ非選択状態（リフレッシュ動作時）では、駆動信
号線10が低電位に固定され、ビット線給電手段40が活性
化されず、駆動信号線10′、ビット線給電手段41によ
り、前述と同様の動作を行なう。ただし、この場合のサ
イクル時間は前述の場合より十分長いため、メモリセル
自身の情報増幅機能により高速にリフレッシュが終了し
た時、低駆動能力のビット線給電手段41により低速にビ
ット線をプリチャージする。このため、ビット線給電手
段を駆動するための電力を低減できる。
等によりメモリセルへのアクセスが開始されると、ビッ
ト線給電手段駆動信号線10はそれまでの状態の如何にか
かわらず、高電位となりビット線給電手段40を活性化
し、ビット線８を高速にプリチャージする。所定のワー
ド線６が選択されている期間では上記信号は低電位とな
り、ビット線給電手段40は非活性化され、この間にメモ
リセル３の情報がビット線８を介して外部に読み出され
る。読み出しが完了すると、再度、駆動信号線10の信号
によりビット線は高速にプリチャージされ次のアクセス
に備える。なお、この場合、駆動信号線10′は低電位に
固定されビット線給電手段41は活性化されない。一方、
チップ非選択状態（リフレッシュ動作時）では、駆動信
号線10が低電位に固定され、ビット線給電手段40が活性
化されず、駆動信号線10′、ビット線給電手段41によ
り、前述と同様の動作を行なう。ただし、この場合のサ
イクル時間は前述の場合より十分長いため、メモリセル
自身の情報増幅機能により高速にリフレッシュが終了し
た時、低駆動能力のビット線給電手段41により低速にビ
ット線をプリチャージする。このため、ビット線給電手
段を駆動するための電力を低減できる。
また、第８図は、第５図の実施例を具体的に示す別の
実施例の図で、ビット線給電手段40としてNMOSFETを、
ビット線給電手段41としてPMOSFETを用いた場合であ
る。この場合、第９図（ａ）、（ｂ）に示すように、上
記実施例の駆動信号線10′の波形の低電位側と高電位側
を逆転することにより、前記実施例と同様の動作が可能
となる。
実施例の図で、ビット線給電手段40としてNMOSFETを、
ビット線給電手段41としてPMOSFETを用いた場合であ
る。この場合、第９図（ａ）、（ｂ）に示すように、上
記実施例の駆動信号線10′の波形の低電位側と高電位側
を逆転することにより、前記実施例と同様の動作が可能
となる。
なお、本発明で用いるメモリセルは、揮発性のセルで
あれば基本的に使用可能である。特に、第６図の実施例
のように、４個のNMOSFETで構成される４素子型メモリ
セルが最適であり、このメモリセルは、Ｐ型基板上、あ
るいは、Ｎ型基板上に形成したＰ型ウェル内で形成され
る。また、PMOSFETを転送トランジスタ、HNMOSFETを駆
動トランジスタとした4MOS型のメモリセルにも適用でき
ることはいうまでもない。この場合、ワード線が低レベ
ルのときに該メモリセルが選択されてリフレッシュされ
る。
あれば基本的に使用可能である。特に、第６図の実施例
のように、４個のNMOSFETで構成される４素子型メモリ
セルが最適であり、このメモリセルは、Ｐ型基板上、あ
るいは、Ｎ型基板上に形成したＰ型ウェル内で形成され
る。また、PMOSFETを転送トランジスタ、HNMOSFETを駆
動トランジスタとした4MOS型のメモリセルにも適用でき
ることはいうまでもない。この場合、ワード線が低レベ
ルのときに該メモリセルが選択されてリフレッシュされ
る。
また、第10図は、第５図の実施例を具体的に示すさら
に別の実施例の図で、メモリセルとして１個のNMOSと１
個の容量から成るセルを用いた場合である。第11図
（ａ）、（ｂ）は、その動作波形の一例を示す図で、第
11図（ａ）は情報のリード動作時、同図（ｂ）はリフレ
ッシュ動作時の信号タイミングチャートである。この場
合、メモリセル自身が情報増幅機能を有せずセルからの
情報のリードは破壊読み出しとなるため、リード動作お
よびリフレッシュ動作はダミーセル16およびカラムセン
スアンプ15を用いて行なうことになるが、ビット線駆動
方法に関しては前述の実施例と同様な動作となる。した
がって、この場合においても前述の実施例同様、リフレ
ッシュ動作時の消費電力を極めて小さくできる。
に別の実施例の図で、メモリセルとして１個のNMOSと１
個の容量から成るセルを用いた場合である。第11図
（ａ）、（ｂ）は、その動作波形の一例を示す図で、第
11図（ａ）は情報のリード動作時、同図（ｂ）はリフレ
ッシュ動作時の信号タイミングチャートである。この場
合、メモリセル自身が情報増幅機能を有せずセルからの
情報のリードは破壊読み出しとなるため、リード動作お
よびリフレッシュ動作はダミーセル16およびカラムセン
スアンプ15を用いて行なうことになるが、ビット線駆動
方法に関しては前述の実施例と同様な動作となる。した
がって、この場合においても前述の実施例同様、リフレ
ッシュ動作時の消費電力を極めて小さくできる。
〔発明の効果〕 以上説明したように、本発明によれば、情報のリー
ド、ライト動作に何ら影響を与えることなく、リフレッ
シュ動作時の低電力化が図れるため、低電力が要求され
る電池バックアップが可能なメモリを実現することがで
きる。
ド、ライト動作に何ら影響を与えることなく、リフレッ
シュ動作時の低電力化が図れるため、低電力が要求され
る電池バックアップが可能なメモリを実現することがで
きる。
第１図は本発明の第１の発明の実施例の回路模式図、第
２図（ａ）、（ｂ）は第１図の回路の動作波形を示す
図、第３図は第１図の具体的実施例を示す回路図、第４
図は第１図の別の具体的実施例を示す回路図、第５図は
本発明の第２の発明の実施例の回路模式図、第６図は第
５図の具体的実施例を示す回路図、第７図（ａ）、
（ｂ）は第６図の回路の動作波形を示す図、第８図は第
５図の別の実施例の回路図、第９図（ａ）、（ｂ）は第
８図の回路の動作波形を示す図、第10図は第５図のさら
に別の実施例を回路図、第11図（ａ）、（ｂ）は第10図
の回路の動作波形を示す図である。 １、１′……メモリセルアレー ２、２′……ビット線給電手段アレー ３……メモリセル ４、40、41……ビット線給電手段 ５……ワード分割手段 ６……主ワード線 ７、７′……分割ワード線 ８……ビット線 ９……電源線 10、10′……ビット線給電手段駆動信号線 11……リフレッシュ制御信号線 13、13′……ワード線分割制御手段 14、14′……ワード線分割制御信号線 15……カラムセンスアンプ 16……ダミーメモリセル
２図（ａ）、（ｂ）は第１図の回路の動作波形を示す
図、第３図は第１図の具体的実施例を示す回路図、第４
図は第１図の別の具体的実施例を示す回路図、第５図は
本発明の第２の発明の実施例の回路模式図、第６図は第
５図の具体的実施例を示す回路図、第７図（ａ）、
（ｂ）は第６図の回路の動作波形を示す図、第８図は第
５図の別の実施例の回路図、第９図（ａ）、（ｂ）は第
８図の回路の動作波形を示す図、第10図は第５図のさら
に別の実施例を回路図、第11図（ａ）、（ｂ）は第10図
の回路の動作波形を示す図である。 １、１′……メモリセルアレー ２、２′……ビット線給電手段アレー ３……メモリセル ４、40、41……ビット線給電手段 ５……ワード分割手段 ６……主ワード線 ７、７′……分割ワード線 ８……ビット線 ９……電源線 10、10′……ビット線給電手段駆動信号線 11……リフレッシュ制御信号線 13、13′……ワード線分割制御手段 14、14′……ワード線分割制御信号線 15……カラムセンスアンプ 16……ダミーメモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本城 繁 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 増原 利明 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森脇 信行 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 小嶋 文夫 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社内 (56)参考文献 特開 昭58−1890（ＪＰ，Ａ) 特開 昭58−139392（ＪＰ，Ａ) 特開 昭61−20292（ＪＰ，Ａ) 特開 昭59−30294（ＪＰ，Ａ)
Claims (4)
- 【請求項１】それぞれがビット線と、該ビット線に接続
されかつリフレッシュ動作による情報のリフレッシュを
要する揮発性のメモリセルとを有する第１と第２のメモ
リアレーと、 上記第１のメモリアレーの上記メモリセルに接続された
第１の分割ワード線と、 上記第２のメモリアレーの上記メモリセルに接続された
第２の分割ワード線と、 上記第１、第２の分割ワード線と並行に配置された状態
をもって上記第１、第２のメモリアレーに配置されてな
り、かつ上記第１のメモリアレーと上記第２のメモリア
レーとに共通に設けられた主ワード線と、 上記主ワード線と上記第１の分割ワード線および上記第
２の分割ワード線との間に接続され、リフレッシュ制御
信号とデコード信号と上記主ワード線の信号とに応答す
る制御手段とを具備してなり、 リフレッシュ動作時には、上記制御手段は上記主ワード
線の信号と上記リフレッシュ制御信号とに応答して上記
第１の分割ワード線と上記第２の分割ワード線をともに
活性化し、 情報のリード、ライト動作時には、上記制御手段は上記
主ワード線の信号と上記デコード信号とに応答して上記
第１の分割ワード線、上記第２の分割ワード線を選択的
に活性化することを特徴とする半導体メモリ装置。 - 【請求項２】上記揮発性のメモリセルは自己増幅機能を
有するメモリセルであり、 上記ビット線と動作電位点との間にビット線給電手段が
接続されてなることを特徴とする特許請求の範囲第１項
記載の半導体メモリ装置。 - 【請求項３】上記自己増幅機能を有するメモリセルは交
差接続された一対のMOSFETを含むことを特徴とする特許
請求の範囲第２項記載の半導体メモリ装置。 - 【請求項４】上記揮発性のメモリセルは１個のMOSFETと
１個の容量とを有するメモリセルであり、 上記ビット線と動作電位点との間にビット線給電手段が
接続されてなることを特徴とする特許請求の範囲第１項
記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169693A JP2560011B2 (ja) | 1986-07-21 | 1986-07-21 | 半導体メモリ装置 |
| US07/076,174 US4747082A (en) | 1984-11-28 | 1987-07-21 | Semiconductor memory with automatic refresh means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169693A JP2560011B2 (ja) | 1986-07-21 | 1986-07-21 | 半導体メモリ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8098202A Division JP2709050B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326897A JPS6326897A (ja) | 1988-02-04 |
| JP2560011B2 true JP2560011B2 (ja) | 1996-12-04 |
Family
ID=15891140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61169693A Expired - Fee Related JP2560011B2 (ja) | 1984-11-28 | 1986-07-21 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560011B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4933907A (en) * | 1987-12-03 | 1990-06-12 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device and operating method therefor |
| US6774892B2 (en) | 2000-09-13 | 2004-08-10 | Seiko Epson Corporation | Display driver IC |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122941A (en) * | 1978-03-16 | 1979-09-22 | Nec Corp | Memory circuit |
| JPH0632217B2 (ja) * | 1981-06-29 | 1994-04-27 | 富士通株式会社 | 半導体記憶装置 |
| JPS5873096A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | 半導体メモリ |
| JPS58139392A (ja) * | 1982-02-15 | 1983-08-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS6120292A (ja) * | 1984-07-05 | 1986-01-29 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-07-21 JP JP61169693A patent/JP2560011B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326897A (ja) | 1988-02-04 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
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Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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