CN101903868B

CN101903868B - 存储装置以及其控制方法

Info

Publication number: CN101903868B
Application number: CN2008801221216A
Authority: CN
Inventors: 山田隆史; 伊元大辅
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-12-21
Filing date: 2008-12-18
Publication date: 2012-07-04
Anticipated expiration: 2028-12-18
Also published as: US20110167228A1; EP2226727A1; US8347026B2; JP5204777B2; CN101903868A; JPWO2009081551A1; WO2009081551A1

Abstract

本发明涉及的存储装置(10)具备：N个内存储器读总线(185)以及N个内存储器写总线(186)，包含多个内部槽(210)；N个存储模块(180)；输出数据总线(187)以及输入数据总线(188)，包含多个外部槽(211)；读数据处理部(150)，选择从N个存储模块(180)通过N个内存储器读总线(185)读出的数据当中的两个以上的内部槽(210)的数据，并输出到数据总线(187)的外部槽(211)；以及写数据处理部(140)，将输入数据总线(188)的多个外部槽(211)的数据，分别输出到N个内存储器写总线(186)中包含的内部槽(210)的任一个，从而将输入数据总线(188)的多个外部槽(211)的数据写入到N个存储模块(180)。

Description

存储装置以及其控制方法

技术领域

本发明涉及存储装置以及其控制方法，尤其涉及可读出以及写入数据的存储装置。

背景技术

在包含图像处理装置的信息处理装置中，为了存储庞大的数据，通常使用大容量且低成本的动态随机存取存储器(DRAM)。尤其是近几年的图像处理装置，因为对应MPEG2及H.264等高清晰(HD：HighDefinition)图像处理、并且同时进行多个频道的处理、并且进行高画质的3D图像处理等，所以需要除了具有大容量之外还具有高数据传输能力(以下，记为存储带宽)的DRAM。

通常，作为实现高存储带宽的方法公知的有(1)提高总线的动作频率的方法、(2)加宽存储器的总线宽度的方法、或者将这些方法(1)及(2)并用的方法等。

另一方面，通常DRAM在进行存取的时候，需要事先指定存取的库和行(Bank·Row)，进行激活处理。此外，在同一个库(Bank)中变更存取的行(Row)时，需要对正在存取的行进行预充电(precharge)处理，对新存取的行进行激活处理。在进行这些激活处理的期间、以及在进行预充电处理的期间中，不能对相应的库进行存取。因而，由于在同一个库内切换行的时候，产生不可存取期间，从而数据总线中产生空闲这样的缺点。

于是，为了弥补上述缺点，通常在DRAM存取控制中，进行被称为内存交错(bank interleave)控制的控制。内存交错控制是在向某个特定的库执行数据传输中，执行其他库的激活处理以及预充电处理的控制。如此，隐藏了不可存取期间，看起来在数据总线上总是能够传输数据。为了使该内存交错控制能够有效地发挥作用，就需要使某库的不可存取期间不超过其他库的数据传输时间。

然而，为了实现高存储带宽，即使采取了所述(1)及(2)中某一个对应的情况下，相对于每单位时间的数据传输量增加，不可存取期间的绝对时间不变。如此，为了隐藏不可存取期间而所需要的数据传输量增加。

其结果，只要不增加其他库的数据传输量，即，不增加每一次存取的传输大小，即使进行了库交叉控制，不能充分实现隐藏不可存取期间。如此出现这样的问题，在数据总线中产生空闲，产生存取效率的降低。这在屡次发生传输大小小的存取的系统中，就会导致存取效率大幅度降低。

作为针对上述问题的以往的方法，有专利文献1所述的方法。专利文献1所述的方法中，对于构成1个逻辑地址空间的多个存储装置(memory device)分别使用个别地址总线来存取。如此，从多个存储装置整体的数据总线宽度的角度上看，提高了存取效率。

专利文献1所述的方法中，由于按每个存储装置个别控制地址总线，所以与共有单一的地址总线来使用的情况相比，能够缩小存取的最小单位。如此，专利文献1所述的方法，对于多个存储装置整体的数据总线宽度，能够减少不需要的数据。因而，专利文献1所述的方法，即使在屡次发生传输大小小的存取的系统中，也能够抑制存取效率的降低。

专利文献1：日本特表2005-517242号公报

通常DRAM的最小存取单位为“总线宽度×最小突发数”。SDRAM的最小突发数是1，与此相对前述的快速DRAM的最小突发数被规定为DDR是2，DDR2是4，DDR3是8。因而，与进行了加宽总线宽度的对应的情况相同，通过使用快速DRAM，也存在增加最小存取单位这样的课题。

最小存取单位表示一次存取必传输的最小数据传输量。所有存取请求，都以最小存取单位的整数倍来进行传输。因而，通过最小存取单位的增大，从而对于传输量小的存取、以及对于在图像处理中经常使用的任意且非连续的存取，大量地进行不需要的传输。其结果，降低了实效传输效率。

即，在专利文献1所述的方法中，为了减小最小存取单位，着眼于总线宽度，使用多个装置做成能够个别存取数据总线。然而，在使用比SDRAM高速的DRAM的情况下，最小突发数在DDR为2、DDR2为4、DDR3为8，这样最小突发数增加，结果上不能缩小最小存取单位。因此，将更高速的DRAM(DDR，DDR2及DDR3等)作为使用的存储器的情况下，因最小突发数的增加，最小存取单位也增加。如此，产生存取效率恶化的课题。

此外，通过安装更多的存储装置，能够改善因最小突发数的增加而恶化的最小存取单位。然而，因为使用更多个存储装置，产生成本增加这样的其他课题。

发明内容

本发明是解决所述课题的发明，其目的在于提供一种既能够实现高存取效率，又抑制成本增加的存储装置。

为了达到上述目的，本发明涉及的存储装置，可读出以及写入第一大小的数据，其特征在于，所述存储装置具备：地址保持部，保持N个地址，N为2以上的整数；N个读总线以及N个写总线，所述读总线以及所述写总线包含多个第一槽，并且总线宽度为第二大小，所述第一槽是总线宽度为第三大小的部分总线；N个存储模块，按每个地址存储数据，根据由所述地址保持部保持的N个地址分别被指定地址，并且与所述N个读总线以及所述N个写总线一对一地连接；输出数据总线以及输入数据总线，包含多个第二槽，并且总线宽度为所述第一大小，所述第二槽是总线宽度为第三大小的部分总线；读数据处理部，选择从所述N个存储模块通过所述N个读总线读出的数据当中的所述N个读总线包含的两个以上的所述第一槽的数据，并将选择出的数据输出到所述输出数据总线包含的所述第二槽；以及写数据处理部，将所述输入数据总线包含的所述多个第二槽的数据，分别输出到所述N个写总线包含的第一槽中的任一个，从而将所述输入数据总线包含的所述多个第二槽的数据写入到所述N个存储模块。

根据上述结构，本发明涉及的存储装置不改变读出数据的传输大小以及写入数据的传输大小，以一次输入输出就能对多个完全不同的地址的数据进行存取。这样，本发明涉及的存储装置，能够缩小数据的最小存取单位，从而能够实现高存取效率。此外，本发明涉及的存储装置与以往的存储装置相比，不增加安装的存储装置的数量，就能够实现高存取效率。即，本发明涉及的存储装置既能够实现高存取效率又能抑制成本的增加。

此外，可以是，所述存储装置还具备获得槽地址的槽地址处理部，所述槽地址表示所述第一槽的位置和所述第二槽的位置的一对一的对应关系，所述读数据处理部，选择在所述N个读总线包含的所述多个第一槽当中的由所述槽地址所示的位置上的第一槽的数据，并将选择出的数据输出到与该第一槽的位置对应的位置上的所述第二槽，所述写数据处理部，将所述输入数据总线包含的所述第二槽的数据，输出到与由所述槽地址所示的该第二槽的位置对应的位置上的所述第一槽。

根据上述结构，本发明涉及的存储装置能够按照槽地址，任意组合外部槽和内部槽来进行重新组合。

此外，可以是，所述槽地址包含分别指定所述多个第二槽的位置的第二槽地址和指定与该第二槽地址的每一个对应的第一槽的位置的第一槽地址，所述第一槽地址包含指定所述N个读总线以及所述N个写总线的任一个的第一地址和指定所述N个读总线以及所述N个写总线的每一个所包含的所述第一槽的位置的第二地址，所述读数据处理部，选择由所述第一地址所指定的读总线包含的、且由所述第二地址所指定的第一槽的数据，并将选择出的数据输出到第二槽，所述第二槽位于与包含该第一地址以及该第二地址的第一槽地址对应的所述第二槽地址所指定的位置，所述写数据处理部，将由所述第二槽地址所指定的位置上的第二槽的数据，输出到与该第二槽地址对应的所述第一槽地址包含的所述第一地址所指定的写总线中的第一槽，所述第一槽位于由该第一槽地址包含的所述第二地址所指定的位置。

根据上述结构，本发明涉及的存储装置能够按照槽地址，对所希望的存储模块的所希望的地址的数据进行存取。

此外，所述写数据处理部可以对输出了所述第二槽的数据的第一槽以外的第一槽赋予标志，该标志指示不将该第一槽的数据写入到所述存储模块。

根据上述结构，本发明涉及的存储装置能够禁止向存储了不需要变更的数据的地址进行写入。

此外，可以是，所述写数据处理部，将由所述第二槽地址所指定的位置上的第二槽的数据输出到在所有所述N个写总线中的、与该第二槽地址对应的第一槽地址包含的所述第二地址所指定的位置上的第一槽，并且按每个由所述第一地址所指定的写总线，对与该第一地址对应的所述第二地址所指定的第一槽以外的第一槽赋予标志，该标志指示不将该第一槽的数据写入到所述存储模块。

根据上述结构，本发明涉及的存储装置，通过赋予屏蔽标志这样的简单的处理来将外部槽组入到内部槽。

此外，所述第一大小和所述第二大小可以相同。

此外，可以是，各所述读总线以及各所述写总线分别包含N个所述第一槽，所述输出数据总线以及输入数据总线分别包含N个所述第二槽。

此外，可以是，存储装置还具备命令接口，在基于从外部供给的同步信号的信号的一周期内接收多个命令，并将接收的命令转换为所述N个存储模块的地址以及所述槽地址，所述地址保持部保持由所述命令接口进行转换后的N个地址，所述槽地址处理部获得由所述命令接口进行转换后的槽地址。

根据上述结构，能够抑制外部时钟的频率或者外部命令总线宽度的增加。

此外，可以是，所述命令接口在基于所述同步信号的信号的一周期内接收N个所述命令。

根据上述结构，本发明涉及的存储装置，能够在基于同步信号的信号的一周期内接收对所有存储模块的命令。

此外，所述存储装置还具备数据输入输出接口，将供给到外部数据总线的写数据的总线宽度从所述外部数据总线的总线宽度转换为所述第一大小，并将转换后的写数据输出到所述输入数据总线，将所述输出数据总线的第一大小的读数据的总线宽度转换为所述外部数据总线的总线宽度，并将转换后的读数据输出到所述外部数据总线，所述数据输入输出接口在基于从外部供给的同步信号的信号的一周期内接收多个供给到所述外部数据总线的数据，该数据的总线宽度为所述外部数据总线的总线宽度，并且在基于从外部供给的同步信号的信号的一周期内将已转换为所述外部数据总线的总线宽度的多个所述读数据输出到所述外部数据总线。

根据上述结构，能够抑制外部时钟的频率或者外部数据总线宽度的增加。

此外，可以是，所述存储装置具备：多个组存储模块，该多个组存储模块的每一个具备所述N个存储模块、所述N个读总线、所述N个写总线、所述地址保持部、所述读数据处理部、所述写数据处理部、所述输出数据总线、所述输入数据总线、以及槽地址处理部；以及命令接口，将从外部供给的命令转换为所述多个组存储模块的地址以及所述槽地址，各所述组存储模块的所述地址保持部分别保持由所述命令接口进行转换后的地址，各所述组存储模块的所述槽地址处理部获得由所述命令接口进行转换后的槽地址。

根据上述结构，在向外部的数据总线上一个组存储模块具有的物理上的不可存取期间，能够用对其他的小组存储模块的存取来调换。这样，本发明涉及的存储装置能够提高数据总线的效率。

此外，可以是，所述命令接口在基于从外部供给的同步信号的信号的一周期内接收多个所述命令。

此外，可以是，所述命令接口在基于所述同步信号的信号的一周期内接收数量为所述多个组存储模块的数量的所述命令。

根据上述结构，本发明涉及的存储装置能够在基于同步信号的信号的一周期内接收对所有组存储模块的命令。

此外，可以是，所述存储装置还具备数据输入输出接口，将供给到外部数据总线的写数据的总线宽度从所述外部数据总线的总线宽度转换为所述第一大小，并将转换后的写数据输出到所述多个组存储模块的所述输入数据总线，将所述多个组存储模块的所述输出数据总线的第一大小的读数据的总线宽度转换为所述外部数据总线的总线宽度，并将转换后的读数据输出到所述外部数据总线，所述数据输入输出接口在基于从外部供给的同步信号的信号的一周期内接收多个供给到所述外部数据总线的数据，该数据的总线宽度为所述外部数据总线的总线宽度，并且在基于从外部供给的同步信号的信号的一周期内将已转换为所述外部数据总线的总线宽度的多个所述读数据输出到所述外部数据总线。

此外，可以是，所述存储装置还具备多个数据输入输出接口，该多个数据输入输出接口分别对应所述多个组存储模块，将供给到外部数据总线的写数据的总线宽度从所述外部数据总线的总线宽度转换为所述第一大小，并将转换后的写数据输出到对应的所述组存储模块的所述输入数据总线，将对应的所述组存储模块的所述输出数据总线的第一大小的读数据的总线宽度转换为所述外部数据总线的总线宽度，并将转换后的读数据输出到所述外部数据总线，所述多个数据输入输出接口在基于从外部供给的同步信号的信号的一周期内接收多个供给到所述外部数据总线的数据，该数据的总线宽度为所述外部数据总线的总线宽度，并且在基于从外部供给的同步信号的信号的一周期内将已转换为所述外部数据总线的总线宽度的多个所述读数据输出到所述外部数据总线。

此外，一种存储装置的控制方法，所述存储装置可读出以及写入第一大小的数据，所述存储装置的控制方法的特征在于，所述存储装置具备：地址保持部，保持N个地址，N为2以上的整数；N个读总线以及N个写总线，所述读总线以及所述写总线包含多个第一槽，并且总线宽度为第二大小，所述第一槽是总线宽度为第三大小的部分总线；N个存储模块，按每个地址存储数据，根据由所述地址保持部保持的N个地址分别被指定地址，并且与所述N个读总线以及所述N个写总线一对一地连接；以及输出数据总线以及输入数据总线，包含多个第二槽，并且总线宽度为所述第一大小，所述第二槽是总线宽度为第三大小的部分总线，在所述存储装置的控制方法中，选择从所述N个存储模块通过所述N个读总线读出的数据当中的所述N个读总线包含的两个以上的所述第一槽的数据，并将选择出的数据输出到所述输出数据总线包含的所述第二槽，将所述输入数据总线包含的所述多个第二槽的数据，分别输出到所述N个写总线包含的第一槽中的任一个，从而将所述输入数据总线包含的所述多个第二槽的数据写入到所述N个存储模块。

根据上述，本发明涉及的控制方法，不用改变读出数据的传输大小以及写入数据的传输大小，以一次的输入输出就能够对多个完全不同地址的数据进行存取。这样，本发明涉及的控制方法，能够缩小数据的最小存取单位，所以能够实现高存取效率。此外，本发明涉及的控制与以往的存储装置相比不增加安装的存储装置的数量，就能够实现高存取效率。即，本发明涉及的控制方法既能够实现高存取效率又能够抑制成本的增加。

另外，本发明不仅作为存储装置来实现，还作为将存储装置所包含的特征性单元作为步骤的存储装置的控制方法来实现，也能作为使计算机执行上述的特征性步骤的程序来实现。并且，上述的程序可以通过只读光盘(CD-ROM：Compact Disc-Read On1y Memory)等记录介质以及因特网等传输介质来流通。

根据上述，本发明能够提供一种既能实现高存取效率，又能抑制成本增加的存储装置。

附图说明

图1是表示本发明的实施方式1涉及的存储装置的构成的方框图。

图2是表示本发明的实施方式1涉及的读数据处理部的动作的图。

图3是表示本发明的实施方式1涉及的写数据处理部的动作的图。

图4是表示本发明的实施方式1涉及的组存储模块的数据读出动作的图。

图5是表示本发明的实施方式1涉及的组存储模块的数据写入动作的图。

图6是表示本发明的实施方式1涉及的组存储模块的连续数据读出动作的图。

图7是表示本发明的实施方式2涉及的存储装置的构成的方框图。

图8是表示本发明的实施方式2涉及的组存储模块的数据读出动作的图。

图9A是表示由本发明的实施方式2涉及的命令接口进行的命令接受动作的图。

图9B是表示由本发明的实施方式2涉及的命令接口进行的命令接受动作的图。

图10A是表示由本发明的实施方式2涉及的数据输入输出接口进行的数据输入输出动作的图。

图10B是表示由本发明的实施方式2涉及的数据输入输出接口进行的数据输入输出动作的图。

图11是表示本发明的实施方式2涉及的存储装置的最小存取粒度、内部时钟频率等的图。

图12是表示本发明的实施方式2涉及的存储装置的变形例的构成的方框图。

符号说明

10，20，30存储装置

100，100A，100B组存储模块

101地址处理部

102数据输入输出部

110行地址(row address)处理部

120列地址(column address)处理部

130槽地址(slot address)处理部

140写数据处理部

150读数据处理部

160，160A，160B，260数据输入输出接口

161，162外部数据总线

170，270命令接口

171，271命令接收部

172，272命令转换发行部

173外部命令总线

174，174A，174B，177，177A，177B，177C，177D列地址

175，175A，175B，178，178A，178B，178C，178D行地址

176，176A，176B槽地址

180，180A，180B，180C，180D存储模块

181存储单元

182列解码器

183行解码器

185，185A，185B，185C，185D内存储器读总线

186，186A，186B，186C，186D内存储器写总线

187，187A，187B输出数据总线

188，188A，188B输入数据总线

201外部槽地址

202内部槽地址

203上位槽地址

204下位槽地址

210内部槽

211外部槽

261数据选通信号(data strobe signal)

273外部时钟信号

具体实施方式

下面，参考附图详细说明本发明涉及的存储装置的实施方式。

(实施方式1)

本发明的实施方式1涉及的存储装置，包括多个存储模块，并对该多个存储模块同时进行存取。进而，本发明的实施方式1涉及的存储装置，在数据写入时，将从外部输入的写数据划分为多个槽，将组入了该槽的数据写入到各存储模块。此外，本发明的实施方式1涉及的存储装置，在数据读出时，将从各存储模块读出的数据划分为多个槽，输出对从划分的槽中被指定的槽进行了组合的读数据。如此，本发明的实施方式1涉及的存储装置，既能实现高存取效率，又能抑制成本增加。

首先说明本发明的实施方式涉及的存储装置的构成。

图1是表示本发明的存储装置的构成的方框图。

图1所示的存储装置10是可读出以及写入m比特单位的数据的存储装置。存储装置10按照输入到外部命令总线173的外部命令，存储输入到外部数据总线161的m比特的写数据。此外，存储装置10按照输入到外部命令总线173的外部命令，将保持的数据输出到外部数据总线161，以作为m比特的读数据。

存储装置10具备：组存储模块100、数据输入输出接口160、命令接口170。例如，存储装置10由1或者多个半导体集成电路所构成。

组存储模块100具备：地址处理部101、数据输入输出部102、4个存储模块180A～180D、内存储器读总线185A～185D、内存储器写总线186A～186D、输出数据总线187、输入数据总线188。另外，不特别区分存储模块180A～180D的情况下，记为存储模块180。此外，不特别区分内存储器读总线185A～185D的情况下，记为内存储器读总线185。此外，不特别区分内存储器写总线186A～186D的情况下，记为内存储器写总线186。

命令接口170具备命令接收部171、命令转换发行部172。

命令接收部171接收被供给到外部命令总线173的外部命令。外部命令是指示存储装置10的动作的命令。具体而言，外部命令包含外部地址、指定读出或者写入的信息、控制动作的定时的信号。此外，命令接收部171，对于组存储模块100的一次存取，接收对各存储模块180的4个外部命令。

命令转换发行部172，将由命令接收部171接收的外部命令所包含的外部地址转换为作为存储装置10内部的地址的列地址174、行地址175以及槽地址176。命令转换发行部172，将列地址174输出到列地址处理部120，将行地址175输出到行地址处理部110，将槽地址176输出到槽地址处理部130。列地址174、行地址175、以及槽地址176包含分别与4个存储模块180对应的地址。

此外，命令接口170根据外部命令中包含的指定读出或者写入的信息以及控制动作的定时的信号等生成以后叙述的激活信号、读出指示信号以及写入指示信号。命令接口170将所生成的激活信号、读出指示信号以及写入指示信号输出到组存储模块100。

地址处理部101保持与4个存储模块180的每一个对应的4个地址。地址处理部101具备行地址处理部110和列地址处理部120。

行地址处理部110保持由命令转换发行部172输出的行地址175中包含的与存储模块180A～180D的每一个对应的行地址178A～178D。行地址处理部110，直到向多个存储模块180的存取(读出或者写入)结束为止，保持行地址178A～178D。另外，在不特别区分行地址178A～178D的情况下，记为行地址178。

列地址处理部120保持由命令转换发行部172输出的列地址174中包含的与存储模块180A～180D的每一个对应的列地址177A～177D。列地址处理部120，直到向多个存储模块180的存取结束为止，保持列地址177A～177D。另外，在不特别区分列地址177A～177D的情况下，记为列地址177。

各存储模块180按每个地址存储数据，根据在地址处理部101保持的4个地址来分别指定地址。4个存储模块180A～180D，分别与4个内存储器读总线185A～185D以及4个内存储器写总线186A～186D一对一地连接。存储模块180具备存储单元181、列解码器182、行解码器183。存储模块180例如是DRAM。

存储单元181被设置成矩阵状，包含分别保持m比特的数据的多个存储元件。

列解码器182通过解码被输入的列地址177，从而选择存储单元181的规定的列。行解码器183通过解码被输入的行地址178，从而选择存储单元181的规定的行。

存储模块180进行在存储元件181的列解码器182选择的列且行解码器183选择的行的地址上的存储元件所保持的数据的读出以及对该存储元件写入数据。

数据输入输出部102具备槽地址处理部130、写数据处理部140、读数据处理部150。

槽地址处理部130，获得由命令接口170输出的槽地址176。槽地址处理部130直到向各存储模块180的存取结束为止，保持槽地址176。

写数据处理部140，分别经由内存储器写总线186A～186D与存储模块180A～180D连接。

写数据处理部140按照由槽地址处理部130输出的槽地址176，将输入数据总线188的写数据分组(組上げる)到各内存储器写总线186的槽。此外，写数据处理部140在不需要的槽位置上设定数据屏蔽标志(data mask flag)。

读数据处理部150，分别经由内存储器读总线185A～185D与存储模块180A～180D连接。读数据处理部150按照由槽地址处理部130输出的槽地址176，对各内存储器读总线185的槽的数据进行分组作为读数据输出到输出数据总线187。

各内存储器读总线185的总线宽度是m比特，各内存储器写总线186的总线宽度是m比特。此外，输出数据总线187及输入数据总线188的总线宽度分别是m比特。

数据输入输出接口160经由输出数据总线187与读数据处理部150连接。数据输入输出接口160，将输出数据总线187的m比特的读数据转换为外部数据总线161的总线宽度。数据输入输出接口160，将转换后的读数据输出到外部数据总线161。换句话说，数据输入输出接口160，配合外部时钟来划分输出到输出数据总线187的读数据，被划分的读数据输出到外部数据总线161。在此，外部时钟是从外部供给的同步信号。另外，数据输入输出接口160可以用以定时来变化的定时信号来取代外部时钟，所述定时是基于外部时钟变化的定时的定时。

数据输入输出接口160，经由输入数据总线188与写数据处理部140连接。数据输入输出接口160将被供给到外部数据总线161的写数据的总线宽度，从外部数据总线161的总线宽度转换为m比特的总线宽度。数据输入输出接口160将转换后的写数据输出到输入数据总线188。换句话说，数据输入输出接口160，将被输入到外部数据总线161的写数据配合外部时钟来获取，并将获取的写数据输出到输入数据总线188。

接着，说明本发明的实施方式1涉及的存储装置10的动作。

图2是表示在数据读出时的读数据处理部150的动作的图。在图2的Cell0～Cell3分别与存储模块180A～180D对应。

在数据读出时，由存储模块180向内存储器读总线185A～185D的每一个输出m比特的读数据。各内存储器读总线185包含4个内部槽210。内部槽210是将总线宽度m比特的内存储器读总线185以及内存储器写总线186分别以存储模块数4进行了划分的数据单位。换句话说，内部槽210是内存储器读总线185以及内存储器写总线186的部分总线。

读数据处理部150，按照由槽地址处理部130输出的槽地址176，对内存储器读总线185的槽进行分组作为读数据输出到输出数据总线187。

输出数据总线187包含4个外部槽211。外部槽211是将总线宽度m比特的输出数据总线187以及输入数据总线188分别以存储模块数4进行了划分的数据单位。换句话说，外部槽211是输出数据总线187以及输入数据总线188的部分总线。

读数据处理部150，按照由槽地址处理部130输出的槽地址176，选择经由4个内存储器读总线185从4个存储模块180所读出的数据当中的4个内部槽210的数据。读数据处理部150，将选择的数据组入到输出数据总线187所包含的外部槽211中进行输出。

槽地址176是表示内部槽210的位置和外部槽211的位置之间的一对一的对应关系的信息。槽地址176包含4个外部槽地址201、以及分别与4个外部槽地址201对应的内部槽地址202。

外部槽地址201是指定外部槽211的位置的地址。

内部槽地址202是指定内部槽210的位置的地址。在这里，内部槽地址202是4比特。

内部槽地址202包含2比特的上位槽地址203、以及2比特的下位槽地址204。

上位槽地址203是内部槽地址202的上位2比特的地址。上位槽地址203是指定存储模块180A～180D当中的某一个的地址。换句话说，上位槽地址203是指定内存储器读总线185A～185D和内存储器写总线186A～186D当中的某一个的地址。

下位槽地址204是内部槽地址202的下位2比特的地址。下位槽地址204是指定各内存储器读总线185及各内存储器写总线186中包含的内部槽210当中的某一个的地址。

读数据处理部150选择由上位槽地址203所指定的内存储器读总线185中包含的、且由下位槽地址204所指定的内部槽210的数据。读数据处理部150，按照槽地址176，将选择的数据输出到外部槽211，该外部槽211位于由与包含该上位槽地址203以及该下位槽地址204的内部槽地址202对应的外部槽地址201所指定的位置上。

读数据处理部150分别选择由包含在槽地址176的4个内部槽地址202所指定的内部槽210。读数据处理部150，将选择的4个210分别输出到对应的外部槽211。

根据上述，读数据处理部150根据槽地址176选择由4个存储模块180所读出的4×m比特的数据所包含的4个内部槽210，将选择的4个内部槽210的数据作为m比特的1个读数据来输出。

图3是表示在数据写入时的写数据处理部140的动作的图。另外，图3的Cell0～Cell3分别与存储模块180A～180D对应。

数据写入时，由数据输入输出接口160向输入数据总线188输出m比特的写数据。输入数据总线188包含4个外部槽211。

写数据处理部140按照由槽地址处理部130输出的槽地址176，将输入数据总线188的写数据分组到各内存储器写总线186的槽。

各内存储器写总线186分别包含4个内部槽210。

写数据处理部140，将输入数据总线188中包含的4个外部槽211的数据，分别输出到4个内存储器写总线186中包含的内部槽210当中的某一个，由此将写数据写入到4个存储模块180。

具体而言，写数据处理部140，将位于由外部槽地址201所指定的位置的外部槽211的数据输出到内部槽210，该内部槽210是由与该外部槽地址201对应的上位槽地址203所指定的内存储器写总线186中的，位于由与该外部槽地址201对应的下位槽地址204所指定的位置上的槽。

写数据处理部140，将由槽地址176中包含的4个外部槽地址201所指定的外部槽211的数据分别输出到对应的内部槽210。

此外，写数据处理部140，将输入数据总线188的m比特的写数据按照槽地址176重新组合之后，向所有内存储器写总线186复制并输出。此时，写数据处理部140，在无需写入的内部槽210中设定数据屏蔽标志，并输出到内存储器写总线186。数据屏蔽标志是指示不将被赋予了该数据屏蔽标志的内部槽210的数据写入到存储模块180的标志。

也就是，写数据处理部140，对输出了外部槽211的数据的内部槽210以外的内部槽210赋予数据屏蔽标志。

具体而言，写数据处理部140，将由外部槽地址201所指定的位置上的外部槽211的数据，组入到由与该外部槽地址201对应的下位槽地址204所指定的位置上的内部槽210。写数据处理部140，按照槽地址176，生成将4个外部槽地址201的数据分别组入到4个内部槽210的一个m比特的数据。

写数据处理部140，按每个由上位槽地址203所指定的内存储器写总线186，向由与该上位槽地址203对应的下位槽地址204所指定的内部槽210以外的内部槽210赋予数据屏蔽标志。

根据上述，写数据处理部140根据槽地址176，能够将m比特的写数据所包含的4个外部槽211的数据分散写入到4个存储模块180。

接着说明由组存储模块100的数据读出动作。

图4是表示由组存储模块100进行的数据读出动作的图。

在内部时钟的周期T1，行地址处理部110从命令接口170接收包含行地址175以及激活信号的行地址命令。在内部时钟的周期T2，行地址处理部110根据接收的行地址命令向4个存储模块180同时发行行地址178以及激活信号(行ACT)。另外，图4示出的行ACT是以低电平来表示激活状态、以高电平来表示非激活状态的信号。

如此，由行地址178所指定的行的存储元件被激活。行地址处理部110，直到从命令接口170发来非激活的命令为止保持行地址178以及激活信号。例如，行地址处理部110，直到周期T4结束为止保持行地址178以及激活信号。

另一方面，列地址处理部120，在周期T2从命令接口170接收包含列地址174以及读出指示信号的列地址命令。列地址处理部120在周期T3，对于在周期T2被激活的4个存储模块180的全部，同时发行列地址177以及读出指示信号。如此，存储模块180将已激活的行地址178的存储元件中由列地址177所指定的列的存储元件所存储的数据，输出到与各存储模块180连接的内存储器读总线185。

此外，存储模块180，在列地址177以及读出指示信号被供给的期间，将数据持续输出到内存储器读总线185。例如，列地址处理部120，直到周期T4结束为止保持列地址177以及读出指示信号。

在周期T4，读数据处理部150将在周期T3输出到各内存储器读总线185的读数据，取入到读数据处理部150具备的数据保持电路(未图示)。

此外，槽地址处理部130与列地址命令的接收定时同步，在周期T2从命令接口170接收包含槽地址176的槽地址命令。槽地址处理部130，直到周期T4结束为止保持接收的槽地址命令。槽地址处理部130在周期T4，向读数据处理部150同时发行内部槽地址202以及外部槽地址201。

读数据处理部150，按照在周期T4接收的外部槽地址201，按每个外部槽211，按照在周期T4接收的内部槽地址202中包含的上位槽地址203来选择内存储器读总线185，进一步按照内部槽地址202中包含的下位槽地址204来选择内存储器读总线185内的内部槽210的数据。读数据处理部150在周期T5，将选择的4个内部槽210分配给4个外部槽211，将包含该4个外部槽的读数据输出到数据输入输出接口160。

例如，槽地址176中包含的内部槽地址202和外部槽地址201的4个组是“0B-S1”、“1C-S2”、“2A-S0”以及“3D-S3”的情况下，内存储器读总线185B的最初的内部槽210的数据被组入到读数据的第2个外部槽211，内存储器读总线185C的第2个内部槽210的数据，被组入到读数据的第3个外部槽211，内存储器读总线185A的第3个内部槽210的数据，被组入到读数据的第1个外部槽211，内存储器读总线185D的最后的内部槽210的数据，被组入到读数据的最后的外部槽211。

行地址处理部110在周期T5从命令接口170接收非激活命令。行地址处理部110，使在周期T2激活的各存储模块180的行地址178以及激活信号转移到非激活状态。

如此，组存储模块100将4个存储模块180的没有关联性的行地址同时激活。接着，组存储模块100，将列地址177以及读出命令向4个存储模块180同时发行。如此，完全独立的4个数据输出到数据宽度m的内存储器读总线185。

此外，读数据处理部150，按每个由内部槽地址202所指定的各内存储器读总线185选择内部槽210，分别输出到4个外部槽211。如此，输出到数据输入输出接口160的读数据成为m/4比特单位的关联性小的独立的数据。如此，在本发明涉及的存储装置10中，数据输入输出接口160能够一边保持总线宽度m一边将有效的数据单位(以后是最小存取单位)降到m/4比特为止。

接着说明由组存储模块100进行的数据写入动作。

图5是表示由组存储模块100进行的数据写入动作的图。

另外，关于与图4示出的数据读出动作同样的动作省略说明。

与读出动作同样，在周期T2由行地址178所指定的存储模块180的存储元件被激活。

在周期T3，写数据处理部140将从数据输入输出接口160输入的写数据，取入到写数据处理部140具备的数据保持电路(未图示)。此外，写数据处理部140，将取入的写数据发送到写数据处理部140具备的、向各内存储器写总线186输出数据的输出电路(未图示)。

此外，在周期T3，槽地址处理部130向写数据处理部140同时发行内部槽地址202以及外部槽地址201。

写数据处理部140为了区分在各存储模块180写入的数据和不写入的数据，而生成数据屏蔽标志。在周期T4，写数据处理部140将生成的数据屏蔽标志，与数据的输出同时输出。

具体而言，写数据处理部140按照在周期T3从槽地址处理部130接收的内部槽地址202中包含的上位槽地址203，选择与各外部槽211的数据将被写入的存储模块180连接的内存储器写总线186。写数据处理部140，按照内部槽地址202中包含的下位槽地址204，使被选择的内存储器写总线186的内部槽210有效化。此外，写数据处理部140，对不被有效化的内部槽210设定数据屏蔽标志。

在周期T4写数据处理部140，输出在周期T3生成的数据以及数据屏蔽标志。

另一方面，列地址处理部120在周期T2，从命令接口170接收包含列地址174及写入指示信号的列地址命令。在周期T4列地址处理部120，对于在周期T2被激活的4个存储模块的全部同时发行列地址177以及写入指示信号。如此，存储模块180向在已激活的行地址178的存储元件当中由列地址177所指示的存储元件，存储从内存储器写总线186输入的数据。在此，写数据处理部140，在列地址177以及写入指示信号供给到存储模块180的期间，向内存储器写总线186持续输出数据。例如，写数据处理部140直到周期T4结束为止持续输出数据。

在周期T5，行地址处理部110使在周期T2激活的各存储模块180的行地址178以及激活信号转移到非激活状态。

如此，组存储模块100选择将已输入的写数据向4个外部槽211的每一个输出的内存储器写总线186，对于按照内部槽地址202不需要写入的内部槽210附上数据屏蔽标志进行输出。如此，组存储模块100能够使从数据输入输出接口160以总线宽度m被输入的写数据，以m/4比特的单位存储到任意的存储模块180上的任意的行地址178以及列地址177的位置上的存储元件。因而，组存储模块100在数据写入中，能够一边保持输入总线宽度m比特，一边将最小存取单位降到m/4比特为止。

接着说明由组存储模块100进行的连续性地读出数据的动作。

图6是表示由组存储模块100进行的连续性地读出数据的动作的图。

另外，关于与图4示出的数据读出动作同样的动作省略说明。

与图4示出的读出动作同样，在周期T2，由行地址178所指定的存储模块180的存储元件被激活。

在周期T2，列地址处理部120从命令接口170接收第1次的列地址命令。在周期T3，列地址处理部120，向在周期T2被激活的4个存储模块180同时发行第1次的列地址177及读出指示信号。

此外，在周期T3，列地址处理部120从命令接口170接收第2次的列地址命令。在周期T4，列地址处理部120向在周期T2被激活的4个存储模块180同时发行第2次的列地址177以及读出指示信号。

接收了所发行的第1次的列地址177以及读出指示信号的各存储模块180，在周期T3的期间内，将第1次的读数据输出到内存储器读总线185。接收了所发行的第2次的列地址177以及读出指示信号各存储模块180，在周期T4的期间内，将第2次的读数据输出到内存储器读总线185。

另外，在此说明了发行2次读命令的例子，不过，2次以上时也同样能够进行处理。此外，在2次以上的情况下，以内部时钟的循环(周期)单位，改变向内存储器读总线185输出的数据。

读数据处理部150，将输出到各内存储器读总线185的第1次的读数据，在周期T4的最初的上升沿取入到数据保持电路。读数据处理部150进行用于将取入的第1次的读数据输出到数据输入输出接口160的处理。接着，读数据处理部150，将输出到各内存储器读总线185的第2次的读数据，在周期T5的最初的上升沿取入到数据保持电路。读数据处理部150进行用于将取入的第2次的读数据输出到数据输入输出接口160的处理。

另一方面，槽地址处理部130，与由列地址处理部120进行的接收列地址命令的定时同步，在周期T2从命令接口170接收第1次的槽地址命令。槽地址处理部130，直到周期T4结束为止保持所接收的第1次的槽地址命令。在周期T4，槽地址处理部130向读数据处理部150同时发行所保持的第1次的槽地址命令中包含的内部槽地址202以及外部槽地址201。

此外，槽地址处理部130在周期T3从命令接口170接收第2次的槽地址命令。槽地址处理部130，直到周期T5结束为止保持所接收的第2次的槽地址命令。在周期T5槽地址处理部130，向读数据处理部150同时发行所保持的第2次的槽地址命令中包含的内部槽地址202以及外部槽地址201。

在此，读数据处理部150具备的数据保持电路，可以具有多个级数，也可以是FiFo(Fast in Fast out：快进快出)缓冲器等。

读数据处理部150，按照在周期T4接收的第1次的外部槽地址201，按每个外部槽211，按照在周期T4接收的第1次的内部槽地址202中包含的上位槽地址203来选择内存储器读总线185，进一步按照内部槽地址202中包含的下位槽地址204来选择内存储器读总线185内的内部槽210的数据。读数据处理部150，在周期T5将选择的4个内部槽210的数据分配给4个外部槽211，将包含该4个外部槽211的第1次的读数据输出到数据输入输出接口160。

此外，读数据处理部150，按照在周期T5接收的第2次的外部槽地址201，按每个外部槽211，按照在周期T5接收的第2次的内部槽地址202中包含的上位槽地址203来选择内存储器读总线185，进一步按照内部槽地址202中包含的下位槽地址204来选择内存储器读总线185内的内部槽210的数据。读数据处理部150，在周期T6将选择的4个内部槽210的数据分配给4个外部槽211，将包含该4个外部槽211的第2次的读数据输出到数据输入输出接口160。

在此，在周期T4以及周期T5接收的第1次的内部槽地址202以及外部槽地址201和第2次的内部槽地址202以及外部槽地址201可以不同，也可以相同。即，组存储模块100，按照从外部被指定的第1次及第2次的槽地址176可以选择任意的槽。

如此，存储装置10能够在数据输入输出接口160的输出中，既保持总线宽度m比特又将有效的数据单位降为m/4比特的状态下，输出每循环读数据。

另外，在此说明了连续的读出动作，不过，存储装置10可以同样进行连续的写入动作。即，连续的写入动作是第1次的写入动作和第2次的写入动作之间的写命令以及写数据的输入定时相差一循环的管线动作。

如上所述，本发明的实施方式1涉及的存储装置10，在不改变读数据的传输大小以及写数据的传输大小的情况下，以一次的输入输出就能够对多个完全不同的地址的数据进行存取。如此，本发明的实施方式1涉及的存储装置10可以使数据的最小存取单位变小，所以能够实现高存取效率。此外，本发明的实施方式1涉及的存储装置10与以往的存储装置相比，能够不增加安装的存储装置的个数而实现高存取效率。即，本发明的实施方式1涉及的存储装置10既能够实现高存取效率，又能够抑制成本的增加。

(实施方式2)

本发明的实施方式2涉及的存储装置具备两个上述实施方式1涉及的组存储模块100。

首先说明本发明的实施方式2涉及的存储装置的构成。

图7是表示本发明的实施方式2涉及的存储装置的构成的方框图。另外，在与图1同样的构件标上相同的符号，省略详细说明。

图7示出的存储装置20具备：组存储模块100A以及100B、数据输入输出接口260、命令接口270。

组存储模块100A以及100B的构成，分别与图1示出的组存储模块100的构成相同。

命令接270具备命令接收部271、命令转换发行部272。

命令接收部271接收对于输入到外部命令总线173的组存储模块100A以及100B的外部命令。

命令转换发行部272，将对于由命令接收部271接收的组存储模块100A的外部命令中包含的外部地址转换为作为组存储模块100A内部的地址的列地址174A、行地址175A以及槽地址176A。命令转换发行部272，将列地址174A、行地址175A、以及槽地址176A分别输出到组存储模块100A的列地址处理部120、行地址处理部110、以及槽地址处理部130。

命令转换发行部272，将对于由命令接收部271接收的组存储模块100B的外部命令中包含的外部地址转换为作为组存储模块100B内部的地址的、列地址174B、行地址175B、以及槽地址176B。命令转换发行部272将列地址174B、行地址175B、以及槽地址176B分别输出到组存储模块100B的列地址处理部120、行地址处理部110、以及槽地址处理部130。

数据输入输出接口260，将输出到输出数据总线187A的来自组存储模块100A的读数据转换为外部数据总线161的总线宽度，并将转换后的读数据输出到外部数据总线161。

数据输入输出接口260，将输出到输出数据总线187B的来自组存储模块100B的读数据转换为外部数据总线161的总线宽度，并将转换后的读数据输出到外部数据总线161。

数据输入输出接口260，将输入到外部数据总线161的写数据，从外部数据总线161的总线宽度转换为m比特的总线宽度，并将转换后的写数据输出到输入数据总线188A以及188B。

输出数据总线187A、187B、输入数据总线188A、以及188B的总线宽度分别为m比特。

接着说明存储装置20的动作。

图8是表示由存储装置20进行的数据读出动作的图。

下面示出从2个组存储模块读出数据的动作。

在周期T1，组存储模块100A从命令接口270接收行地址175A以及激活信号。在周期T2，组存储模块100A同时激活4个存储模块180。

另一方面，在周期T2组存储模块100B从命令接口270接收行地址175B以及激活信号。在周期T3，组存储模块100B同时激活4个存储模块180。

在周期T2，组存储模块100A从命令接口270接收列地址174A以及槽地址176A。在周期T3，组存储模块100A针对存储模块180发行列地址177。在周期T4，组存储模块100A的读数据处理部150，将输出到内存储器读总线185的数据取入到数据保持电路。

在周期T3，组存储模块100B从命令接口270接收列地址174B以及槽地址176B。在周期T4，组存储模块100B针对存储模块180发行列地址177。在周期T5，组存储模块100B的读数据处理部150，将输出到内存储器读总线185的数据取入到数据保持电路。

在周期T5，组存储模块100A按照槽地址176A，将内部槽210组入到外部槽211，并将组入后的读数据输出到数据输入输出接口260。

在周期T6，组存储模块100B按照槽地址176B，将内部槽210组入到外部槽211，并将组入后的读数据输出到数据输入输出接口260。

如上所述，存储装置20控制各组存储模块100A及100B，这与实施方式1的控制组存储模块100一样。存储装置20，使从命令接口270发送到各组存储模块100A及100B的命令错开一周期。如此，将在各组存储模块100A以及100B发生的不可存取期间，能够作为其他的组存储模块100A以及100B的存取期间来使用。因而，存储装置20能够提高外部数据总线161的效率。

另外，在此，存储装置20具备2个组存储模块100A以及100B，不过也可以具备2个以上的组存储模块。

此外，命令接口270以及数据输入输出接口260，能够使用下面示出的方式来进行命令的接收以及读数据的输出。

图9A以及图9B是表示由命令接口270进行的命令接受动作的图。

命令接口270，可以使用图9A示出的命令接受方式(以下称为“方式X”)和图9B示出的命令接受方式(以下称为“方式Y”)当中的任一个。

方式X是命令接口270在外部时钟信号273的一存取周期内接收2个外部命令301以及302的方式。外部时钟信号273是从存储装置20的外部供给的同步信号。在方式X，命令接口270以M/2周期来接收对于M个组存储模块的外部命令。另外，命令接口270可以用以定时来变化的定时信号来取代外部时钟信号273，所述定时是基于外部时钟信号273变化的定时的定时。

方式Y是命令接口270在外部时钟信号273的一存取周期内接收M个外部命令301～30M的方式。在方式Y，命令接口270以一周期来接收对于M个组存储模块的外部命令。

图10A以及图10B是表示由数据输入输出接口进行的数据输入输出动作的图。

数据输入输出接口260可以使用图10A示出的数据输入输出方式(以下称为“方式P”)和图10B示出的数据输入输出方式(以下称为“方式Q”)当中的任一个。

方式P是数据输入输出接口260在数据选通信号261的一存取周期内输入输出相当于两个外部数据总线宽度的数据的方式。也就是，数据输入输出接口260在数据选通信号261的一周期内，接收两个供给到外部数据总线161的、相当于该外部数据总线161的总线宽度的数据。数据输入输出接口260在数据选通信号261的一周期内，将转换为外部数据总线161的总线宽度的两个读数据输出到外部数据总线161。

数据选通信号261是从存储装置20的外部供给的同步信号。另外，数据输入输出接口260可以用以定时来变化的定时信号来取代数据选通信号261，所述定时是基于数据选通信号261变化的定时的定时。

在方式P中，数据输入输出接口260在与外部数据总线161之间，以M/2周期来接收或者发送M个的读数据或者M个的写数据。

方式Q是数据输入输出接口260在数据选通信号261的1存取周期内输入输出相当于一个外部数据总线宽度的数据的方式。在方式Q中，数据输入输出接口260在与外部数据总线161之间，以M周期来接收或者发送M个的读数据或者M个的写数据。

图11是表示以往的方法以及组合了所述方式X、方式Y、方式P、方式Q的本发明方法中的带宽、最小存取粒度(最小存取单位)、外部时钟频率、内部时钟频率、外部数据总线频率、外部数据总线宽度的图。

在以往的方法中，数据总线宽度是4字节(Byte)的DDR2-800。此外，外部时钟频率是外部时钟信号273的频率，外部数据总线频率是数据选通信号261的频率。

如图11所示，在以往方法及本发明方法中，带宽以及外部时钟频率分别是3200MByte/s以及400MHz，是相同的。

在组合方式X和方式P时，能够不改变内部时钟频率以及外部时钟频率且不减少数据总线宽度，就能缩小最小存取单位。

在组合方式X和方式Q时，能够扩大外部数据总线宽度并确保存储带宽的同时降低内部时钟频率。如此，可以降低存储装置20的消耗功率。

在组合方式Y和方式P时，能够不改变内部时钟频率以及外部时钟频率且不减少数据总线宽度，就能缩小最小存取单位。并且，在组合方式Y和方式P时，能够减轻因外部数据总线161的无效期间的发生所导致的数据传输效率的恶化。该无效期间是因为对各组存储模块100A及100B发行的命令在同一周期中有2个以上时，对其中某一个进行优先，导致另外的命令的发行延迟而发生的。

在组合方式Y和方式Q时，能够不减少数据存储带宽，就能降低内部时钟频率以及外部数据时钟频率。如此，可以降低存储装置20的消耗功率。并且，在组合方式Y和方式Q时，能够减轻因外部数据总线161的无效期间的发生所导致的数据传输效率的恶化。

以上，对本发明的实施方式涉及的存储装置10以及20进行了说明，不过，本发明不限于上述的实施方式。

例如，在所述实施方式2的说明中，存储装置20具备1个数据输入输出接口260，不过，也可以具有以下示出的构成。

图12是表示本发明的实施方式2涉及的存储装置的变形例的构成的图。

图12所示的存储装置30，相对于图7示出的存储装置20的不同之处在于，具备2个数据输入输出接口160A以及160B。

数据输入输出接口160A，将输出数据总线187A的m比特的读数据转换为外部数据总线161的总线宽度，并将转换后的读数据输出到外部数据总线161。数据输入输出接口160A，将供给到外部数据总线161的写数据的总线宽度，从外部数据总线161的总线宽度转换为m比特的总线宽度，并将转换后的写数据输出到输入数据总线188A。

数据输入输出接口160B，将输出数据总线187B的m比特的读数据转换为外部数据总线162的总线宽度，并将转换后的读数据输出到外部数据总线162。数据输入输出接口160A，将供给到外部数据总线162的写数据的总线宽度，从外部数据总线162的总线宽度转换为m比特的总线宽度，并将转换后的写数据输出到输入数据总线188B。

此外，可以将图9A和图9B示出的命令接口270的接收方式，适用于上述的实施方式1涉及的命令接口170。这个情况下，命令接口170可以在外部时钟信号273的一周期中，接受对各存储模块180的多个外部命令。也就是，命令接口170可以在外部时钟信号273的一周期中接受2个以上的外部命令，也可以接受与存储模块180的数量相同数的命令。

此外，命令接口270可以在外部时钟信号273的一周期中接受与组存储模块100A以及100B的数量相同数的命令，也可以接受与多个组存储模块100A以及100B中包含的存储模块180的总数相等数的命令。

此外，命令接口270可以具有对各组存储模块100A以及100B，或者对各组存储模块100A以及100B内的多个存储模块180同时发行命令的功能，可以在一存取周期内接收与组存储模块的数量或者多个组存储模块中包含的存储模块180的总数相等的数量以上的外部命令。

此外，在所述说明中命令接口270以时间分割来接收多个外部命令，不过，也可以是将外部命令总线173进行总线宽度分割来传输的方式。

此外，在所述说明中数据输入输出接口260与外部数据总线161之间以时间分割来收发数据，不过，也可以是将外部数据总线161进行总线宽度分割来传输的方式。

此外，所述行地址178可以是存储单元181的页地址(pageaddress)。

此外，在内部槽地址202中包含的、指定存储模块180的比特和指定槽的比特，可以是任意的位置。例如，可以用下位2比特来指定存储模块，用上位2比特来指定槽。

此外，组存储模块100、100A以及100B具备的存储模块180的数量可以不限于4个，只要是2个以上就可以。

此外，在所述说明叙述的例子是，在各内存储器读总线185以及各内存储器写总线186中包含的4个内部槽210当中分别选择1个的例子，不过，也可以是在某内存储器读总线185或者内存储器写总线186中包含的4个内部槽当中选择2个以上，不选择在其他的内存储器读总线185或者内存储器写总线186中包含的4个内部槽。

此外，在所述说明中，内存储器读总线185以及内存储器写总线186的总线宽度和输出数据总线187以及输入数据总线188的总线宽度相等，不过，也可以不同。也就是，内存储器读总线185以及内存储器写总线186中包含的内部槽210数量和，输出数据总线187以及输入数据总线188中包含的外部槽211的数量可以不同。

并且，在所述说明中，内存储器读总线185以及内存储器写总线186中包含的内部槽210的数量和输出数据总线187以及输入数据总线188中包含的外部槽211的数量，与存储模块180的数量相等，不过，也可以不同。

另外，优选的是如上述一样，内存储器读总线185以及内存储器写总线186的总线宽度和输出数据总线187以及输入数据总线188的总线宽度相等，且内存储器读总线185以及内存储器写总线186中包含的内部槽210的数量和输出数据总线187以及输入数据总线188中包含的外部槽211的数量，与存储模块180的数量相等。如此，可以通过较单纯的构成来实现上述的存储装置10，并有效地缩小最小存取单位。

本发明可适用于存储装置以及存储器控制方法，尤其适用于具备多个DRAM等的存储装置。

Claims

1.一种存储装置，可读出以及写入第一大小的数据，其特征在于，所述存储装置具备：

地址保持部，保持N个地址，N为2以上的整数；

N个读总线以及N个写总线，所述读总线以及所述写总线包含多个第一槽，并且总线宽度为第二大小，所述第一槽是总线宽度为第三大小的部分总线；

N个存储模块，按每个地址存储数据，根据由所述地址保持部保持的N个地址分别被指定地址，并且与所述N个读总线以及所述N个写总线一对一地连接；

输出数据总线以及输入数据总线，包含多个第二槽，并且总线宽度为所述第一大小，所述第二槽是总线宽度为第三大小的部分总线；

槽地址处理部，获得槽地址，所述槽地址表示所述第一槽的位置和所述第二槽的位置的一对一的对应关系；

读数据处理部，选择从所述N个存储模块通过所述N个读总线读出的数据当中的所述N个读总线包含的两个以上的所述第一槽的数据，并将选择出的数据输出到与该第一槽的位置对应的位置上的所述第二槽；以及

写数据处理部，将所述输入数据总线包含的所述多个第二槽的数据，输出到所述N个写总线包含的与由所述槽地址所示的该第二槽的位置对应的位置上的所述第一槽中，从而将所述输入数据总线包含的所述多个第二槽的数据写入到所述N个存储模块。

2.如权利要求1所述的存储装置，其特征在于，

所述槽地址包含分别指定所述多个第二槽的位置的第二槽地址和指定与该第二槽地址的每一个对应的第一槽的位置的第一槽地址，

所述第一槽地址包含指定所述N个读总线以及所述N个写总线的任一个的第一地址和指定所述N个读总线以及所述N个写总线的每一个所包含的所述第一槽的位置的第二地址，

所述读数据处理部，选择由所述第一地址所指定的读总线包含的、且由所述第二地址所指定的第一槽的数据，并将选择出的数据输出到第二槽，所述第二槽位于与包含该第一地址以及该第二地址的第一槽地址对应的所述第二槽地址所指定的位置，

所述写数据处理部，将由所述第二槽地址所指定的位置上的第二槽的数据，输出到与该第二槽地址对应的所述第一槽地址包含的所述第一地址所指定的写总线中的第一槽，所述第一槽位于由该第一槽地址包含的所述第二地址所指定的位置。

3.如权利要求1所述的存储装置，其特征在于，

所述写数据处理部对输出了所述第二槽的数据的第一槽以外的第一槽赋予标志，该标志指示不将该第一槽的数据写入到所述存储模块。

4.如权利要求2所述的存储装置，其特征在于，

所述写数据处理部，将由所述第二槽地址所指定的位置上的第二槽的数据输出到在所有所述N个写总线中的、与该第二槽地址对应的第一槽地址包含的所述第二地址所指定的位置上的第一槽，并且按每个由所述第一地址所指定的写总线，对与该第一地址对应的所述第二地址所指定的第一槽以外的第一槽赋予标志，该标志指示不将该第一槽的数据写入到所述存储模块。

5.如权利要求1所述的存储装置，其特征在于，

所述第一大小和所述第二大小相同。

6.如权利要求5所述的存储装置，其特征在于，

各所述读总线以及各所述写总线分别包含N个所述第一槽，

所述输出数据总线以及输入数据总线分别包含N个所述第二槽。

7.如权利要求1所述的存储装置，其特征在于，

存储装置还具备命令接口，在基于从外部供给的同步信号的信号的一周期内接收多个命令，并将接收的命令转换为所述N个存储模块的地址以及所述槽地址，

所述地址保持部保持由所述命令接口进行转换后的N个地址，

所述槽地址处理部获得由所述命令接口进行转换后的槽地址。

8.如权利要求7所述的存储装置，其特征在于，

所述命令接口在基于所述同步信号的信号的一周期内接收N个所述命令。

9.如权利要求1所述的存储装置，其特征在于，

所述存储装置还具备数据输入输出接口，将供给到外部数据总线的写数据的总线宽度从所述外部数据总线的总线宽度转换为所述第一大小，并将转换后的写数据输出到所述输入数据总线，将所述输出数据总线的第一大小的读数据的总线宽度转换为所述外部数据总线的总线宽度，并将转换后的读数据输出到所述外部数据总线，

所述数据输入输出接口在基于从外部供给的同步信号的信号的一周期内接收多个供给到所述外部数据总线的数据，该数据的总线宽度为所述外部数据总线的总线宽度，并且在基于从外部供给的同步信号的信号的一周期内将已转换为所述外部数据总线的总线宽度的多个所述读数据输出到所述外部数据总线。

10.如权利要求1所述的存储装置，其特征在于，

所述存储装置具备：

多个组存储模块，该多个组存储模块的每一个具备所述N个存储模块、所述N个读总线、所述N个写总线、所述地址保持部、所述读数据处理部、所述写数据处理部、所述输出数据总线、所述输入数据总线、以及槽地址处理部；以及

命令接口，将从外部供给的命令转换为所述多个组存储模块的地址以及所述槽地址，

各所述组存储模块的所述地址保持部分别保持由所述命令接口进行转换后的地址，

各所述组存储模块的所述槽地址处理部获得由所述命令接口进行转换后的槽地址。

11.如权利要求10所述的存储装置，其特征在于，

所述命令接口在基于从外部供给的同步信号的信号的一周期内接收多个所述命令。

12.如权利要求11所述的存储装置，其特征在于，

所述命令接口，在基于所述同步信号的信号的一周期内接收数量为所述多个组存储模块的数量的所述命令。

13.如权利要求10所述的存储装置，其特征在于，

所述存储装置还具备数据输入输出接口，将供给到外部数据总线的写数据的总线宽度从所述外部数据总线的总线宽度转换为所述第一大小，并将转换后的写数据输出到所述多个组存储模块的所述输入数据总线，将所述多个组存储模块的所述输出数据总线的第一大小的读数据的总线宽度转换为所述外部数据总线的总线宽度，并将转换后的读数据输出到所述外部数据总线，

14.如权利要求10所述的存储装置，其特征在于，

所述存储装置还具备多个数据输入输出接口，该多个数据输入输出接口分别对应所述多个组存储模块，将供给到外部数据总线的写数据的总线宽度从所述外部数据总线的总线宽度转换为所述第一大小，并将转换后的写数据输出到对应的所述组存储模块的所述输入数据总线，将对应的所述组存储模块的所述输出数据总线的第一大小的读数据的总线宽度转换为所述外部数据总线的总线宽度，并将转换后的读数据输出到所述外部数据总线，

所述多个数据输入输出接口在基于从外部供给的同步信号的信号的一周期内接收多个供给到所述外部数据总线的数据，该数据的总线宽度为所述外部数据总线的总线宽度，并且在基于从外部供给的同步信号的信号的一周期内将已转换为所述外部数据总线的总线宽度的多个所述读数据输出到所述外部数据总线。

15.一种存储装置的控制方法，所述存储装置可读出以及写入第一大小的数据，所述存储装置的控制方法的特征在于，

所述存储装置具备：

地址保持部，保持N个地址，N为2以上的整数；

N个存储模块，按每个地址存储数据，根据由所述地址保持部保持的N个地址分别被指定地址，并且与所述N个读总线以及所述N个写总线一对一地连接；以及

输出数据总线以及输入数据总线，包含多个第二槽，并且总线宽度为所述第一大小，所述第二槽是总线宽度为第三大小的部分总线；以及

在所述存储装置的控制方法中，

选择从所述N个存储模块通过所述N个读总线读出的数据当中的所述N个读总线包含的两个以上的所述第一槽的数据，并将选择出的数据输出到与该第一槽的位置对应的位置上的所述第二槽，

将所述输入数据总线包含的所述多个第二槽的数据，输出到所述N个写总线包含的与由所述槽地址所示的该第二槽的位置对应的位置上的所述第一槽中，从而将所述输入数据总线包含的所述多个第二槽的数据写入到所述N个存储模块。