CN113938114A - 用于随机数据的自参考无时钟延迟自适应的方法及设备 - Google Patents

用于随机数据的自参考无时钟延迟自适应的方法及设备 Download PDF

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Abstract

本发明涉及一种用于随机数据的自参考无时钟延迟自适应的方法及设备。经配置以自适应于随机数据的无时钟延迟自适应环路(200)包含第一及第二延迟线(210、220)、自相关器(230)及控制器。所述自相关器接收用于所述延迟自适应环路的输入信号(205)及来自所述第一延迟线的输出(215)，且包含经配置以输出第一自相关(240)的第一逻辑电路(235)及经配置以输出第二自相关(250)的第二逻辑电路(245)。所述控制器经配置以基于所述第一及第二自相关来产生用于所述第一及第二延迟线中的一者的控制信号(280)。在一些实例中，所述第一逻辑电路是XNOR门，且所述第二逻辑电路是OR门。在一些实例中，所述OR门可具有是所述XNOR门的增益的两倍的增益。在一些实例中，具有所述XNOR门的所述增益的两倍的放大器耦合到所述OR门。

Description

用于随机数据的自参考无时钟延迟自适应的方法及设备
相关申请案的交叉参考
本申请案主张2020年6月29日申请的标题为“随机数据的自参考无时钟延迟自适应(Self-Referenced Clockless Delay Adaptation for Random Data)”的美国临时申请案63/045,439的优先权，所述案的全部内容特此以引用的方式并入。
技术领域
本发明涉及一种电路的技术领域，且更特别地涉及一种用于随机数据的自参考无时钟延迟自适应的方法及设备。
背景技术
等化是在发射器或接收器处调节电信号以补偿通道诱发的符号间干扰(ISI)且改进信号完整性的过程。一种非线性等化技术被称为决策反馈等化(DFE)。在DFE中，将延迟元件引入接收器电路中，且等化值与输入数据串流组合。在许多应用(例如，转接驱动器)中，时钟不可用且因此需要无时钟延迟线(以延迟随机数据)。对于一系列可允许数据速率，延迟需要自动自适应于一个单位间隔(UI)或一个UI的倍数。
经配置以自适应于随机数据的一些无时钟延迟自适应环路包含自相关控制电路，所述自相关控制电路比较输入信号的自相关与参考电压且基于所述比较来输出用于延迟线的控制信号。然而，输入信号的自相关可响应于电压及温度变动而变化，此继而导致自适应延迟的变动。另外，将参考电压供应给自相关控制电路可增加无时钟延迟自适应环路的面积及复杂性。
发明内容
一种经配置以自适应于随机数据的无时钟延迟自适应环路包含两条延迟线、自相关器及控制器。第一延迟线接收输入信号且输出第一延迟信号。第二延迟线接收所述第一延迟信号且输出第二延迟信号。所述自相关器接收所述输入信号及所述第一延迟信号，且包含XNOR门及OR门。所述XNOR门输出第一自相关，且所述OR门输出第二自相关。所述控制器基于所述第一及第二自相关来产生用于所述延迟线中的至少一者的控制信号。
在一些实例中，控制信号使延迟线中的至少一者为单位间隔的二分之一的延迟值。OR门可具有是XNOR门的增益的两倍的增益或耦合到具有是XNOR门的增益的两倍的增益的放大器。在一些实例中，控制器包含跨导级及电容器。跨导级在正输入处接收第一自相关且在负输入处接收第二自相关且输出控制信号。电容器耦合到跨导级的输出且耦合到接地。
在一些实例中，控制信号可为模拟控制信号，且控制器可包含接收第一自相关的第一计数器及接收第二自相关的第二计数器。在一些实例中，第二计数器使第二自相关的计数加倍。控制器中的累加器及比较器基于来自第一及第二计数器的输出来输出数字控制信号。在一些实例中，数模转换器将数字控制信号转换成模拟控制信号。在一些实例中，第一及第二延迟线包括数字控制延迟线且接收数字控制信号。
在一些实例中，延迟自适应环路产生用于第一延迟线的第一控制信号且也包含第二自相关器及第二控制器以产生用于第二延迟线的第二控制信号。在一些实例中，延迟自适应包含接收第一延迟信号及第二延迟信号的第二自相关器。第二自相关器包含输出第三自相关的第二XNOR门及输出第四自相关的第二OR门。第一求和器接收第一及第三自相关，且第二求和器接收第二及第四自相关。控制器基于第一及第二求和器的输出来产生控制信号。
在一些实例中，第一及第二延迟线中的至少一者包含电压转电流转换器及差分放大器。电压转电流转换器接收控制信号且产生控制电流。差分放大器基于控制信号及控制电流来延迟输入到延迟线的信号。在一些实例中，电压转电流转换器包含运算放大器(op-amp)、三个晶体管、两个电阻器及电流源。运算放大器的负输入接收控制信号，且第一及第二晶体管的控制端子接收运算放大器的输出。
第一晶体管的电流端子耦合到运算放大器的正输入且耦合到接地。第一电阻器耦合到电源电压轨且耦合到运算放大器的正输入及第一晶体管的电流端子中的一者。第二晶体管的电流端子耦合到电流源且耦合到接地。第三晶体管的电流端子中的一者耦合到电流源、第二晶体管的电流端子中的一者及第三晶体管的控制端子。第三晶体管的另一电流端子耦合到第二电阻器，所述第二电阻器进一步耦合到接地。
附图说明
对于各种实例的详细描述，现将参考附图，其中：
图1说明包含转发器或转接驱动器的示例通信系统。
图2说明示例延迟自适应环路。
图3展示使用XNOR门的自相关及使用OR门的自相关的曲线图。
图4说明具有用于各延迟线的独立自相关器的示例延迟自适应环路。
图5说明具有用于两条延迟线的单个跨导级及单个集成电容器的示例延迟自适应环路。
图6说明具有数字自相关控制器的示例延迟自适应环路。
图7说明示例电压控制延迟线。
具体实施方式
本文中揭示采用自相关函数的延迟自适应环路拓扑。在存在符号间干扰(ISI)的情况下，自相关函数可具有超过一个UI的时移的非零尾部。更稳健选项涉及通过将自相关函数强制为0.5(而不是0)而锁定为0.5UI。代替比较自相关与参考电压，本文中描述的延迟自适应环路使用在0.5UI处相交的两种不同方法来计算自相关且将所述两种自相关相互比较。
如本文中描述，示例延迟元件包含通过自相关器及控制器控制的电压控制延迟线(VCDL)。自相关器包含XNOR门及OR门，所述两者接收提供给VCDL的输入数据及从VCDL输出的延迟数据。在一些实施例中，OR门具有是XNOR门的增益的两倍的增益。在一些实施例中，OR门具有实质上与XNOR门的增益相同的增益且耦合到具有是XNOR门的增益的两倍的增益的放大器。控制器比较来自XNOR门的输出与来自OR门的输出，且产生用于延迟环路中的VCDL中的一或多者的控制信号。
图1说明包含转发器或转接驱动器130的示例通信系统100。除转接驱动器130以外，通信系统100还包含发射器110、第一通道120、转发器或转接驱动器130、第二通道175及接收器180。传输信号105从发射器110输出且由经传输信号眼图115表示。在经由第一通道120传送之后，不再可区分传输信号105，如由经接收信号眼图125表示。使用转发器或转接驱动器130来从发射器120恢复传输信号105且使用驱动器165来转发所述信号。通过驱动器165转发的信号由经恢复信号眼图170表示。经恢复信号由驱动器165通过第二通道175发射到接收器180。通道120及175表示用于在发射器110与转发器或转接驱动器130之间且在转接驱动器130与接收器180之间传送信号的物理传输媒体(例如，电缆、板迹线、光纤等)。
在图1的实例中，转发器或转接驱动器130包含连续时间线性等化器(CTLE)135及无时钟DFE环路140。CTLE 135及无时钟DFE环路140的等化操作促进恢复传输信号105。在图1的实例中，DFE环路140包含求和器145及具有级联延迟线155及自相关控制电路160的延迟自适应环路150。在一些实例中，级联延迟线155包含至少一个VCDL及DFE抽头电路。在无时钟DFE环路140中，求和器145从CTLE 135的输出减去延迟自适应环路150的输出，且将差值提供给驱动器165及延迟自适应环路150。在延迟自适应环路150中，自相关控制电路160从级联延迟线155接收输入/输出数据且使输入/输出数据相关。使用相关来产生用于级联延迟线155的控制信号Vctrl。
图2说明可代替图1中展示的延迟自适应环路150使用的示例延迟自适应环路200。延迟自适应环路200包含第一VCDL 210、第二VCDL 220、自相关器230、跨导级260及电容器270。跨导级260及电容器270可被视为控制器。尽管在此实例中延迟线210及220是VCDL，然可取代VCDL 210及220或与VCDL 210及220结合使用任何适当延迟线，例如，电流控制延迟线或数字控制延迟线。将输入Vin 205(例如，图1中展示的求和器145的输出)提供给自相关器230且提供给VCDL 210，所述VCDL 210输出延迟信号215。将延迟信号215提供给自相关器230且提供给VCDL 220，所述VCDL 220输出输出信号Vout 290。将来自自相关器230的输出240及250提供给跨导级260。使用电容器270来集成跨导级260的输出Vctrl 280，所述电容器270进一步耦合到接地275。将Vctrl 280提供给VCDL 210及220以调整由VCDL 210及220实施的延迟。
自相关器230包含XNOR门235及OR门245，所述两者接收Vin 205及延迟信号215。OR门245可经配置以实施是XNOR门235的增益的两倍的增益。将来自XNOR门235的输出240提供给跨导级260的正输入，且将来自OR门245的输出250提供给跨导级260的负输入。代替与参考电压进行比较，来自XNOR门235的自相关输出240与来自OR门245的自相关输出250进行比较。可实施XNOR门235及OR门245，使得其等在过程、电压及温度(PVT)变动方面匹配，与具有参考电压的延迟自适应环路相比，此减少自适应延迟在PVT变动方面的变动。
图3展示使用XNOR门235的自相关240及使用具有XNOR门235的两倍增益的OR门245的自相关250的曲线图300。对于随机数据串流Vin 205，数据Vin 205及延迟数据215的XNOR235的平均值随延迟增加而减小且在延迟超过一个UI时变平。类似地，数据Vin 205及延迟数据215的OR 245的平均值随延迟增加而增大且在延迟超过一个UI时变平。使用XNOR门235的自相关240A到C表示不同通道损耗且随着延迟接近并超过一个UI而发散。类似地，使用OR门245的自相关250A到C表示不同通道损耗且随着延迟接近并超过一个UI而发散。尽管归因于不同通道损耗而产生变动，然XNOR的平均值及OR的平均值的两倍在近似0.5UI处相交，从而允许Vctrl 280控制VCDL 210及220以各实施0.5UI延迟，使得级联VCDL 210及220的总延迟是一个UI。
图4说明具有用于各VCDL的独立自相关器的示例延迟自适应环路400。用于各VCDL的单独自相关器及控制环路允许通过各VCDL实施的延迟独立于其他延迟调整为0.5UI。延迟自适应环路400实质上与图2中展示的延迟自适应环路200相同，但也包含第二自相关器430、第二跨导级460及第二电容器470。跨导级260将控制信号Vctrl,1280输出到VCDL 210而不是VCDL 220。
第二自相关器430包含第二XNOR门435及第二OR门445，所述第二OR门445经配置以实施是XNOR门435的增益的两倍的增益。XNOR门435及OR门445各接收延迟信号215及输出Vout 290。将来自XNOR门435的输出440提供给第二跨导级460的正输入，且将来自OR门445的输出450提供给第二跨导级460的负输入。使用电容器470来集成来自第二跨导级的输出Vctrl,2 480，所述电容器470进一步耦合到接地275。将输出Vctrl,2 480提供给第二VCDL220。
图5说明具有用于两条VCDL的单个跨导级及单个集成电容器的示例延迟自适应环路500。将相同跨导级及集成电容器用于两条VCDL减小功率消耗及面积。取决于VCDL之间的不匹配，VCDL可锁定为略高于或低于0.5UI，而跨两条VCDL的总延迟锁定为一个UI。延迟自适应环路500实质上与图2中展示的延迟自适应环路200相同，但也包含第二自相关器530及求和器560及570。
第二自相关器530包含第二XNOR门535、第二OR门545A及放大器545B。OR门545A实施近似等于XNOR门535的增益的增益且耦合到具有是XNOR门535的增益的两倍的增益的放大器545B。来自XNOR 235的输出240及来自XNOR 535的输出540通过求和器560加在一起。将求和器560的输出565提供给跨导级260的正输入。来自OR 245的输出250及来自放大器545B的输出550通过求和器570加在一起。将求和器570的输出575提供给跨导级260的负输入。
图6说明具有数字反馈环路610的示例延迟自适应环路600。延迟自适应环路600实质上与图2中展示的延迟自适应环路200相同，但包含数字反馈环路610及数模转换器(DAC)660作为控制器，而不是跨导级260及电容器270。数字反馈环路610包含第一计数器620、第二计数器630、及累加器及比较器640。第一计数器620从XNOR门235接收输出240，且第二计数器630从OR门240接收输出250。在此实例中，OR门245具有实质上与XNOR门235相同的增益。第二计数器630经配置以使来自输出250的计数加倍。将计数器620及630的输出提供给累加器及比较器640。将输出650提供给DAC 660，所述DAC 660将Vctrl 280输出到VCDL 210及220。
图7说明示例电压控制延迟线700，其包含电压转电流(V-I)转换器730及差分放大器750。V-I转换器730包含n型金属氧化物半导体场效晶体管(MOSFET)M1及M2及双极结型晶体管(BJT)Q1。差分放大器750包含BJT Q2到Q9。在此实例中，M1及M2是n型MOSFET(NMOS)。在其他实例中，M1及M2中的一或多者是p型MOSFET(PMOS)或BJT。在此实例中，Q1到Q9是BJT。在其他实例中，Q1到Q9是MOSFET。BJT包含对应于栅极端子的基极，及对应于漏极及源极端子的集电极及发射极。BJT的基极及MOSFET的栅极端子亦被称为控制输入。BJT的集电极及发射极以及MOSFET的漏极及源极端子亦被称为电流端子。
除M1到M2及Q1以外，V-I转换器730还包含运算放大器(op-amp)735、电阻器R1及R2、及电流源740。电阻器R1耦合在电压电源轨Vdd 705与M1的漏极端子之间。M1的源极端子耦合到接地710。电流源740耦合在电压电源轨Vdd 705与M2的漏极端子之间。M2的源极端子耦合到接地710。Q1的基极及集电极端子也耦合到电流源740及M1的漏极端子。Q1的发射极端子耦合到R2，所述R2进一步耦合到接地710。
M1及M2的栅极端子耦合到运算放大器735的输出。运算放大器735的正输入耦合到R1及M1的漏极端子。运算放大器735的负输入经配置以例如从图6中展示的DAC 660或图2中展示的跨导级260接收控制信号Vctrl 715。电流源740经配置以产生电流It。通过M1及M2的电流I1表示为：
Figure BDA0003135750580000061
通过Q1的电流Ictrl表示为：
Figure BDA0003135750580000062
来自电流源740的电流It及(Vdd 705/R1)是恒定的。
V-I转换器730中的Q1是具有差分放大器750中的BJT Q2到Q5的电流镜的部分。Q2及Q3产生Ictrl的副本，且Q4及Q5产生是Ictrl的两倍的电流。R10耦合到Vctrl 715所施加到的节点且耦合到电压相关电容器(变容二极管)C1及C2。C1进一步耦合到Q8的源极端子，且C2进一步耦合到Q9的源极端子。可通过基于Vctrl 715调整变容二极管C1及C2的电容而调谐差分放大器750的延迟。对于较高调谐范围，使用V-I转换器730作为Vctrl 715的函数产生Ictrl。
在整个说明书中使用术语“耦合”。所述术语可涵盖实现与本发明的描述一致的功能关系的连接、通信或信号路径。举例来说，如果装置A产生信号以控制装置B来执行动作，那么在第一实例中装置A耦合到装置B，或在第二实例中，装置A通过中介组件C耦合到装置B，前提是中介组件C未实质上更改装置A与装置B之间的功能关系，使得由装置A经由由装置A产生的控制信号控制装置B。
在权利要求的范围内，修改在所描述实施例中是可能的，且其他实施例是可能的。

Claims (26)

1.一种无时钟延迟自适应环路，其经配置以自适应于随机数据，所述环路包括：
第一延迟线，其经配置以接收输入信号且输出第一延迟信号；
第二延迟线，其经配置以接收所述第一延迟信号且输出第二延迟信号；
自相关器，其经配置以接收所述输入信号及所述第一延迟信号，其中所述自相关器包括：
第一逻辑电路，其经配置以输出第一自相关；及
第二逻辑电路，其经配置以输出第二自相关；及
控制器，其经配置以基于所述第一及第二自相关来产生用于所述第一及第二延迟线中的至少一者的控制信号。
2.根据权利要求1所述的无时钟延迟自适应环路，其中所述第一逻辑电路包括XNOR门，且其中所述第二逻辑电路包括OR门。
3.根据权利要求2所述的无时钟延迟自适应环路，其中所述OR门进一步经配置以实施是所述XNOR门的增益的两倍的增益。
4.根据权利要求2所述的无时钟延迟自适应环路，其进一步包括具有是所述XNOR门的增益的两倍的增益的放大器，其中所述OR门具有近似等于所述XNOR门的所述增益的增益。
5.根据权利要求1所述的无时钟延迟自适应环路，其中所述控制器包括：
跨导级，其经配置以：
在正输入处接收所述第一自相关且在负输入处接收所述第二自相关；且
输出用于所述第一及第二延迟线中的所述至少一者的所述控制信号；及
电容器，其耦合到所述跨导级的输出且耦合到接地。
6.根据权利要求1所述的无时钟延迟自适应环路，其中所述控制信号包括模拟控制信号，其中所述控制器包括：
第一计数器，其经配置以接收所述第一自相关；
第二计数器，其经配置以接收所述第二自相关；
累加器及比较器，其经配置以：
从所述第一及第二计数器接收输出；且
输出数字控制信号；及
数模转换器，其经配置以将用于所述第一及第二延迟线中的所述至少一者的所述数字控制信号转换成所述模拟控制信号。
7.根据权利要求6所述的无时钟延迟自适应环路，其中所述第二计数器经配置以使所述第二自相关的计数加倍。
8.根据权利要求1所述的无时钟延迟自适应环路，其中所述自相关器是第一自相关器，其中所述控制器是经配置以产生用于所述第一延迟线的第一控制信号的第一控制器，且其中所述无时钟延迟自适应环路进一步包括：
第二自相关器，其经配置以接收所述第一延迟信号及所述第二延迟信号，其中所述第二自相关器包括：
第三逻辑电路，其经配置以输出第三自相关；及
第四逻辑电路，其经配置以输出第四自相关；及
第二控制器，其经配置以基于所述第三及第四自相关来产生用于所述第二延迟线的第二控制信号。
9.根据权利要求1所述的无时钟延迟自适应环路，其中所述自相关器是第一自相关器，且其中所述无时钟延迟自适应环路进一步包括：
第二自相关器，其经配置以接收所述第一延迟信号及所述第二延迟信号，其中所述第二自相关器包括：
第三逻辑电路，其经配置以输出第三自相关；及
第四逻辑电路，其经配置以输出第四自相关；
第一求和器，其经配置以接收所述第一自相关及所述第三自相关；及
第二求和器，其经配置以接收所述第二自相关及所述第四自相关，其中所述控制器进一步经配置以基于所述第一求和器的输出及所述第二求和器的输出来产生所述控制信号。
10.根据权利要求1所述的无时钟延迟自适应环路，其中所述第一及第二延迟线中的至少一者包括：
电压转电流(V-I)转换器，其经配置以接收所述控制信号且产生控制电流；及
差分放大器，其经配置以：
接收所述控制信号、所述控制电流、及所述输入信号及所述第一延迟信号中的一者；且
输出所述第一延迟信号及所述第二延迟信号中的一者。
11.一种设备，其包括：
第一延迟线，其耦合到输入；
第二延迟线，其耦合到所述第一延迟线的输出；
XNOR门，其耦合到所述第一延迟线的所述输入及所述输出；及
OR门，其耦合到所述第一延迟线的所述输入及所述输出；及
控制器，其耦合到所述XNOR门的输出及所述OR门的输出，其中所述控制器进一步耦合到所述第一及第二延迟线中的至少一者。
12.根据权利要求11所述的设备，其中所述控制器包括：
跨导级，其耦合到所述XNOR门的所述输出及所述OR门的所述输出；及
电容器，其耦合到所述跨导级的输出且耦合到接地节点，其中所述跨导级的所述输出进一步耦合到所述第一及第二延迟线中的所述至少一者。
13.根据权利要求11所述的设备，其中所述控制器包括：
第一计数器，其耦合到所述XNOR门的所述输出；
第二计数器，其耦合到所述OR门的所述输出；及
累加器及比较器，其耦合到所述第一计数器的输出及所述第二计数器的输出。
14.根据权利要求13所述的设备，其中所述控制器进一步包括耦合到所述累加器及比较器的输出的数模转换器，其中所述数模转换器的输出进一步耦合到所述第一及第二延迟线中的所述至少一者。
15.根据权利要求13所述的设备，其中所述第一及第二延迟线中的所述至少一者包括耦合到所述累加器及比较器的输出的数字控制延迟线。
16.根据权利要求11所述的设备，其中所述XNOR门是第一XNOR门，所述OR门是第一OR门，其中所述控制器是耦合到所述第一延迟线的第一控制器，且其中所述设备进一步包括：
第二XNOR门，其耦合到所述第一延迟线的所述输出及所述第二延迟线的输出；
第二OR门，其耦合到所述第一延迟线的所述输出及所述第二延迟线的所述输出；及
第二控制器，其耦合到所述第二XNOR门的输出及所述第二OR门的输出，其中所述第二控制器进一步耦合到所述第二延迟线。
17.根据权利要求11所述的设备，其中所述XNOR门是第一XNOR门，所述OR门是第一OR门，且其中所述设备进一步包括：
第二XNOR门，其耦合到所述第一延迟线的所述输出及所述第二延迟线的输出；
第二OR门，其耦合到所述第一延迟线的所述输出及所述第二延迟线的所述输出；
第一求和器，其耦合到所述第一XNOR门的所述输出及所述第二XNOR门的输出；及
第二求和器，其耦合到所述第一OR门的所述输出及所述第二OR门的输出，其中所述控制器耦合到所述第一求和器的输出及所述第二求和器的输出。
18.根据权利要求11所述的设备，其中所述第一及第二延迟线中的至少一者包括：
电压转电流(V-I)转换器，其耦合到所述控制器；及
差分放大器，其耦合到：
所述控制器；
所述V-I转换器的输出；及
所述第一延迟线的所述输入及所述输出中的一者。
19.一种延迟自适应环路，其包括：
第一延迟线；
第二延迟线；
第一自相关计算器，其经配置以将第一自相关函数应用于所述第一及第二延迟线中的至少一者的输入数据及输出数据，从而得到第一自相关；
第二自相关计算器，其经配置以将第二自相关函数应用于所述第一及第二延迟线中的所述至少一者的所述输入数据及所述输出数据，从而得到第二自相关；及
控制器，其耦合到所述第一及第二自相关计算器且耦合到所述第一及第二延迟线中的至少一者，其中所述控制器经配置以基于所述第一及第二自相关来产生用于所述第一及第二延迟线中的所述至少一者的控制信号。
20.根据权利要求19所述的延迟自适应环路，其中所述第一自相关计算器包括XNOR门，且其中所述第二自相关计算器包括OR门。
21.根据权利要求20所述的延迟自适应环路，其中所述OR门具有是所述XNOR门的增益的两倍的增益。
22.根据权利要求19所述的延迟自适应环路，其中所述控制器包括：
跨导级，其具有耦合到所述第一及第二自相关计算器的输入且进一步具有耦合到所述第一及第二延迟线中的所述至少一者的输出；及
电容器，其耦合到所述跨导级的所述输出且耦合到接地。
23.根据权利要求19所述的延迟自适应环路，其中所述控制器包括：
第一计数器，其耦合到所述第一自相关计算器；
第二计数器，其耦合到所述第二自相关计算器；
累加器及比较器，其耦合到所述第一及第二计数器；及
数模转换器，其耦合到所述累加器及比较器的输出且进一步耦合到所述第一及第二延迟线中的所述至少一者。
24.根据权利要求19所述的延迟自适应环路，其中所述控制信号包括控制电压信号，且其中所述第一及第二延迟线中的至少一者包括：
电压转电流转换器，其经配置以将所述控制电压信号转换成控制电流；及
差分放大器，其经配置以基于所述控制信号及所述控制电流来延迟所述第一及第二延迟线中的所述至少一者的输入信号。
25.一种设备，其包括：
电压转电流(V-I)转换器，其经配置以接收控制电压Vctrl且产生控制电流Ictrl；及
差分放大器，其经配置以基于Vctrl及Ictrl延迟输入信号。
26.根据权利要求25所述的设备，其中所述V-I转换器包括：
运算放大器(op-amp)，其包括正输入、经配置以接收Vctrl的负输入及输出；
第一晶体管，其包括耦合到所述运算放大器的所述输出的第一控制端子、耦合到所述运算放大器的所述正输入的第一电流端子、及耦合到接地的第二电流端子；
第一电阻器，其耦合到电源电压轨且耦合到所述运算放大器的所述正输入及所述第一晶体管的所述第一电流端子；
第二晶体管，其包括耦合到所述运算放大器的所述输出的第二控制端子、第三电流端子及耦合到接地的第四电流端子；
电流源，其耦合到所述第三电流端子；
第三晶体管，其包括第五电流端子、第六电流端子、及耦合到所述电流源及所述第三电流端子的第三控制端子，其中所述第五电流端子耦合到所述第三控制端子、所述电流源及所述第三电流端子；及
第二电阻器，其耦合到所述第六电流端子且耦合到接地。
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