KR20110002303A - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

반도체 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 컬럼 커맨드 신호에 응답하여 컬럼 선택신호를 생성하고 이를 이용하여 데이터의 입/출력 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 액티브 명령 이후 컬럼 커맨드 신호가 인가되는 시간에 대응하는 펄스 폭을 가지는 소오스 펄스신호를 생성하기 위한 소오스신호 생성수단, 및 다수의 어드레스를 디코딩한 결과와 상기 소오스 펄스신호에 대응하는 컬럼 선택신호를 생성하기 위한 컬럼 디코딩수단을 구비하는 반도체 메모리 장치를 제공한다.
컬럼 선택신호, tRCD, tCCD, 반도체 메모리 장치

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 컬럼 커맨드 신호에 응답하여 컬럼 선택신호를 생성하고 이를 이용하여 데이터의 입/출력 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 예컨대 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 중앙처리장치에서 쓰기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 저장된 데이터를 출력한다. 쓰기 동작시 입출력 패드를 통해 입력되는 데이터는 데이터 입력 경로를 거쳐 메모리 셀로 입력되고, 읽기 동작시 메모 리 셀에 저장된 데이터는 데이터 출력 경로를 거쳐 입출력 패드를 통해 외부로 출력된다.
도 1 은 반도체 메모리 장치의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면이다. 참고로, 반도체 메모리 장치 내에는 수천 만개 이상의 메모리 셀이 설계되고 있으며, 설명의 편의를 위하여 하나의 메모리 셀을 도시하고, 여기에 '110'이라는 도면 부호를 부여하였다.
도 1 을 참조하여 반도체 메모리 장치의 간단한 읽기 동작을 살펴보기로 한다.
우선, 액티브 명령에 따라 입력되는 로우 어드레스(row address)를 디코딩하여 선택된 워드라인(Word Line, WL)이 활성화되면, 메모리 셀(110)의 셀 트렌지스터(cell transistor, T1)가 턴 온(turn on)되고, 셀 커패시터(cell capacitor, C1)에 저장된 데이터가 프리차징된 정/부 비트 라인(BL, /BL)에 차지 쉐어링된다. 차지 쉐어링 동작을 통해 정 비트 라인(BL)과 부 비트 라인(/BL)은 미소한 전위 차이를 가지게 된다. 참고로 프리차징되는 전압 레벨은 내부전압인 코어(core) 전압의 ½ 전압 레벨을 갖는다.
이어서, 비트 라인 감지 증폭부(bit line sense amplifier, 120)는 정 비트 라인(BL)과 이에 대응하는 부 비트 라인(/BL)의 미소한 전위를 감지하여 이를 증폭한다. 다시 말하면, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 높은 경우 정 비트 라인(BL)은 풀업 전원 전압(RTO)으로 증폭되고 부 비트 라인(BL)은 풀다운 전원 전압(SB)으로 증폭된다. 반대로, 정 비트 라인(BL)의 전위가 부 비 트 라인(/BL)의 전위보다 낮은 경우 정 비트 라인(BL)은 풀다운 전원전압(SB)으로 증폭되고 부 비트 라인(/BL)은 풀업 전원 전압(RTO)으로 증폭된다.
한편, 컬럼 커맨드신호에 따라 입력되는 컬럼 어드레스(column address)를 디코딩하여 선택된 컬럼 선택신호(YI)가 활성화되면, 컬럼 선택부(130)의 트랜지스터가 턴 온 되어 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)이 연결된다. 즉, 정 비트 라인(BL)에 증폭된 데이터가 정 세그먼트 입출력 라인(SIO)으로 전달되고, 부 비트 라인(/BL)에 증폭된 데이터가 부 세그먼트 입출력 라인(/SIO)으로 전달된다.
이어서, 컬럼 어드레스에 대응하는 입출력 제어신호(CTR_IO)에 응답하여 입출력 스위칭부(140)의 트랜지스터가 턴 온 되고 정/부 세그먼트 입출력 라인(SIO, /SIO)과 정/부 로컬 입출력 라인(LIO, /LIO)이 연결된다. 즉, 정 세그먼트 입출력 라인(SIO)에 전달된 데이터는 정 로컬 입출력 라인(LIO)에 전달되고, 부 세그먼트 입출력 라인(/SIO)에 전달된 데이터는 부 로컬 입출력 라인(/LIO)에 전달된다. 마지막으로, 읽기 드라이빙부(150)는 정/부 로컬 입출력 라인(LIO, /LIO)을 통해 전달된 데이터에 따라 글로벌 입출력 라인(GIO)을 구동한다.
결국, 메모리 셀(110)에 저장된 데이터는 컬럼 선택신호(YI)에 응답하여 정/부 비트 라인(BL, /BL)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로 전달되고, 정/부 세그먼트 입출력 라인(SIO, /SIO)에 전달된 데이터는 입출력 제어신호(CTR_IO)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO)으로 전달되고, 정/부 로컬 입출력 라인(LIO, /LIO)에 전달된 데이터는 읽기 드라이빙부(150)에 의하여 글로벌 입출력 라인(GIO)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 해당하는 입출력 패드(도시되지 않음)를 통해 외부로 출력된다.
한편, 쓰기 동작시 외부에서 인가되는 데이터는 읽기 동작과 반대 방향으로 전달된다. 즉, 입출력 패드를 통해 인가된 데이터는 글로벌 입출력 라인(GIO)에서 쓰기 드라이빙부(160)를 통해 정/부 로컬 입출력 라인(LIO, /LIO)으로, 정/부 로컬 입출력 라인(LIO, /LIO)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로, 정/부 세그먼트 입출력 라인(SIO, /SIO)에서 정/부 비트 라인(BL, /BL)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 메모리 셀(110)에 저장된다.
도 2 는 도 1 의 컬럼 선택신호(YI)를 생성하는 회로를 설명하기 위한 블록도로서, 소오스신호 생성부(210)와, 컬럼 디코딩부(230)가 도시되어 있다.
소오스신호 생성부(210)는 외부에서 인가되는 외부 명령에 따라 읽기 동작시 활성화되는 읽기 명령(RD)와 쓰기 동작시 활성화되는 쓰기 명령(WT)에 응답하여 일정한 펄스 폭을 가지는 소오스 펄스신호(AYP)를 생성한다. 일반적으로, 소오스 펄스신호(AYP)의 펄스 폭은 외부 클럭신호를 기반으로 생성된다.
컬럼 디코딩부(230)는 외부에서 인가되는 컬럼 어드레스(ADD)를 디코딩하고, 그 결과에 따라 소오스 펄스신호(AYP)에 대응하는 펄스 폭의 컬럼 선택신호(YI)를 생성한다. 여기서, 컬럼 선택신호(YI)는 n 개의 컬럼 어드레스(ADD)를 디코딩한 결과에 대응하여 활성화되는 신호를 의미한다.
도 3 은 도 1 과 도 2 의 회로 동작을 설명하기 위한 타이밍도이다.
도 1 내지 도 3 을 참조하면, 액티브 명령(ACT)이 인가되면 해당하는 워드라 인(WL)이 활성화되고, 정 비트 라인(BL)과 부 비트 라인(/BL)은 저장된 데이터에 따라 미소한 전위 차이를 가지게 된다. 위에서 설명하였듯이, 비트 라인 감지 증폭부(120)는 정/부 비트 라인(BL, /BL)의 미소한 전위를 감지하여 증폭 동작을 수행한다. 이어서, 스펙(SPEC.)으로 정의된 범위인 tRCD(RAS to CAS Delay) 이후에 읽기 또는 쓰기 명령(RD, WT)이 인가되면 일정 시간 이후 컬럼 선택신호(YI)가 활성화되고, 정/부 비트 라인(BL, /BL)과 정/부 로컬 입출력 라인(LIO, /LIO)은 연결되어 데이터 전달이 이루어진다. 여기서, tRCD 는 정/부 비트 라인(BL, /BL)이 충분히 증폭된 이후에 컬럼 선택신호(YI)가 활성화될 수 있는 시점으로 정의될 수 있다.
한편, 반도체 메모리 장치는 컬럼 커맨드 신호인 읽기 및 쓰기 명령(RD, WT)을 연속적으로 인가받을 수 있으며, 이와 관련하여 스펙으로 정의되는 시간이 tCCD(CAS to CAS Delay)이다. 반도체 메모리 장치에 있어서 데이터를 전달하기 위한 라인들은 일정한 전압으로 프리차징되어야 한다. tCCD 는 이와 관련되는 시간으로서, 하나의 컬럼 선택신호(YI)가 활성화되어 데이터를 전달한 이후에 각 라인을 프리차징하고, 다음 컬럼 선택신호(YI)가 활성화될 수 있는 시간으로 정의될 수 있다. 안정적인 데이터 전달을 위해서는 tCCD 내에서 안정적인 프리차징 동작이 완료되어야 한다.
도 4a 와 도 4b 는 기존 반도체 메모리 장치의 tRCD 에 따른 회로 동작을 설명하기 위한 타이밍도이다. tRCD 같은 경우 스펙으로 최솟값과 최댓값을 정의하고 있다. 여기서, 최솟값은 컬럼 선택신호(YI)가 활성화될 수 있는 가장 빠른 시간을 의미하며, 최댓값은 두 번째 컬럼 선택신호(YI)를 기준으로 tCCD 가 확보되면서 이전 컬럼 선택신호(YI)가 인가될 수 있는 가장 늦은 시간을 의미한다.
도 4a 는 tRCD 가 최댓값인 경우이다.
도 3 과 도 4a 를 참조하면, 액티브 명령(ACT) 이후 정/부 비트 라인(BL, /BL)의 데이터가 증폭된 이후 컬럼 선택신호(YI)가 활성화되고, 정/부 비트 라인(BL, /BL)의 데이터는 정/부 로컬 입출력 라인(LIO, /LIO)으로 전달된다. 이어서, tCCD 이후 다음 컬럼 선택신호(YI)가 활성화되고 마찬가지로 정/부 비트 라인(BL, /BL)의 데이터는 안정적으로 정/부 로컬 입출력 라인(LIO, /LIO)으로 전달된다.
도 4b 는 tRCD 가 최솟값인 경우이다.
도 3 과 도 4b 를 참조하면, 액티브 명령(ACT) 이후 컬럼 선택신호(YI)는 도 4a 보다 빠른 시점에 활성화된다. 스펙으로 정의된 tRCD 의 최솟값에서 컬럼 선택신호(YI)가 활성화되더라도 정/부 비트 라인(BL, /BL)의 데이터는 정/부 로컬 입출력 라인(LIO, /LIO)으로 안정적으로 전달된다. 이때 고려해야할 사항은 컬럼 선택신호(YI)의 펄스 폭이다. 이때 컬럼 선택신호(YI)의 펄스 폭이 너무 작은 경우에는 정/부 비트 라인(BL, /BL)의 증폭 동작이 충분히 이루어 지지 않을 여지가 발생함으로써, 컬럼 선택신호(YI)의 펄스 폭은 비교적 넓게 설정되어야 한다.
다시 도 2 를 참조하면, 기존의 반도체 메모리 장치의 경우 컬럼 선택신호(YI)의 펄스 폭은 소오스 펄스신호(AYP)와 동일하다. 즉, 도 4a 와 도 4b 에 도시된 컬럼 선택신호(YI)의 펄스 폭은 't1' 으로 모두 동일하다. 여기서, 컬럼 선택 신호(YI)의 펄스 폭은 tRCD 가 최솟값인 경우에 맞게 설계되는 것이 바람직하다. 즉, 모든 컬럼 선택신호(YI)의 펄스 폭은 비교적 넓은 't1' 으로 설계된다. 컬럼 선택신호(YI)의 펄스 폭을 비교적 넓게 설정하는 것은 tRCD 가 최솟값인 경우 원활한 증폭 동작을 위하여 필수적인 사항이다.
하지만, 컬럼 선택신호(YI)의 펄스 폭이 넓어 지게 되면 그만큼 tCCD 구간에서 충분한 프리차징 시간을 보장해 줄 수 없는 문제점이 발생한다. 즉, 컬럼 선택신호(YI)가 비활성화되는 시점에서 다음 컬럼 선택신호(YI)가 활성화되는 시점까지의 시간(tCCD)이 충분하지 않아 원활한 프리차징 동작이 이루어 지지 않게 된다. 프리차징 시간을 충분히 확보하지 못하는 경우 반도체 메모리 장치는 안정적인 데이터의 전달 동작을 보장해 줄 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 액티브 명령 이후 컬럼 커맨드 신호가 인가되는 시점에 따라 컬럼 선택신호의 펄스 폭을 조절해 줄 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 액티브 명령 이후 컬럼 커맨드 신호가 인가되는 시간에 대응하는 펄스 폭을 가지는 소오스 펄스신호를 생성하기 위한 소오스신호 생성수단; 및 다수의 어드레스를 디코딩한 결과와 상기 소오스 펄스신호에 대응하는 컬럼 선택신호를 생성하기 위한 컬럼 디코딩수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 액티브 명령 이후 예정된 시간을 기준으로 컬럼 커맨드 신호가 인가되는 시점에 따라 제1 또는 제2 펄스 폭을 가지는 소오스 펄스신호를 생성하기 위한 소오스신호 생성수단; 및 다수의 어드레스를 디코딩한 결과와 상기 소오스 펄스신호에 대응하는 컬럼 선택신호를 생성하기 위한 컬럼 디코딩수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 액티브 명령 이후 예정된 시점 이전에 인가되는 컬럼 커맨드 신호에 대하여 제1 펄스 폭을 가지는 컬럼 선택신호를 생성하는 단계; 및 상기 예 정된 시점 이후에 인가되는 컬럼 커맨드 신호에 대하여 제2 펄스 폭을 가지는 컬럼 선택신호를 생성하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 액티 명령 이후 컬럼 커맨드 신호가 인가되는 시점에 따라 컬럼 선택신호의 펄스 폭을 조절함으로써, tRCD 가 최솟값에 대응하는 경우 정/부 비트 라인의 충분한 증폭 동작을 보장해 줄 수 있고, tRCD 가 최댓값에 대응하는 경우 tCCD 구간에서 충분한 프리차징 동작을 보장해 줄 수 있다.
본 발명은 컬럼 커맨드 신호가 인가되는 시점에 따라 컬럼 선택신호의 펄스 폭을 조절해 줌으로서, 안정적인 데이터 전달 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 는 본 발명의 실시예에 따른 컬럼 선택신호(YI)를 생성하는 회로를 설명하기 위한 블록도로서, 소오스신호 생성부(510)와, 컬럼 디코딩부(530), 및 커맨 드 디코딩부(550)를 구비한다.
소오스신호 생성부(510)는 액티브 명령(ACT) 이후 컬럼 커맨드 신호인 읽기 및 쓰기 명령(RD, WT)이 인가되는 시간에 대응하는 펄스 폭을 가지는 소오스 펄스신호(AYP)를 생성하기 위한 것으로, 구간 정의부(512)와, 소오스신호 선택부(514)를 구비한다.
구간 정의부(512)는 액티브 명령(ACT) 이후 예정된 시간에 대응하여 활성화되는 구간정의신호(BAYP)를 생성한다. 여기서, 액티브 명령(ACT) 이후 예정된 시간은 tRCD 가 최솟값인 경우가 해당 될 수 있다. 즉, 구간정의신호(BAYP)는 액티브 명령(ACT) 이후 최소 tRCD 에 대응하는 정보를 소오스신호 선택부(514)에 전달한다. 참고로, 설계에 따라 최소값 이후의 다른 값들에 대한 정보 등도 전달하는 것이 가능하다.
소오스신호 선택부(514)는 읽기 및 쓰기 명령(RD, WT)이 인가되는 시점과 구간정의신호(BAYP)에 대응하여 펄스 폭을 선택적으로 반영한 소오스 펄스신호(AYP)를 출력한다. 즉, 소오스 펄스신호(AYP)는 구간 정의부(512)에서 전달되는 정보, 특히 tRCD 정보에 따라 펄스 폭이 조절된다.
이어서, 컬럼 디코딩부(530)는 외부에서 인가되는 컬럼 어드레스(ADD)를 디코딩하고, 그 결과에 따라 소오스 펄스신호(AYP)에 대응하는 펄스 폭의 컬럼 선택신호(YI)를 생성한다. 여기서, 컬럼 선택신호(YI)는 n 개의 컬럼 어드레스(ADD)를 디코딩한 결과에 대응하여 활성화되는 신호를 의미한다.
한편, 구간정의부(512)에 인가되는 액티브 명령(ACT)는 커맨드 디코딩 부(550)에서 생성되는 것으로, 커맨드 디코딩부(550)는 외부에서 인가되는 로우 어드레스 스트로브 신호(/RAS)와, 컬럼 어드레스 스트로브 신호(/CAS)와, 칩 셀렉트 신호(/CS), 및 라이트 인에이블 신호(/WT) 등을 디코딩하여 액티브 명령(ACT)을 생성한다.
이하, 설명의 편의를 위하여 소오스신호 생성부(514)에서 출력되는 소오스 펄스신호(AYP)가 액티브 명령(ACT) 이후 예정된 시간을 기준으로 읽기 및 쓰기 명령(RD, WT)이 인가되는 시점에 따라 제1 및 제2 펄스 폭을 가지는 경우를 일례로 설명하기로 한다.
도 6 은 도 5 의 회로 동작을 설명하기 위한 타이밍도이다. 여기서, 구간정의신호(BAYP)는 액티브 명령(ACT) 이후 tRCD 가 최솟값에 대응하는 구간 동안 논리'하이(high)'를 유지하고 그 이후 구간에서는 논리'로우(low)'를 유지한다.
도 5 및 도 6 을 참조하면, 액티브 명령(ACT) 이후 tRCD 가 최솟값(tRCD1)에 포함되는 구간에 읽기 및 쓰기 명령(RD, WT)이 인가되는 경우, 소오스 펄스신호(AYP)는 논리'하이'의 구간정의신호(BAYP)에 따라 't1'의 펄스 폭을 가지게 된다. 't1'의 펄스 폭을 가지는 소오스 펄스신호(AYP)는 이후 컬럼 선택신호(YI)의 펄스 폭에 대응된다. 이어서, 액티브 명령(ACT) 이후 tRCD 가 최솟값(tRCD1) 보다 큰 'tRCD2' 구간에서 읽기 및 쓰기 명령(RD, WT)이 인가되는 경우 소오스 펄스신호(AYP)는 논리'로우'의 구간정의신호(BAYP)에 따라 't2'의 펄스 폭을 가지게 된다. 't2'의 펄스 폭을 가지는 소오스 펄스신호(AYP)는 이후 컬럼 선택신호(YI)의 펄스 폭에 대응된다. 여기서, 't1'은 't2'보다 큰 것이 바람직하다.
도면에서 알 수 있듯이, 소오스 펄스신호(AYP)는 컬럼 커맨드 신호, 즉 읽기 및 쓰기 명령(RD, WT)에 응답하여 활성화되고, 액티브 신호(ACT)의 활성화 시점과 컬럼 커맨드 신호의 활성화 시점에 대응하여 비활성화된다. tRCD 가 작은 경우(tRCD1) 즉, 액티브 신호(ACT)의 활성화 시점과 컬럼 커맨드 신호의 활성화 시점이 가까운 경우 소오스 펄스신호(AYP)의 비활성화 시점은 그만큼 뒤로 설정되어 소오스 펄스신호(AYP)의 펄스 폭이 커지게 되며, tRCD 가 큰 경우(tRCD2) 즉, 액티브 신호(ACT)의 활성화 시점과 컬럼 커맨드 신호의 활성화 시점이 먼 경우 소오스 펄스신호(AYP)의 비활성화 시점은 그만큼 앞으로 설정되어 소오스 펄스신호(AYP)의 펄스 폭이 작아지게 된다.
이와 같이 본 발명의 실시예에 따른 반도체 메모리 장치는 액티브 명령(ACT) 이후 읽기 및 쓰기 명령(RW, WT)이 인가되는 시점에 따라 소오스 펄스신호(AYP)의 펄스 폭을 조절하는 것이 가능하다. 소오스 펄스신호(AYP)의 조절은 컬럼 선택신호(YI)의 펄스 폭을 조절함을 의미한다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 tRCD 가 최솟값(tRCD1)에 대응하는 경우 데이터의 감지 증폭 동작을 충분히 수행할 수 있도록 컬럼 선택신호(YI)의 펄스 폭을 't1'으로 크게 설정하는 것이 가능하고, tRCD 가 'tRCD1' 보다 큰 'tRCD2' 구간에 대응하는 경우 tCCD 구간에서 프리차징 동작에 필요한 시간을 충분히 확보할 수 있도록 컬럼 선택신호(YI)의 펄스 폭을 't2'로 작게 설정하는 것이 가능하다.
도 7 은 도 5 의 소오스신호 선택부(514)의 실시예를 설명하기 위한 블록도로서, 제1 및 제2 펄스 폭을 가지는 소오스 펄스신호(AYP)를 생성하기 위한 구성이 다.
도 7 을 참조하면, 소오스신호 선택부(514)는 제1 펄스신호 생성부(710)와 제2 펄스신호 생성부(730)를 구비한다.
제1 펄스신호 생성부(710)는 읽기 및 쓰기 명령(RD, WT)과 구간정의신호(BAYP)에 응답하여 제1 펄스 폭을 가지는 소오스 펄스신호(AYP)를 생성하고, 제2 펄스신호 생성부(730)는 읽기 및 쓰기 명령(RD, WT)와 구간정의신호(BAYP)를 반전한 신호에 응답하여 제2 펄스 폭을 가지는 소오스 펄스신호(AYP)를 생성한다. 여기서, 제1 펄스 폭과 제2 펄스 폭은 서로 다른 펄스 폭을 가진다. 다시 말하면, 제1 펄스 폭은 도 6 의 't1'에 대응할 수 있으며, 제2 펄스 폭은 't2'에 대응할 수 있다. 즉, 제1 펄스 폭이 제2 펄스 폭 보다 길다.
여기서, 구간정의신호(BAYP)는 제1 및 제2 펄스신호 생성부(710, 730)의 활성화신호로 사용되며, 구간정의신호(BAYP)가 논리'하이'인 구간에서는 제1 펄스신호 생성부(710)가 활성화되어 't1'의 펄스 폭을 가지는 소오스 펄스신호(AYP)를 생성하고, 구간정의신호(BAYP)가 논리'로우'인 구간에서는 제2 펄스신호 생성부(730)가 활성화되어 't2'의 펄스 폭을 가지는 소오스 펄스신호(AYP)를 생성한다. 여기서, 제2 펄스신호 생성부(730)는 제1 펄스신호 생성부(710)가 비활성화된 이후 활성화된다. 결국, 도 7 의 본 발명에 따른 실시예는 구간정의신호(BAYP)에 따라 서로 다른 펄스 폭을 가지는 소오스 펄스신호(AYP)를 생성하는 것이 가능하다.
도 8 은 도 5 의 소오스신호 선택부(514)의 다른 실시예를 설명하기 위한 블록도이다. 설명의 편의를 위하여 펄스 신호 형태로 입력되는 읽기 명령(RD)을 대표 로 설명하기로 한다.
도 8 을 참조하면, 소오스신호 선택부(514)는 경로 선택부(810)와, 지연부(830), 및 출력부(850)를 구비한다.
경로 선택부(810)는 읽기 명령(RD)을 지연부(830)의 지연 경로에 해당하는 제1 또는 제2 지연부(832, 834)로 전달하기 위한 것으로, 읽기 명령(RD)은 구간정의신호(BAYP)가 논리'하이'인 경우 제1 지연부(832)로 전달되고, 구간정의신호(BAYP)가 논리'로우'인 경우 제2 지연부(834)로 전달된다. 즉, 구간정의신호(BAYP)가 논리'하이'인 경우 읽기 명령(RD)은 제1 및 제2 지연부(832, 834)에 대응하는 지연량이 반영되고, 구간정의신호(BAYP)가 논리'로우'인 경우 읽기 명령(RD)은 제2 지연부(834)에 대응하는 지연량이 반영된다.
지연부(830)는 읽기 명령(RD)에 구간정의신호(BAYP)에 대응하는 지연량을 반영하기 위한 것으로, 제1 지연부(832)와 제2 지연부(834)를 구비한다. 여기서는 제1 지연부(832)와 제2 지연부(834)가 직렬로 연결하였지만, 설계에 따라 지연량이 서로 다른 지연 회로를 병렬로 연결하는 것도 가능할 것이다.
출력부(850)는 읽기 명령(RD)과 지연부(830)의 출력신호에 응답하여 소오스 펄스신호(AYP)를 출력한다. 읽기 명령(RD)에 제1 및 제2 지연부(832, 834)에 대응하는 지연량이 반영되는 경우 소오스 펄스신호(AYP)의 펄스 폭은 그만큼 길어지며, 읽기 명령(RD)에 제2 지연부(834)에 대응하는 지연량이 반영되는 경우 소오스 펄스신호(AYP)의 펄스 폭은 그만큼 짧아진다. 즉, 도 8 의 본 발명에 따른 다른 실시예도 구간정의신호(BAYP)에 따라 서로 다른 펄스 폭을 가지는 소오스 펄스신호(AYP) 를 생성하는 것이 가능하다.
전술한 바와 같이 본 발명의 실시예에 따른 반도체 메모리 장치는 액티브 명령 이후에 컬럼 커맨드 신호가 인가되는 시점에 따라 소오스 펄스신호(AYP)의 펄스 폭을 선택적으로 조절해 주는 것이 가능하다. 소오스 펄스신호(AYP)는 이후 어드레스 정보가 추가로 반영되어 컬럼 선택신호(YI)가 된다. 따라서 컬럼 선택신호(YI)의 펄스 폭은 인가되는 컬럼 커맨드 신호에 따른 tRCD 에 대응하여 조절된다. 결국, tRCD 가 최솟값에 대응하는 구간에 인가되는 컬럼 커맨드 신호에 응답하여 충분한 증폭 동작을 보장해 줄 수 있는 펄스 폭의 컬럼 선택신호(YI)를 생성하는 것이 가능하며, 최소 tRCD 이후에 인가되는 컬럼 커맨드 신호에 응답하여 충분한 프리차징 동작을 확보할 수 있는 펄스 폭의 컬럼 선택신호(YI)를 생성하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 실시예에서는 최소 tRCD 를 기준으로 't1', 't2'의 펄스 폭을 가지는 컬럼 선택신호(YI)를 생성하는 경우를 일례로 하였다. 하지만, 본 발명은 이를 더 세분화하여 다양한 펄스 폭을 가지는 컬럼 선택신호(YI)를 생성하는 경우에 도 적용될 수 있다.
도 1 은 반도체 메모리 장치의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면.
도 2 는 도 1 의 컬럼 선택신호(YI)를 생성하는 회로를 설명하기 위한 블록도.
도 3 은 도 1 과 도 2 의 회로 동작을 설명하기 위한 타이밍도.
도 4a 와 도 4b 는 기존 반도체 메모리 장치의 tRCD 에 따른 회로 동작을 설명하기 위한 타이밍도.
도 5 는 본 발명의 실시예에 따른 컬럼 선택신호(YI)를 생성하는 회로를 설명하기 위한 블록도.
도 6 은 도 5 의 회로 동작을 설명하기 위한 타이밍도.
도 7 은 도 5 의 소오스신호 선택부(514)의 실시예를 설명하기 위한 블록도.
도 8 은 도 5 의 소오스신호 선택부(514)의 다른 실시예를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
510 : 소오스신호 생성부 512 : 구간정의부
514 : 소오스신호 선택부 530 : 컬럼 디코딩부
550 : 커맨드 디코딩부

Claims (20)

  1. 액티브 명령 이후 컬럼 커맨드 신호가 인가되는 시간에 대응하는 펄스 폭을 가지는 소오스 펄스신호를 생성하기 위한 소오스신호 생성수단; 및
    다수의 어드레스를 디코딩한 결과와 상기 소오스 펄스신호에 대응하는 컬럼 선택신호를 생성하기 위한 컬럼 디코딩수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    외부 커맨드 신호에 응답하여 상기 액티브 명령에 대응하는 액티브 신호를 생성하기 위한 커맨드 디코딩수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 소오스신호 생성수단은,
    상기 액티브 명령 이후 예정된 시간에 대응하여 활성화되는 구간정의신호를 생성하기 위한 구간정의부; 및
    상기 컬럼 커맨드 신호가 인가되는 시점과 상기 구간정의신호에 대응하여 펄 스 폭을 선택적으로 반영한 상기 소오스 펄스신호를 출력하기 위한 소오스신호 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 액티브 명령 이후 예정된 시간은 tRCD(RAS to CAS Delay)의 최솟값을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 소오스 펄스신호는 상기 컬럼 커맨드 신호에 응답하여 활성화되고, 상기 액티브 신호의 활성화 시점과 상기 컬럼 커맨드 신호의 활성화 시점에 대응하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 액티브 명령 이후 예정된 시간을 기준으로 컬럼 커맨드 신호가 인가되는 시점에 따라 제1 또는 제2 펄스 폭을 가지는 소오스 펄스신호를 생성하기 위한 소오스신호 생성수단; 및
    다수의 어드레스를 디코딩한 결과와 상기 소오스 펄스신호에 대응하는 컬럼 선택신호를 생성하기 위한 컬럼 디코딩수단
    을 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 소오스신호 생성수단은,
    상기 액티브 명령 이후 예정된 시간 동안 활성화되는 구간정의신호를 생성하기 위한 구간정의부; 및
    상기 컬럼 커맨드 신호와 상기 구간정의신호에 응답하여 상기 제1 또는 제2 펄스 폭을 선택적으로 반영한 상기 소오스 펄스신호를 출력하기 위한 소오스신호 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 액티브 명령 이후 예정된 시간은 tRCD(RAS to CAS Delay)의 최솟값에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 제1 펄스 폭은 상기 제2 펄스 폭 보다 긴 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 소오스신호 선택부는,
    상기 구간정의신호에 응답하여 활성화되며, 상기 컬럼 커맨드 신호에 응답하여 상기 제1 펄스 폭을 가지는 상기 소오스 펄스신호를 생성하기 위한 제1 펄스신호 생성부; 및
    상기 구간정의신호에 응답하여 활성화되며, 상기 컬럼 커맨드 신호에 응답하여 상기 제2 펄스 폭을 가지는 상기 소오스 펄스신호를 생성하기 위한 제2 펄스신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 펄스신호 생성부는 상기 액티브 명령 이후 예정된 시간 이전에 활성화되고, 상기 제2 펄스신호 생성부는 상기 제1 펄스신호 생성부가 비활성화된 이후 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제7항에 있어서,
    상기 소오스신호 생성부는,
    상기 컬럼 커맨드 신호에 상기 구간정의신호에 대응하는 지연량을 반영하기 위한 지연부; 및
    상기 컬럼 커맨드 신호와 상기 지연부의 출력신호에 응답하여 상기 소오스 펄스신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 구간정의신호에 응답하여 상기 지연부의 지연 경로를 선택해 주기 위한 경로 선택부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 지연부는,
    상기 컬럼 커맨드 신호에 제1 지연량을 반영하기 위한 제1 지연부; 및
    상기 컬럼 커맨드 신호에 상기 제1 지연량보다 많은 제2 지연량을 반영하기 위한 제2 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제6항에 있어서,
    외부 커맨드 신호에 응답하여 상기 액티브 명령에 대응하는 액티브 신호를 생성하기 위한 커맨드 디코딩수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 소오스 펄스신호는 상기 컬럼 커맨드 신호에 응답하여 활성화되고, 상기 액티브 신호의 활성화 시점과 상기 컬럼 커맨드 신호의 활성화 시점에 대응하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 액티브 명령 이후 예정된 시점 이전에 인가되는 컬럼 커맨드 신호에 대하여 제1 펄스 폭을 가지는 컬럼 선택신호를 생성하는 단계; 및
    상기 예정된 시점 이후에 인가되는 컬럼 커맨드 신호에 대하여 제2 펄스 폭을 가지는 컬럼 선택신호를 생성하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  18. 제17항에 있어서,
    상기 제1 펄스 폭은 상기 제2 펄스 폭 보다 긴 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  19. 제17항에 있어서,
    상기 제1 펄스 폭을 가지는 컬럼 선택신호를 생성하는 단계는 tRCD(RAS to CAS Delay)의 최솟값에 대응하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  20. 제19항에 있어서,
    상기 제2 펄스 폭을 가지는 컬럼 선택신호를 생성하는 단계는 상기 tRCD 의 최솟값 이후에 대응하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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