TWI493546B - 半導體記憶體裝置及具有半導體記憶體裝置之記憶體系統 - Google Patents

半導體記憶體裝置及具有半導體記憶體裝置之記憶體系統 Download PDF

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Description

半導體記憶體裝置及具有半導體記憶體裝置之記憶體系統
本發明之例示性實施例係關於半導體裝置設計技術，且更特定言之，係關於半導體記憶體裝置及包括半導體記憶體裝置之半導體記憶體系統。
本申請案主張2010年10月11日申請之韓國專利申請案第10-2010-0098803號之優先權，該案之全部內容以引用的方式併入本文中。
諸如動態隨機存取記憶體(DRAM)裝置之半導體記憶體裝置的操作速度及整合程度持續增大。在增大DRAM裝置之操作速度時，已使用了可與自外部輸入之外部時脈信號同步操作的同步動態隨機存取記憶體(SDRAM)裝置。初始形式之SDRAM裝置為單資料速率(SDR)SDRAM裝置，該單資料速率(SDR)SDRAM裝置與外部時脈信號之上升邊緣同步輸入及輸出資料以經由資料接針輸入/輸出資料。
為了進一步增大操作速度，正使用在一個時脈循環中處理兩個資料之雙資料速率(DDR)SDRAM裝置。此處，DDR SDRAM裝置與自外部輸入之外部時脈信號的上升邊緣及下降邊緣兩者同步，以連續地輸入/輸出兩個資料。因此，儘管外部時脈信號之頻率並未增大，但DDR SDRAM裝置可實現習知SDR SDRAM裝置之頻寬的至少兩倍，且由此DDR SDRAM裝置可以高速操作。
DDR SDRAM裝置之實例為DDR2 SDRAM裝置、DDR3 SDRAM裝置及DDR4 SDRAM裝置。DDR SDRAM裝置在一輸入/輸出期間執行2位元預先提取操作以支援二位元資料之叢發長度(BL)，且DDR2 SDRAM裝置在一輸入/輸出期間執行4位元預先提取操作以支援四位元資料之叢發長度(BL)。DDR3 SDRAM裝置在一輸入/輸出期間執行8位元預先提取操作以支援8位元資料之叢發長度(BL)，且DDR4 SDRAM裝置支援8或10位元資料之叢發長度(BL)。此處，10位元資料之叢發長度表示10位元資料係經由一資料接針與外部時脈信號之時脈邊緣同步地連續輸入/輸出。此後，將連續地輸入/輸出複數個資料之方案稱為叢發傳送方案。
圖1A及圖1B為說明習知DDR4 SDRAM裝置中所支援之叢發傳送方案的時序圖。圖1A展示8位元叢發長度(BL8)傳送模式中之叢發傳送方案的時序圖，且圖1B展示10位元叢發長度(BL10)傳送模式中之叢發傳送方案的時序圖。
此處，在描述圖1A及圖1B之習知技術時，採用讀取操作之叢發傳送方案作為一實例，其中使用藉由將外部時脈信號EX_CLK之頻率除以2所獲得之內部時脈信號IN_CLK。此處，使用經頻率除法運算之內部時脈信號IN_CLK以充分地保全讀取命令RD_CMD<1>及RD_CMD<2>之邊限。
參看圖1A，在8位元叢發長度(BL8)傳送模式中，將讀取命令RD_CMD<1>與RD_CMD<2>之間的時脈間隙(tCCD，其為CAS命令至CAS命令之延遲)設定為4 tCK，其中tCK表示外部時脈信號EX_CLK之一個循環。因此，當與內部時脈信號IN_CLK之上升邊緣同步輸入讀取命令RD_CMD<1>及RD_CMD<2>時，在讀取延時RL1之後經由資料接針順序地輸出8位元讀取資料G1及G2，其中讀取延時RL1係基於施加對應之讀取命令RD_CMD<1>或RD_CMD<2>的時間來判定。此處，將讀取延時RL1定義為CAS延時CL1與附加延時AL1之總和。
參看圖1B，在10位元叢發長度(BL10)傳送模式中，將讀取命令RD_CMD<1>與RD_CMD<2>之間的時脈間隙tCCD設定為6 tCK，其中tCK表示外部時脈信號EX_CLK之一個循環。因此，當與內部時脈信號IN_CLK之上升邊緣同步輸入讀取命令RD_CMD<1>及RD_CMD<2>時，在讀取延時RL2之後經由資料接針連續地輸出10位元讀取資料G3及G4，其中讀取延時RL2係基於施加對應之讀取命令RD_CMD<1>或RD_CMD<2>的時間來判定。
藉由習知DDR4 SDRAM裝置所支援之叢發傳送方案具有以下特徵。
參看圖1A，在8位元叢發長度(BL8)傳送模式中，可在無讀取資料G1與G2之間的間隙之情況下順序地輸出讀取資料G1及G2，該等讀取資料G1及G2係基於連續讀取命令RD_CMD<1>及RD_CMD<2>連續地輸出。然而，在圖1B中所說明之10位元叢發長度(BL10)傳送模式中，在讀取資料G3與G4之間存在等於1 tCK之間隙，該等讀取資料G3及G4係分別對應於連續讀取命令RD_CMD<1>及RD_CMD<2>而輸出。歸因於10位元叢發長度(BL10)傳送模式中之此間隙，每單位時間之資料傳送速率(其為頻寬)之減小可發生。若不將讀取命令RD_CMD<1>與RD_CMD<2>之間的時脈間隙tCCD設定為6 tCK而設定為5 tCK，則可防止每單位時間之資料傳送速率的減小。然而，內部時脈信號IN_CLK之循環不與等於5 tCK之時脈間隙tCCD一起工作，不將讀取命令RD_CMD<1>與RD_CMD<2>之間的時脈間隙tCCD設定為5 tCK。此係因為內部時脈信號IN_CLK之對應於外部時脈信號EX_CLK之5 tCK的一部分A並非上升邊緣(正如在外部時脈信號EX_CLK中)而為下降邊緣。
如上文所描述，因為內部時脈信號IN_CLK具有與外部時脈信號EX_CLK之時脈循環之兩倍一樣寬的時脈循環，所以內部時脈信號IN_CLK可滿足讀取命令RD_CMD<1>與RD_CMD<2>之間的對應於外部時脈信號EX_CLK之偶數循環(諸如，2 tCK、4 tCK、6 tCK及其類似者)的時脈間隙tCCD。因此，在10位元叢發長度(BL10)傳送模式之狀況下，因為將讀取命令RD_CMD<1>與RD_CMD<2>之間的時脈間隙tCCD設定為6 tCK，所以為1 tCK之時脈間隙發生於連續輸出之讀取資料G3與G4之間，且由此每單位時間之資料傳送速率(其對應於用於資料傳送之頻寬)減小。
本發明之一實施例係針對一種半導體記憶體裝置及一種包括該半導體記憶體裝置之半導體記憶體系統，該半導體記憶體裝置可在連續地輸入/輸出對應於連續行命令之行資料時在無該等行資料之間的一時脈間隙之情況下輸入/輸出該等行資料。
根據本發明之一實施例，一種半導體記憶體裝置包括：一內部時脈信號產生器，該內部時脈信號產生器經組態以藉由對一外部時脈信號之一頻率進行除法運算而產生一內部時脈信號；一預設延時判定器，該預設延時判定器經組態以判定在輸出一信號時之一預設延時；及一延時反映器，該延時反映器經組態以回應於一半延時選擇資訊信號而針對連續命令中之每一者選擇性地將等於該內部時脈信號之半個循環的一半延時加至該預設延時。
根據本發明之另一實施例，一種半導體記憶體裝置包括：一內部時脈信號產生器，該內部時脈信號產生器經組態以藉由對一外部時脈信號之一頻率進行除法運算而產生一內部時脈信號；一延時控制器，該延時控制器經組態以基於一預設延時及一行位址選通(CAS)延時來判定一預設讀取延時；一資料輸出單元，該資料輸出單元經組態以回應於連續讀取命令中之每一者而鎖存對應於一叢發長度之讀取資料，且回應於該預設讀取延時而順序地輸出經鎖存之讀取資料；一半延時選擇資訊信號輸出單元，該半延時選擇資訊信號輸出單元經組態以針對連續命令中之每一者鎖存一半延時選擇資訊信號，且回應於該預設讀取延時而輸出一經鎖存之半延時選擇資訊信號；及一資料輸出控制器，該資料輸出控制器經組態以回應於該半延時選擇資訊信號輸出單元之一輸出信號而選擇性地使自該資料輸出單元順序地輸出之該等經鎖存之讀取資料中的每一者延遲等於該內部時脈信號之半個循環的一半延時，且輸出該等經選擇性延遲之讀取資料。
根據本發明之又一實施例，一種具有用於儲存及提供資料之一半導體記憶體裝置及用於控制該半導體記憶體裝置之一記憶體控制器的半導體記憶體系統包括：該記憶體控制器，該記憶體控制器經組態以將一外部時脈信號及連續行命令傳送至該半導體記憶體裝置，其中該記憶體控制器經組態以藉由該等行命令之間的一第一時脈間隙及一第二時脈間隙交替地將連續行命令傳送至該半導體記憶體裝置，且將針對該等連續行命令中之每一者的一半延時選擇資訊信號傳送至該半導體記憶體裝置；及該半導體記憶體裝置，該半導體記憶體裝置經組態以接收該外部時脈信號及該等連續行命令，藉由對該外部時脈信號之一頻率進行除法運算而產生一內部時脈信號，且回應於該半延時選擇資訊信號而選擇性地將等於該內部時脈信號之半個循環的一半延時加至一預設讀取延時。
下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式來具體化且不應被解釋為限於本文所闡述之實施例。實情為，提供此等實施例以使得本發明將為詳盡及完整的，且將會將本發明之範疇充分傳達給熟習此項技術者。遍及本發明，相似參考數字遍及本發明之各種圖及實施例指代相似部分。
在本發明之實施例中，在描述本發明之精神及範疇時，為了方便起見採用半導體記憶體裝置之讀取路徑作為一實例。又，在本發明之實施例中，將每單位時間之資料傳送速率(其對應於用於資料傳送之頻寬)減小的特定叢發長度傳送模式(諸如，10位元叢發長度(BL10)傳送模式)說明為一實例。此處，10位元叢發長度(BL10)傳送模式表示經由一資料接針與外部時脈信號之時脈邊緣同步地連續輸入/輸出之資料的位元為10。
圖2為說明根據本發明之一實施例的半導體記憶體裝置及包括該半導體記憶體裝置之半導體記憶體系統的方塊圖。
參看圖2，半導體記憶體系統100包括用於控制讀取路徑操作之記憶體控制器200，及用於在記憶體控制器200的控制下將讀取資料提供至記憶體控制器200之半導體記憶體裝置300。
此處，記憶體控制器200在特定叢發長度傳送模式中交替使用第一時脈間隙及第二時脈間隙將外部時脈信號EX_CLK及連續讀取命令RD_CMD<1:3>傳送至半導體記憶體裝置300，且亦傳送半附加延時選擇資訊信號HAL<1:3>，其中HAL<1:3>係針對連續讀取命令RD_CMD<1:3>中之每一者。此處，第一時脈間隙及第二時脈間隙對應於外部時脈信號EX_CLK之「4 tCK」及「6 tCK」，且半附加延時選擇資訊信號HAL<1:3>係針對連續讀取命令RD_CMD<1:3>中之每一者而更新。
此處，半導體記憶體裝置300：經由分別指派之接針自記憶體控制器200接收外部時脈信號EX_CLK、連續讀取命令RD_CMD<1:3>及半附加延時選擇資訊信號HAL<1:3>；產生內部時脈信號IN_CLK，該內部時脈信號IN_CLK係藉由將外部時脈信號EX_CLK之頻率除以2所產生之時脈信號；回應於半附加延時選擇資訊信號HAL<1:3>而選擇性地將半附加延時HAL(其具有對應於內部時脈信號IN_CLK之半個循環的值)加至預設讀取延時RL，其中該預設讀取延時RL係用於輸出讀取資料。
圖3為說明圖2中所展示之半導體記憶體裝置300的方塊圖。圖4為說明圖3中所展示之延時反映器330的方塊圖。圖5為說明圖4中所展示之資料輸出控制單元339的方塊圖。
參看圖3，半導體記憶體裝置300包括內部時脈信號產生器310、延時判定器320及延時反映器330。內部時脈信號產生器310藉由對外部時脈信號EX_CLK之頻率進行除法運算而產生內部時脈信號IN_CLK。延時判定器320設定預設附加延時AL及預設CAS延時CL。延時反映器330：對應於連續讀取命令RD_CMD<1:3>自一記憶胞(未圖示)接收讀取資料CORE_DATA<G1:G3>；根據半附加延時選擇資訊信號HAL<1:3>選擇性地將半附加延時HAL施加至預設讀取延時RL，以在將輸入讀取資料CORE_DATA<G1:G3>輸出至記憶體控制器200時將半附加延時HAL反映於輸入讀取資料CORE_DATA<G1:G3>中。此處，將預設讀取延時RL定義為預設附加延時AL與預設CAS延時CL之總和，且內部時脈信號產生器310藉由將外部時脈信號EX_CLK之頻率除以2而產生內部時脈信號IN_CLK。
可藉由記憶體控制器200在延時判定器320之初始操作期間設定預設附加延時AL及預設CAS延時CL，且延時判定器320可為模式暫存器集合(MRS)。
又，如圖4中所說明，延時反映器330包括延時控制單元331、資料輸出單元335、半附加延時選擇資訊信號輸出單元337及資料輸出控制單元339。延時控制單元331回應於連續讀取命令RD_CMD<1:3>中之每一者基於預設附加延時AL及預設CAS延時CL來判定預設讀取延時RL。資料輸出單元335回應於藉由在延遲單元333中延遲連續讀取命令RD_CMD<1:3>歷時一適當持續時間所獲得的經延遲之讀取命令DELY_RD_CMD<1:3>而分別鎖存讀取資料CORE_DATA<G1:G3>，且回應於預設讀取延時RL而順序地輸出經鎖存之讀取資料LAT_DATA<G1:G3>。
半附加延時選擇資訊信號輸出單元337回應於經延遲之讀取命令DELY_RD_CMD<1:3>中之每一者來鎖存半附加延時選擇資訊信號HAL<1:3>，且對應於預設讀取延時RL輸出經鎖存之半附加延時選擇資訊信號LAT_HAL<1:3>。資料輸出控制單元339回應於半附加延時選擇資訊信號輸出單元337之輸出信號LAT_HAL<1:3>而選擇性地延遲自資料輸出單元335順序地輸出的經鎖存之讀取資料LAT_DATA<G1:G3>且使內部時脈信號IN_CLK延遲等於半附加延時HAL的一延遲，且對應於連續讀取命令RD_CMD<1:3>而最終輸出讀取資料DATA。
此處，資料輸出單元335包括用於分別對應於連續讀取命令RD_CMD<1:3>鎖存讀取資料CORE_DATA<G1:G3>的第一至第三管式鎖存器PIPE1、PIPE2及PIPE3。半附加延時選擇資訊信號輸出單元337可包括一第四管式鎖存器PIPE4，因為半附加延時選擇資訊信號HAL<1:3>係在其產生時被即時輸入。
如圖5中所說明，資料輸出控制單元339包括第一至第三D型正反器339_1、339_2及339_3、第一至第三多工器339_4、339_5及339_6，及一並列至串列(P2S)轉換器339_7。第一至第三D型正反器339_1、339_2及339_3使自半附加延時選擇資訊信號輸出單元337輸出之經鎖存之讀取資料LAT_DATA<G1:G3>延遲等於半附加延時HAL(其為內部時脈信號IN_CLK之半個循環)的一延遲，且輸出經延遲之讀取資料DELY_LAT_DATA<G1:G3>。第一至第三多工器339_4、339_5及339_6回應於半附加延時選擇資訊信號HAL<1:3>而選擇性地輸出分別自半附加延時選擇資訊信號輸出單元337輸出的經鎖存之讀取資料LAT_DATA<G1:G3>及自第一至第三D型正反器339_1、339_2及339_3輸出的經延遲之讀取資料DELY_LAT_DATA<G1:G3>中之任一者。並列至串列(P2S)轉換器339_7並列地接收第一至第三多工器339_4、339_5及339_6之輸出信號SEL_DATA<G1:G3>，且串列地輸出該等輸出信號SEL_DATA<G1:G3>。
此處，第一至第三D型正反器339_1、339_2及339_3不在內部時脈信號IN_CLK之上升邊緣而在內部時脈信號IN_CLK之下降邊緣起始經延遲之讀取資料DELY_LAT_DATA<G1:G3>的輸出，該下降邊緣被延遲半個循環。此處，亦可將用於將內部時脈信號IN_CLK延遲半個循環且輸出經延遲之內部時脈信號IN_CLK的任何適度合適之延遲電路用於第一至第三D型正反器339_1、339_2及339_3。
第一至第三多工器339_4、339_5及339_6基於半附加延時選擇資訊信號HAL<1:3>而交替地選擇及輸出經鎖存之讀取資料LAT_DATA<G1:G3>及經延遲之讀取資料DELY_LAT_DATA<G1:G3>。舉例而言，第一多工器339_4回應於為邏輯低位準之經鎖存之半附加延時選擇資訊信號LAT_HAL<1>而選擇及輸出經鎖存的讀取資料LAT_DATA<G1>，且第二多工器339_5回應於為邏輯高位準之經鎖存之半附加延時選擇資訊信號LAT_HAL<2>而選擇及輸出經延遲的讀取資料DELY_LAT_DATA<G2>。第三多工器339_6回應於為邏輯低位準之經鎖存之半附加延時選擇資訊信號LAT_HAL<3>而選擇及輸出經鎖存的讀取資料LAT_DATA<G3>。
此處，並列至串列(P2S)轉換器339_7：並列地接收選擇性地被執行延遲操作之讀取資料，諸如，自第一多工器339_4所傳送的經鎖存之讀取資料LAT_DATA<G1>、自第二多工器339_5所傳送的經延遲之讀取資料DELY_LAT_DATA<G2>，及自第三多工器339_6所傳送的經鎖存之讀取資料LAT_DATA<G3>；將所接收之並列讀取資料轉換為串列資料；且將最終讀取資料DATA傳送至記憶體控制器200。
此後，參看圖6及圖7來描述根據本發明之實施例所製造的半導體記憶體裝置300及包括半導體記憶體裝置300之半導體記憶體系統100的操作。
圖6為描述基於10位元叢發長度(BL10)傳送模式之半導體記憶體系統100之操作的時序圖。圖7為詳細描述圖6之時序圖的時序圖。
參看圖6，首先，記憶體控制器200以將讀取命令之間的時脈間隙tCCD交替地設定為外部時脈信號EX_CLK之「4 tCK」及「6 tCK」的方式將連續讀取命令RD_CMD<1:3>傳送至半導體記憶體裝置300。更特定言之，記憶體控制器200傳送第一讀取命令RD_CMD<1>，且在自記憶體控制器200傳送第一讀取命令RD_CMD<1>之時間經過4 tCK之後，記憶體控制器200傳送第二讀取命令RD_CMD<2>。在自記憶體控制器200傳送第二讀取命令RD_CMD<2>之時間經過6 tCK之後，記憶體控制器200傳送第三讀取命令RD_CMD<3>。儘管未在諸圖中說明，但若記憶體控制器200與第一至第三讀取命令RD_CMD<1:3>之傳送連續地傳送第四讀取命令及第五讀取命令，則記憶體控制器200在自記憶體控制器200傳送第三讀取命令RD_CMD<3>之時間經過4 tCK之後傳送第四讀取命令RD_CMD<4>且在自記憶體控制器200傳送第四讀取命令RD_CMD<4>之時間經過6 tCK之後傳送第五讀取命令RD_CMD<5>。此將藉由使用兩個時脈間隙單元而使得讀取命令之間的時脈間隙tCCD可在BL10之情形下操作，且因此，在使用時脈以傳送資料時，在10位元叢發長度(BL10)傳送模式中傳送至記憶體控制器200之讀取資料DATA在其間不具有任何間隙。
同時，記憶體控制器200亦傳送根據連續讀取命令RD_CMD<1:3>中之每一者更新的半附加延時選擇資訊信號HAL<1:3>，以及將連續讀取命令RD_CMD<1:3>傳送至半導體記憶體裝置300。更特定言之，記憶體控制器200在傳送第一讀取命令RD_CMD<1>的同時傳送為邏輯低位準之半附加延時選擇資訊信號HAL<1>，在傳送第二讀取命令RD_CMD<2>的同時傳送為邏輯高位準之半附加延時選擇資訊信號HAL<2>，且在傳送第三讀取命令RD_CMD<3>的同時傳送為邏輯低位準之半附加延時選擇資訊信號HAL<3>。儘管未在諸圖中說明，但若記憶體控制器200連續地傳送第四及第五讀取命令，則記憶體控制器200在傳送第四讀取命令RD_CMD<4>的同時傳送為邏輯高位準之半附加延時選擇資訊信號HAL<1>，且在傳送第五讀取命令RD_CMD<5>的同時傳送為邏輯低位準之半附加延時選擇資訊信號HAL<2>。換言之，半附加延時選擇資訊信號HAL<1:3>之邏輯位準根據連續讀取命令RD_CMD<1:3>中之每一者而移位，且隨著連續讀取命令RD_CMD<1:3>之數目增大而雙態觸發。
如上文所描述，記憶體控制器200與連續讀取命令RD_CMD<1:3>至半導體記憶體裝置300之傳送同步地即時傳送針對連續讀取命令RD_CMD<1:3>中之每一者更新的半附加延時選擇資訊信號HAL<1:3>。
接著，半導體記憶體裝置300在無延遲之情況下將對應於第一讀取命令RD_CMD<1>之讀取資料SEL_DATA<G1>傳送至記憶體控制器200。半導體記憶體裝置300將對應於第二讀取命令RD_CMD<2>之讀取資料SEL_DATA<G2>延遲等於內部時脈信號IN_CLK之半個循環(其對應於外部時脈信號EX_CLK之「1 tCK」)的一延遲，且將經延遲之資料傳送至記憶體控制器200。半導體記憶體裝置300回應於雙態觸發半附加延時選擇資訊信號HAL<1:3>而在無延遲之情況下將對應於第三讀取命令RD_CMD<3>之讀取資料SEL_DATA<G3>傳送至記憶體控制器200。此處，對應於第二讀取命令RD_CMD<2>之讀取資料SEL_DATA<G2>的輸出實質上應開始於自傳送第二讀取命令RD_CMD<2>之時間經過一預設讀取延時RL之後的時序點B處，但因為將半附加延時HAL施加至該預設讀取延時RL，所以讀取資料SEL_DATA<G2>之輸出在被延遲了內部時脈信號IN_CLK之半個循環的時間開始。當然，對應於第一讀取命令RD_CMD<1>及第三讀取命令RD_CMD<3>之第一讀取資料SEL_DATA<G1>及第三讀取資料SEL_DATA<G3>在不施加半附加延時HAL且僅施加預設讀取延時RL的時間開始輸出。
因此，半導體記憶體裝置300在無間隙之情況下將對應於連續讀取命令RD_CMD<1:3>之讀取資料DATA順序地傳送至記憶體控制器200。
此後，參看圖7詳細描述圖6之時序圖。
一旦記憶體控制器200將連續讀取命令RD_CMD<1:3>及分別對應於連續讀取命令RD_CMD<1:3>之半附加延時選擇資訊信號HAL<1:3>傳送至半導體記憶體裝置300，則半導體記憶體裝置300將來自內部胞(未圖示)之對應讀取資料CORE_DATA<G1:G3>鎖存於包括於資料輸出單元335中的第一至第三管式鎖存器PIPE1、PIPE2及PIPE3中，且在自傳送連續讀取命令RD_CMD<1:3>中之每一者的時間經過預設讀取延時RL之後將經鎖存之讀取資料LAT_DATA<G1:G3>輸出至資料輸出控制單元339。當然，亦將半附加延時選擇資訊信號HAL<1:3>鎖存於半附加延時選擇資訊信號輸出單元337中，且接著在預設讀取延時RL之後將其輸出至資料輸出控制單元339。
資料輸出控制單元339藉由交替地延遲經鎖存之讀取資料LAT_DATA<G1:G3>而在無延遲之情況下將對應於連續讀取命令RD_CMD<1:3>之讀取資料DATA順序地傳送至記憶體控制器200。更特定言之，第一至第三D型正反器339_1、339_2及339_3使經鎖存之讀取資料LAT_DATA<G1:G3>延遲等於內部時脈信號IN_CLK之半個循環的一延遲以產生經延遲之讀取資料DELY_LAT_DATA<G1:G3>，且第一至第三多工器339_4、339_5及339_6基於半附加延時選擇資訊信號HAL<1:3>選擇各別經鎖存之讀取資料LAT_DATA<G1:G3>及經延遲之讀取資料DELY_LAT_DATA<G1:G3>中的一者，且輸出所選擇之讀取資料。舉例而言，第一多工器339_4回應於為邏輯低位準之經鎖存之半附加延時選擇資訊信號LAT_HAL<1>而選擇經鎖存的讀取資料LAT_DATA<G1>，且將其輸出作為所選擇之讀取資料SEL_DATA<G1>。第二多工器339_5回應於為邏輯高位準之經鎖存之半附加延時選擇資訊信號LAT_HAL<2>而選擇經延遲的讀取資料DELY_LAT_DATA<G2>，且將其輸出作為所選擇之讀取資料SEL_DATA<G2>。第一多工器339_6回應於為邏輯低位準之經鎖存之半附加延時選擇資訊信號LAT_HAL<3>而選擇經鎖存的讀取資料LAT_DATA<G3>，且將其輸出作為所選擇之讀取資料SEL_DATA<G3>。因此，並列至串列轉換器339_7並列地接收自第一至第三多工器339_4、339_5及339_6所選擇並輸出之所選擇之讀取資料SEL_DATA<G1>、SEL_DATA<G2>及SEL_DATA<G3>，將並列資料轉換為串列資料，且在無間隙之情況下將對應於連續讀取命令RD_CMD<1:3>之讀取資料DATA順序地傳送至記憶體控制器200。
同時，儘管已在10位元叢發長度(BL10)傳送模式中描述了根據本發明之實施例的半導體記憶體裝置及半導體記憶體系統，但本發明之技術亦可應用於4叢發長度(BL4)傳送模式及8位元叢發長度(BL8)傳送模式。更特定言之，在4叢發長度(BL4)傳送模式及8位元叢發長度(BL8)傳送模式中，記憶體控制器200傳送連續讀取命令RD_CMD<1:3>(該等連續讀取命令RD_CMD<1:3>之間具有均一時脈間隙tCCD)，且記憶體控制器200不傳送針對連續讀取命令RD_CMD<1:3>中之每一者雙態觸發之半附加延時選擇資訊信號HAL<1:3>，但記憶體控制器200傳送針對連續讀取命令RD_CMD<1:3>具有同一邏輯位準的半附加延時選擇資訊信號HAL<1:3>。接著，資料輸出控制單元339在不將半附加延時HAL施加至預設讀取延時RL之狀態下輸出讀取資料DATA。
根據上文所描述之本發明之例示性實施例，因為在無間隙之情況下連續地輸出對應於連續讀取命令之讀取資料，所以可獲得每單位時間之適當資料傳送速率(其為頻寬)。
根據本發明之例示性實施例，當在諸如10位元叢發長度(BL10)傳送模式之叢發長度傳送模式中連續地輸入/輸出行資料時，可藉由在無間隙之情況下輸入/輸出對應於連續行命令的行資料而獲得每單位時間之適當資料傳送速率(其對應於用於資料傳送的頻寬)。
儘管已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，可在不脫離如在以下申請專利範圍中所界定之本發明之精神及範疇的情況下進行各種改變及修改。
舉例而言，採用讀取路徑操作作為一實例來描述本發明之實施例，但本發明之技術亦可應用於寫入路徑操作。
100．．．半導體記憶體系統
200．．．記憶體控制器
300．．．半導體記憶體裝置
310．．．內部時脈信號產生器
320．．．延時判定器
330．．．延時反映器
331．．．延時控制單元
333．．．延遲單元
335．．．資料輸出單元
337．．．半附加延時選擇資訊信號輸出單元
339．．．資料輸出控制單元
339_1．．．第一D型正反器
339_2．．．第二D型正反器
339_3．．．第三D型正反器
339_4．．．第一多工器
339_5．．．第二多工器
339_6．．．第三多工器
339_7．．．並列至串列(P2S)轉換器
PIPE1．．．第一管式鎖存器
PIPE2．．．第二管式鎖存器
PIPE3．．．第三管式鎖存器
PIPE4．．．第四管式鎖存器
圖1A為說明基於8位元叢發長度(BL8)傳送模式之叢發傳送方案的時序圖；
圖1B為說明基於10位元叢發長度(BL10)傳送模式之叢發傳送方案的時序圖；
圖2為說明根據本發明之一實施例之半導體記憶體系統的方塊圖；
圖3為說明圖2中所展示之半導體記憶體裝置的方塊圖；
圖4為說明圖3中所展示之延時反映器的方塊圖；
圖5為說明圖4中所展示之資料輸出控制器的方塊圖；
圖6為描述基於10位元叢發長度(BL10)傳送模式之半導體記憶體系統之操作的時序圖；及
圖7為詳細描述圖6之時序圖的時序圖。
(無元件符號說明)

Claims (36)

  1. 一種半導體記憶體裝置，其包含：一內部時脈信號產生器，該內部時脈信號產生器經組態以藉由對一外部時脈信號之一頻率進行除法運算而產生一內部時脈信號；一預設延時判定器，該預設延時判定器經組態以判定在輸出一信號時之一預設延時；及一延時反映器，該延時反映器經組態以藉由回應於一半延時選擇資訊信號而選擇性地將等於該內部時脈信號之半個循環的一半延時加至該預設延時以控制針對連續命令中之每一者之一對應延時。
  2. 如請求項1之半導體記憶體裝置，其中該內部時脈信號為藉由將該外部時脈信號之一頻率除以2所獲得之一時脈信號。
  3. 如請求項1之半導體記憶體裝置，其中在一4位元叢發長度傳送模式或一8位元叢發長度(BL8)傳送模式中，該等連續命令之傳送之間的時脈間隙相同。
  4. 如請求項3之半導體記憶體裝置，其中該延時反映器經組態以回應於該預設延時而鎖存資料，但不使該等經鎖存之資料延遲等於該外部時脈信號之一個時脈循環的一延遲，且回應於該半延時選擇資訊信號而輸出該等經鎖存之資料或該等經延遲的經鎖存之資料。
  5. 如請求項1之半導體記憶體裝置，其中在一10位元叢發長度(BL10)傳送模式中，藉由該等連續命令之連續多者 之間的一第一間隙及不同於該第一間隙之一第二間隙來交替地傳送該等連續命令。
  6. 如請求項5之半導體記憶體裝置，其中該第一時脈間隙及該第二時脈間隙分別對應於該外部時脈信號之四個時脈循環及六個時脈循環。
  7. 如請求項5之半導體記憶體裝置，其中該延時反映器經組態以針對該等命令之交替者選擇性地將該半延時加至該預設延時。
  8. 如請求項1之半導體記憶體裝置，其中該延時反映器經組態以在該等命令之間的該時脈間隙為該外部時脈信號之四個時脈循環時將該半延時加至該預設延時。
  9. 如請求項1之半導體記憶體裝置，其中該延時反映器經組態以在該等命令之間的該時脈間隙為該外部時脈信號之六個時脈循環時不將該半延時加至該預設延時。
  10. 如請求項1之半導體記憶體裝置，其中該延時反映器經組態以不針對該等連續命令當中之第一發生命令將該半延時加至該預設延時。
  11. 如請求項1之半導體記憶體裝置，其中該預設延時係經由一模式暫存器集合(MRS)來設定。
  12. 如請求項1之半導體記憶體裝置，其中透過一接針施加該半延時選擇資訊信號。
  13. 一種半導體記憶體裝置，其包含：一內部時脈信號產生器，該內部時脈信號產生器經組態以藉由對一外部時脈信號之一頻率進行除法運算而產 生一內部時脈信號；一延時控制器，該延時控制器經組態以基於一預設延時及一行位址選通(CAS)延時來判定一預設讀取延時；一資料輸出單元，該資料輸出單元經組態以回應於連續讀取命令中之每一者而鎖存對應於一叢發長度之讀取資料，且回應於該預設讀取延時而順序地輸出經鎖存之讀取資料；一半延時選擇資訊信號輸出單元，該半延時選擇資訊信號輸出單元經組態以針對連續命令中之每一者鎖存一半延時選擇資訊信號，且回應於該預設讀取延時而輸出一經鎖存之半延時選擇資訊信號；及一資料輸出控制器，該資料輸出控制器經組態以回應於該半延時選擇資訊信號輸出單元之一輸出信號而選擇性地使自該資料輸出單元順序地輸出之該等經鎖存之讀取資料中的每一者延遲等於該內部時脈信號之半個循環的一半延時，且輸出該等經選擇性延遲之讀取資料。
  14. 如請求項13之半導體記憶體裝置，其中該內部時脈信號為藉由將該外部時脈信號之一頻率除以2所獲得之一時脈信號。
  15. 如請求項13之半導體記憶體裝置，其中該資料輸出單元包含用於對應於該等連續讀取命令鎖存該等讀取資料的複數個管式鎖存器。
  16. 如請求項13之半導體記憶體裝置，其中該資料輸出控制器包含： 複數個延遲電路，該複數個延遲電路用於使自該複數個該等管式鎖存器輸出之該等經鎖存之讀取資料延遲等於該半延時的一延遲，且輸出經延遲之讀取資料；複數個多工器，該複數個多工器用於回應於該半延時選擇資訊信號輸出單元之一輸出信號而選擇性地輸出自該複數個該等管式鎖存器輸出的該等經鎖存之讀取資料及自該複數個該等延遲電路輸出的該等經延遲之讀取資料；及一並列至串列轉換器，該並列至串列轉換器用於並列地接收該複數個該等多工器之該等輸出信號，且串列地輸出該等所接收之輸出信號。
  17. 如請求項13之半導體記憶體裝置，其中在一4位元叢發長度傳送模式或一8位元叢發長度傳送模式中，該等連續讀取命令之傳送之間的時脈間隙相同。
  18. 如請求項17之半導體記憶體裝置，其中該資料輸出控制器經組態以接收該內部時脈信號，且不回應於該內部時脈信號而延遲該等經鎖存之讀取資料中之每一者。
  19. 如請求項13之半導體記憶體裝置，其中在一10位元叢發長度傳送模式中，藉由該等連續讀取命令之間的一第一間隙及不同於該第一間隙之一第二間隙來交替地傳送該等連續讀取命令。
  20. 如請求項19之半導體記憶體裝置，其中該第一時脈間隙及該第二時脈間隙分別對應於該外部時脈信號之四個時脈循環及六個時脈循環。
  21. 如請求項19之半導體記憶體裝置，其中該資料輸出控制器經組態以回應於該等連續讀取命令之交替者而延遲並輸出自該資料輸出單元輸出之該等讀取資料。
  22. 如請求項20之半導體記憶體裝置，其中該資料輸出控制器經組態以在該等連續讀取命令之間的該時脈間隙為該外部時脈信號之四個時脈循環時使自該資料輸出單元輸出之該等讀取資料延遲等於該半延時的一延遲並輸出經延遲之讀取資料，且該資料輸出控制器經組態以在該等讀取命令之間的該時脈間隙為該外部時脈信號之六個時脈循環時在無該延遲的情況下輸出自該資料輸出單元輸出之該等讀取資料。
  23. 如請求項22之半導體記憶體裝置，其中該資料輸出控制器經組態以針對該等連續讀取命令當中之第一發生讀取命令在無該延遲的情況下輸出自該資料輸出單元輸出的該等經鎖存之讀取資料。
  24. 如請求項13之半導體記憶體裝置，其中該預設延時及該CAS延時係經由一模式暫存器集合(MRS)來設定。
  25. 如請求項13之半導體記憶體裝置，其中透過一接針施加該半延時選擇資訊信號。
  26. 一種具有用於儲存及提供資料之一半導體記憶體裝置及用於控制該半導體記憶體裝置之一記憶體控制器的半導體記憶體系統，其包含：該記憶體控制器，該記憶體控制器經組態以將一外部時脈信號及連續行命令傳送至該半導體記憶體裝置，其 中該記憶體控制器經組態以藉由連續行命令之間的一第一時脈間隙及一第二時脈間隙交替地將該等行命令傳送至該半導體記憶體裝置，且將針對該等連續行命令中之每一者的一半延時選擇資訊信號傳送至該半導體記憶體裝置；及該半導體記憶體裝置，該半導體記憶體裝置經組態以接收該外部時脈信號及該等連續行命令，藉由對該外部時脈信號之一頻率進行除法運算而產生一內部時脈信號，且回應於該半延時選擇資訊信號而選擇性地將等於該內部時脈信號之半個循環的一半延時加至一預設讀取延時。
  27. 如請求項26之半導體記憶體系統，其中該半導體記憶體裝置包含：一內部時脈信號產生器，該內部時脈信號產生器經組態以藉由將該外部時脈信號之該頻率除以2而產生該內部時脈信號；一預設延時判定器，該預設延時判定器經組態以判定該預設讀取延時；及一延時反映器，該延時反映器經組態以回應於該半延時選擇資訊信號而將該半延時加至該預設延時。
  28. 如請求項26之半導體記憶體系統，其中特定叢發長度傳送模式為一10位元叢發長度傳送模式。
  29. 如請求項28之半導體記憶體系統，其中該第一時脈間隙及該第二時脈間隙分別對應於該外部時脈信號之四個時 脈循環及六個時脈循環。
  30. 如請求項29之半導體記憶體系統，其中該半導體記憶體裝置經組態以在該等行命令具有等於四個時脈循環之一時脈間隙時將該半延時加至該預設延時，但不在該等行命令具有等於六個時脈循環之一時脈間隙時將該半延時加至該預設延時。
  31. 如請求項30之半導體記憶體系統，其中該半導體記憶體裝置經組態以不回應於對應於該等連續行命令當中之第一發生行命令的該半延時選擇資訊信號而將該半延時加至該預設延時。
  32. 如請求項26之半導體記憶體系統，其中該記憶體控制器經組態以在該記憶體控制器傳送該等連續行命令時藉由一均一時脈間隙來傳送該等連續行命令，及傳送針對該等連續行命令中之每一者具有相同邏輯位準之一半延時選擇資訊信號。
  33. 如請求項32之半導體記憶體系統，其中該記憶體控制器經組態以在一4位元叢發長度傳送模式或一8位元叢發長度傳送模式中藉由該均一時脈間隙傳送該等連續行命令。
  34. 如請求項33之半導體記憶體系統，其中該半導體記憶體裝置經組態以回應於該預設延時而鎖存資料，但不使該等經鎖存之資料延遲等於該外部時脈信號之一個時脈循環的一延遲，且回應於該半延時選擇資訊信號而輸出該 等經鎖存之資料或該等經延遲的經鎖存之資料。
  35. 如請求項26之半導體記憶體系統，其中該預設延時係經由一模式暫存器集合(MRS)來設定。
  36. 如請求項26之半導體記憶體系統，其中透過一接針連續地施加該半延時選擇資訊信號。
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