JP2012084116A

JP2012084116A - 半導体メモリ装置及びメモリシステム

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Publication number: JP2012084116A
Application number: JP2011096346A
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Inventors: Jin Yeong Moon; 眞永文
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Filing date: 2011-04-22
Publication date: 2012-04-26
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Abstract

【課題】連続するカラムコマンドに対応するカラムデータを連続的に入出力する場合、データの間に空白なく入出力できる半導体メモリ装置及びこの半導体メモリ装置を含むメモリシステムを提供すること。
【解決手段】本半導体メモリ装置は、外部クロック信号EX_CLKの周期を分周して内部クロック信号IN_CLKを生成する内部クロック信号生成部310と、信号を出力する際の基本レイテンシALを設定する基本レイテンシ設定部320と、連続するコマンドRD_CMD<1:3>の各々に対して、基本レイテンシALに内部クロック信号IN_CLKの半周期と等しいハーフレイテンシをハーフレイテンシ選択情報信号HAL<1:3>に応じて選択的に付加するレイテンシ反映部330とを備える。
【選択図】図３

Description

本発明は、半導体設計技術に関し、より詳細には、半導体メモリ装置及びこの半導体メモリ装置を含むメモリシステムに関する。

DRAM(Dynamic Random Access Memory)のような半導体メモリ装置は集積度の増加とともにその動作速度が継続的に改善されてきている。DRAMの動作速度を向上させるために、外部から入力される外部クロック信号と同期して動作するSDRAM(Synchronous Dynamic Random Access Memory)が登場した。最初に提案されたSDRAMは外部からの外部クロック信号の立上がりエッジ(Rising Edge)に同期して一つのデータがデータピンを介して入出力するいわゆる、SDR(Single Data Rate) SDRAMをいう。

しかし、SDR SDRAMも高速動作を要求するシステムの速度を満足するには不充分であった。このため、一つのクロック周期に二つのデータを処理する方式であるDDR (Double Data Rate) SDRAMが提案された。DDR SDRAMは外部から入力される外部クロック信号の立上がりエッジと立下がりエッジとに各々同期して連続的に二つのデータが入出力される一方、外部クロック信号の周波数を増加させずに、従来のSDR SDRAMに比べて少なくとも２倍以上の帯域幅(bandwidth)を実現することができる。したがって、それだけ高速動作が可能になる。

一方、DDR SDRAMは時代とともにDDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM等として発展してきた。DDR SDRAMは入出力の場合、２ビットプリフェッチ(prefetch)を行って、２ビットデータのバースト長(Burst Length：BL)をサポートし、DDR2 SDRAMは４ビットプリフェッチを行って、４ビットデータのバースト長(BL)をサポートし、DDR3 SDRAMは８ビットプリフェッチを行って、８ビットデータのバースト長(BL)をサポートする。そして、DDR4 SDRAMは８ビットおよび１０ビットデータのバースト長(BL)をサポートする。ここで、バースト長(BL)が１０というのは１０個のデータが外部クロック信号のクロックエッジに同期して一つのデータピンを介して連続的に入出力されることを意味する。以下では、複数のデータが連続的に入出力されることをバースト伝送方式と称する。

図１Ａ及び図１Ｂには、従来のDDR4 SDRAMにおいてサポートされるバースト伝送方式を説明するためのタイミング図が示されている。

図１Ａは、BL８の伝送モードの場合のバースト伝送方式を説明するタイミング図である。図１Ｂは、BL１０の伝送モードの場合のバースト伝送方式を説明するタイミング図である。

ここでは、図１Ａ及び図１Ｂを説明することにあたって、リード(read)動作におけるバースト伝送方式を例に挙げて説明する。また、図１Ａ及び図１Ｂには、外部クロック信号EX_CLKが２分周された内部クロック信号IN_CLKを利用する例を示した。なお、分周された内部クロック信号IN_CLKを利用する理由は、リードコマンドRD_CMD<１>、RD_CMD<２>のマージンを十分に確保するためである。

図１Ａに示されているように、BL８伝送モードの場合には、リードコマンドRD_CMD<１>およびRD_CMD<２>間の間隔tCCD(CASコマンド間の遅延)が４tCKに設定される。ここで、tCKは外部クロック信号EX_CLKの１周期を表す。したがって、リードコマンドRD_CMD<１>、RD_CMD<２>がそれぞれ内部クロック信号IN_CLKの立上がりエッジに同期して入力されると、対応のリードコマンドRD_CMD<１>、RD_CMD<２>のそれぞれの印加時点から設定されたリードレイテンシ(Read Latency)RL１の後に８個のリードデータG１、G２がデータピンを介して順次出力される。ここで、リードレイテンシRL１はＣＡＳレイテンシCL１とエディチーブレイテンシ(Additive Ratency)AL１との合計で定義される。

次に、図１Ｂに示されているように、BL１０伝送モードの場合には、リードコマンドRD_CMD<１>およびRD_CMD<２>間の間隔tCCDが６tCKに設定される。したがって、リードコマンドRD_CMD<１>、RD_CMD<２>がそれぞれ内部クロック信号IN_CLKの立上がりエッジに同期して入力されると、リードコマンドRD_CMD<１>、RD_CMD<２>のそれぞれの印加時点から設定されたリードレイテンシRL２（=CL２+AL２)の後に１０個のリードデータG３、G４がデータピンを介して連続的に出力される。

しかし、従来のDDR4 SDRAMによりサポートされるバースト伝送方式には次のような問題点がある。

図１Ａに示されているようなBL８の伝送モードの場合には、連続したリードコマンドRD_CMD<１>、RD_CMD<２>により連続的に出力されるリードデータG１、G２の間には空白なくリードデータG１、G２が順次出力されるが、図１Ｂに示されているようなBL１０の伝送モードの場合には、連続したリードコマンドRD_CMD<１>、RD_CMD<２>の各々に対応して出力されるリードデータG３およびG４の間には１tCKだけの空白(GAP)が発生する。したがって、BL１０の伝送モードでは単位時間当たりのデータ伝送量(bandwidth)が低減することになる。このような低減を解決するためには、リードコマンドRD_CMD<１>およびRD_CMD<２>間の間隔tCCDを６tCKではなく５tCKに設定すればよいが、内部クロック信号IN_CLKの周期が５tCKを満足することができないので、リードコマンドRD_CMD<１>およびRD_CMD<２>間の間隔tCCDを５tCKに設定することができない。すなわち、内部クロック信号IN_CLKのクロックエッジを見ると、外部クロック信号EX_CLKの５tCKに対応する部分Ａが外部クロック信号EX_CLKのように立上がりエッジでなく立下がりエッジであるからである。

言い換えると、内部クロック信号IN_CLKが外部クロック信号EX_CLKに比べて２倍のクロックサイクルを有するため、内部クロック信号IN_CLKは、リードコマンドRD_CMD<１>およびRD_CMD<２>間の間隔tCCDとして外部クロック信号EX_CLKの偶数周期、例えば２tCK、４tCK、６tCKなどに対応する場合のみ満足することができる。したがって、BL１０の伝送モードの場合には、リードコマンドRD_CMD<１>およびRD_CMD<２>間の間隔tCCDが６tCKに設定されることによって連続的に出力されるリードデータG３およびG４間に１tCKだけの空白(gap)が生じて単位時間当たりのデータ伝送量(bandwidth)が低減してしまうのである。

本発明は、連続的なカラムコマンドに対応するカラムデータを連続的に入出力する場合、データ間に空白なく(gap less)入出力できる半導体メモリ装置及びこの半導体メモリ装置を含むメモリシステムを提供することを目的とする。

本発明の一実施の形態によれば、半導体メモリ装置は、外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック信号生成部と、信号を出力する際の基本レイテンシを設定する基本レイテンシ設定部と、連続するコマンドの各々に対して、前記基本レイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシをハーフレイテンシ選択情報信号に応じて選択的に付加するレイテンシ反映部とを備えることを特徴とする。

本発明の別の実施の形態によれば、半導体メモリ装置は、外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック生成部と、基本レイテンシ及びカラムアドレスストローブ(CAS)レイテンシにより基本リードレイテンシを決定するレイテンシ制御部と、連続するリードコマンドの各々に応答して、バースト長に対応するリードデータを各々ラッチし、前記基本リードレイテンシに応じて、ラッチされたそれぞれの前記リードデータを順次出力するデータ出力部と、連続する前記リードコマンドの各々に応答して、ハーフレイテンシ選択情報信号をラッチし、前記基本リードレイテンシに応じて、ラッチされた前記ハーフレイテンシ選択情報信号を出力するハーフレイテンシ選択情報信号出力部と、前記ハーフレイテンシ選択情報信号出力部の出力信号に応答して、前記データ出力部から順次出力されるラッチされた前記リードデータの各々を前記内部クロック信号の半周期と等しいハーフレイテンシだけ選択的に遅延させて外部に出力するデータ出力制御部とを備えることを特徴とする。

本発明のさらなる別の実施の形態によれば、メモリシステムは、データを保存及び提供する半導体メモリ装置と前記半導体メモリ装置を制御するメモリコントローラとを備えるメモリシステムにおいて、外部クロック信号及び連続的なカラムコマンドを前記半導体メモリ装置に伝送する際、連続的な前記カラムコマンドを交互する第１間隔及び第２間隔で前記半導体メモリ装置に伝送し、連続的な前記カラムコマンドの各々のためのハーフレイテンシ選択情報信号を前記半導体メモリ装置に伝送する前記メモリコントローラと、前記メモリコントローラから前記外部クロック信号及び連続的な前記カラムコマンドの印加を受けて、前記外部クロック信号を分周することによって内部クロック信号を生成し、前記ハーフレイテンシ選択情報信号に応じて、基本リードレイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシを選択的に付加する前記半導体メモリ装置とを備えることを特徴とする。

本発明は、特定バースト長の伝送モード(例：BL１０の伝送モード)で連続的なカラムコマンドに対応するカラムデータを連続的に入出力する場合、カラムデータ間に空白なく(gapless)入出力することによって、単位時間当たりのデータ伝送量(bandwidth)を改善することができるという効果を有する。

BL８の伝送モードによるバースト伝送方式を説明するためのタイミング図である。 BL１０の伝送モードによるバースト伝送方式を説明するためのタイミング図である。本発明の実施の形態に係るメモリシステムの構成を示すブロック図である。図２に示した半導体メモリの構成を示すブロック図である。図３に示したレイテンシ反映部の構成を示すブロック図である。図４に示したデータ出力制御部の構成を示すブロック図である。 BL１０の伝送モードによるメモリシステムの動作を説明するためのタイミング図である。図６のタイミング図をより詳細に説明するためのタイミング図である。

以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施の形態を、添付図面を参照して説明する。

本実施の形態では、説明の便宜のために半導体メモリ装置のリード(Read)経路を例に挙げて説明する。また、本実施の形態では、単位時間当たりのデータ伝送量(bandwidth)が従来では低減する特定バースト長の伝送モード、すなわちBL(Burst Length)１０の伝送モードを例に説明する。ここで、BL１０の伝送モードとは、外部クロック信号のクロックエッジに同期して一つのデータピンを介して連続的に入出力されるデータが１０個である場合を意味する。図２は、本実施の形態に係る半導体メモリ装置及びこの半導体メモリ装置を含むメモリシステムの構成を示すブロック図である。

図２に示されているように、メモリシステム１００は、リード経路動作を制御するメモリコントローラ２００と、メモリコントローラ２００の制御によりリードデータをメモリコントローラ２００に提供する半導体メモリ３００とを備える。

ここで、メモリコントローラ２００は外部クロック信号EX_CLK及び連続するリードコマンドRD_CMD<１:３>を半導体メモリ３００に伝送する。また、特定バースト長の伝送モード時に、連続するリードコマンドRD_CMD<１:３>を第１及び第２のクロック間隔で交互に半導体メモリ３００に伝送し、連続するリードコマンドRD_CMD<１:３>の各々に対応して定義されるハーフエディチーブレイテンシ(Half Additive Latency)選択情報信号HAL<１:３>を半導体メモリ３００に伝送する。この時、第１及び第２のクロック間隔は外部クロック信号EX_CLKの４tCK及び６tCKに対応し、ハーフエディチーブレイテンシ選択情報信号HAL<１:３>は連続するリードコマンドRD_CMD<１:３>ごとに新しく定義される。

そして、半導体メモリ３００は、メモリコントローラ２００から外部クロック信号EX_CLK、連続するリードコマンドRD_CMD<１:３>、ハーフエディチーブレイテンシ選択情報信号HAL<１:３>を、各々の割り当てられたピンを介して印加され、外部クロック信号EX_CLKを分周してギアダウン(gear down)された内部クロック信号IN_CLKを生成し、ハーフエディチーブレイテンシ選択情報信号HAL<１:３>に応じて、既に設定された基本リードレイテンシRLに内部クロック信号IN_CLKの半周期に対応する値を有するハーフエディチーブレイテンシHALを選択的に付加して、リードデータ(DATA)を出力する時に反映させる。

一方、図３は、図２に示された半導体メモリ３００の内部構成を示すブロック図であり、図４は、図３に示されたレイテンシ反映部３３０の内部構成を示すブロック図であり、図５は、図４に示されたデータ出力制御部３３９の内部構成を示すブロック図である。

まず、図３に示されているように、半導体メモリ３００は、外部クロック信号EX_CLKの周期を分周して内部クロック信号IN_CLKを生成する内部クロック信号生成部３１０と、基本エディチーブレイテンシAL及び基本ＣＡＳレイテンシCLを設定するレイテンシ設定部３２０と、連続するリードコマンドRD_CMD<１:３>に対応してメモリセル(図示せず)からリードデータCORE_DATA<G１:G３>を受信して、ハーフエディチーブレイテンシ選択情報信号HAL<１:３>に応じて、基本リードレイテンシRLにハーフエディチーブレイテンシHALを選択的に付加して、入力されたリードデータCORE_DATA<G１:G３>をメモリコントローラ２００から出力する時、入力されたリードデータCORE_DATA<G１:G３>にハーフエディチーブレイテンシHALを反映させるレイテンシ反映部３３０とを備えている。ここでは、基本リードレイテンシRLは、基本エディチーブレイテンシALと基本ＣＡＳレイテンシCLとの合計で定義される。

ここで、内部クロック信号生成部３１０は外部クロック信号EX_CLKの周期を２分周して内部クロック信号を生成する。

そして、レイテンシ設定部３２０の初期駆動時、メモリコントローラ２００によって基本エディチーブレイテンシAL及び基本ＣＡＳレイテンシCLが設定されることができる。レイテンシ設定部３２０はモードレジスターセット(Mode Register set：MRS)であってもよい。

また、レイテンシ反映部３３０は、図４に示されているように、連続するリードコマンドRD_CMD<１:３>の各々に応答して、基本エディチーブレイテンシAL及び基本ＣＡＳレイテンシCLによって基本リードレイテンシRLを決定するレイテンシ制御部３３１と、連続するリードコマンドRD_CMD<１:３>の各々が遅延部３３３によって所定の期間だけ遅延されたリードコマンドDELY_RD_CMD<１:３>の各々に応答してそれぞれのリードデータCORE_DATA<G１:G３>をラッチし、基本リードレイテンシRLに応じてラッチされたリードデータLAT_DATA<G1:G３>を順次出力するデータ出力部３３５と、遅延されたリードコマンドDELY_RD_CMD<１:３>の各々に応答して、ハーフエディチーブレイテンシ選択情報信号HAL<１:３>をラッチし、基本リードレイテンシRLに応じて、ラッチされたハーフエディチーブレイテンシ選択情報信号LAT_HAL<１:３>を出力するハーフエディチーブレイテンシ選択情報信号出力部３３７と、ハーフエディチーブレイテンシ選択情報信号出力部３３７の出力信号LAT_HAL<１:３>及び内部クロック信号IN_CLKに応答して、データ出力部３３５から順次出力されるそれぞれのリードデータLAT_DATA<G１:G３>をハーフエディチーブレイテンシHALだけ選択的に遅延させて、連続するリードコマンドRD_CMD<１:３>に対応するリードデータDATAを最終的に出力するデータ出力制御部３３９とを備える。

ここで、データ出力部３３５は、リードコマンドRD_CMD<１:３>の各々に対応するリードデータCORE_DATA<G１:G３>をそれぞれラッチする第１〜第３パイプラッチ部PIPE１、PIPE２、PIPE３で構成される。ハーフエディチーブレイテンシ選択情報信号出力部３３７もハーフエディチーブレイテンシ選択情報信号HAL<１:３>がリアルタイムで入力されるコマンドの一種であるためパイプラッチ部PIPE４で構成されてもよい。

そして、データ出力制御部３３９は、図５に示されているように、データ出力部３３５から出力されたリードデータLAT_DATA<G１:G３>をハーフエディチーブレイテンシHALだけ、すなわち、内部クロック信号IN_CLKの半周期だけ遅延させて出力する第１〜第３Ｄフリップフロップ３３９_１、３３９_２、３３９_３と、それぞれのラッチされたハーフエディチーブレイテンシ選択情報信号LAT_HAL<１:３>に応答して、データ出力部３３５から出力されたそれぞれのリードデータLAT_DATA<G１:G３>及び第１〜第３Ｄフリップフロップ（DFF1〜DFF3）３３９_１、３３９_２、３３９_３から出力されたそれぞれの遅延されたリードデータDELY_LAT_DATA<G１:G３>のうち、いずれか一つを選択的に出力する第１〜第３多重化部（MUX1〜MUX3）３３９_４、３３９_５、３３９_６と、第１〜第３多重化部３３９_４、３３９_５、３３９_６の出力信号SEL_DATA<G１:G３>を並列に受信して直列に出力するP２S(Parallel-to-Serial)コンバーター３３９_７とを備える。

ここで、第１〜第３Ｄフリップフロップ３３９_１、３３９_２、３３９_３は内部クロック信号IN_CLKの立上がりエッジでなく半周期遅延された立下がりエッジでそれぞれの遅延されたリードデータDELY_LAT_DATA<G１:G３>の出力を開始する。このような第１〜第３Ｄフリップフロップ３３９_１、３３９_２、３３９_３の代わりに、内部クロック信号IN_CLKの半周期だけ遅延させて出力する通常の遅延部を利用することもできる。

そして、第１〜第３多重化部３３９_４、３３９_５、３３９_６は、ハーフエディチーブレイテンシ選択情報信号HAL<１:３>に応じて、ラッチされたリードデータLAT_DATA<G１:G３>及び遅延されたリードデータDELY_LAT_DATA<G１:G３>を互いに交互的に選択して出力する。例えば、第１多重化部３３９_４は、論理ローレベルのラッチされたハーフエディチーブレイテンシ選択情報信号LAT_HAL<１>に応答して、ラッチされたリードデータLAT_DATA<G１>を選択して出力し、第２多重化部３３９_５は、論理ハイレバルのラッチされたハーフエディチーブレイテンシ選択情報信号LAT_HAL<２>に応答して、遅延されたリードデータDELY_LAT_DATA<G２>を選択して出力し、第３多重化部３３９_６は、論理ローレベルのラッチされたハーフエディチーブレイテンシ選択情報信号LAT_HAL<３>に応答して、ラッチされたリードデータLAT_DATA<G３>を選択して出力する。

また、P２Sコンバーター３３９_７は遅延と未遅延とが交互に行われたリードデータ、例えば第１多重化部３３９_４から伝送されたリードデータLAT_DATA<G１>、第２多重化部３３９_５から伝送された遅延したリードデータDELY_LAT_DATA<G２>、第３多重化部３３９_６から伝送されたリードデータLAT_DATA<G３>を並列に受信して直列に変換した後、最終のリードデータDATAをメモリコントローラ２００に伝送する。

以下、上記のような構成を有する本発明に係る半導体メモリ装置及びこれを含むメモリシステムの動作を、図６及び図７を参照して、説明する。

図６は、BL１０の伝送モードによるメモリシステムの動作を説明するためのタイミング図であり、図７は、図６のタイミング図をより詳細に説明するためのタイミング図である。

まず、図６に示されているように、メモリコントローラ２００は、連続するリードコマンドRD_CMD<１:３>を半導体メモリ３００に伝送する場合、コマンド間の間隔tCCDが交互に外部クロック信号EX_CLKの４tCK及び６tCKとなるように伝送する。すなわち、最初のリードコマンドRD_CMD<１>を伝送して、最初のリードコマンドRD_CMD<１>の伝送時点を基準に４tCKの後に二つ目のリードコマンドRD_CMD<２>を伝送して、二つ目のリードコマンドRD_CMD<２>の伝送時点を基準に６tCKの後に三つ目のリードコマンドRD_CMD<３>を伝送する。図面には示されていないが、もし、四つ目と五つ目のリードコマンドが連続して伝送されると、三つ目のリードコマンドRD_CMD<３>の伝送時点を基準に改めて４tCKの後に四つ目のリードコマンドを伝送して、四つ目のリードコマンドの伝送時点を基準に改めて６tCKの後に五つ目のリードコマンドを伝送するようになる。これはコマンド間の間隔tCCDが二つの間隔の単位で１０tCKを満足するようにするためであり、これにより、BL１０の伝送モードでメモリコントローラ２００に伝送されるリードデータDATAはその間に空白なく伝送可能となる。

一方、メモリコントローラ２００は連続するリードコマンドRD_CMD<１:３>を半導体メモリ３００に伝送すると同時に、連続するリードコマンドRD_CMD<１:３>の各々に対応して新しく定義されるハーフエディチーブレイテンシ選択情報信号HAL<１:３>を伝送する。すなわち、最初のリードコマンドRD_CMD<１>を伝送すると同時に論理ローレベルのハーフエディチーブレイテンシ選択情報信号HAL<１>を伝送して、二つ目のリードコマンドRD_CMD<２>を伝送すると同時に論理ハイレバルのハーフエディチーブレイテンシ選択情報信号HAL<２>を伝送して、三つ目のリードコマンドRD_CMD<３>を伝送すると同時に論理ローレベルのハーフエディチーブレイテンシ選択情報信号HAL<３>を伝送する。もちろん、図面には示されていないが、仮に、四つ目と五つ目のリードコマンドが連続して伝送されると、四つ目のリードコマンドを伝送すると同時に論理ハイレバルのハーフエディチーブレイテンシ選択情報信号HAL<１>を伝送して、五つ目のリードコマンドを伝送すると同時に論理ローレベルのハーフエディチーブレイテンシ選択情報信号HAL<２>を伝送するようになる。換言すれば、ハーフエディチーブレイテンシ選択情報信号HAL<１:３>は、連続するリードコマンドRD_CMD<１:３>の各々に対応して、論理レベルが遷移して、連続するリードコマンドRD_CMD<１:３>の個数だけトグリングする。

このように、メモリコントローラ２００は、連続するリードコマンドRD_CMD<１:３>を半導体メモリ３００に伝送すると同時に連続するリードコマンドRD_CMD<１:３>ごとに新しく定義されるハーフエディチーブレイテンシ選択情報信号HAL<１:３>をリアルタイムで伝送する。

半導体メモリ３００は、トグリングされるハーフエディチーブレイテンシ選択情報信号HAL<１:３>によって最初のリードコマンドRD_CMD<１>に対応するリードデータSEL_DATA<G１>を遅延なくそのままメモリコントローラ２００に伝送して、二つ目のリードコマンドRD_CMD<２>に対応するリードデータSEL_DATA<G２>を外部クロック信号EX_CLKの１tCKに該当する内部クロック信号IN_CLKの半周期だけ遅延させてメモリコントローラ２００に伝送して、三つ目のリードコマンドRD_CMD<３>に対応するリードデータSEL_DATA<G３>を遅延なくそのままメモリコントローラ２００に伝送する。この時、二つ目のリードコマンドRD_CMD<２>に対応するリードデータSEL_DATA<G２>は、実質的に二つ目のリードコマンドRD_CMD<２>の伝送時点を基準に基本リードレイテンシRLの後の時点Bから出力が開始されなければならないが、基本リードレイテンシRLにハーフエディチーブレイテンシHALが付加されることによって内部クロック信号IN_CLKの半周期だけ遅延された時点からリードデータSEL_DATA<G２>の出力が開始される。もちろん、最初と三つ目とのリードコマンドRD_CMD<１>、RD_CMD<３>に対応するリードデータSEL_DATA<G１>、SEL_DATA<G３>は、ハーフエディチーブレイテンシHALが付加されておらず、基本リードレイテンシRLのみが適用された時点から出力が開始される。

したがって、半導体メモリ３００は連続するリードコマンドRD_CMD<１:３>に対応するリードデータDATAを空白なく順次メモリコントローラ２００に伝送する。

次に、図７を参照して図６のタイミング図をより詳細に説明する。

メモリコントローラ２００が、一旦、連続するリードコマンドRD_CMD<１:３>及び連続するリードコマンドRD_CMD<１:３>の各々に対応するハーフエディチーブレイテンシ選択情報信号HAL<１:３>を半導体メモリ３００に伝送すると、半導体メモリ３００は、内部メモリセル(図示せず)から対応のリードデータCORE_DATA<G1:G３>をデータ出力部３３５に含まれた第１〜第３パイプラッチ部PIPE１、PIPE２、PIPE３に各々ラッチして、それぞれのリードコマンドRD_CMD<１:３>の伝送時点を基準に基本リードレイテンシRLの後にそれぞれのラッチされたリードデータLAT_DATA<G１:G３>をデータ出力制御部３３９に出力する。もちろん、ハーフエディチーブレイテンシ選択情報信号HAL<１:３>も、ハーフエディチーブレイテンシ選択情報信号出力部３３７にラッチされた後、基本リードレイテンシRLの後に各々データ出力制御部３３９に出力される。

そうすると、データ出力制御部３３９は、ラッチされたリードデータLAT_DATA<G１:G３>の各々に対して遅延と未遅延とを交互させて、連続するリードコマンドRD_CMD<１:３>に対応するリードデータDATAを空白なく順次メモリコントローラ２００に伝送する。これをより詳細に説明すると、第１〜第３Ｄフリップフロップ３３９_１、３３９_２、３３９_３は、それぞれのラッチされたリードデータLAT_DATA<G１:G３>を内部クロック信号IN_CLKの半周期だけ遅延させて遅延されたリードデータDELY_LAT_DATA<G１:G３>を生成し、第１〜第３多重化部３３９_４、３３９_５、３３９_６の各々は、ハーフエディチーブレイテンシ選択情報信号HAL<１:３>に応じて、ラッチされたリードデータLAT_DATA<G１:G３>及び遅延されたリードデータDELY_LAT_DATA<G１:G３>のうち、いずれか一つを選択して出力する。すなわち、第１多重化部３３９_４は、論理ローレベルのラッチされたハーフエディチーブレイテンシ選択情報信号LAT_HAL<１>に応じて、ラッチされたリードデータLAT_DATA<G１>を選択して選択されたリードデータSEL_DATA<G１>として出力し、第２多重化部３３９_５は、論理ハイレバルのラッチされたハーフエディチーブレイテンシ選択情報信号LAT_HAL<２>に応じて、遅延されたリードデータDELY_LAT_DATA<G２>を選択して選択されたリードデータSEL_DATA<G２>として出力し、第３多重化部３３９_６は、論理ローレベルのラッチされたハーフエディチーブレイテンシ選択情報信号LAT_HAL<３>に応じて、ラッチされたリードデータLAT_DATA<G３>を選択して選択されたリードデータSEL_DATA<G３>として出力する。これにより、P２Sコンバーター３３９_７は第１〜第３多重化部３３９_４、３３９_５、３３９_６から選択されて出力されるリードデータSEL_DATA<G１>、SEL_DATA<G２>、SEL_DATA<G３>を並列に受信し、直列に変換して連続するリードコマンドRD_CMD<１:３>に対応するリードデータDATAを空白なく順次メモリコントローラ２００に伝送する。

一方、本実施の形態では、半導体メモリ装置及びこれを含むメモリシステムの動作をBL１０の伝送モードに関してのみ説明したが、BL４の伝送モード及びBL８の伝送モードでも本発明を適用可能である。すなわち、BL４の伝送モード及びBL８の伝送モードでは、メモリコントローラ２００が連続するリードコマンドRD_CMD<１:３>を、それらのコマンド間の間隔 tCCDが一定であるように伝送して、連続するリードコマンドRD_CMD<１:３>の各々に対応してトグリングされるハーフエディチーブレイテンシ選択情報信号HAL<１:３>を伝送するのではなく、一定の論理レベルを有するハーフエディチーブレイテンシ選択情報信号HAL<１:３>を伝送すればよい。そうすると、データ出力制御部３３９は、基本リードレイテンシRLにハーフエディチーブレイテンシを付加しない状態でリードデータDATAを出力する。

このような本発明によれば、連続するリードコマンドに対応するリードデータを空白なく連続的に出力することができるので、単位時間当たりのデータ伝送量(bandwidth)を改善できる利点がある。

本発明の技術的思想は上記実施の形態によって具体的に記述されたが、以上で説明した実施の形態は、本発明を説明するためのものであり、いかなる面でも本発明を制限するものではないことに注意されなければならない。また、当業者により本発明の技術的思想の範囲内で様々な置換、変形及び変更で様々な実施の形態が可能であることを理解できるであろう。

例えば、本発明の実施の形態ではリード経路動作を例に挙げて説明しているが、必ずしもこれに限定されるものではなく、書き込み経路動作にも本発明を適用することができる。

１００：メモリシステム
２００：メモリコントローラ
３００：半導体メモリ
３１０：内部クロック信号生成部
３２０：レイテンシ設定部
３３０：レイテンシ反映部
３３１：レイテンシ制御部
３３３：遅延部
３３５：データ出力部
３３７：HAL出力部
３３９：データ出力制御部
３３９_１〜３３９_３：Ｄフリップフロップ
３３９_４〜３３９_６：多重化部
３３９_７：P２Sコンバーター

Claims

外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック信号生成部と、
信号を出力する際の基本レイテンシを設定する基本レイテンシ設定部と、
連続するコマンドの各々に対して、前記基本レイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシをハーフレイテンシ選択情報信号に応じて選択的に付加するレイテンシ反映部と
を備えることを特徴とする半導体メモリ装置。
前記内部クロック信号が、前記外部クロック信号の周期が２分周されたクロック信号である
ことを特徴とする請求項１に記載の半導体メモリ装置。
４ビットバースト長伝送モードまたは８ビットバースト長伝送モードの場合、連続する前記コマンド間のクロック間隔(tCCD)が、一定である
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記レイテンシ反映部が、前記基本レイテンシに応答してデータをラッチし、前記外部クロック信号の１クロック周期と等しい遅延量を前記ラッチされたデータに付加せずに、前記ハーフレイテンシ選択情報信号に応じて前記ラッチされたデータまたは遅延された前記ラッチされたデータを出力する
ことを特徴とする請求項３に記載の半導体メモリ装置。
１０ビットバースト長伝送モードの場合、連続する前記コマンドが、第１間隔及び前記第１間隔と異なる第２間隔で交互するコマンド間の間隔(tCCD)で伝送される
ことを特徴とする、請求項１に記載の半導体メモリ装置。
前記第１間隔及び前記第２間隔が、各々前記外部クロック信号の４クロック周期及び６クロック周期に対応する
ことを特徴とする請求項５に記載の半導体メモリ装置。
前記レイテンシ反映部が、前記コマンドのうち、交互に選択される一方側のコマンドに対しては、前記基本レイテンシに前記ハーフレイテンシを選択的に付加する
ことを特徴とする請求項５に記載の半導体メモリ装置。
前記レイテンシ反映部が、前記コマンド間の間隔(tCCD)が前記外部クロック信号の４クロック周期である場合、前記基本レイテンシに前記ハーフレイテンシを付加する
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記レイテンシ反映部が、前記コマンドの間の間隔(tCCD)が前記外部クロック信号の６クロック周期である場合、前記基本レイテンシに前記ハーフレイテンシを付加しない
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記レイテンシ反映部が、連続する前記コマンドのうち、最初のコマンドに対しては前記基本レイテンシに前記ハーフレイテンシを付加しない
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記基本レイテンシが、モードレジスターセットを介して設定される
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記ハーフレイテンシ選択情報信号が、ピンを介して印加される
ことを特徴とする請求項１に記載の半導体メモリ装置。
外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック生成部と、
基本レイテンシ及びカラムアドレスストローブ(CAS)レイテンシにより基本リードレイテンシを決定するレイテンシ制御部と、
連続するリードコマンドの各々に応答して、バースト長に対応するリードデータを各々ラッチし、前記基本リードレイテンシに応じて、ラッチされたそれぞれの前記リードデータを順次出力するデータ出力部と、
連続する前記リードコマンドの各々に応答して、ハーフレイテンシ選択情報信号をラッチし、前記基本リードレイテンシに応じて、ラッチされた前記ハーフレイテンシ選択情報信号を出力するハーフレイテンシ選択情報信号出力部と、
前記ハーフレイテンシ選択情報信号出力部の出力信号に応答して、前記データ出力部から順次出力されるラッチされた前記リードデータの各々を前記内部クロック信号の半周期と等しいハーフレイテンシだけ選択的に遅延させて外部に出力するデータ出力制御部と
を備えることを特徴とする半導体メモリ装置。
前記内部クロック信号が、前記外部クロック信号の周期が２分周されたクロック信号
であることを特徴とする請求項１３に記載の半導体メモリ装置。
前記データ出力部が、連続する前記リードコマンドに対応する前記リードデータをそれぞれラッチする複数のパイプラッチ部を備える
ことを特徴とする、請求項１３に記載の半導体メモリ装置。
前記データ出力制御部が、
複数の前記パイプラッチ部から出力されたそれぞれの前記リードデータを前記ハーフレイテンシと等しい遅延量だけ遅延させて出力する複数の遅延回路と、
前記ハーフレイテンシ選択情報信号出力部の出力信号に応答して、複数の前記パイプラッチ部から各々出力された前記リードデータ及び複数の前記遅延回路から各々出力された遅延された前記リードデータを選択的に出力する複数の多重化部と、
複数の前記多重化部の出力信号を並列に受信して直列に出力する並列/直列コンバーターと
を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
４ビットバースト長伝送モードまたは８ビットバースト長伝送モードの場合、連続する前記コマンド間の間隔(tCCD)が一定である
ことを特徴とする請求項１３に記載の半導体メモリ装置。
前記データ出力制御部が、前記クロック信号を受信し、前記クロック信号に応答して、前記データ出力部から出力された各前記リードデータを遅延させない
ことを特徴とする請求項１７に記載の半導体メモリ装置。
１０ビットバースト長伝送モードの場合、連続する前記リードコマンドが、第１間隔及び前記第１間隔と異なる第２間隔で交互するコマンド間の間隔(tCCD)で伝送される
ことを特徴とする請求項１３に記載の半導体メモリ装置。
前記第１間隔及び第２間隔が、各々前記外部クロック信号の４クロック周期及び６クロック周期に対応する
ことを特徴とする請求項１９に記載の半導体メモリ装置。
前記データ出力制御部が、連続する前記リードコマンドのうち、交互に選択された一方側のコマンドに応答して、前記データ出力部から出力された前記リードデータを遅延させて出力する
ことを特徴とする請求項１９に記載の半導体メモリ装置。
前記データ出力制御部が、前記コマンド間の間隔(tCCD)が前記外部クロック信号の４クロック周期である場合、前記データ出力部から出力される前記リードデータを前記ハーフレイテンシと等しい遅延量だけ遅延させて外部に出力し、前記コマンド間の間隔(tCCD)が前記外部クロック信号の６クロック周期である場合、前記データ出力部から出力される前記リードデータを遅延させずに外部に出力する
ことを特徴とする請求項２０に記載の半導体メモリ装置。
前記データ出力制御部が、連続する前記コマンドのうち、最初のコマンドに応答して、前記データ出力部から出力される前記リードデータを遅延させずに外部に出力する
ことを特徴とする請求項２２に記載の半導体メモリ装置。
前記基本レイテンシ及び前記カラムアドレスストローブレイテンシが、モードレジスターセットを介して設定される
ことを特徴とする請求項１３に記載の半導体メモリ装置。
前記ハーフレイテンシ選択情報信号が、割り当てられたピンを介して印加される
ことを特徴とする請求項１３に記載の半導体メモリ装置。
データを保存及び提供する半導体メモリ装置と前記半導体メモリ装置を制御するメモリコントローラとを備えるメモリシステムにおいて、
外部クロック信号及び連続的なカラムコマンドを前記半導体メモリ装置に伝送する際、連続的な前記カラムコマンドを交互する第１間隔及び第２間隔で前記半導体メモリ装置に伝送し、連続的な前記カラムコマンドの各々のためのハーフレイテンシ選択情報信号を前記半導体メモリ装置に伝送する前記メモリコントローラと、
前記メモリコントローラから前記外部クロック信号及び連続的な前記カラムコマンドの印加を受けて、前記外部クロック信号を分周することによって内部クロック信号を生成し、前記ハーフレイテンシ選択情報信号に応じて、基本リードレイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシを選択的に付加する前記半導体メモリ装置と
を備えることを特徴とするメモリシステム。
前記半導体メモリ装置が、
前記外部クロック信号の周期を２分周して前記内部クロック信号を生成する内部クロック信号生成部と、
前記基本リードレイテンシを設定するた基本レイテンシ設定部と、
前記ハーフレイテンシ選択情報信号に応答して、前記基本リードレイテンシに前記ハーフレイテンシを選択的に付加するレイテンシ反映部と
を備えることを特徴とする請求項２６に記載のメモリシステム。
前記メモリコントローラが、連続的な前記カラムコマンドを１０ビットバースト長伝送モードで伝送する
ことを特徴とする請求項２６に記載のメモリシステム。
前記第１クロック間隔及び前記第２クロック間隔が、各々前記外部クロック信号の４クロック周期及び６クロック周期に対応する
ことを特徴とする請求項２８に記載のメモリシステム。
前記半導体メモリが、前記コマンド間の間隔(tCCD)が前記外部クロック信号の４クロック周期である場合、前記基本リードレイテンシに前記ハーフレイテンシを付加して、前記コマンド間の間隔(tCCD)が前記外部クロック信号の６クロック周期である場合、前記基本リードレイテンシに前記ハーフレイテンシを付加しない
ことを特徴とする請求項２９に記載のメモリシステム。
前記半導体メモリ装置が、連続する前記コマンドのうち、最初のコマンドに対しては前記基本レイテンシに前記ハーフレイテンシを付加しない
ことを特徴とする請求項３０に記載のメモリシステム。
前記メモリコントローラが、
連続的な前記カラムコマンドを伝送する場合、前記コマンド間の間隔(tCCD)が一定のクロック間隔で伝送し、
同じ論理レベルの前記ハーフレイテンシ選択情報信号を伝送する
ことを特徴とする請求項２６に記載のメモリシステム。
前記メモリコントローラが、４ビットバースト長伝送モードまたは８ビットバースト長伝送モードで連続的な前記コマンドを一定の間隔で伝送する
ことを特徴とする請求項３２に記載のメモリシステム。
前記半導体メモリ装置が、前記基本エディチーブレイテンシに応答してデータをラッチし、前記外部クロック信号の１クロック周期と等しい遅延量で前記ラッチされたデータを遅延させずに、前記ハーフレイテンシ選択情報信号に応答して、前記ラッチされたデータまたは遅延された前記ラッチされたデータを出力する
ことを特徴とする請求項３３に記載のメモリシステム。
前記基本レイテンシが、モードレジスターセットを介して設定される
ことを特徴とする請求項２６に記載のメモリシステム。
前記ハーフレイテンシ選択情報信号が、ピンを介して連続的に印加される
ことを特徴とする請求項２６に記載のメモリシステム。