CN100367410C - 改进预充电时间的半导体存储装置 - Google Patents

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Abstract

本发明揭示一种改进预充电时间的半导体存储装置。存储单元阵列具有沿行及列排列的多个存储单元及与前述存储单元连接的位线及字线。命令缓冲电路至少接受使行激活用的激活信号及时钟信号，并根据激活信号生成对位线进行预定充电用的内部预充电信号，所述命令缓冲电路，包括接受所述时钟信号及所述激活信号的锁存电路，所述锁存电路根据所述时钟信号，将所述激活信号进行锁存，接受所述锁存电路锁存的所述激活信号及所述时钟信号的逻辑电路，所述逻辑电路生成所述内部预充电信号，以及将由所述逻辑电路供给的所述内部预充电信号延迟并生成内部激活信号的延迟电路。

Description

改进预充电时间的半导体存储装置
相关申请的交义参考
本申请基于并主张先前日本专利申请NO.2002-348927(2002年11月29日提交)的优先权利益，其全部的内容通过参考组合于此。
技术领域
本发明涉及半导体存储装置、例如动态随机存储器(DRAM)，特别涉及其预充电。
背景技术
DRAM通常在使字线处于不激活的状态下，具有对位线进行预充电的外部命令信号，即预充电命令信号。为此，DRAM具有接受预充电命令信号的引脚或焊盘。
以往的DRAM具有地址缓冲电路、命令缓冲电路、以及沿行及列配置多个存储单元而形成的存储单元阵列。地址缓冲电路接受地址信号，将内部地址信号输出。命令缓冲电路根据时钟信号，接受预充电命令信号、激活命令信号、刷新命令信号及写/读命令信号，将与各命令信号对应的内部预充电命令信号、内部激活命令信号、内部刷新命令信号及内部写/读命令信号输出。预充电命令信号是使位线进行预充电用的命令，激活命令信号是使行激活用的命令。刷新命令信号是使存储单元进行刷新用的命令，写/读命令信号是进行数据写入/读出用的命令。存储单元阵列根据命令缓冲电路供给的各内部命令信号，从地址缓冲电路接受地址信号，选择所需要的存储单元，进行数据写入或读出等动作。
如上所述，DRAM根据时钟信号CLK，从外部接受各种命令信号。在这些命令信号中，预充电命令信号PRC在DRAM内部的时间控制中承担着重要的任务。
然而，随着DRAM动作的高速化，根据时钟信号CLK来输入全部的外部命令，在时间上就变得很困难。
即，如图9所示，在从激活命令信号ACT到下一个激活命令信号ACT的时间tRC相对于时间信号CLK的周期是足够长的情况下，对于DRAM的动作就有余量。因此，DRAM在从激活命令信号ACT到下一个激活命令信号ACT之间，就能够接受预充电命令PRC。
但是，如图10所示，相对于时间信号CLK的周期，若时间tRC较短时，则DRAM就很难从外部输入预充电命令信号PRC。
因此，考虑不从外部输入预充电命令信号PRC，而在DRAM内部控制预充电时间。但是，如图10所示，必须在从激活命令信号ACT到下一个激活命令信号ACT之前，自动进行开始预充电那样的控制。为了进行该控制，例如必须有定时器，但是很难形成高精度的定时器。因此，难以正确控制预充电开始时间。所以，希望有能够正确控制预充电的时间的半导体存储装置。
发明内容
按照本发明第1方面的半导体存储装置，包括
具有沿行及列排列的多个存储单元及与所述存储单元连接的位线及字线的存储单元排列，以及
至少接受使所述行激活用的激活信号及时钟信号的命令缓冲电路，所述命令缓冲电路根据所述激活信号，生成对所述位线进行预充电用的内部预充电信号，
所述命令缓冲电路，包括
接受所述时钟信号及所述激活信号的锁存电路，所述锁存电路根据所述时钟信号，将所述激活信号进行锁存，
接受所述锁存电路锁存的所述激活信号及所述时钟信号的逻辑电路，所述逻辑电路生成所述内部预充电信号，以及
将由所述逻辑电路供给的所述内部预充电信号延迟并生成内部激活信号的延迟电路。
按照本发明的第2方面的半导体存储装置，包括
具有沿行及列排列的多个存储单元及与所述存储单元连接的位线及字线的存储单元排列，
至少接受使所述行激活用的激活信号及时钟信号的命令缓冲电路，所述命令缓冲电路根据所述激活信号、生成内部激活信号，以及
根据由所述命令缓冲电路输出的所述内部激活信号、生成对所述位线进行预充电用的内部预充电信号的控制电路，所述控制电路控制所述字线被选择的时间，
所述命令缓冲电路，包括
接受所述时钟信号及所述激活信号的锁存电路，所述锁存电路根据所述时钟信号、将所述激活信号进行锁存，
接受所述锁存电路锁存的所述激活信号及所述时钟信号的逻辑电路，所述逻辑电路生成所述内部预充电信号，以及
将由所述逻辑电路供给的所述内部预充电信号延迟并生成内部激活信号的延迟电路，
所述控制电路，包括
根据所述激活信号对时钟信号进行计数的计数器，所述计数器对时钟信号进行计数若达到预先设定的值、则输出信号，以及
根据所述激活信号复位、并根据由所述计数器输出的所述信号置位的触发电路，以及
在所述触发电路被置位时、生成所述预充电信号的生成电路。
附图说明
图1所示为第1实施形态有关的半导体存储装置的简要构成图。
图2所示为图1所示的命令缓冲电路的一部分电路图。
图3A所示为图1所示的存储单元阵列及其周边电路的简要构成图。
图3B所示为图3A的主要部分的电路图。
图4所示为图2所示的命令缓冲电路的动作时序图。
图5所示为图3所示的电路在数据读出时的动作时序图。
图6所示为本发明第2实施形态的构成图。
图7所示为图6所示控制电路的一个例子的电路图。
图8所示为图7所示的电路的动作时序图。
图9所示为以往的DRAM的动作时序图。
图10所示为以往的DRAM的其它动作时序图。
具体实施方式
下面参照附图说明本发明的实施形态。
(第1实施形态)
图1至图5所示为本发明第1实施形态。第1实施形态的特征在于，不从外部取入预充电命令信号，而在命令缓冲电路中与激活命令信号ACT同步生成。为此，该DRAM没有从外部接受预充电命令信号的引脚或焊盘。另外还具有的特征在于，该DRAM的动作周期是从预充电开始。
图1所示为第1实施形态有关的DRAM的简要构成。该DRAM具有地址缓冲电路11、命令缓冲电路12及存储单元阵列13。地址缓冲电路11接受地址信号Add，将内部地址信号Addx输出。命令缓冲电路12根据时钟信号CLK，从外部接受激活命令信号ACT、刷新命令信号REF及写/读命令信号W/R。该命令缓冲电路12与激活命令信号ACT相对应，生成内部预充电命令信号PRCx及内部激活命令信号ACTx，与刷新命令信号REF及写/读命令信号/W/R相对应，分别生成内部刷新命令信号REFx及内部写/读命令信号W/Rx。存储单元阵列13是沿行及列配置多个存储单元，根据由命令缓冲电路12供给的预充电命令信号PRC及各内部命令信号、以及来自地址缓冲电路11的地址信号，选择所需要的存储单元，进行数据写入或读出等动作。
图2所示为命令缓冲电路12的一部分，所示为内部预充电命令信号PRCx及内部激活信号ACTx的生成单元。在图2中，由外部供给的激活命令信号ACT及时钟信号CLK供给锁存电路12a。该锁存电路12a根据时钟信号CLK，将激活命令信号ACT进行锁存，将其反相信号输出。该锁存电路12a的输出信号及时钟信号CLK供给逻辑电路12b。该逻辑电路12b例如由与非门电路及反相器电路的串联电路构成。该逻辑电路12b的输出信号供给反相器电路12c，从该反相器电路12c的输出端输出内部预充电命令信号PRCx。另外，逻辑电路12b的输出信号依次供给具有规定延迟时间的延迟电路12d及反相器电路12e，由该反相器电路12e输出内部激活命令信号ACTx。因此，内部激活命令信号ACTx与内部预充电命令信号PRCx相比，由于延迟电路12d的延迟时间而延迟。
图3A所示为存储单元阵列13及其周边电路。在存储单元阵列13的周围配置行控制单元13a、行译码器13b及读出放大器13c。
前述行控制单元13a接受来自前述地址缓冲电路的行地址信号、来自前述命令缓冲电路2的内部激活命令信号ACTx及内部预充电命令信号PRCx。前述行译码器13b将由行控制单元13供给的行地址信号进行译码，选择所需要的字线WL。
与前述字线WL连接有例如由晶体管及电容器构成的存储单元MC。在前述位线BL与/BL(/表示反相信号)的相互之间连接有将位线BL及/BL预充电至电源电压VDD的1/2的预充电(PRC)电路13d。前述读出放大器13c检测位线BL及/BL的电位。
图3B所示为行控制单元13a及行译码器13b的简要构成。行译码器13b中设置根据未图示的译码电路的输出信号来驱动字线的例如驱动器13e及13f。
行控制单元13a在利用预充电动作而使字线WL处于非选择状态(低电平)后，进行控制以激活与新地址对应的字线。即，行控制单元13a中设置与非门电路13i，内部激活命令信号ACTx及字线监视信号/WLUP供给该与非门电路13i的输入端。该字线监视信号/WLUP是在选择某一条字线成为高电平时成为激活状态的信号，以监视预充电的结束。该字线监视信号/WLUP利用与行译码器13b连接的生成电路生成的。该生成电路13j例如由输入端与行译码器13b的驱动器13e和13f相互之间连接的驱动器13g、以及与该驱动器13b连接的反相器电路13h构成，从反相器电路13h的输出端输出字线监视信号/WLUP。因此，字线监视信号/WLUP在字线被选择而成为高电平时，则成为低电平，表示预充电已结束。另外，若字线为不被选择而成为低电平时，字线监视信号/WLUP则成为高电平。另外，字线监视信号/WLUP的生成电路不限定于上述构成。
前述与非门电路13i的输出信号ACTxx在内部激活命令信号ACTx为高电平、字线监视信号WLUP为高电平时，即预充电期间为高电平。根据该信号ACTxx，将与新地址对应的字线激活，进行数据的写入或读出动作。
图4所示为图2所示的命令缓冲电路12的动作。如图4所示，若与激活命令信号ACT相应生成预充电命令信号PRCx，则与该预充电命令信号PRCx相应立即开始预充电。然后，在开始预充电时，使字线WL为非激活状态，若预充电结束，则字线WL被激活。字线监视信号/WLUP监视字线被激活的状态，即监视预充电的结束。若根据字线监视信号/WLUP检测到预充电结束，则该周期所要求的字线被激活，字线监视信号/WLUP表示字线被激化的状态。然后，在时钟信号CLK的下一个周期中，从预充电开始动作。
图5所示为数据读出时的动作。若根据预充电命令信号PRCx进行预充电，则位线BL及/BL被预充电至例如VDD/2。在该状态下，若字线WL被选择，则字线监视信号/WLUP成为低电平，位线BL及/BL的电位相应于存储单元中存储的数据而变化。该位线BL及/BL的电位利用读出放大器13进行检测并放大。
然后，利用下一个周期的预充电命令信号PRCx进行预充电。接着，若内部激活命令信号ACTx成为低电平，则字线WL成为非选择状态。在预充电命令信号PRCx及内部激活命令信号ACTx为低电平期间中，进行位线的预充电及行地址的译码。
根据上述第1实施形态，根据激活命令信号ACT生成内部预充电信号PRCx。因此，即使在时钟信号CLK的频率升高时，也能够可靠地生成内部预充电信号PRCx。
而且，能够根据由外部供给的1个激活命令信号ACT生成内部预充电信号PRCx及内部激活命令信号ACT的2个信号。因此，由于不需要从外部供给预充电命令信号，所以不需要设置接受预充电命令信号的引脚或焊盘。
另外，内部激活命令信号ACTx比内部预充电信号PRCx略有延迟，而且在与字线监视信号/WLUP相应的位线预充电结束后，将内部激活命令信号ACTx供给行控制单元13a内，使其开始实际的写入或读出动作。因此，即使是时钟信号实现高速化的情况下，也能够进行可靠的动作。
再有，在内部预充电命令信号PRCx及内部激活命令信号ACTx为低电平的期间Tpd中，几乎同时进行位线的预充电及行地址的译码。因此，能够实现高速动作。
(第2实施形态)
图6所示为本发明的第2实施形态。
第1实施形态是从预充电动作开始激活周期的。但是，最后的激活周期结束之后，在从外部没有供给激活命令信号ACT时，考虑到至下一个预充电动作的时间将变成非常长。在这种情况下，将保持最后选择的字线被选择的状态原封不动。若保持选择字线的状态原封不动长时间放置，则晶体管性能将恶化，使可靠性下降。因此，第2实施形态是限制字线被选择的最长时间。
图6所示为第2实施形态，对于与第1实施形态相同的部分附加同一符号。在图6中，由命令缓冲电路12输出的激活命令信号ACT及内部预充电命令信号PRCx供给控制电路15。该控制电路15限制字线被选择的最长时间，同时在字线被长时间选择时，生成内部预充电命令信号PRCx。即，该控制电路15在字线被选择后，在规定时间内激活命令信号ACT不供给命令缓冲电路12时，生成预充电命令PRCx。另外，在设定时间内激活命令信号ACT供给命令缓冲电路12时，则该激活命令信号优先，开始预充电，并进行激活动作。
图7所示为控制电路15的一个例子的构成图。对于与图2相同的部分附加同一符号，仅说明其不同的部分。
由命令缓冲电路12输出的激活命令信号ACT与时钟信号CLK一起例如供给计数器15a。该计数器15a是对字线最长选择时间进行计数用的，根据激活命令信号ACT对时钟信号CLK进行计数。即，该计数器15a是所谓预置计数器，对该计数器15a预置相当于字线最大选择时间的值，若计数值达到预置的值，则产生输出信号。该输出信号供给触发电路15b的一输入端。激活命令信号ACT供给该触发电路15b的另一输入端。该触发电路15b利用计数器15a的输出信号置位，利用激活命令信号ACT复位。该触发电路15b的置位输出信号作为预充电请求信号PRCREQ，与前述时钟信号CLK一起供给锁存电路15c。该锁存电路15c的输出信号与时钟信号CLK一起供给逻辑电路15d。该逻辑电路15d的输出信号与逻辑电路12b的输出信号一起供给或门电路15e。该或门电路15e的输出信号通过反相器电路15f，作为内部预充电命令信号PRCx输出。
下面参照图8说明上述控制电路15的动作，命令缓冲电路12接受激活命令信号ACT，若该信号通过锁存电路12a从逻辑电路12b输出，则如前述，输出内部预充电命令信号PRCx及比它略有延迟的内部激活命令信号ACTx。与此同时，利用由命令缓冲电路12输出的激活命令信号ACT，将触发电路15b复位，计数器15a开始计数动作。在该计数动作的中途，若供给下一个激活命令信号ACT，则计数器15a被复位，计数动作从最初开始重复进行。
另外，若计数器15a的计数值达到预置的值，则触发电路15b被置位，由该触发电路15b输出高电平的预充电请求信号PRCREQ。该信号PRCREQ通过锁存电路15c、逻辑电路15d及或门电路e，供给反相器电路15f，由该反相器电路15f输出内部预充电命令信号PRCx。因此，被选择的字线成为非选择状态，进行预充电动作。
根据上述第2实施形态，控制电路15能够根据由外部供给的激活命令信号ACT，可靠地生成内部预充电命令信号PRCx及内部激活命令信号ACTx。而且，在激活命令信号与下一个激活命令信号的间隔比预先设定的时间要长时，自动生成内部预充电命令信号PRCx，进行预充电动作，同时使选择状态的字线处于非选择状态。因此，能够防止晶体管性能的恶化，能够提高可靠性。
另外，在第2实施形态中，控制电路15是用计数器15a构成的。但是，并不限于此，例如也可以用预置定时器来构成。
再有，上述各实施形态说明的是将本发明选用于DRAM的情况。但是，并不限于DRAM，可以将各实施形态适用于对位线进行预充电的存储器。
对于本专业中熟练的人员来说可容易地想到附加的优点和修改。因此在更宽的范围内本发明不受限于这里示明的和描述的具体细节和有代表性的实施例。因此，可作各种修改而不偏离如所附权利要求和其等效内容所定的一般发明概念的精神和范围。

Claims (8)

1.一种半导体存储装置，其特征在于，包括
具有沿行及列排列的多个存储单元及与所述存储单元连接的位线及字线的存储单元排列，以及
至少接受使所述行激活用的激活信号及时钟信号的命令缓冲电路，所述命令缓冲电路根据所述激活信号，生成对所述位线进行预充电用的内部预充电信号，
所述命令缓冲电路，包括
接受所述时钟信号及所述激活信号的锁存电路，所述锁存电路根据所述时钟信号，将所述激活信号进行锁存，
接受所述锁存电路锁存的所述激活信号及所述时钟信号的逻辑电路，所述逻辑电路生成所述内部预充电信号，以及
将由所述逻辑电路供给的所述内部预充电信号延迟并生成内部激活信号的延迟电路。
2.如权利要求1所述的半导体存储装置，其特征在于，还包括
与所述存储单元阵列的位线连接的预充电电路，该预充电电路根据所述预充电信号，对所述位线进行预充电。
3.如权利要求1所述的半导体存储装置，其特征在于，
所述存储单元阵列构成DRAM。
4.如权利要求1所述的半导体存储装置，其特征在于，还包括
监视所述字线的电位并检测所述字线的预充电期间的检测电路，以及
根据所述激活信号及所述检测电路的检测输出信号、激活所希望的字线以进行激活动作的逻辑电路。
5.一种半导体存储装置，其特征在于，包括
具有沿行及列排列的多个存储单元及与所述存储单元连接的位线及字线的存储单元排列，
至少接受使所述行激活用的激活信号及时钟信号的命令缓冲电路，所述命令缓冲电路根据所述激活信号、生成内部激活信号，以及
根据由所述命令缓冲电路输出的所述内部激活信号、生成对所述位线进行预充电用的内部预充电信号的控制电路，所述控制电路控制所述字线被选择的时间，
所述命令缓冲电路，包括
接受所述时钟信号及所述激活信号的锁存电路，所述锁存电路根据所述时钟信号、将所述激活信号进行锁存，
接受所述锁存电路锁存的所述激活信号及所述时钟信号的逻辑电路，所述逻辑电路生成所述内部预充电信号，以及
将由所述逻辑电路供给的所述内部预充电信号延迟并生成内部激活信号的延迟电路，
所述控制电路，包括
根据所述激活信号对时钟信号进行计数的计数器，所述计数器对时钟信号进行计数若达到预先设定的值、则输出信号，以及
根据所述激活信号复位、并根据由所述计数器输出的所述信号置位的触发电路，以及
在所述触发电路被置位时、生成所述预充电信号的生成电路。
6.如权利要求5所述的半导体存储装置，其特征在于，还包括
与所述存储单元阵列的位线连接的预充电电路，该预充电电路根据所述预充电信号、对所述位线进行预充电。
7.如权利要求5所述的半导体存储装置，其特征在于，
所述存储单元阵列构成DRAM。
8.如权利要求5所述的半导体存储装置，其特征在于，还包括
监视所述字线的电位并检测所述字线的预充电期间的检测电路，以及
根据所述激活信号及所述检测电路的检测输出信号、激活所希望的字线以进行激活动作的逻辑电路。
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