DE102006041963A1 - Halbleiter-Speicherelement - Google Patents

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DE102006041963A1
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Kyung-Hyun Hwaseong Kim
Jae-Woong Lee
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Abstract

Die vorliegende Erfindung betrifft ein Halbleiter-Speicherelement. DOLLAR A Das Halbleiter-Speicherelement weist auf: einen Steuersignal-Erzeuger (100) zum Kombinieren extern gelieferter Befehlssignale, um ein Testsignal (TMRS) zu erzeugen; einen Set/Reset-Signalerzeuger (200) zum Empfangen eines extern gelieferten Modus-Einstellsignals (MA) in Abhängigkeit von dem Testsignal (TMRS) und zum Erzeugen eines ersten Set/Reset-Signals (S/R INFO), wenn das Modus-Einstellsignal ein Signal ist, welches ein individuelles Setzen/Rücksetzen anzeigt; einen Testlogik-Bereich (500) zum Speichern und anschließenden Ausgeben des Modus-Einstellsignals (MA) in Abhängigkeit von dem Testsignal (TMRS); einen Set/Reset-Mastersignalerzeuger (300) zum Empfangen des ersten Set/Reset-Signals (S/R INFO), um ein Set/Reset-Mastersignal (S/R MAST) zum gemeinsamen Steuern eines Testmodus von internen Blöcken des Halbleiter-Speicherelements auszugeben; und einen Teststeuersignal-Erzeuger (400) zum Verarbeiten eines Ausgangssignals (LS) des Testlogik-Bereichs, um eine Mehrzahl von Steuersignalen zu erzeugen, und zum Erzeugen des Set/Reset-Mastersignals (S/R MAST) als eine Mehrzahl von Test-Steuersignalen (TMRS SET) in Abhängigkeit von der Mehrzahl von Steuersignalen. DOLLAR A Verwendung beispielsweise in der Speichertechnik.

Description

  • Die vorliegende Erfindung betrifft ein Halbleiter-Speicherelement.
  • Ein Test zum Erkennen eines bestimmten Defekts in einem Halbleiter-Speicherelement wird nicht in einem normalen Modus des Speichers sondern in einem besonderen Testmodus durchgeführt, welcher einen entsprechenden Defekt am besten erkennen kann. Zu diesem Zweck kann das Halbleiter-Speicherelement ein Testmodus-Register beinhalten, um einen Testmodus des Halbleiter-Speicherelements einzustellen.
  • Das Testmodus-Register programmiert und speichert verschiedene Optionen, wie eine Latenzzeit der Spalten-Adressabtastung (column address strobe – CAS), einen Burst-Typ und eine Burst-Länge, welche jeweils einer Mehrzahl unterschiedlicher Testmoden entsprechen. Wenn ein Befehl zum Einstellen eines bestimmten Testmodus extern eingegeben wird, bestimmt das Testmodus-Register einen Testmodus entsprechend dem eingegebenen Befehl und erzeugt ein Testmodus-Einstellsignal, um für ein Einstellen des Halbleiter-Speicherelements in dem ermittelten Testmodus zu sorgen.
  • Ein herkömmliches Halbleiter-Speicherelement ist nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • 1 ist ein Blockdiagramm zur Darstellung eines herkömmlichen Testmodus-Halbleiter-Speicherelements. Das Testmodus-Halbleiter-Speicherelement gemäß 1 umfasst einen Steuersignal-Erzeuger 10, ein Latch oder Latch-Register 11, ein Zeilenadress-Latch 12, ein Spaltenadress-Latch 13, einen Spaltendecodierer 14, einen Zeilendecodierer 15, ein Speicherzellenfeld oder eine Speicherzellenanordnung 16, einen Leseverstärker 17, einen Ausgangspuffer 18, ein Pad 19, einen Set/Reset-Signalerzeuger 20, einen Teststeuersignal-Erzeuger 30 und einen Testlogik-Bereich 40.
  • Der Steuersignal-Erzeuger 10 empfängt Befehle von einem externen Bereich des Testaufbaus und gibt verschiedene Steuersignale an den Spaltendecodierer 14, den Zeilendecodierer 15 und den Testlogik-Bereich 40 aus. Das Latch 11 empfängt Modus-Einstellsignale von dem externen Bereich über einen Adressbus und überträgt sie an den Set/Reset-Signalerzeuger 20 und den Testlogik-Bereich 40. Das Zeilenadress-Latch 12 und das Spaltenadress-Latch 13 empfangen die Modus-Einstellsignale A[12:0] von dem externen Bereich und übertragen sie zu dem Zeilendecodierer 15 bzw. dem Spaltendecodierer 14. Der Spaltendecodierer 14 und der Zeilendecodierer 15 sind mit der Speicherzellenanordnung 16 verbunden, und eine Ausgabe der Speicherzellenanordnung 16 wird sequenziell an den Leseverstärker 17, den Ausgangspuffer 18 und das Pad 19 übertragen.
  • Der Set/Reset-Signalerzeuger 20 empfängt ein Testsignal TMRS von dem Steuersignal-Erzeuger 10 und Modus-Einstellsignale MA[12:0] von dem Latch 11, um ein Test-MRS-Resetsignal TMRS RESET auszugeben. Der Testlogik-Bereich 40 empfängt die Modus-Einstellsignale MA[12:0] von dem Latch 11, um N-Bit-Einstellsignale LS[8:0] aus zugeben, wobei L von 1 bis N läuft. Der Teststeuersignal-Erzeuger 30 empfängt die Einstellsignale LS[8:0], wobei L von 1 bis N läuft, von dem Testlogik-Bereich 40 und das Test-MRS-Resetsignal TMRS RESET von dem Set/Reset-Signalerzeuger 20, um Test-Steuersignale TMRS SET0 bis TMRS SETM auszugeben und an alle einzelnen Test-Zielblöcke des Halbleiter-Speicherelements anzulegen.
  • Der Betrieb des herkömmlichen Testmodus-Halbleiter-Speicherelements ist nachfolgend unter Bezugnahme auf 1 beschrieben.
  • Wenn der Steuersignal-Erzeuger 10 verschiedene Befehle von dem externen Bereich empfängt, um Signale auszugeben, welche ein Taktsignal CLK und ein Testsignal TMRS beinhalten, um einen internen Betrieb des Halbleiter-Speicherelements zu steuern, und wenn das Latch 11 die Modus-Einstellsignale A[12:0] über einen Adressbus von dem externen Bus empfängt und diese ausgibt, empfängt der Testlogik-Bereich 40 das Taktsignal CLK und das Testsignal TMRS von dem Steuersignal-Erzeuger 10 und eine Kombination der Modus-Einstellsignale MA[12:0] von dem Latch 11, um den Eintritt oder Übergang in den Testmodus zu erkennen, und der Testlogik-Bereich 40 gibt die N-Bit-Einstellsignale LS[8:0] von MRSen erster bis N-ter Schritte aus, wobei L von 1 bis N läuft. Der Set/Reset-Signalerzeuger 20 empfängt die Modus-Einstellsignale MA[12:0] von dem Latch 11, um das MRS-Resetsignal TMRS RESET gemäß einer Kombination der Modus-Einstellsignale auszugeben, wie durch den ursprünglichen Schaltungsdesigner definiert. Der Teststeuersignal-Erzeuger 30 empfängt die ersten bis N-ten Schritt-Einstellsignale (Einstellsignale erster bis N-ter Schritte) LS[8:0], wobei L von 1 bis N läuft, von dem Testlogik-Bereich 40 und decodiert diese, um eine bestimmte Testmodus-MRS-Einheit vor dem Ausgeben der Test-Steuersignale TMRS SET0 bis TMRS SETM der entsprechenden Objekte auszuwählen. Die Test-Steuersignale TMRS SET0 bis TMRS SETM werden individuell an den Zeilendecodierer 15, den Spal tendecodierer 14, den Leseverstärker 17, den Ausgangspuffer 18 und das Pad 19 angelegt, wobei es sich um interne Blöcke des Halbleiter-Speicherelements handelt, um das Setzen oder Zurücksetzen eines Test-MRS zu steuern.
  • 2 ist ein Blockdiagramm zur Darstellung des Teststeuersignal-Erzeugers 30 des herkömmlichen Testmodus-Halbleiter-Speicherelements, das in 1 gezeigt ist. Der Teststeuersignal-Erzeuger in 2 beinhaltet eine Mehrzahl von Testmodus-MRS-Einheiten 30-1 bis 30-M.
  • Eine Kombination der ersten bis N-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, wird durch den Testlogik-Bereich 40 an einen Eingangsanschluss jeder Testmodus-MRS-Einheit 30-1, ..., 30-M angelegt, und das Test-MRS-Resetsignal TMRS RESET wird durch den Set/Reset-Signalerzeuger 20 an einen Steueranschluss jeder Testmodus-MRS-Einheit 30-1, ..., 30-M angelegt, so dass die Test-Steuersignale TMRS SET0 bis TMRS SETM von einem Ausgangsanschluss jeder Testmodus-MRS-Einheit 30-1, ..., 30-M ausgegeben werden. Dies bedeutet, dass eine Kombination aus nullten Bits 1S[0] bis NS[0] der ersten bis N-ten Einstellsignale LS[8:0], wobei L von 1 bis N läuft, an den Eingangsanschluss der ersten Testmodus-MRS-Einheit 30-1 angelegt wird und dass in derselben Weise eine Kombination von achten Bits 1S[8] bis NS[8] der ersten bis N-ten Einstellsignale LS[8:0], wobei L von 1 bis N läuft, an den Eingangsanschluss der M-ten Testmodus-MRS-Einheit 30-M angelegt wird. Hierbei ist M eine Anzahl von Fällen aus 512, wobei es sich um die neunte Potenz von 2 handelt und welche eine Kombination der 9-Bit-Moduseinstellsignale MA[12:8] und MA[3:0] mit Ausnahme von Bits MA[7:4] darstellt, für einen Sicherheitsschlüssel zum Übergang in den Testmodus. Es ist jedoch möglich, eine Anzahl von Fällen einer höheren Potenz von 2 zu erzeugen, indem die Bitanzahl der Modus-Einstellsignale entsprechend einem Bedarf des Schaltungsdesigners erhöht wird.
  • Zunächst wird das Test-MRS-Resetsignal TMRS RESET von dem Testlogik-Bereich 40 an den Steueranschluss der ersten Testmodus-MRS-Einheit 30-1 angelegt, so dass das erste Test-Steuersignal TMRS RESET0 von dem Ausgangsanschluss der ersten Testmodus-MRS-Einheit 30-1 in Form einer Kombination der nullten Bits 1S[0] bis NS[0] der ersten bis N-ten Schritt-Einstellsignale LS[8:0] ausgegeben wird, wobei L von 1 bis N läuft, und unter Steuerung durch das Test-MRS-Resetsignal TMRS RESET ausgegeben wird. In derselben Weise wird das Test-MRS-Resetsignal TMRS RESET gemeinsam an den Steueranschluss der zweiten bis M-ten Testmodus-MRS-Einheiten 30-2 bis 30-M durch den Set/Reset-Signalerzeuger 20 angelegt, so dass die zweiten bis M-ten Test-Steuersignale TMRS RESET1 bis TMRS RESETM von dem Ausgangsanschluss der zweiten bis M-ten Testmodus-MRS-Einheiten 30-2 bis 30-M in Form einer Kombination der ersten bis achten Bits der ersten bis N-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, und unter Steuerung durch das Test-MRS-Resetsignal TMRS RESET ausgegeben werden.
  • 3 ist ein Schaltungsdiagramm zur Darstellung der herkömmlichen N-Schritt-Testmodus-MRS-Einheit 30-M. Die N-Schritt-Testmodus-MRS-Einheit gemäß 3 umfasst ein NAND-Gatter NAND, einen PMOS-Transistor PMOS, einen NMOS-Transistor NMOS, ein Übertragungsgatter TG und vier Invertierer INV1 bis INV4. Die ersten bis N-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, werden an das NAND-Gatter NAND angelegt, ein invertiertes Test-MRS-Resetsignal TMRS RESET wird an einen Gate-Anschluss des PMOS-Transistors PMOS und eine Versorgungsspannung VDD an einen Gate-Anschluss des NMOS-Transistors NMOS angelegt. Eine Ausgabe des NAND-Gatters NAND wird an einen Gate-Anschluss des PMOS-Transistors des Über tragungsgatters TG angelegt, und eine invertierte Ausgabe des NAND-Gatters NAND wird an einen Gate-Anschluss des NMOS-Transistors des Übertragungsgatters TG angelegt. Ein Drain-Anschluss des NMOS-Transistors NMOS wird an einer Seite des Übertragungsgatters TG angelegt, und die Ausgabe des Übertragungsgatters TG wird durch den Invertierer INV2 invertiert und dann als Test-Steuersignal TMRS SET ausgegeben. Eine Versorgungsspannung wird an einen Source-Anschluss des PMOS-Transistors PMOS angelegt, und ein Drain-Anschluss des PMOS-Transistors ist mit der anderen Seite des Übertragungsgatters TG und dem invertierten Ausgang des rückgekoppelten Test-Steuersignals TMRS SET verbunden.
  • Hierbei sind die ersten bis N-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, Decodiersignale, die verhindern sollen, dass die Chipgröße erhöht wird, da die Chipgröße durch eine erhöhte Anzahl von Verbindungsdrähten erhöht wird, die zum Verbinden ausgewählter Leitungen mit dem tatsächlichen Schaltkreis dienen, wenn die Test-MRS-Einheit jedes Objekt auswählt, um ein Test-MRS-Objekt hinzuzufügen.
  • Ein Betrieb der herkömmlichen N-ten Testmodus-MRS-Einheit 30-1, ..., 30-M bzw. des entsprechenden Schaltkreises ist nachfolgend unter Bezugnahme auf 3 beschrieben.
  • In 3 wird das Test-MRS-Resetsignal TMRS RESET, wenn es mit einem niedrigen Pegel angelegt wird, durch den vierten Invertierer INV4 auf einen hohen Pegel invertiert und dann an den Gate-Anschluss des PMOS-Transistors PMOS angelegt. Der PMOS-Transistor PMOS ist ausgeschaltet, und das Test-Steuersignal TMRS SET bleibt auf einem niedrigen Level. Wenn jedoch alle der ersten bis N-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, die an das NAND-Gatter NAND angelegt sind, einen hohen Pegel aufweisen, gibt das NAND-Gatter NAND einen niedrigen Pegel aus, und ein niedriger Pegel einer Massenspannung, die durch den NMOS-Transistor NMOS geleitet wird, tritt durch das Übertragungsgatter TG, so dass schließlich das Test-Steuersignal TMRS SET mit einem hohen Pegel ausgegeben wird, wodurch ein Test-MRS-Objekt angewendet wird. Wenn auch nur eines der N Eingangssignale einen niedrigen Pegel hat, gibt das NAND-Gatter NAND einen hohen Pegel aus, und ein niedriger Pegel, der durch den NMOS-Transistor NMOS geleitet wird, gelangt nicht durch das Übertragungsgatter TG, und das Test-Steuersignal TMRS SET wird durch den dritten Invertierer INV3 rückgekoppelt und anschließend nochmals durch den zweiten Invertierer INV2 invertiert, so dass das Test-Steuersignal TMRS SET auf einem hohen Pegel gehalten wird. Wenn in der Zwischenzeit das Test-MRS-Resetsignal TMRS RESET mit einem hohen Pegel angelegt wird, wird es durch den vierten Invertierer INV4 auf einen niedrigen Pegel invertiert und dann an den Gate-Anschluss des PMOS-Transistors PMOS angelegt. Der PMOS-Transistor wird eingeschaltet, und die Versorgungsspannung VDD tritt durch den PMOS-Transistor PMOS und den zweiten Invertierer INV2, so dass das Test-Steuersignal TMRS SET mit einem niedrigen Pegel ausgegeben wird.
  • 4 ist ein Zeitablaufdiagramm zur Darstellung eines N-Schritt-Testmodusbetriebs des herkömmlichen Halbleiter-Speicherelements. 4 zeigt ein Zeitablaufdiagramm von Signalen, wie einem Taktsignal CLK, einem Takt-Aktivierungssignal CLE, einem Chipauswahl-Sprungsignal /CS, einem Zeilenadressabtastung-Sprungsignal /RAS, einem Zeilenadressabtastung-Sprungsignal /CAS, einem Schreibaktivierungs-Sprungsignal /WE, einem Bankadress-Sprungsignal /BA[1:0], und Modus-Einstellsignalen A[12:0]. Das Taktsignal CLK wird umgeschaltet, indem sequenziell ein niedriger Pegel und ein hoher Pegel wiederholt werden, das Takt-Aktivierungssignal CLE hat einen hohen Pegel, und die Signale /CS, /RAS, /CAS, /WE und /BA[1:0] haben einen niedrigen Pegel und der Eintritt in einen Testmodus erfolgt über eine Kombination der Befehle und der Modus-Einstellsignale A[12:0], d.h. indem für A[7:4] „1000" eingestellt wird und indem Werte der Modus-Einstellsignale während fünf Zyklen nach A[3:0] und A[12:9] geladen werden. Hierbei sind A[7:4] Bits, welche nicht häufig verwendet werden, und da sie als ein Passwort zum Verhindern eines leichten Eintretens in den Testmodus fungieren, wobei „1000" als der Sicherheitsschlüssel zum Erlauben des Übergangs aus einem normalen Modus in den Testmodus eingestellt ist, kann der Schaltungsdesigner eine Kombination anderer Bits verwenden.
  • In 4 werden alle Abläufe eingeleitet oder initialisiert, wenn das Taktsignal auf einen hohen Pegel umschaltet. Um ein erstes Testmodus-MRS-Objekt anzuwenden, laden die Modus-Einstellsignale A[3:0] und A[12:8] Daten von 1S0 bis 1S8 des ersten Schritts, 2S0 bis 2S8 des zweiten Schritts und NS0 bis NS8 des N-ten Schritts, speichern die Daten nach Ablauf einer vorbestimmten Zeit und weichen dann von einem Latch-Zyklus ab. Um ein zweites Testmodus-MRS-Objekt anzuwenden, laden die Modus-Einstellsignale A[3:0] und A[12:8] Daten von 1S0 bis 1S8 des ersten Schritts, 2S0 bis 2S8 des zweiten Schritts und NS0 bis NS8 des N-ten Schritts erneut und speichern die Daten wie im Falle des ersten Testmodus-MRS-Objekts. Während eines Betriebs der Testmodus-Operation kann der Testmodus zurückgesetzt werden, falls erforderlich, indem das Modusregister, welches in einer Spezifikationstabelle eines Datenblatts bereitgestellt ist, gesetzt wird, beispielsweise durch Setzen eines Werts von A[7] auf „0".
  • Wenn jedoch der Testmodus für ein einzelnes Objekt mittels des oben beschriebenen Verfahrens zurückgesetzt wird, werden alle Testmodus-MRS-Objekte zurückgesetzt. Aus diesem Grund sollte der Testmodus in jedem Fall nach dem Zurücksetzen aller Testmodus-MRS-Objekte initialisiert werden, selbst wenn ein Reset für ein erneutes Ausprobieren oder einen erneuten Test eines bestimmten Objekts erforderlich ist. Das bedeutet, dass ein Reset für einzelne Objekte unmöglich ist, da das Reset-Signal des herkömmlichen N-Schritt-Testmodus von allen Test-MRS- Einstelleinheiten gemeinsam verwendet wird, und ein Eintreten in den Testmodus wird ebenfalls annulliert, wenn der Testmodus zurückgesetzt wird, da das Reset-Signal des Testmodus-Registers durch Setzen des normalen Modusregisters erzeugt wird.
  • Aus den vorstehend genannten Gründen muss erneut in den Testmodus eingetreten werden, um die Untersuchung für ein weiteres Testobjekt durchführen zu können, da der Test unter Verwendung des Test-MRS-Setzens das Testmodus-MRS-Reset nur einmal verwendet. Für Untersuchungen, bei denen zeitgleiches Anwenden der Testmodus-MRS-Objekte unmöglich ist oder bei denen eine Kombination einer Mehrzahl von Testmodus-Objekten benötigt wird, sollten „Testmodus-Eintritt", „Testmodus-Objektanwendung" und „Testmodus-Beendigung" unzählbar oft und wiederholt durchgeführt werden. Eine endliche Zeit für das Eintreten des Test-MRS-Setzens und Anwenden eines einzelnen Objekts ist erforderlich, und somit ist eine solche Wiederholung in jeder Untersuchungsoperation sehr zeitraubend.
    •
  • Der Erfindung liegt das technische Problem zugrunde, ein Halbleiter-Speicherelement mit reduzierter Testzeit anzugeben.
  • Die Erfindung löst dieses Problem mittels eines Halbleiter-Speicherelements mit den Eigenschaften des Patentanspruchs 1 oder 13.
  • Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
  • Beispielhafte Ausgestaltungen der vorliegenden Erfindung schaffen ein Halbleiter-Speicherelement, bei dem in einem Testmodus des Halbleiter- Speicherelements Testobjekte einzeln zurückgesetzt werden können, um auf diese Weise eine Testzeit zu reduzieren und ein erleichtertes Testen zu ermöglichen.
  • Eine beispielhafte Ausgestaltung der vorliegenden Erfindung beschafft ein Testmodus-Halbleiter-Speicherelement, aufweisend: einen Steuersignal-Erzeuger zum Kombinieren von Befehlssignalen, die von einem externen Bereich angelegt werden, um ein Testsignal zu erzeugen; einen Set/Reset-Signalerzeuger zum Empfangen eines Modus-Einstellsignals, das von dem externen Bereich in Abhängigkeit von dem Testsignal angelegt wird, und zum Erzeugen erster und zweiter Set/Reset-Signale, wenn das Modus-Einstellsignal ein Signal ist, welches einen einzelnen Set/Reset auswählt; einen Testlogik-Bereich zum Speichern und anschließenden Ausgeben des Modus-Einstellsignals in Abhängigkeit von dem Testsignal; einen Set/Reset-Mastersignalerzeuger zum Empfangen der ersten und zweiten Set/Reset-Signale, um ein Set/Reset-Mastersignal zum gemeinsamen Steuern eines Testmodus interner Blöcke des Halbleiter-Speicherelements auszugeben; und einen Teststeuersignal-Erzeuger zum Kombinieren eines Ausgangssignals des Testlogik-Bereichs zum Erzeugen einer Mehrzahl von Steuersignalen und zum Erzeugen des Set/Reset-Mastersignals als eine Mehrzahl von Test-Steuersignalen in Abhängigkeit von der Mehrzahl von Steuersignalen.
  • Eine beispielhafte Ausgestaltung der vorliegenden Erfindung schafft ein Testmodus-Halbleiter-Speicherelement, welches aufweist: einen Steuersignal-Erzeuger zum Kombinieren von Befehlssignalen, die von einem externen Bereich angelegt werden, um ein Testsignal zu erzeugen; einen Testlogik-Bereich zum Speichern und anschließenden Ausgeben des Modus-Einstellsignals in Abhängigkeit von dem Testsignal; und einen Teststeuersignal-Erzeuger zum Kombinieren der Modus-Einstellsignale, die von dem Testlogik-Bereich ausgegeben wurden, um eine Mehrzahl von Set-Signalen und eine Mehrzahl von Reset-Signalen zu erzeugen, und zum Erzeugen einer Mehrzahl von Test-Steuersignalen, deren Zustand verändert wird, wenn eine Wertänderung der Modus-Einstellsignale detektiert wird.
    •
  • Vorteilhafte Ausgestaltungen der Erfindung, die weiter unten detailliert beschrieben sind, sowie zur Erleichterung des Verständnisses der Erfindung erörterte Ausgestaltungen des Standes der Technik sind in der Zeichnung dargestellt. Es zeigt:
  • 1 ein Blockschaltbild zur Darstellung eines herkömmlichen Testmodus-Halbleiter-Speicherelements;
  • 2 ein Blockschaltbild zur Darstellung eines Teststeuersignal-Erzeugers des herkömmlichen Testmodus-Halbleiter-Speicherelements;
  • 3 ein Schaltungsdiagramm zur Darstellung einer herkömmlichen N-Schritt-Testmodus-MRS-Einheit;
  • 4 ein Zeitablaufdiagramm zur Darstellung einer N-Schritt-Testmodusoperation des herkömmlichen Halbleiter-Speicherelements;
  • 5 eine schematische Ansicht zur Darstellung einer Konfiguration eines Modusregisters eines Halbleiter-Speicherelements, welches sich in einem Testmodus befindet, gemäß einer beispielhaften Ausgestaltung der vorliegenden Erfindung;
  • 6 ein Blockschaltbild zur Darstellung eines Halbleiter-Speicherelements gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung;
  • 7 ein Blockschaltbild zur Darstellung eines Testlogik-Bereichs des Halbleiter-Speicherelements gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung;
  • 8 ein Schaltungsdiagramm zur Darstellung eines Set-Reset-Mastersignalerzeugers gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung;
  • 9 ein Blockschaltbild zur Darstellung eines Teststeuersignal-Erzeugers des Halbleiter-Speicherelements gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung;
  • 10 ein Schaltungsdiagramm zur Darstellung einer Testmodus-MRS-Einheit gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung;
  • 11 ein Zeitablaufdiagramm zur Darstellung eines Betriebs des Halbleiter-Speicherelements gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung;
  • 12 ein Schaltungsdiagramm zur Darstellung eines Testmodus-MRS-Einheitsschaltkreises gemäß einer beispielhaften Ausgestaltung der vorliegenden Erfindung;
  • 13 ein Zeitablaufdiagramm zur Darstellung eines Betriebs des Testmodus-MRS-Einheitsschaltkreises gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung in 12.
  • 5 ist eine schematische Darstellung einer Konfiguration eines Modusregisters eines Halbleiter-Speicherelements, welches sich in einem Testmodus befindet, gemäß einer beispielhaften Ausgestaltung der vor liegenden Erfindung. Ein Eingang des Modusregisters ist mit einem Adresspin verbunden, so dass das Modusregister Daten über den Adresspin empfängt. Das typische Modusregister programmiert und speichert verschiedene Optionen, wie einen OP CODE, eine CAS-Latenzzeit, einen Burst-Typ und eine Burst-Länge, jedoch wird in dem Testmodus ein 9-Bit-Codierwert für jeden der N-Schritt-Testmoden der ersten bis N-ten Steuerschritte nach A[3:0] und A[12:8] geladen, und „1000", wobei es sich um einen Datenwert für das Eintreten in den Halbleiterspeicher-Testmodus handelt, wird nach A[7:4] geladen, wie in 4 gezeigt. Hierbei handelt es sich bei A[7:4] um Bits, welche nicht häufig benutzt werden, und da sie als ein Passwort zum Verhindern eines leichten Eintretens in den Testmodus dienen, werden sie als Sicherheitsschlüssel zum Erlauben eines Eintretens in den Testmodus aus einem normalen Modus auf „1000" gesetzt. Jedoch kann der Schaltkreisdesigner eine Kombination anderer Bits verwenden.
  • 6 ist ein Blockdiagramm zur Darstellung eines Halbleiter-Speicherelements gemäß einer beispielhaften Ausgestaltung der vorliegenden Erfindung. Das Testmodus-Halbleiter-Speicherelement der 6 umfasst einen Steuersignal-Erzeuger 100, ein Latch 110, ein Zeilenadress-Latch 120, einen Spaltenadress-Latch 130, einen Spaltendecodierer 140, einen Zeilendecodierer 150, ein Speicherzellenfeld oder eine Speicherzellenanordnung 160, einen Leseverstärker 170, einen Ausgangspuffer 180, ein Pad 190, einen Set/Reset-Signalerzeuger 200, einen Teststeuersignal-Erzeuger 400, einen Set/Reset-Mastersignalerzeuger 300 und einen Testlogik-Bereich 500. Der Teststeuersignal-Erzeuger 400 umfasst eine Mehrzahl von Testmodus-MRS-Einheiten, und der Testlogik-Bereich 500 umfasst einen Testmodus-Aktivierungsbereich, einen MRS-Aktivierungs-Pulserzeuger und MRS-Logikbereiche mit mehreren Schritten.
  • Der Steuersignal-Erzeuger 100 empfängt Befehle von einem externen Bereich der Test-Anordnung oder des Test-Setups und gibt verschiedene Steuersignale an den Spaltendecodierer 140, den Zeilendecodie rer 150 und den Testlogik-Bereich 500 aus. Das Latch 110 empfängt die Modus-Einstellsignale von dem externen Bereich über einen Adressbus und überträgt sie zu dem Set/Reset-Signalerzeuger 200 und dem Testlogik-Bereich 500. Das Zeilenadress-Latch 120 und das Spaltenadress-Latch 130 empfangen die Modus-Einstellsignale von dem externen Bereich und übertragen sie zu dem Zeilendecodierer 150 bzw. dem Spaltendecodierer 140. Der Spaltendecodierer 140 und der Zeilendecodierer 150 sind mit der Speicherzellenanordnung 160 verbunden, und eine Ausgabe der Speicherzellenanordnung 160 wird sequenziell an den Leseverstärker 170, den Ausgangspuffer 180 und das Pad 190 übertragen.
  • Der Set/Reset-Signalerzeuger 200 empfängt das Testsignal TMRS von dem Steuersignal-Erzeuger 100 und die Modus-Einstellsignale MA[12:0] von dem Latch 110, um das Test-MRS-Resetsignal TMRS RESET und ein Set/Reset-Informationssignal S/R INFO auszugeben. Der Testlogik-Bereich 500 empfängt die Modus-Einstellsignale MA[12:0] von dem Latch 110, um N-Bit-Einstellsignale LS[8:0] auszugeben, wobei L zwischen 1 und N läuft. Der Set/Reset-Mastersignalerzeuger 300 empfängt die Schritt-Einstellsignale LS[8:0], wobei L zwischen 1 und N läuft, und das Testmodus-Aktivierungssignal TMEN von dem Testlogik-Bereich 500 und das Set/Reset-Informationssignal S/R INFO von dem Set/Reset-Signalerzeuger 200, um ein Set/Reset-Mastersignal S/R MAST auszugeben. Der Teststeuersignal-Erzeuger 400 empfängt das Set/Reset-Mastersignal S/R MAST von dem Set/Reset-Mastersignalerzeuger 300, die Schritt-Einstellsignale LS[8:0], wobei L zwischen 1 und N läuft, von dem Testlogik-Bereich 500 und das Test-MRS-Resetsignal TMRS RESET von dem Set/Reset-Signalerzeuger 200, um die Test-Steuersignale TMRS SET0 bis TMRS SETM auszugeben und an alle Objekt-Testzielblöcke des Halbleiter-Speicherelements anzulegen.
  • Funktionen der Blöcke des Halbleiter-Speicherelements in 6 sind nachfolgend beschrieben.
  • Der Steuersignal-Erzeuger 100 kombiniert Steuersignale, die von dem externen Bereich angelegt wurden, um das Testsignal TMRS zu erzeugen, und das Latch 110 empfängt die Modus-Einstellsignale von dem externen Bereich und überträgt sie zu dem internen Bereich des Hatbleiter-Speicherelements. Das Spaltenadress-Latch 130 oder das Zeilenadress-Latch 120 speichern die Spaltenadresse oder die Zeilenadresse, um eine interne Adresse auszugeben. Der Spaltendecodierer 140 und der Zeilendecodierer 150 decodieren die interne Adresse, um auf eine Mehrzahl von Wortleitungen und Bitleitungen zuzugreifen. Die Speicherzellenanordnung 160 schreibt/liest Daten in/aus einer Mehrzahl von Speicherzellen, die zwischen einer Mehrzahl von Wortleitungen und einer Mehrzahl von Bitleitungen eingeschleift sind. Der Leseverstärker 170 verstärkt ein durch eine Bitleitung geladenes Niederspannungssignal auf einen Versorgungsspannungspegel VDD, um eine Treibefähigkeit zum Übertragen des Signals an den externen Bereich zu haben. Der Ausgangspuffer 180 überträgt Informationen der Bitleitung zu dem externen Bereich über das Pad 190.
  • Der Set/Reset-Signalerzeuger 200 kombiniert die Modus-Einstellsignale MA[12:0], um das Test-MRS-Resetsignal TMRS RESET und das Set/Reset-Informationssignal S/R INFO in Abhängigkeit von dem Testsignal TMRS zu erzeugen. Der Testlogik-Bereich 500 speichert die Modus-Einstellsignale MA[12:0], die sequenziell in Abhängigkeit von dem Testsignal TMRS angelegt werden, und kombiniert die gespeicherten Modus-Einstellsignale MA[12:0], um eine Mehrzahl von Schritt-Einstellsignalen LS[8:0] zu erzeugen, wobei L zwischen 1 und N läuft, wenn die Modus-Einstellsignale MA[12:0] vollständig gespeichert sind. Der Set/Reset-Mastersignalerzeuger 300 empfängt das Test-MRS-Resetsignal TMRS RESET, das Set/Reset-Informationssignal S/R INFO und die Modus-Einstellsignale MA[12:0], um das Set/Reset-Mastersignal S/R MAST zum gemeinsamen Steuern des Testmodus der internen Blöcke des Halbleiter-Speicherelements auszugeben. Der Teststeuersignal-Erzeuger 400 empfängt das Test-MRS-Resetsignal TMRS RESET, um den Testmodus der internen Blöcke des Halbleiter-Speicherelements zurückzusetzen und zu initialisieren. Der Teststeuersignal-Erzeuger 400 empfängt anschließend das Set/Reset-Mastersignal TMRS MAST und das Test-MRS-Resetsignal TMRS RESET, um eine Mehrzahl von Test-Steuersignalen TMRS SET0 bis TMRS SETM korrespondierender Objekte in Abhängigkeit von jedem aus einer Mehrzahl von Schritt-Einstellsignalen LS[8:0] zu erzeugen, wobei L von 1 bis N läuft, um einen Zeitverzögerungs-Abstand oder Freiheitsgrad eines Datenpfads der internen Blöcke des Halbleiter-Speicherelements zu testen.
  • Der Betrieb des erfindungsgemäßen Testmodus-Halbleiter-Speicherelements wird nachfolgend unter Bezugnahme auf 6 beschrieben.
  • Wenn der Steuersignal-Generator 100 verschiedene Befehle von dem externen Bereich empfängt, um Signale zum Steuern interner Operationen des Halbleiter-Speicherelements auszugeben (einschließlich eines Taktsignals CLK und eines Testsignals TMRS), und wenn das Latch 110 die Modus-Einstellsignale A[12:0] über den Adressbus von dem externen Bus empfängt und diese ausgibt, empfängt der Testlogik-Bereich 500 das Taktsignal CLK und das Testsignal TMRS von dem Steuersignal-Erzeuger 100 sowie eine Kombination der Modus-Einstellsignale MA[12:0] von dem Latch 110, um den Eintritt in den Testmodus zu erkennen, und gibt das Testmodus-Aktivierungssignal TMEN, das Test-MRS-Resetsignal TMRS RESET und die N-Bit-Einstellsignale LS[8:0] von MRSen erster bis N-ter Schritte aus, wobei L von 1 bis N läuft. Der Set/Reset-Signalerzeuger 200 empfängt die Modus-Einstellsignale MA[12:0] von dem Latch 110, um das Set/Reset- Informationssignal S/R INFO gemäß einer Kombination der Modus-Einstellsignale auszugeben, die durch den Schaltkreisdesigner definiert ist. Der Set/Reset-Mastersignalerzeuger 300 empfängt die N-Bit-Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, von dem Testlogik-Bereich 500 und das Set/Reset-Informationssignal S/R INFO von dem Set/Reset-Signalerzeuger 500, um das Set/Reset-Mastersignal S/R MAST zum Steuern des Testmodus eines einzelnen internen Blocks oder einer Mehrzahl interner Blöcke des Halbleiter-Speicherelements gemäß einer Kombination der ersten bis N-ten Schritt-Einstellsignale LS[8:0] zu steuern, wobei L von 1 bis N läuft.
  • Zu diesem Zeitpunkt empfängt der Teststeuersignal-Erzeuger 400 das Test-MRS-Resetsignal TMRS RESET von dem Set/Reset-Signalerzeuger 200, um den Testmodus der internen Blöcke des Halbleiter-Speicherelements zurückzusetzen und zu initialisieren. Der Teststeuersignal-Erzeuger 400 empfängt anschließend die ersten bis N-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, von dem Testlogik-Bereich 500 und decodiert diese, um eine bestimmte Testmodus-MRS-Einheit auszuwählen, bevor das Set/Reset-Mastersignal S/R MAST von dem Set/Reset-Mastersignalerzeuger 300 empfangen wird, um die Test-Steuersignale TMRS SET0 bis TMRS SETM der entsprechenden Objekte auszugeben. Die Test-Steuersignale TMRS SET0 bis TMRS SETM werden an die internen Blöcke des Halbleiter-Speicherelements angelegt, d.h. den Zeilendecodierer 150, den Spaltendecodierer 140, den Leseverstärker 170, den Ausgangspuffer 180 und das Pad 190, um den Test-MRS-Reset entsprechend jedem Testobjekt individuell durchzuführen, um den Zeitverzögerungsabstand oder den Freiheitsgrad eines Datenpfads der internen Blöcke des Halbleiter-Speicherelements zu testen.
  • 7 ist ein Blockschaltbild zur Darstellung des Testlogik-Bereichs 500 des Halbleiter-Speicherelements gemäß der beispielhaften Ausgestal tung der vorliegenden Erfindung. Der in 7 gezeigte Testlogik-Bereich umfasst einen Testmodus-Aktivierungsbereich 520, einen MRS-Aktivierungspuls-Generator 530 und erste bis N-te Schritt-MRS-Logiken 510-1 bis 510-N. Jede Schritt-MRS-Logik beinhaltet eine Mehrzahl von D-Flipflops. Der Testmodus-Aktivierungsbereich 520 empfängt die Modus-Einstellsignale MA[12:8] und MA[3:0] von dem Latch 110 und das Testsignal TMRS von dem Steuersignal-Erzeuger 100, um das Testmodus-Aktivierungssignal TMEN auszugeben, welches zum Eintreten in den Testmodus verwendet wird. Der MRS-Aktivierungspuls-Generator 530 empfängt das Taktsignal CLK von dem Steuersignal-Erzeuger 100 und das Testmodus-Aktivierungssignal TMEN von dem Testmodus-Aktivierungsbereich 520, um den Test-MRS-Aktivierungspuls ENP zu erzeugen. Jede Schritt-MRS-Logik empfängt die Modus-Einstellsignale MA[12:8] und MA[3:0] von dem Latch 110, den Test-MRS-Aktivierungspuls ENP von dem MRS-Aktivierungspuls-Generator 530 und das Testmodus-Aktivierungssignal TMEN von dem Testmodus-Aktivierungsbereich 520 und gibt die ersten bis N-ten Schritt-Einstellsignale LS[8:0] aus, wobei L von 1 bis N läuft.
  • Der Betrieb des Testlogik-Bereichs 500 ist nachfolgend unter Bezugnahme auf 7 beschrieben.
  • Wenn der Testmodus-Aktivierungsbereich 520 die Modus-Einstellsignale MA[12:8] und MA[3:0] von dem Latch 110 und das Testsignal TMRS von dem Steuersignal-Erzeuger 100 empfängt, um das Testmodus-Aktivierungssignal TMEN auszugeben, wird das Testmodus-Aktivierungssignal TMEN in jedem Schritt nach Maßgabe einer Kombination der Modus-Einstellsignale MA[12:8] und MA[3:0] geordnet ausgegeben. Zu diesem Zeitpunkt empfängt der MRS-Aktivierungspuls-Generator 530 das Taktsignal CLK von dem Steuersignal-Erzeuger 100 und synchronisiert es nach Maßgabe des Testmodus-Aktivierungssignals TMEN, welches anschließend einen hohen Pegel annimmt, um auf diese Weise in jedem Schritt den Test-MRS-Aktivierungspuls ENP zu erzeugen.
  • Die erste Schritt-MRS-Logik 510-1 empfängt das Testmodus-Aktivierungssignal TMEN von dem Testmodus-Aktivierungsbereich 520, um in den Testmodus einzutreten, und eine Mehrzahl von D-Flipflops in der ersten Schritt-MRS-Logik 510-1 empfangen die Modus-Einstellsignale MA[12:8] und MA[3:0] und den ersten Test-MRS-Aktivierungspuls ENP, um erste Schritt-Einstellsignale 1S[12:8] und 1S[3:0] auszugeben. Die zweite Schritt-MRS-Logik 510-2 empfängt das Testmodus-Aktivierungssignal TMEN von dem Testmodus-Aktivierungsbereich 510, um in den Testmodus einzutreten, und eine Mehrzahl von D-Flipflops in der zweiten Schritt-MRS-Logik 510-2 empfangen die Modus-Einstellsignale MA[12:8] und MA[3:0] und den zweiten Test-MRS-Aktivierungspuls ENP, der nach einer ersten Testmodus-Objektanlegezeit einen hohen Pegel annimmt, und geben die zweiten Schritt-Einstellsignale 2S[12:8] und 2S[3:0] aus. In gleicher Weise empfängt die N-te Schritt-MRS-Logik 510-N den N-ten Test-MRS-Aktivierungspuls ENP und gibt die N-ten Schritt-Einstellsignale NS[12:8] und NS[3:0] aus.
  • 8 ist ein Schaltungsdiagramm zur Darstellung des Set/Reset-Mastersignalerzeugers 300 gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung. Der Set/Reset-Mastersignalerzeuger 300 gemäß 8 umfasst einen PMOS-Transistor PMOS, ein Übertragungsgatter TG, drei Invertierer INV1, INV4 und INV5 und ein Latch 310. Das Latch 310 umfasst zwei Invertierer INV2 und INV3. Das Testmodus-Aktivierungssignal TMEN von dem Testlogik-Bereich 500 wird an den ersten Invertierer INV1 angelegt, und das Test-MRS-Resetsignal TMRS RESET von dem Testlogik-Bereich 500 wird durch den vierten Invertierer INV4 invertiert und dann an einen Gate-Anschluss des PMOS-Transistors PMOS angelegt. Das Testmodus-Aktivierungssignal TMEN wird an einen Gate-Anschluss des NMOS-Transistors des Übertragungsgatters TG angelegt, und eine Ausgabe des ersten Invertierers INV1 wird an den Gate-Anschluss des PMOS-Transistors des Übertragungsgatters TG angelegt. Das Set/Reset-Informationssignal S/R INFO von dem Set/Reset-Signalerzeuger 200 gemäß 6 wird durch den fünften Invertierer INV5 invertiert und dann an eine Seite des Übertragungsgatters TG angelegt, und die Ausgabe von der anderen Seite des Übertragungsgatters TG wird durch den zweiten Invertierer INV2 invertiert und anschließend als das Set/Reset-Mastersignal S/R MAST ausgegeben. Eine Versorgungsspannung VDD wird an einen Source-Anschluss des PMOS-Transistors PMOS angelegt, und ein Drain-Anschluss des PMOS-Transistors PMOS ist mit einem Knoten auf der anderen Seite des Übertragungsgatters TG verbunden, wobei eine Ausgabe des dritten Invertierers INV3 aus dem Set/Reset-Mastersignal S/R MAST gebildet ist, welches rückgekoppelt und mittels des dritten Invertierers INV3 invertiert wurde.
  • Der Betrieb des Set/Reset-Mastersignalerzeugers 300 gemäß 8 ist nachfolgend beschrieben.
  • Wenn das Test-MRS-Resetsignal TMRS RESET mit einem hohen Pegel als Anfangszustand angelegt wird, wird es durch den vierten Invertierer INV4 auf einen niedrigen Pegel invertiert und anschließend an den Gate-Anschluss des PMOS-Transistors PMOS angelegt. Der PMOS-Transistor PMOS wird eingeschaltet, um ein Durchleiten der Versorgungsspannung VDD zu ermöglichen, so dass das Set/Reset-Mastersignal S/R MAST ausgegeben wird, welches durch den zweiten Invertierer auf einen niedrigen Pegel invertiert wird, wodurch der Testmodus der internen Blöcke des Halbleiter-Speicherelements zurückgesetzt und initialisiert wird.
  • Wenn das Test-MRS-Resetsignal TMRS RESET in einen niedrigen Pegel wechselt, wird es durch den vierten Invertierer INV4 auf einen hohen Pegel invertiert und anschließend an den Gate-Anschluss des PMOS-Transistors PMOS angelegt. Der PMOS-Transistor PMOS wird ausgeschaltet, und das Set/Reset-Mastersignal S/R MAST behält einen niedrigen Pegel bei, bei dem es sich um den vorherigen Wert handelt. Jedoch wird das Testmodus-Aktivierungssignal TMEN mit einem hohen Pegel an den Gate-Anschluss des NMOS-Transistors des Übertragungsgatters TG angelegt und gleichzeitig durch den ersten Invertierer INV1 invertiert, so dass der niedrige Pegel an den Gate-Anschluss des PMOS-Transistors des Übertragungsgatters TG angelegt wird, um das Übertragungsgatter TG zu öffnen. Als Folge hiervon gelangt der invertierte Wert des Set/Reset-Informationssignals S/R INFO durch das Übertragungsgatter TG und wird anschließend nochmals durch den zweiten Invertierer INV2 invertiert, wodurch der erneut durch den zweiten Invertierer INV2 invertierte Wert schließlich als das Set/Reset-Mastersignal S/R MAST ausgegeben wird.
  • 9 ist ein Blockschaltbild zur Darstellung des Teststeuersignal-Erzeugers 400 des Halbleiter-Speicherelements gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung. Der Teststeuersignal-Erzeuger gemäß 9 unterscheidet sich von demjenigen in 2 dadurch, dass eine Kombination der ersten bis N-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, von dem Testlogik-Bereich und das Set/Reset-Mastersignal S/R MAST von dem Set/Reset-Mastersignalerzeuger an einen Eingangsanschluss jeder der Testmodus-MRS-Einheiten 410-1 bis 410-M angelegt wird, und somit wird auf eine Beschreibung der Verbindungsbeziehungen zwischen den Komponenten verzichtet.
  • Der Betrieb des Teststeuersignal-Erzeugers 400 gemäß 9 wird nachfolgend beschrieben.
  • Wenn eine Kombination der nullten Bits 1S[0] bis NS[0] der ersten bis N-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, das Set/Reset-Mastersignal S/R MAST und das Test-MRS-Resetsignal TMRS RESET an einen Eingangsanschluss der ersten Testmodus-MRS-Einheit 410-1 angelegt werden, und somit wird die erste Testmodus-MRS-Einheit 410-1 gemäß vorbestimmten Werten der ersten bis N-ten Schritt-Einstellsignale LS[8:0] ausgewählt, wobei L von 1 bis N läuft. Das Set/Reset-Mastersignal S/R MAST, welches einen hohen Pegel aufweist, wird als das erste Test-Steuersignal TMRS SET0 ausgegeben und behält einen hohen Pegel bei, um den Testmodus des entsprechenden Objekts zum Testen des Zeitverzögerungsabstands oder des Freiheitsgrads des Datenpfads, beispielsweise des Zeilendecodierers, beizubehalten. Anderenfalls, wenn das Set/Reset-Mastersignal S/R MAST mit einem niedrigen Pegel als das erste Test-Steuersignal TMRS SET0 ausgegeben und anschließend auf einen niedrigen Pegel invertiert wird, wird das Testmodus-MRS des entsprechenden Objekts zurückgesetzt, um auf diese Weise das Testen des Zeilendecodierers abzuschließen, bei dem es sich um den internen Testzielblock des Halbleiter-Speicherelements handelt.
  • Wenn eine Kombination der nullten Bits 1S[0] bis (N-1)S[0] der ersten bis (N-1)-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N-1 läuft, und das erste Bit NS[1] des N-ten Schritt-Einstellsignals NS[8:0], das Set/Reset-Mastersignal S/R MAST und das Test-MRS-Resetsignal TMRS RESET an den Eingangsanschluss der zweiten Testmodus-MRS-Einheit 410-2 angelegt werden, wird auf diese Weise die zweite Testmodus-MRS-Einheit 410-2 gemäß vorbestimmten Werten der Schritt-Einstellsignale LS[8:0] ausgewählt, wobei L von 1 bis N läuft, und der Testmodus zum Testen des Zeitverzögerungsabstands oder des Freiheitsgrads des Datenpfads, beispielsweise des Spaltendecodierers, bleibt erhalten oder wird zurückgesetzt und auf diese Weise nach Maß gabe des Werts des zweiten Test-Steuersignals TMRS SET1 beendet, bei dem es sich um das Ausgangssignal handelt. In gleicher Weise wird dann, wenn eine Kombination der achten Bits 1S[8] bis NS[8] der ersten bis N-ten Schritt-Einstellsignale LS[8:0], wobei L von 1 bis N läuft, das Set/Reset-Mastersignal S/R MAST und das Test-MRS-Resetsignal TMRS RESET an den Eingangsanschluss der M-ten Testmodus-MRS-Einheit 410-M angelegt werden, die M-te Testmodus-MRS-Einheit 410-M gemäß vorbestimmter Werte der ersten bis N-ten Schritt-Einstellsignale LS[8:0] ausgewählt, wobei L von 1 bis N läuft, der Testmodus zum Testen des Zeitverzögerungsabstands oder des Freiheitsgrads des Datenpfads, beispielsweise des Ausgangspuffers, wird beibehalten oder zurückgesetzt und auf diese Weise gemäß dem Wert des M-ten Test-Steuersignals TMRS SETM abgeschlossen, bei dem es sich um das Ausgangssignal handelt.
  • 10 ist ein Schaltungsdiagramm zur Darstellung der Testmodus-MRS-Einheit des Teststeuersignal-Erzeugers 400 gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung. Die Testmodus-MRS-Einheit gemäß 10 unterscheidet sich von dem Set/Reset-Mastersignalerzeuger gemäß 8 dadurch, dass das Set/Reset-Mastersignal S/R MAST anstelle des Set/Reset-Informationssignals S/R INFO an den fünften Invertierer INV5 angelegt wird, und dass das Testmodus-Aktivierungssignal TMEN von dem Testlogik-Bereich nicht direkt an den Steueranschluss des Übertragungsgatters TG angelegt wird, sondern dass die ersten bis N-ten Schritt-Einstellsignale an ein NAND-Gatter NAND angelegt und ausgegeben werden, um an den Steueranschluss des Übertragungsgatters TG angelegt zu werden, und dass das Test-Steuersignal TMRS SET anstelle des Set/Reset-Mastersignals S/R MAST von dem Ausgangsanschluss ausgegeben wird.
  • Der Betrieb der Testmodus-MRS-Einheit gemäß 10 wird nachfolgend beschrieben.
  • Wenn das Test-MRS-Resetsignal TMRS RESET mit einem hohen Pegel als Anfangsbedingung angelegt wird, wird es durch den vierten Invertierer INV4 auf einem niedrigen Pegel invertiert und anschließend an den Gate-Anschluss des PMOS-Transistors PMOS angelegt. Der PMOS-Transistor PMOS wird angeschaltet, um ein Durchleiten der Versorgungsspannung zu ermöglichen, so dass das Test-Steuersignal TMRS SET, welches durch den zweiten Invertierer INV2 auf einen niedrigen Pegel invertiert wird, ausgegeben wird, wodurch das Test-MRS-Objekt nicht angewendet wird.
  • Wenn anschließend das Test-MRS-Resetsignal TMRS RESET auf einen niedrigen Pegel übergeht, wird es durch den vierten Invertierer INV4 auf einen hohen Pegel invertiert und anschließend an den Gate-Anschluss des PMOS-Transistors PMOS angelegt. Der PMOS-Transistor PMOS wird ausgeschaltet, und das Test-Steuersignal TMRS SET behält den niedrigen Pegel bei, bei dem es sich um einen vorhergehenden Wert handelt. Wenn anschließend alle der ersten bis N-ten Schritt-Einstellsignale, die an das NAND-Gatter NAND zum Auswählen der entsprechenden Testmodus-MRS-Einheit angelegt sind, einen hohen Pegel aufweisen, wird ein niedriger Pegel von dem NAND-Gatter NAND ausgegeben und anschließend an den Gate-Anschluss des PMOS-Transistors des Übertragungsgatters TG angelegt und gleichzeitig durch den ersten Invertierer INV1 invertiert, so dass ein hoher Pegel an den Gate-Anschluss des NMOS-Transistors des Übertragungsgatters TG angelegt wird, um das Übertragungsgatter TG zu öffnen, und der invertierte Wert des Set/Reset-Mastersignals S/R MAST gelangt durch das Übertragungsgatter TG und wird durch den zweiten Invertierer INV2 nochmals invertiert, wodurch der durch den zweiten Invertierer INV2 erneut invertierte Wert schließlich als das Test-Steuersignal TMRS SET ausgegeben wird, und das Test-MRS-Objekt wird angewendet. Wenn nur eines der ersten bis N-ten Schritt-Einstellsignale einen niedrigen Pe gel aufweist, gibt das NAND-Gatter NAND einen hohen Pegel aus, der an den Gate-Anschluss des PMOS-Transistors des Übertragungsgatters TG angelegt und gleichzeitig durch den ersten Invertierer INV1 invertiert wird. Der niedrige Pegel wird an den Gate-Anschluss des NMOS-Transistors des Übertragungsgatters TG angelegt, und somit wird das Übertragungsgatter TG nicht geöffnet, so dass der invertierte Wert des Set/Reset-Mastersignals S/R MAST nicht durch das Übertragungsgatter TG geleitet wird, und das Test-Steuersignal TMRS SET wird über den dritten Invertierer INV3 rückgekoppelt und anschließend durch den zweiten Invertierer INV2 nochmals invertiert, wodurch das Test-Steuersignal TMRS SET auf einem hohen Pegel gehalten wird.
  • Dies bedeutet, dass die beispielhafte Ausgestaltung der vorliegenden Erfindung ein diskretes Set/Reset-Mastersignal verwendet, um einen kontinuierlichen Set/Reset des Testmodus-Objekts durchzuführen, und dass alle Testmodus-MRS-Einheiten sich das Set/Reset-Mastersignal teilen, so dass bei Auswählen einer bestimmten Testmodus-MRS-Einheit durch die ersten bis N-ten Schritt-Decodierungen der Testmodus zum Testen des Zeitverzögerungsabstands oder des Freiheitsgrades des Datenpfads eines einzelnen internen Blocks des Halbleiter-Speicherelements beibehalten oder zurückgesetzt und so durch das Set/Reset-Mastersignal beendet wird.
  • 11 ist ein Zeitablaufdiagramm zur Darstellung eines Betriebs des Halbleiter-Speicherelements gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung. 11 zeigt ein Zeitablaufdiagramm von Signalen, wie ein Taktsignal CLK, ein Takt-Aktivierungssignal CLE, ein Chipauswahl-Sprungsignal /CS, ein Zeilenadressabtastung-Sprungsignal /RAS, ein Spaltenadressabtastung-Sprungsignal /CAS, ein Schreibaktivierungs-Sprungsignal /WE, ein Bankadressen-Sprungsignal /BA[1:0], Modus-Einstellsignale A[12:0] und ein Set/Reset-Informationssignal S/R INFO. Das Zeitablaufdiagramm gemäß 11 ist ähnlich dem Zeitablaufdiagramm gemäß 4, was den Testmodus-Eintrittsprozess und den Prozess zum Anlegen des ersten Testmodus-MRS-Objekts anbelangt. Anders als in dem Zeitablaufdiagramm gemäß 4 lädt der Schaltungsdesigner bei dem Halbleiter-Speicherelement gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung zum Anlegen des Testmodus-MRS des zweiten internen Blocks des Halbleiter-Speicherelements vorbestimmte Daten in die Modus-Einstellsignale A[12:8], um das Set/Reset-Informationssignal S/R INFO auszugeben, um zu bestimmen, ob die Testmodus-MRS für alle internen Blöcke des Halbleiter-Speicherelements gesetzt oder zurückgesetzt werden sollen, und da es möglich ist, den Testmodus-MRS eines einzelnen Objekts für jeden Block unter Verwendung dieses Signals zurückzusetzen, laden die Modus-Einstellsignale A[3:0] und A[12:0], um den Testmodus-MRS des zweiten Testzielblocks einzustellen, Daten von 1S0 bis 1S8 des ersten Schritts, 2S0 bis 2S8 des zweiten Schritts und entsprechend NS0 bis NS8 des N-ten Schritts erneut und speichern die Daten genau so, wie wenn das erste Testmodus-MRS-Objekt angelegt wird, und weichen anschließend von einem Latchzyklus ab.
  • Bei der beispielhaften Ausgestaltung der vorliegenden Erfindung hängt es von einer Kombination der Set/Reset-Informationen der Modus-Einstellsignale, dem Test-Aktivierungssignal und Codierungswerten der ersten bis N-ten Schritt-Einstellsignale ab, ob das Test-Steuersignal für ein einzelnes Objekt erzeugt wird oder nicht, wodurch es möglich ist, das Set/Reset für ein einzelnes Test-MRS-Einstellobjekt (Test-MRS-Setzobjekt) oder eine Mehrzahl von Test-MRSen durchzuführen. Um dieses Merkmal zu implementieren, wird der herkömmliche Testmodus-MRS-Einheitsschaltkreis modifiziert, das Testmodus-Aktivierungssignal verwendet und nur eine einzelne Verbindungsleitung für das Set/Reset-Mastersignal benötigt, so dass es somit möglichst, die Einfachheit und hohe Effizienz der Test-MRS-Setz-Untersuchung zu erzielen, ohne das herkömmliche Test-Setup umfassend zu verändern und eine zusätzliche Funktion zu verwenden.
  • Ein Halbleiter-Speicherelement gemäß einer beispielhaften Ausgestaltung der vorliegenden Erfindung weicht hinsichtlich der internen Komponenten der Testmodus-MRS-Einheiten des Teststeuersignal-Erzeugers ab, ist jedoch hinsichtlich des Blockschaltbilds ähnlich dem herkömmlichen Testmodus-Halbleiter-Speicherelement gemäß 1, so dass auf eine Beschreibung der Verbindungsverhältnisse zwischen den Blöcken und einer Funktion derselben verzichtet werden kann. Des Weiteren unterscheidet sich das Halbleiter-Speicherelement gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung von der oben beschriebenen Ausgestaltung der vorliegenden Erfindung dadurch, dass es keinen Set/Reset-Mastersignalerzeuger aufweist und dass interne Komponenten einer Mehrzahl von Testmodus-MRS-Einheiten unterschiedlich sind, so dass das Test-MRS-Resetsignal TMRS RESET in Abhängigkeit von jedem aus einer Mehrzahl von Schritt-Einstellsignalen eingegeben wird, um eine Mehrzahl von Test-Steuersignalen TMRS SET0 bis TMRS SETM für jedes Objekt zu erzeugen. Der Testlogik-Bereich in 7 und der Teststeuersignal-Erzeuger in 9 gemäß der oben beschriebenen Ausgestaltung der vorliegenden Erfindung sind dieselben wie in dieser beispielhaften Ausgestaltung der vorliegenden Erfindung, so dass auf eine Beschreibung der Verbindungsverhältnisse zwischen den Blöcken und eines Betriebs derselben verzichtet wird.
  • Verglichen mit der beispielhaften Ausgestaltung der vorliegenden Erfindung, die oben unter Bezugnahme auf 6 beschrieben wurde, braucht das Halbleiter-Speicherelement gemäß dieser beispielhaften Ausgestaltung der vorliegenden Erfindung das Set/Reset-Mastersignal nicht unter allen Testmodus-MRS-Einheiten gemeinsam zu nutzen und weist Testmodus-MRS-Einheiten auf, die nach Art eines Toggle-Flipflops (T-Flipflop) ausgebildet sind, so dass eine Mehrzahl von Testmodus- MRS-Einheitsschaltkreisen des Teststeuersignal-Erzeugers 400 das Test-Steuersignal eigenständig von einem hohen Pegel auf einen niedrigen Pegel verändern können.
  • 12 ist ein Schaltungsdiagramm zur Darstellung eines Testmodus-MRS-Einheitsschaltkreises gemäß einer beispielhaften Ausgestaltung der vorliegenden Erfindung. Der Testmodus-MRS-Einheitsschaltkreis gemäß 12 umfasst ein einzelnes NAND-Gatter NAND, getaktete Vierschritt-Invertierer 710 bis 740, zwei PMOS-Transistoren PMOS9 und PMOS10 und fünf Invertierer INV1 bis INV5. Jeder getaktete Invertierer umfasst zwei PMOS-Transistoren und zwei NMOS-Transistoren.
  • Zunächst werden die ersten bis N-ten Schritt-Einstellsignale an einen Eingangsanschluss des NAND-Gatters NAND angelegt, um ein Reset-Signal SETB auszugeben, und das Reset-Signal SETB wird durch den Invertierer INV5 invertiert, um ein Einstellsignal oder Setzsignal SET auszugeben.
  • Der erste getaktete Schritt-Invertierer 710 ist dergestalt ausgebildet, dass zwei PMOS-Transistoren PMOS1 und PMOS2 in Reihe geschaltet sind, dass eine Versorgungsspannung VDD an einer Seite angelegt ist, dass NMOS-Transistoren NMOS1 und NMOS2 in Reihe auf der anderen Seite mit Masse verbunden sind, dass der PMOS-Transistor PMOS2 und der NMOS-Transistor NMOS1 mit einem Knoten N2 verbunden sind und dass ein Reset-Signal SETB und ein Einstell- oder Setzsignal SET an Gate-Anschlüsse des zweiten PMOS-Transistors PMOS2 bzw. des ersten NMOS-Transistors NMOS1 angelegt sind, welche miteinander verbunden sind. Der zweite getaktete Schritt-Invertierer 720 ist dergestalt ausgebildet, dass die Verbindung zwischen den Transistoren vergleichbar mit dem ersten getakteten Schritt-Invertierer 710 ist, jedoch wird das Set-Signal SET an einen Gate-Anschluss eines dritten PMOS-Transistors PMOS3 angelegt, an dem die Versorgungsspannung VDD angelegt ist, und das Reset-Signal SETB wird an einen Gate-Anschluss eines vierten NMOS-Transistors NMOS4 angelegt, dessen eine Seite mit Masse verbunden ist. Eine Ausgabe des ersten getakteten Schritt-Invertierers 710 ist an Gate-Anschlüsse des vierten PMOS-Transistors PMOS4 und des dritten NMOS-Transistors NMOS3 des zweiten getakteten Schritt-Invertierers 720 angelegt. Ein Drain-Anschluss eines neunten PMOS-Transistors PMOS9 ist mit einem Knoten N3 verbunden, bei dem es sich um einen Ausgangsanschluss des zweiten getakteten Schritt-Invertierers 720 handelt, ein Source-Anschluss ist mit der Versorgungsspannung VDD verbunden und ein invertierter Wert des Test-MRS-Resetsignals TMRS RESET, das durch den dritten Invertierer INV3 invertiert wurde, wird an einen Gate-Anschluss des neunten PMOS-Transistors PMOS9 angelegt.
  • Verbindungsverhältnisse zwischen den Transistoren des dritten und vierten getakteten Schritt-Invertierers 730 und 740 sind mit denen der ersten und zweiten getakteten Schritt-Invertierer 710 und 720 vergleichbar, jedoch werden das Set-Signal SET und das Reset-Signal SETB an Gate-Anschlüsse eines sechsten PMOS-Transistors PMOS6 bzw. eines fünften NMOS-Transistors NMOS5 des dritten getakteten Schritt-Invertierers 730 angelegt, welche miteinander verbunden sind, und das Set-Signal SET und das Reset-Signal SETB werden an Gate-Anschlüsse eines siebten PMOS-Transistors PMOS7 bzw. eines achten NMOS-Transistors NMOS8 des vierten getakteten Schritt-Invertierers 740 angelegt.
  • Eine Ausgabe des zweiten getakteten Schritt-Invertierers 720 wird durch den ersten Invertierer INV1 invertiert und anschließend an einen Gate-Anschluss eines PMOS-Transistors PMOS5, welcher mit der Versorgungsspannung VDD verbunden ist, und an einen Gate-Anschluss eines NMOS-Transistors NMOS6 angelegt, der in dem dritten getakteten Schritt-Invertierer 730 mit Masse verbunden ist, und der PMOS- Transistor PMOS6 und der NMOS-Transistor NMOS6 sind über einen Knoten N4 verbunden. Eine Verbindung zwischen einem zehnten PMOS-Transistor PMOS10 und den zweiten und vierten Invertierern INV2 und INV4 ist vergleichbar mit einer Verbindung zwischen dem neunten PMOS-Transistor PMOS9 und den ersten und dritten Invertierern INV1 und INV3. Eine Ausgabe des dritten getakteten Schritt-Invertierers 730 wird über einen Knoten N5 an einen Gate-Anschluss eines achten PMOS-Transistors PMOS8 und einen Gate-Anschluss eines siebten NMOS-Transistors NMOS7 des vierten getakteten Schritt-Invertierers 740 angelegt. Eine Ausgabe des vierten getakteten Invertierer 740 wird über den Knoten N1 zu dem Gate-Anschluss des ersten PMOS-Transistors PMOS1, an den die Versorgungsspannung VDD angelegt ist, und zu dem Gate-Anschluss des NMOS-Transistors NMOS2 rückgekoppelt, dessen eine Seite mit Masse in dem ersten getakteten Schritt-Invertierer 710 verbunden ist, und wird gleichzeitig durch den zweiten Invertierer INV2 invertiert und als das Test-Steuersignal TMRS SET ausgegeben.
  • 13 ist ein Zeitablaufdiagramm zur Darstellung eines Betriebs des Testmodus-MRS-Einheitsschaltkreises gemäß der beispielhaften Ausgestaltung der vorliegenden Erfindung, die in 12 gezeigt wurde. In 13 sind das Test-MRS-Resetsignal TMRS RESET, das Set-Signal SET und das Reset-Signal SETB, Signale der Knoten N1 bis N5, und das Test-Steuersignal TMRS SET dargestellt.
  • Der Betrieb des Testmodus-MRS-Einheitsschaltkreises ist nachfolgend unter Bezugnahme auf die 12 und 13 beschrieben.
  • Das Reset-Signal SETB wird mit einem niedrigen Pegel ausgegeben, und das Set-Signal SET wird mit einem hohen Pegel ausgegeben, wenn alle der ersten bis N-ten Schritt-Einstellsignale mit einem hohen Pegel eingegeben werden, jedoch wird das Reset-Signal SETB mit einem ho hen Pegel und das Set-Signal SET mit einem niedrigen Pegel ausgegeben, wenn wenigstens eines der Schritt-Einstellsignale mit einem niedrigen Pegel angelegt wird.
  • Wenn das Test-MRS-Resetsignal TMRS RESET mit einem hohen Pegel als Anfangsbedingung in 13 angelegt wird, gibt der vierte Invertierer INV4 einen niedrigen Pegel aus, der an den Gate-Anschluss des zehnten PMOS-Transistors PMOS10 angelegt wird, so dass der zehnte PMOS-Transistor PMOS10 eingeschaltet wird. Die Versorgungsspannung VDD wird durch den PMOS-Transistor PMOS10 geleitet, der Knoten N1 gibt einen hohen Pegel aus, und das Test-Steuersignal TMRS SET, welches durch den zweiten Invertierer INV2 geleitet wird, wird mit einem niedrigen Pegel ausgegeben, wodurch das Test-MRS-Objekt nicht angewendet wird. Da zu diesem Zeitpunkt alle der ersten bis N-ten Schritt-Einstellsignale in einem Zustand sind, bevor sie mit einem hohen Pegel eingegeben werden, wird in dem Zustand, in dem das Set-Signal SET einen niedrigen Pegel und das Reset-Signal SETB einen hohen Pegel aufweist, die Ausgabe des Knotens N1 an den ersten PMOS-Transistor PMOS1 und den zweiten NMOS-Transistor NMOS2 des ersten getakteten Schritt-Invertierers 710 angelegt und nur der zweite NMOS-Transistor NMOS2 wird eingeschaltet, so dass ein niedriger Pegel an den Knoten N2 ausgegeben wird. In gleicher Weise wird dann, wenn das Test-MRS-Resetsignal TMRS RESET mit einem hohen Pegel durch den dritten Invertierer INV3 geleitet wird, um in einen niedrigen Pegel umgewandelt zu werden, welcher an den Gate-Anschluss des neunten PMOS-Transistors PMOS9 angelegt wird, der neunte PMOS-Transistor PMOS9 eingeschaltet. Die Versorgungsspannung VDD wird durch den neunten PMOS-Transistor PMOS9 geleitet, der Knoten N3 gibt einen hohen Pegel aus, und der hohe Pegel gelangt durch den ersten Invertierer INV1 geleitet, so dass der niedrige Pegel an den Knoten N4 ausgegeben wird. Des Weiteren wird anfänglich in einem Zustand, in dem das Set-Signal SET einen niedrigen Pegel und das Reset-Signal RESET einen hohen Pegel aufweist, die Ausgabe des Knotens N4 an den fünften PMOS-Transistor PMOS5 und den sechsten NMOS-Transistor NMOS6 des dritten getakteten Schritt-Invertierers 730 angelegt, so dass nur der fünfte PMOS-Transistor PMOS5 eingeschaltet wird, wodurch ein hoher Pegel an den Knoten N5 ausgegeben wird.
  • Wenn anschließend das Test-MRS-Resetsignal TMRS RESET zu einem niedrigen Pegel wechselt, wird der zehnte PMOS-Transistor PMOS10 ausgeschaltet, und in diesem Zustand behält des Test-Steuersignal TMRS SET den niedrigen Pegel bei, bei dem es sich um den vorhergehenden Wert handelt. Wenn dann alle entsprechenden Bits der ersten bis N-ten Schritt-Einstellsignale, die an das NAND-Gatter NAND angelegt wurden, um die entsprechenden Testmodus-MRS-Einheiten auszuwählen, mit einem hohen Pegel eingegeben werden, wechselt das Set-Signal SET zu einem hohen Pegel und das Reset-Signal SETB zu einem niedrigen Pegel, und anschließend werden das Set-Signal SET und das Reset-Signal SETB an die Gate-Anschlüsse des siebten PMOS-Transistors PMOS7 bzw. des achten NMOS-Transistors NMOS8 des vierten getakteten Schritt-Invertierers 740 angelegt, und wenn eine Ausgabe des Knotens N5 mit hohem Pegel an die Gate-Anschlüsse des achten PMOS-Transistors PMOS8 und des siebten NMOS-Transistors NMOS7 des vierten getakteten Schritt-Invertierers 740 angelegt wird, wird nur der siebte NMOS-Transistor NMOS7 eingeschaltet, so dass der Knoten N1 zu einem niedrigen Pegel invertiert und das Test-Steuersignal TMRS SET, welches durch den zweiten Invertierer INV2 geleitet wird, wiederum mit einem hohen Pegel ausgegeben wird, wodurch die entsprechende Testmodus-MRS-Einheit ausgewählt und das Test-MRS-Objekt auf den entsprechenden Block des Halbleiter-Speicherelements angewendet wird.
  • Auf diese Weise wird das Signal des Knotens N2, welches durch den ersten getakteten Schritt-Invertierer 710 geleitet wird, auf einen hohen Pegel invertiert, das Signal des Knotens N3, welches durch den zweiten getakteten Schritt-Invertierer 720 geleitet wird, wird auf einen niedrigen Pegel invertiert, das Signal des Knotens N4, welches durch den ersten Invertierer INV1 geleitet wird, wird wiederum auf einen hohen Pegel invertiert, und das Signal des Knotens N5, welches durch den dritten getakteten Schritt-Invertierer 730 geleitet wird, wird auf einen niedrigen Pegel invertiert. In diesem Zustand wird das Signal des Knotens N1, welches durch den vierten getakteten Schritt-Invertierer 740 geleitet wird, zu einem hohen Pegel invertiert, und das Test-Steuersignal TMRS SET, welches durch den zweiten Invertierer INV2 geleitet wird, wird mit einem niedrigen Pegel ausgegeben, wodurch das Test-MRS-Objekt nicht auf den entsprechenden Block des Halbleiter-Speicherelements angewendet wird.
  • Der Wert des Knotens N1, der einen hohen Pegel aufweist, wird erneut durch den ersten getakteten Schritt-Invertierer 710 geleitet, und somit wird das Signal des Knotens N2 auf einen niedrigen Pegel invertiert, und wenn das Set-Signal SET einen hohen Pegel und das Reset-Signal SETB einen niedrigen Pegel beibehält, behalten die Werte der Knoten N3 bis N5 die vorhergehenden Werte bei, wenn jedoch zum Testen des nächsten Blocks des Halbleiter-Speicherelements auch nur eines der entsprechenden Bits der ersten bis N-ten Schritt-Einstellsignale mit einem niedrigen Pegel eingegeben wird und somit das Set-Signal SET auf einen niedrigen Pegel und das Reset-Signal SETB auf einen hohen Pegel invertiert werden, wird das Set-Signal SET und das Reset-Signal SETB an die Gate-Anschlüsse des dritten PMOS-Transistors PMOS3 bzw. des vierten NMOS-Transistors NMOS4 des zweiten getakteten Schritt-Invertierers 720 angelegt, um den dritten PMOS-Transistor PMOS3 und den vierten NMOS-Transistor NMOS4 einzuschalten, und der Niedrigpegel-Wert des Knotens N2 wird an die Gate-Anschlüsse des vierten PMOS-Transistors PMOS4 und des dritten NMOS-Transistors NMOS3 angelegt, um allein den vierten PMOS-Transistor PMOS4 ein zuschalten, und somit wird ein hoher Pegel an den Knoten N3 ausgegeben.
  • Diese Ausgabe wird erneut durch den ersten Invertierer INV1 geleitet, so dass der Knoten N4 auf einen niedrigen Pegel invertiert wird, und das Signal des Knotens N5, welches durch den dritten getakteten Schritt-Invertierer 730 geleitet wird, wird auf einen hohen Pegel invertiert und behält den hohen Pegelwert bei. Anschließend wird, wenn zum Testen des nächsten Blocks des Halbleiter-Speicherelements alle nächsten Bits der ersten bis N-ten Schritt-Einstellsignale mit einem hohen Pegel eingegeben werden, das Set-Signal SET zu einem hohen Pegel invertiert, und das Reset-Signal SETB wird auf einen niedrigen Pegel invertiert. Der Knoten N1 wird auf einen niedrigen Pegel invertiert, und das Test-Steuersignal TMRS SET, welches durch den zweiten Invertierer INV2 geleitet wird, wird mit einem hohen Pegel ausgegeben, wodurch die nächste Testmodus-MRS-Einheit ausgewählt und das Test-MRS-Objekt auf die nächste Einheit des Halbleiter-Speicherelements angewendet wird.
  • Wie oben beschrieben, schafft diese beispielhafte Ausgestaltung der vorliegenden Erfindung die Testmodus-MRS-Einheit, welche in Form des T-Flipflops implementiert ist, um selbstständig einen Pegelwert des Test-Steuersignals auf einen hohen Pegel und einen niedrigen Pegel zu verändern, und wobei das Set-Signal SET und das Reset-Signal SETB gemäß Werten der ersten bis N-ten Schritt-Einstellsignale umgeschaltet werden, ohne das diskrete Set/Reset-Mastersignal zu verwenden.
  • Zusammenfassend führt das Halbleiter-Speicherelement gemäß einer beispielhaften Ausgestaltung der vorliegenden Erfindung ein Set/Reset des Testmodus-MRS allein durch Decodieren der ersten bis N-ten Schritt-Einstellsignale mit geringfügigen Veränderungen des N-Schritt-Teststeuersignal-Erzeugungsschaltkreises durch. Das Halbleiter- Speicherelement gemäß einer weiteren beispielhaften Ausgestaltung der vorliegenden Erfindung verändert das Setzen/Zurücksetzen (Set/Reset) des einzelnen Objekts durch einfaches Umschalten des Test-Steuersignals ohne Verwendung einer zusätzlichen Verbindungsleitung oder eines separaten Schaltkreises zum Durchführen einer zusätzlichen Funktion.
  • Wie oben beschrieben, kann das Halbleiter-Speicherelement einer beispielhaften Ausgestaltung der vorliegenden Erfindung individuell den Testmodus-MRS-Reset jedes internen Blocks des Halbleiter-Speicherelements mit geringfügigen Veränderungen des herkömmlichen N-Schritt-Test-Steuersignalerzeugungsschaltkreises oder durch Codieren der Modus-Einstellsignale durchführen. Dementsprechend ist es möglich, das Halbleiter-Speicherelement kontinuierlich zu testen, ohne wiederholt den vielschrittigen Testmodus-Prozess für eine erneute Untersuchung durchzuführen, so dass die Testzeit reduziert und verbesserte Testbedingungen erreicht werden.

Claims (23)

  1. Halbleiter-Speicherelement, aufweisend: einen Steuersignal-Erzeuger (100) zum Kombinieren extern gelieferter Befehlssignale, um eine Testsignal (TMRS) zu erzeugen; einen Set/Reset-Signalerzeuger (200) zum Empfangen eines extern gelieferten Modus-Einstellsignals (MA) in Abhängigkeit von dem Testsignal (TMRS) und zum Erzeugen eines ersten Set/Reset-Signals (S/R INFO), wenn das Modus-Einstellsignal ein Signal ist, welches ein individuelles Setzen/Rücksetzen anzeigt; einen Testlogik-Bereich (500) zum Speichern und anschließenden Ausgeben des Modus-Einstellsignals (MA) in Abhängigkeit von dem Testsignal (TMRS); einen Set/Reset-Mastersignalerzeuger (300) zum Empfangen des ersten Set/Reset-Signals (S/R INFO) zum Ausgeben eines Set/Reset-Mastersignals (S/R MAST) zum gemeinsamen Steuern eines Testmodus von internen Blöcken des Halbleiter-Speicherelements; und einen Teststeuersignal-Erzeuger (400) zum Verarbeiten eines Ausgangssignals (LS) des Testlogik-Bereichs, um eine Mehrzahl von Steuersignalen zu erzeugen, und zum Erzeugen des Set/Reset-Mastersignals (S/R MAST) als eine Mehrzahl von Test-Steuersignalen (TMRS SET) in Abhängigkeit von der Mehrzahl von Steuersignalen.
  2. Halbleiter-Speicherelement nach Anspruch 1, dadurch gekennzeichnet, dass der Testlogik-Bereich (500) das Modus-Einstellsignal (MA) speichert, das sequenziell in Abhängigkeit von dem Testsignal (TMRS) angelegt wird, und die gespeicherten Modus-Einstellsignale (MA) kombiniert, um eine Mehrzahl von Schritt-Einstellsignalen (LS) zu erzeugen, wenn die Modus-Einstellsignale (MA) vollständig gespeichert sind.
  3. Halbleiter-Speicherelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Set/Reset-Signalerzeuger (200) das extern gelieferte Modus-Einstellsignal (MA) in Abhängigkeit von dem Testsignal (TMRS) empfängt und ein zweites Set/Reset-Signal (TMRS RESET) erzeugt, wenn das Modus-Einstellsignal (MA) ein Signal ist, welches ein gemeinsames Setzen/Zurücksetzen anzeigt.
  4. Halbleiter-Speicherelement nach einem der Ansprüche 1 bis 3, gekennzeichnet durch ein Latch (110), wobei der Set/Reset-Signalerzeuger (200) das Modus-Einstellsignal (MA) von dem Latch (110) empfängt, welches das extern gelieferte Modus-Einstellsignal (MA) in Abhängigkeit von dem Testsignal (TMRS) speichert.
  5. Halbleiter-Speicherelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Testlogik-Bereich (500) aufweist: einen Testmodus-Aktivierungsbereich (520) zum Empfangen des Modus-Einstellsignals (MA), des Testsignals (TMRS) und eines Taktsignals (CLK), um ein Testmodus-Aktivierungssignal (TMEN) zum Eintreten in einen Testmodus zu erzeugen; einen MRS-Aktivierungspuls-Generator (530) zum Empfangen des Taktsignals (CLK) und des Testmodus-Aktivierungssignals (TMEN), um einen Test-MRS-Aktivierungspuls (ENP) zum sequenziellen Aktivieren eines Test-MRS zu erzeugen; und eine Mehrzahl von Schritt-MRS-Logikeinheiten (510) zum Empfangen des Modus-Einstellsignals (MA), des Test-MRS-Aktivierungspulssignals (ENP) und des Testmodus- Aktivierungssignals (TMEN), um die Mehrzahl von Schritt-Einstellsignalen (LS) auszugeben.
  6. Halbleiter-Speicherelement nach Anspruch 5, dadurch gekennzeichnet, dass die Mehrzahl von Schritt-MRS-Logikeinheiten (510) das Testmodus-Aktivierungssignal (TMEN) empfangen, um in den Testmodus einzutreten, und eine Mehrzahl von D-Flipflops zum Empfangen des Modus-Einstellsignals (MA) und des Test-MRS-Aktivierungspulses (ENP) beinhalten, um die Mehrzahl von Schritt-Einstellsignalen (LS) auszugeben.
  7. Halbleiter-Speicherelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Teststeuersignal-Erzeuger (400) eine Mehrzahl von Testmodus-MRS-Einheiten (410) aufweist, welche jeweils die Test-Steuersignale (TMRS SET) erzeugen, wenn eine Kombination der Mehrzahl von Schritt-Einstellsignalen (LS) an seinen Eingangsanschluss angelegt wird und wenn das zweite Set/Reset-Signal (TMRS RESET) an seinen Steueranschluss angelegt wird.
  8. Halbleiter-Speicherelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Teststeuersignal-Erzeuger (400) den Testmodus eines internen Testzielblocks des Halbleiter-Speicherelements beibehält, wenn eine bestimmte Testmodus-MRS-Einheit (410) gemäß einer Kombination der Mehrzahl von Schritt-Einstellsignalen (LS) ausgewählt wird und wenn das Test-Steuersignal (TMRS SET) einen hohen Pegel beibehält, und dass der Teststeuersignal-Erzeuger (400) den Testmodus-MRS des entsprechenden internen Blocks zurücksetzt und den Testmodus beendet, wenn das Test-Steuersignal (TMRS SET) auf einen niedrigen Pegel invertiert wird.
  9. Halbleiter-Speicherelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Set/Reset-Mastersignalerzeuger (300) aufweist: einen ersten Invertierer (INV1) zum Empfangen des Testmodus-Aktivierungssignals (TMEN), um einen invertierten Wert auszugeben; einen zweiten Invertierer (INV4) zum Empfangen des zweiten Set/Reset-Signals (TMRS RESET), um einen invertierten Wert auszugeben; einen ersten PMOS-Transistor (PMOS) zum Durchführen einer Schaltoperation, wenn ein Ausgangssignal des zweiten Invertierers (INV4) an seinen Gate-Anschluss angelegt ist und eine Versorgungsspannung (VDD) mit seinem Source-Anschluss verbunden ist; ein Übertragungsgatter (TG), in dem das Testmodus-Aktivierungssignal (TMEN) an einen Gate-Anschluss eines darin enthaltenen NMOS-Transistors und ein Ausgangssignal des ersten Invertierers (INV1) an einen Gate-Anschluss eines darin enthaltenen zweiten PMOS-Transistors angelegt ist; einen dritten Invertierer (INV5) zum Empfangen des ersten Set/Reset-Signals (S/R INFO) und zum Invertieren des ersten Set/Reset-Signals (S/R INFO) für ein Ausgeben an eine Seite des Übertragungsgatters (TG); und ein Latch (310), das mit einer anderen Seite des Übertragungsgatters (TG) und einem Drain-Anschluss des ersten PMOS-Transistors (PMOS) verbunden ist und ein Ausgangssignal des Übertragungsgatters (TG) empfängt und Daten speichert.
  10. Halbleiter-Speicherelement nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass jede Testmodus-MRS-Einheit (410) aufweist: ein NAND-Gatter (NAND) zum Empfangen der Mehrzahl von Schritt-Einstellsignalen, um ein NAND-Operationsergebnis auszugeben; einen ersten Invertierer (INV1) zum Empfangen eines Ausgangssignals (CON) des NAND-Gatters, um einen invertierten Wert auszugeben; einen zweiten Invertierer (INV4) zum Empfangen des zweiten Set/Reset-Signals (TMRS RESET), um einen invertierten Wert auszugeben; einen ersten PMOS-Transistor (PMOS), bei dem ein Ausgangssignal des zweiten Invertierers (INV4) an seinen Gate-Anschluss angelegt ist und eine Versorgungsspannung (VDD) mit seinem Source-Anschluss verbunden ist; ein Übertragungsgatter (TG), in dem das Ausgangssignal (CON) des NAND-Gatters (NAND) an einen Gate-Anschluss eines zweiten PMOS-Transistors und ein Ausgangssignal des ersten Invertierers (INV1) an einen Gate-Anschluss eines NMOS-Transistors angelegt ist; einen dritten Invertierer (INV5) zum Empfangen des Set/Reset-Mastersignals (S/R MAST) und zum Invertieren des Set/Reset-Mastersignals (S/R MAST) für ein Ausgeben an eine Seite des Übertragungsgatters; und ein Latch (411), welches mit einer anderen Seite des Übertragungsgatters (TG) und einem Drain-Anschluss des ersten PMOS-Transistors verbunden ist und welches ein Ausgangssignal des Übertragungsgatters (TG) empfängt und Daten speichert.
  11. Halbleiter-Speicherelement nach Anspruch 10, dadurch gekennzeichnet, dass in der Testmodus-MRS-Einheit, wenn das zweite Set/Reset-Signal (TMRS RESET) anfänglich mit einem hohen Pegel angelegt ist, das Test-Steuersignal (TMRS SET) mit einem niedrigen Pegel angelegt ist, so dass ein Test- MRS-Objekt nicht auf einen entsprechenden internen Block des Halbleiter-Speicherelements angewendet wird, das Test-Steuersignal (TMRS SET) gemäß einer Kombination der Mehrzahl von Schritt-Einstellsignalen mit einem hohen Pegel ausgegeben wird, so dass das Test-MRS-Objekt auf den entsprechenden internen Block angewendet wird, und wenn das Set/Reset-Mastersignal (S/R MAST) mit einem niedrigen Pegel für einen Test des nächsten Blocks angelegt wird, das Test-Steuersignal (TMRS SET) mit einem niedrigen Pegel ausgegeben wird, so dass eine Auswahl einer entsprechenden Testmodus-MRS-Einheit freigegeben und das Test-MRS-Objekt nicht angewendet wird.
  12. Halbleiter-Speicherelement nach Anspruch 11, dadurch gekennzeichnet, dass das Test-MRS-Objekt dazu dient, einen Zeitverzögerungsabstand oder Freiheitsgrad eines Datenpfads eines einzelnen internen Blocks des Halbleiter-Speicherelements zu testen.
  13. Halbleiter-Speicherelement, aufweisend: einen Steuersignal-Erzeuger (100) zum Kombinieren extern gelieferter Befehlssignale, die zum Erzeugen eines Testsignals (TMRS) angelegt sind; einen Set/Reset-Signalerzeuger (200) zum Empfangen eines extern gelieferten Modus-Einstellsignals (MA) in Abhängigkeit von dem Testsignal (TMRS) und zum Erzeugen eines ersten Set/Reset-Signals (S/R INFO), wenn das Modus-Einstellsignal (MA) ein Signal ist, welches ein einzelnes Setzen/Zurücksetzen anzeigt; einen Testlogik-Bereich (500) zum Speichern und anschließendem Ausgeben des Modus-Einstellsignals (MA) in Abhängigkeit von dem Testsignal (TMRS); und einen Teststeuersignal-Erzeuger (400) zum Kombinieren eines Ausgangssignals des Testlogik-Bereichs (500), um eine Mehrzahl von Einstellsignalen (SET) und eine Mehrzahl von Resetsignalen (SETB) zu erzeugen, und zum Erzeugen einer Mehrzahl von Test-Steuersignalen (TMRS SET), deren Zustand sich ändert, wenn eine Wertänderung des Modus-Einstellsignals (MA) erkannt wird.
  14. Halbleiter-Speicherelement nach Anspruch 13, dadurch gekennzeichnet, dass der Set/Reset-Signalerzeuger (200) das Modus-Einstellsignal (MA) empfängt, um ein Set/Reset-Signal auszugeben, weiterhin aufweisend ein Latch (110), wobei das Modus-Einstellsignal (MA) von dem Latch (110) angelegt wird, welches das extern gelieferte Modus-Einstellsignal (MA) in Abhängigkeit von dem Testsignal (TMRS) speichert.
  15. Halbleiter-Speicherelement nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass der Testlogik-Bereich (500) das Modus-Einstellsignal (MA) speichert, welches sequenziell in Abhängigkeit von dem Testsignal (TMRS) angelegt wurde, und die gespeicherten Modus-Einstellsignale (MA) kombiniert, um eine Mehrzahl von Schritt-Einstellsignalen (LS) zu erzeugen, wenn die Modus-Einstellsignale (MA) vollständig gespeichert sind.
  16. Halbleiter-Speicherelement nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass der Testlogik-Bereich (500) aufweist: einen Testmodus-Aktivierungsbereich (520) zum Empfangen des Modus-Einstellsignals (MA), des Testsignals (TMRS) und eines Taktsignals (CLK), um ein Testmodus-Aktivierungssignal (TMEN) zum Eintreten in einen Testmodus zu erzeugen; einen MRS-Aktivierungspuls-Generator (530) zum Empfangen des Taktsignals (CLK) und des Testmodus-Aktivierungssignals (TMEN), um einen Test-MRS-Aktivierungspuls (ENP) zu erzeugen, um sequenziell ein Test-MRS zu aktivieren; und eine Mehrzahl von Schritt-MRS-Logikeinheiten (510) zum Empfangen des Modus-Einstellsignals (MA), des Test-MRS-Aktivierungspulssignals (ENP) und des Testmodus-Aktivierungssignals (TMEN), um die Mehrzahl von Schritt-Einstellsignalen (LS) auszugeben.
  17. Halbleiter-Speicherelement nach Anspruch 16, dadurch gekennzeichnet, dass die Mehrzahl von Schritt-MRS-Logikeinheiten (510) das Testmodus-Aktivierungssignal (TMEN) empfangen, um in den Testmodus einzutreten, und eine Mehrzahl von D-Flipflops zum Empfangen des Modus-Einstellsignals (MA) und des Test-MRS-Aktivierungspulses (ENP) beinhalten, um die Mehrzahl von Schritt-Einstellsignalen (LS) auszugeben.
  18. Halbleiter-Speicherelement nach einem der Ansprüche 13 bis 17, dadurch gekennzeichnet, dass der Teststeuersignal-Erzeuger (400) eine Mehrzahl von Testmodus-MRS-Einheiten (410) aufweist, welche jeweils die Test-Steuersignale (TMRS SET) ausgeben, wenn eine Kombination der Mehrzahl von Schritt-Einstellsignalen (LS) an seinen Eingangsanschluss angelegt wird und wenn das zweite Set/Reset-Signal (TMRS RESET) an seinen Steueranschluss angelegt wird.
  19. Halbleiter-Speicherelement nach einem der Ansprüche 13 bis 18, dadurch gekennzeichnet, dass der Teststeuersignal-Erzeuger (400) den Testmodus eines internen Testzielblocks des Halbleiter-Speicherelements beibehält, wenn eine bestimmte Testmodus-MRS-Einheit (410) gemäß einer Kombination der Mehrzahl von Schritt-Einstellsignalen (LS) ausgewählt wird, und wenn das Test-Steuersignal (TMRS SET) einen hohen Pegel beibehält, und dass der Teststeuersignal-Erzeuger (400) den Testmodus-MRS des entsprechenden internen Blocks zurücksetzt und den Testmodus beendet, wenn das Test-Steuersignal (TMRS SET) auf einen niedrigen Pegel invertiert wird.
  20. Halbleiter-Speicherelement nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass die Testmodus-MRS-Einheit (410) aufweist: ein NAND-Gatter (NAND) zum Empfangen der Mehrzahl von Schritt-Einstellsignalen und zum Durchführen einer NAND-Operation, um ein Einstell-Signal auszugeben; einen ersten Invertierer (INV5) zum Empfangen eines Ausgangssignals des NAND-Gatters (NAND) und zum Invertieren des Ausgangssignals des NAND-Gatters (NAND), um ein Einstell-Signal (SET) auszugeben; einen zweiten Invertierer (INV4) zum Empfangen des Set/Reset-Signals (TMRS RESET), zum Invertieren des Set/Reset-Signals (TMRS RESET) und zum Ausgeben eines invertierten Wertes des Set/Reset-Signals (TMRS RESET); einen ersten PMOS-Transistor (PMOS10) zum Durchführen einer Schaltoperation, so dass eine Versorgungsspannung (VDD) an seinen Source-Anschluss und ein Ausgangssignal des zweiten Invertierers (INV4) an seinen Gate-Anschluss angelegt ist; einen ersten getakteten Schritt-Invertierer (710) zum Empfangen eines Ausgangswertes eines Drain-Anschlusses des ersten PMOS-Transistors (PMOS10), zum Invertieren des Ausgangswertes des Drain-Anschlusses des ersten PMOS-Transistors (PMOS10) bei Steuerung durch das Reset-Signal (SETB) und das Einstellsignal (SET) und zum Ausgeben des invertierten Ausgangswertes; einen zweiten getakteten Schritt-Invertierer (720) zum Empfangen eines Ausgangswertes des ersten getakteten Schritt-Invertierers, zum Invertieren des Ausgangswertes des ersten getakteten Schritt-Invertierers (710) unter Steuerung durch das Reset-Signal (SETB) und das Einstell-Signal (SET) und zum Ausgeben des invertierten ausgegebenen Wertes; einen dritten Invertierer (INV3) zum Empfangen und Invertieren des Set/Reset-Signals (TMRS RESET) und zum Ausgeben des invertierten Set/Reset-Signals; einen zweiten PMOS-Transistor (PMOS9), bei dem das Ausgangssignal des zweiten getakteten Schritt-Invertierers (720) an dessen Drain-Anschluss angelegt ist, bei dem eine Versorgungsspannung (VDD) an einen Source-Anschluss angelegt ist und bei dem ein Ausgangssignal des dritten Invertierers (INV3) an einen Gate-Anschluss angelegt ist; einen vierten Invertierer (INV1) zum Empfangen und Invertieren des Ausgangssignals des zweiten getakteten Schritt-Invertierers (720) und zum Ausgeben des invertierten Ausgangssignals; einen dritten getakteten Schritt-Invertierer (730) zum Empfangen eines Ausgangswertes des vierten Invertierers (INV1), zum Invertieren des Ausgangswertes des vierten Invertierers (INV1) bei Steuerung durch das Reset-Signal (SETB) und das Einstell-Signal (SET) und zum Ausgeben des invertierten ausgegebenen Wertes; einen vierten getakteten Schritt-Invertierer (740) zum Empfang eines Ausgangswertes des dritten getakteten Schritt-Invertierers (730), zum Invertieren des Ausgangswertes des dritten getakteten Schritt-Invertierers (730) unter Steuerung durch das Reset-Signal (SETB) und das Einstell-Signal (SET) und zum Ausgaben des invertierten ausgegebenen Wertes; und einen fünften Invertierer (INV2), der mit dem Drain-Anschluss des ersten PMOS-Transistors (PMOS10) verbunden ist, der das Ausgangssignal des vierten getakteten Schritt-Invertierers (740) empfängt, der das Ausgangssignal des vierten getakteten Schritt-Invertierers (740) invertiert und der das invertierte Ausgangssignal ausgibt.
  21. Halbleiter-Speicherelement nach Anspruch 20, dadurch gekennzeichnet, dass in der Testmodus-MRS-Einheit (410), wenn das zweite Set/Reset-Signal (TMRS RESET) anfänglich mit einem hohen Pegel angelegt ist, das Test-Steuersignal (TMRS SET) mit einem niedrigen Pegel angelegt wird, so dass ein Test-MRS-Objekt nicht auf einen entsprechenden internen Block des Halbleiter-Speicherelements angewendet wird, das Test-Steuersignal (TMRS SET) gemäß einer Kombination der Mehrzahl von Schritt-Einstellsignalen mit einem hohen Pegel ausgegeben wird, so dass das Test-MRS-Objekt auf den entsprechenden internen Block angewendet wird, wenn das Einstell-Signal (SET) mit einem niedrigen Pegel für einen Test eines nächsten Blocks angelegt ist und dann zu einem hohen Pegel wechselt, das Test-Steuersignal (TMRS SET) mit einem niedrigen Pegel ausgegeben wird, so dass eine Auswahl einer entsprechenden Testmodus-MRS-Einheit freigegeben und das Test-MRS-Objekt nicht angewendet wird.
  22. Halbleiter-Speicherelement nach Anspruch 21, dadurch gekennzeichnet, dass das Test-MRS-Objekt dazu dient, einen Zeitverzögerungsabstand oder Freiheitsgrad eines Datenpfads eines einzelnen internen Blocks des Halbleiter-Speicherelements zu testen.
  23. Halbleiter-Speicherelement nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass die Testmodus-MRS-Einheit (410) einen Wert des Test-Steuersignals selbstständig ändert, um die entsprechende Testmodus-MRS-Einheit auszuwählen, und bestimmt, ob ein Test-MRS-Objekt auf einen entsprechenden internen Block des Halbleiter-Speicherelements anzuwenden ist.
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