KR20070077711A - 반도체 메모리 장치 - Google Patents
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Abstract
Description
Claims (23)
- 외부로부터 인가되는 명령 신호들을 조합하여 테스트 신호를 발생하는 제어 신호 발생부;상기 테스트 신호에 응답하여 외부로부터 인가되는 모드 설정 신호를 입력하고 상기 모드 설정 신호가 개별적 셋/리셋을 지정하는 신호이면 제1 셋/리셋 신호를 발생하는 셋/리셋 신호 발생부;상기 테스트 신호에 응답하여 상기 모드 설정 신호를 저장한 후에 출력하는 테스트 로직부;상기 제1 셋/리셋 신호를 인가받아 반도체 메모리 장치 내부 블록들의 테스트 모드를 공통적으로 제어하는 셋/리셋 마스터 신호를 출력하는 셋/리셋 마스터 신호 발생부;상기 테스트 로직부의 출력 신호를 조합하여 복수개의 제어 신호들을 생성하고 상기 복수개의 제어 신호들 각각에 응답하여 상기 셋/리셋 마스터 신호를 복수개의 테스트 제어 신호들 각각으로 발생시키는 테스트 제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 테스트 로직부는상기 테스트 신호에 응답하여 순차적으로 인가되는 모드 설정 신호를 저장하 고 상기 모드 설정 신호의 저장이 완료되면 상기 저장된 모드 설정 신호를 조합하여 복수 단계의 셋 신호들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 셋/리셋 신호 발생부는상기 테스트 신호에 응답하여 외부로부터 인가되는 모드 설정 신호를 입력하고 상기 모드 설정 신호가 공통적 셋/리셋을 지정하는 신호이면 제2 셋/리셋 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 셋/리셋 신호 발생부는상기 테스트 신호에 응답하여 외부로부터 인가되는 상기 모드 설정 신호를 래치하는 래치부로부터 상기 모드 설정 신호를 인가받는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 테스트 로직부는상기 모드 설정 신호, 상기 테스트 신호, 클럭 신호를 인가받아 테스트 모드에 진입하기 위한 테스트 모드 인에이블 신호를 출력하는 테스트 모드 인에이블부;상기 클럭 신호, 상기 테스트 모드 인에이블 신호를 인가받아 순차적으로 테 스트 MRS를 인에이블시키는 테스트 MRS 인에이블 펄스를 발생시키는 MRS 인에이블 펄스 발생부;상기 모드 설정 신호, 상기 테스트 MRS 인에이블 펄스 신호, 상기 테스트 모드 인에이블 신호를 인가받아 상기 복수 단계의 셋 신호들을 출력하는 복수 단계 MRS 로직들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5항에 있어서,상기 복수 단계 MRS 로직은상기 테스트 모드 인에이블 신호를 인가받아 테스트 모드에 진입하고, 상기 모드 설정 신호와 상기 테스트 MRS 인에이블 펄스를 각각 인가받아 복수 단계의 셋 신호들을 출력하는 복수개의 D플립플롭들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 테스트 제어 신호 발생부는상기 복수 단계의 셋 신호들의 조합이 입력단에 인가되고, 상기 제2 셋/리셋 신호가 제어단에 인가되어 상기 테스트 제어 신호들을 각각 출력하는 복수개의 테스트 모드 MRS 유닛들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 테스트 제어 신호 발생부는상기 복수 단계의 셋 신호들의 조합에 따라 특정 테스트 모드 MRS 유닛이 선택되어 상기 테스트 제어 신호가 하이 레벨을 유지하면 반도체 메모리 장치 내부 의 테스트 대상 해당 블록의 테스트 모드를 유지하고, 로우 레벨로 반전이 되면 상기 해당 블록의 테스트 모드 MRS가 리셋이 되어 테스트 모드를 종료하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 셋/리셋 마스터 신호 발생부는상기 테스트 모드 인에이블 신호를 인가받아 반전된 값을 출력하는 제1 인버터;상기 제2 셋/리셋 신호를 인가받아 반전된 값을 출력하는 제2 인버터;상기 제2 인버터의 출력 신호가 게이트에 인가되고 전원 전압이 소오스에 연결되어 스위치 동작을 하는 제1 PMOS 트랜지스터;상기 테스트 모드 인에이블 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 인버터의 출력 신호가 제2 PMOS 트랜지스터의 게이트에 인가되는 전송 게이트;상기 제1 셋/리셋 신호를 인가받아 반전시킨 후에 상기 전송 게이트의 일측에 출력하는 제3 인버터;상기 전송 게이트의 타측과 상기 제1 PMOS 트랜지스터의 드레인이 연결되어 상기 전송 게이트의 출력 신호를 인가받아 반전시킨 후 데이터를 저장하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7항에 있어서,상기 테스트 모드 MRS 유닛은상기 복수 단계의 셋 신호를 인가받아 반논리곱 연산 결과를 출력하는 NAND 게이트;상기 NAND 게이트의 출력 신호를 인가받아 반전된 값을 출력하는 제1 인버터;상기 제2 셋/리셋 신호를 인가받아 반전된 값을 출력하는 제2 인버터;상기 제2 인버터의 출력 신호가 게이트에 인가되고 전원 전압(VDD)이 소오스에 연결되는 제1 PMOS 트랜지스터;상기 NAND 게이트의 출력 신호가 제2 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 인버터의 출력 신호가 NMOS 트랜지스터의 게이트에 인가되는 전송 게이트;상기 셋/리셋 마스터 신호를 인가받아 반전시킨 후에 상기 전송 게이트의 일측에 출력하는 제3 인버터;상기 전송 게이트의 타측과 상기 제1 PMOS 트랜지스터의 드레인이 연결되어 상기 전송 게이트의 출력 신호를 인가받아 반전시킨 후 데이터를 저장하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10항에 있어서,상기 테스트 모드 MRS 유닛은초기에 상기 제2 셋/리셋 신호가 하이 레벨로 인가되면 상기 테스트 제어 신호가 로우 레벨로 출력되어 상기 반도체 메모리 내 해당 블록에 테스트 MRS 항목이 인가되지 않고,상기 복수 단계의 셋 신호들의 조합에 따라 상기 테스트 제어 신호가 하이 레벨로 출력되어 상기 해당 블록에 상기 테스트 MRS 항목이 인가되며,다음 블록의 테스트를 위하여 셋/리셋 마스터 신호가 로우 레벨로 인가되면 상기 테스트 제어 신호는 로우 레벨로 출력되어 테스트 모드 MRS 해당 유닛의 선택이 해제되어 상기 테스트 MRS 항목이 인가되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 11항에 있어서,상기 테스트 MRS 항목은상기 반도체 메모리 내부의 개별적인 블록의 시간 지연 마진이나 데이터 경로의 자유도 등을 테스트하는 것을 특징으로 하는 반도체 메모리 장치.
- 외부로부터 인가되는 명령 신호들을 조합하여 테스트 신호를 발생하는 제어 신호 발생부;상기 테스트 신호에 응답하여 외부로부터 인가되는 모드 설정 신호를 입력하고 상기 모드 설정 신호가 개별적 셋/리셋을 지정하는 신호이면 셋/리셋 신호를 발생하는 셋/리셋 신호 발생부;상기 테스트 신호에 응답하여 모드 설정 신호를 저장한 후에 출력하는 테스트 로직부;상기 테스트 로직부의 출력 신호를 조합하여 복수개의 셋 신호와 리셋 신호를 생성하고 상기 모드 설정 신호들 값의 변화가 검출되면 상태가 변경되는 복수개의 테스트 제어 신호들을 발생하는 테스트 제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 13항에 있어서,상기 셋/리셋 신호 발생부는상기 테스트 신호에 응답하여 외부로부터 인가되는 상기 모드 설정 신호를 래치하는 래치부로부터 상기 모드 설정 신호를 인가받아 셋/리셋 신호를 발생하는 셋/리셋 신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 13항에 있어서,상기 테스트 로직부는상기 테스트 신호에 응답하여 순차적으로 인가되는 모드 설정 신호를 저장하고 상기 모드 설정 신호의 저장이 완료되면 상기 저장된 모드 설정 신호를 조합하 여 복수개의 제어 신호들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 13항에 있어서,상기 테스트 로직부는상기 모드 설정 신호, 상기 테스트 신호, 클럭 신호를 인가받아 테스트 모드에 진입하기 위한 테스트 모드 인에이블 신호를 출력하는 테스트 모드 인에이블부;상기 클럭 신호, 상기 테스트 모드 인에이블 신호를 인가받아 순차적으로 테스트 MRS를 인에이블시키는 테스트 MRS 인에이블 펄스를 발생시키는 MRS 인에이블 펄스 발생부;상기 모드 설정 신호, 상기 테스트 MRS 인에이블 펄스 신호, 상기 테스트 모드 인에이블 신호를 인가받아 복수 단계의 셋 신호들을 출력하는 복수 단계 MRS 로직들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 16항에 있어서,상기 복수 단계 MRS 로직은상기 테스트 모드 인에이블 신호를 인가받아 테스트 모드에 진입하고, 상기 모드 설정 신호와 상기 테스트 MRS 인에이블 펄스를 각각 인가받아 복수 단계의 셋 신호들을 출력하는 복수개의 D플립플롭들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 13항 또는 제 14항에 있어서,상기 테스트 제어 신호 발생부는상기 복수 단계의 셋 신호들의 조합이 입력단에 인가되고, 상기 셋/리셋 신호가 제어단에 인가되어 상기 테스트 제어 신호들을 각각 출력하는 복수개의 테스트 모드 MRS 유닛들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 13항에 있어서,상기 테스트 제어 신호 발생부는상기 복수 단계의 셋 신호들의 조합에 따라 특정 테스트 모드 MRS 유닛이 선택되어 상기 테스트 제어 신호가 하이 레벨을 유지하면 반도체 메모리 장치 내부 의 테스트 대상 해당 블록의 테스트 모드를 유지하고, 로우 레벨로 반전이 되면 상기 해당 블록의 테스트 모드 MRS가 리셋이 되어 테스트 모드를 종료하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 18항에 있어서,상기 테스트 모드 MRS 유닛은상기 복수 단계의 셋 신호들을 인가받아 반논리곱 연산하여 리셋 신호를 출력하는 NAND 게이트;상기 NAND 게이트의 출력 신호를 인가받아 반전시켜 셋 신호를 출력하는 제1 인버터;상기 셋/리셋 신호를 인가받아 반전시켜 출력하는 제2 인버터;소오스에는 전원이 인가되고 게이트에는 상기 제2 인버터의 출력 신호가 인가되어 스위치 동작을 하는 제1 PMOS 트랜지스터;상기 제1 PMOS 트랜지스터의 드레인의 출력값을 인가받아 상기 리셋 신호와 상기 셋 신호의 제어에 의해 반전시켜 출력하는 제1단의 Clocked 인버터;상기 제1단의 Clocked 인버터의 출력값을 인가받아 상기 리셋 신호와 상기 셋 신호의 제어에 의해 반전시켜 출력하는 제2단의 Clocked 인버터;상기 셋/리셋 신호를 인가받아 반전시켜 출력하는 제3 인버터;상기 제2단의 Clocked 인버터의 출력 신호가 드레인에 인가되고 소오스에는 전원이 인가되며 게이트에는 상기 제3 인버터의 출력 신호가 인가되는 제2 PMOS 트랜지스터;상기 제2단의 Clocked 인버터의 출력 신호를 인가받아 반전시켜 출력하는 제4 인버터;상기 제4 인버터의 출력값을 인가받아 상기 리셋 신호와 상기 셋 신호의 제어에 의해 반전시켜 출력하는 제3단의 Clocked 인버터;상기 제3단의 Clocked 인버터의 출력값을 인가받아 상기 리셋 신호와 상기 셋 신호의 제어에 의해 반전시켜 출력하는 제4단의 Clocked 인버터;상기 제1 PMOS 트랜지스터의 드레인에 연결되어 상기 제4단의 Clocked 인버터의 출력 신호를 인가받아 반전시켜 테스트 제어 신호를 출력하는 제5 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 20항에 있어서,상기 테스트 모드 MRS 유닛은초기에 상기 셋/리셋 신호가 하이 레벨로 인가되면 상기 테스트 제어 신호가 로우 레벨로 출력되어 상기 반도체 메모리 내 해당 블록에 테스트 MRS 항목이 인가되지 않고,상기 복수 단계의 셋 신호들의 조합에 따라 상기 테스트 제어 신호가 하이 레벨로 출력되어 상기 해당 블록에 상기 테스트 MRS 항목이 인가되며,다음 블록의 테스트를 위하여 상기 셋 신호가 로우 레벨로 인가되었다가 다시 하이 레벨로 천이되면 상기 테스트 제어 신호는 로우 레벨로 출력되어 상기 테스트 모드 MRS 해당 유닛의 선택이 해제되어 상기 테스트 MRS 항목이 인가되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 21항에 있어서,상기 테스트 MRS 항목은상기 반도체 메모리 내부의 개별적인 블록의 시간 지연 마진이나 데이터 경로 등의 자유도 등을 테스트하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 21항에 있어서,상기 테스트 모드 MRS 유닛은상기 테스트 제어 신호의 값을 자체적으로 바꿀 수 있도록 함으로써 테스트 모드 MRS 해당 유닛의 선택과 상기 반도체 메모리 장치 내 해당 블록에 테스트 MRS 항목의 인가 여부를 결정하는 것을 특징으로 하는 반도체 메모리 장치.
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