KR20030050744A - 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드셋팅/리셋팅 회로 - Google Patents

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이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로가 제공된다. 본 발명에 따른 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로는 테스트 모드 제어 신호에 응답하여, 테스트 동작 모드를 선택하기 위한 테스트 모드 어드레스 신호를 활성화시키는 셋팅 수단과, 확장(extended) 모드 레지스터 셋 제어 신호 또는 모드 레지스터 셋 제어 신호에 응답하여, 상기 테스트 모드 어드레스 신호를 리셋하는 리셋팅 수단을 구비한다.
본 발명에 따른 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로는 파워-업시에 불필요한 테스트 모드 진입을 방지함으로써, 이중 데이터 율 동기형 반도체 메모리 장치에 포함된 지연 동기 루프 회로의 동기 동작을 정상적으로 수행하게 할 수 있다.

Description

이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로{Circuit for setting/resetting test mode in double data rate synchronous semiconductor memory device}
본 발명은 이중 데이터 율 동기형 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로에 관한 것이다.
이중 데이터 율 동기형 반도체 메모리 장치(DDR SDRAM: Double Data Rate Synchronous DRAM)는 다른 반도체 메모리 장치와 마찬가지로 테스트 모드 회로를 내장하고 있다. 상기 테스트 모드 회로에 의해 반도체 메모리 장치가 테스트 모드(test mode)로 진입하면, 반도체 메모리 장치는 정상 동작(normal operation)을 중단하고 테스트 동작 모드를 수행한다.
상기 테스트 동작 모드는 반도체 메모리 장치를 분석하여 반도체 메모리 장치의 결함을 찾기 위한 모드이므로, 반도체 메모리 장치를 사용하는 사용자가 잘못하여 테스트 모드로 진입하면 반도체 메모리 장치가 오동작을 발생할 수 있다. 그래서, 사용자가 테스트 모드로 진입을 방지하기 위해 반도체 메모리 장치는 테스트 모드의 진입을 차단하는 회로를 구비한다.
도 1은 종래의 기술에 따른 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로를 나타내는 회로도이다. 종래의 기술에 따른 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로(100)는 전송 게이트(105), 인버터들(101, 103, 109, 111, 113, 115) 및 피모스 트랜지스터(107)를 구비한다.
테스트 모드 제어 신호(TMSET)가 활성화되면, 테스트 모드에 관련되는 어드레스 신호(ADDR)는 래치 및 버퍼링(buffering)되어 테스트 모드 어드레스 신호(TMA)로서 출력된다. 상기 테스트 모드 어드레스 신호(TMA)에 의해 테스트 동작 모드가 셋팅된다. 피모스 트랜지스터(107)는 모드 레지스터 셋 제어 신호(MRSET)의 활성화에 응답하여 전송 게이트(105)를 통해 전달된 어드레스 신호(ADDR)를 리셋시킴으로써, 테스트 모드로의 진입을 차단한다. 모드 레지스터 셋 제어 신호(MRSET)는 이중 데이터 율 동기형 반도체 메모리 장치가 기입 동작(write operation)과 같은 노멀 동작(normal operation)을 수행하도록 제어하는 모드 레지스터 셋 명령(MRS)으로부터 발생되는 신호이다.
이중 데이터 율 동기형 반도체 메모리 장치는 단일 데이터 율 동기형 반도체 메모리 장치(SDR SDRAM: single data rate synchronous DRAM)에는 없는 클락 지연 보상 회로를 내장하고 있다. 이중 데이터 율 동기형 반도체 메모리 장치는 소비 전력이 적으며 적은 면적을 차지하는 지연 동기 루프 회로(DLL: delay locked-loop circuit)와 같은 클락 지연 보상 회로를 사용한다.
도 2는 도 1의 테스트 모드 셋팅/리셋팅 회로를 포함하는 이중 데이터 율 동기형 반도체 메모리 장치에 전원 전압이 공급된 후에 인가되는 명령을 나타내는 타이밍 다이어그램이다. 도 2를 참조하면, 프리차지 명령(PREA), 확장(extended) 모드 레지스터 셋 명령(EMRS), 모드 레지스터 셋 DLL 리셋 명령(MRS DLL RESET), 프리차지 명령(PREA), 제1 오토 리프레쉬(auto refresh) 명령(AREF1), 제2 오토 리프레쉬 명령(AREF2), 모드 레지스터 셋 명령(MRS) 및 소정의 명령(ANY CMD)이 소정의 시간(tRP, tRFC) 간격으로 순서대로 인가된다. MRS DLL RESET 명령(MRS DLL RESET)이 인가된 후 상기 명령(ANY CMD)이 인가될 때까지의 소요되는 시간은 최소 200 클락 사이클(CLK cycle)이 경과하는 시간(200 tCC, 여기서 tCC는 클락 신호(CLK)의단위 주기이다)이다. 예를 들어, 상기 명령(ANY CMD)은 기입 동작(write operation)을 수행시키기 위한 명령일 수 있다.
전원 전압이 종래의 이중 데이터 율 동기형 반도체 메모리 장치에 공급되어 파워-업(power-up)이 된 후, 상기 이중 데이터 율 동기형 반도체 메모리 장치에 포함된 모든 메모리 뱅크를 프리차지시키기 위한 프리차지 명령(PREA)이 인가된다. 2 클락 사이클(tRP)이 경과한 후에 DLL 과 같은 클락 지연 보상 회로를 활성화시키기 위한 확장 모드 레지스터 셋(EMRS: Extended Mode Register Set) 명령이 인가된다. 계속하여, 2 클락 사이클이 경과한 후 MRS DLL RESET 명령(MRS DLL RESET)을 인가되어 DLL의 동기 동작(locking operation)이 수행된다. 외부 클락에 동기되는 내부 클락을 발생시키는 상기 동기 동작을 위하여, DLL 동기 시간(locking time)이라는 클락 보정 시간이 필요하다.
그런데, 파워-업이 수행될 때 이중 데이터 율 동기형 반도체 메모리 장치의 전원 핀(power pin)을 제외한 다른 핀(어드레스 핀, 커맨드 핀, 데이터 입출력(DQ) 핀)들의 상태가 불안정하므로, 이중 데이터 율 동기형 반도체 메모리 장치가 불필요한 테스트 모드로 진입할 수 있다. 만약 이중 데이터 율 동기형 반도체 메모리 장치가 불필요한 테스트 모드로 진입하면, 이중 데이터 율 동기형 반도체 메모리 장치는 동기 동작을 정상적으로 수행할 수 없다. 따라서, 도 1의 테스트 모드 셋팅/리셋팅 회로(100)가 모드 레지스터 셋 제어 신호(MRSET)에 응답하여 불필요한 테스트 모드를 리셋시키더라도, 이중 데이터 율 동기형 반도체 메모리 장치는 DLL의 동기 동작 오류에 의해 불완전하게 동작하고, 이에 따라 데이터의 입출력시에오동작이 발생할 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 파워-업이 수행될 때 이중 데이터 율 동기형 반도체 메모리 장치가 불필요한 테스트 모드로 진입하는 것을 차단할 수 있는 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로를 나타내는 회로도이다.
도 2는 도 1의 테스트 모드 셋팅/리셋팅 회로를 포함하는 이중 데이터 율 동기형 반도체 메모리 장치에 전원 전압이 공급된 후에 인가되는 명령을 나타내는 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로를 나타내는 회로도이다.
도 4는 도 3에 도시된 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로의 동작을 나타내는 타이밍 다이어그램이다.
상기의 기술적 과제를 달성하기 위하여 본 발명에 따른 이중 데이터 율 동기형 반도체 메모리 장치는 테스트 모드 제어 신호에 응답하여, 테스트 동작 모드를 선택하기 위한 테스트 모드 어드레스 신호를 활성화시키는 셋팅 수단과, 확장 모드 레지스터 셋 제어 신호 또는 모드 레지스터 셋 제어 신호에 응답하여, 상기 테스트 모드 어드레스 신호를 리셋하는 리셋팅 수단을 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 확장 모드 레지스터 셋 제어 신호는 상기 이중 데이터 율 동기형 반도체 메모리 장치에 포함된 지연 동기 루프 회로의 동작을 활성화하기 위한 확장 모드 레지스터 셋 명령으로부터 발생되는 신호이고, 상기 모드 레지스터 셋 제어 신호는 상기 이중 데이터 율 동기형 반도체 메모리 장치의 노멀 동작을 수행하기 위한 모드 레지스터 셋 명령으로부터 발생되는 신호이다.
상기 셋팅 수단은 상기 테스트 모드 제어 신호에 응답하여, 테스트 동작 모드에 관련되는 어드레스 신호를 전달하는 전송 회로와, 상기 전송 회로의 출력 신호를 래치하는 래치 회로와, 상기 래치 회로의 출력 신호를 버퍼링하여 상기 테스트 모드 어드레스 신호로서 출력하는 버퍼 회로를 구비하는 것이 바람직하다.
상기 리셋팅 수단은 상기 확장 모드 레지스터 셋 제어 신호 및 모드 레지스터 셋 제어 신호를 반전 논리합한 신호에 응답하여, 상기 전송 회로를 통해 전달된 어드레스 신호를 전원 전압으로서 리셋하는 트랜지스터를 포함하는 것이 바람직하다.
이러한 본 발명에 따른 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로는 파워-업시에 불필요한 테스트 모드 진입을 방지함으로써, 이중 데이터 율 동기형 반도체 메모리 장치에 포함된 지연 동기 루프 회로의 동기 동작을 정상적으로 수행하게 할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로를 나타내는 회로도이다. 도 3을 참조하면, 본 발명에 따른 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로(200)는 리셋팅 수단(210), 전송 회로(230), 래치 회로(250) 및 버퍼 회로(270)를 구비한다. 전송 회로(230)는 인버터(231) 및 전송 게이트(233)를 구비한다. 래치 회로(250)는인버터들(251, 253)을 구비한다. 그리고, 버퍼 회로(270)는 인버터들(271, 273)을 구비한다.
셋팅 수단은 전송 회로(230), 래치 회로(250) 및 버퍼 회로(270)로 구성된다. 상기 셋팅 수단은 테스트 모드 제어 신호(TMSET)에 응답하여, 테스트 동작 모드에 관련된 어드레스 신호(ADDR)를 전달하고(233) 래치하며(251, 253), 상기 래치된 어드레스 신호(ADDR)를 버퍼링하여(271, 273) 테스트 모드 어드레스 신호(TMA)로서 출력한다. 그리하여, 테스트 모드 어드레스 신호(TMA)에 의해 테스트 동작 모드가 선택된다.
리셋팅 수단(210)은 반전 논리합 회로(211) 및 피모스 트랜지스터(213)를 구비한다. 피모스 트랜지스터(213)는 확장 모드 레지스터 셋 제어 신호(EMTSET) 및 모드 레지스터 셋 제어 신호(MRSET)를 반전 논리합(211)한 신호에 응답하여, 전송 회로(230)의 출력 신호를 전원 전압(VCC)으로서 리셋한다. 그리하여, 불필요한 테스트 동작 모드를 종료시킴으로써, 본 발명의 테스트 모드 셋팅/리셋팅 회로(200)에 포함된 이중 데이터 율 동기형 반도체 메모리 장치는 안정적으로 동기 동작을 수행할 수 있다.
상기 확장 모드 레지스터 셋 제어 신호(EMTSET)는 테스트 모드 셋팅/리셋팅 회로(200)를 구비하는 이중 데이터 율 동기형 반도체 메모리 장치에 포함된 지연 동기 루프 회로(미도시)의 동작을 활성화기 위한 확장 모드 레지스터 셋 명령(EMRS)으로부터 발생되는 신호이다. 그리고, 상기 모드 레지스터 셋 제어 신호(MRSET)는 테스트 모드 셋팅/리셋팅 회로(200)를 구비하는 이중 데이터 율 동기형 반도체 메모리 장치의 기입 동작과 같은 노멀 동작(normal operation)을 수행하기 위한 모드 레지스터 셋 명령(MRS)으로부터 발생되는 신호이다.
도 4는 도 3에 도시된 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로의 동작을 나타내는 타이밍 다이어그램이다. 도 4를 참조하면, 시간 구간(T1 ~ T2)에서는 전원 전압(VCC)이 상승하는 파워-업(power-up) 상태와, 시간 구간(T2 ~ T3)에서는 전원 전압(VCC)이 안정화되는 파워 안정 상태와, 시간 구간(T3 ~ T4)에서는 프리차지 상태와, 시간 구간(T4 ~ T5)에서는 EMRS 동작 상태가 도시된다. 상기 프리차지 상태에서는 이중 데이터 율 동기형 반도체 메모리 장치에 포함된 모든 메모리 뱅크가 프리차지되고, 상기 EMRS 동작 상태에서는 본 발명의 테스트 모드 셋팅/리셋팅 회로(200)를 구비하는 이중 데이터 율 동기형 반도체 메모리 장치가 포함하는 지연 동기 루프 회로가 활성화된다.
상기 파워-업 상태에서 전원 전압(VCC)이 상승하면, 본 발명의 테스트 모드 셋팅/리셋팅 회로(200)가 포함된 이중 데이터 율 동기형 반도체 메모리 장치는 테스트 동작 모드를 선택하는 테스트 모드 어드레스 신호(TMA)가 활성화될 수 있다. 테스트 모드 어드레스 신호(TMA)는 이중 데이터 율 동기형 반도체 메모리 장치가 EMRS 동작 상태로 진입하기 전까지 파워-업 상태, 파워 안정 상태 및 프리차지 상태에서 계속하여 활성화된 상태를 유지한다. 이중 데이터 율 동기형 반도체 메모리 장치가 EMRS 동작 상태로 진입하면, 확장 모드 레지스터 셋 제어 신호(EMRSET)가 활성화되어 테스트 모드 어드레스 신호(TMA)를 리셋하여 테스트 동작 모드 상태를 종료시킨다. 따라서, 본 발명의 테스트 모드 셋팅/리셋팅 회로(200)를 포함하는 이중 데이터 율 동기형 반도체 메모리 장치는 정상적인 DLL의 동기 동작을 수행할 수 있다. 시간 구간(T1 ~ T5)에서 모드 레지스터 셋 제어 신호(MRSET)는 로우 상태를 유지함으로써, 이중 데이터 율 동기형 반도체 메모리 장치의 노멀 동작은 비활성화된 상태로 유지되어 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로는 파워-업시에 불필요한 테스트 모드 진입을 방지함으로써, 이중 데이터 율 동기형 반도체 메모리 장치에 포함된 지연 동기 루프 회로의 동기 동작을 정상적으로 수행하게 할 수 있다.

Claims (6)

  1. 테스트 모드 제어 신호에 응답하여, 테스트 동작 모드를 선택하기 위한 테스트 모드 어드레스 신호를 활성화시키는 셋팅 수단; 및
    확장 모드 레지스터 셋 제어 신호 또는 모드 레지스터 셋 제어 신호에 응답하여, 상기 테스트 모드 어드레스 신호를 리셋하는 리셋팅 수단을 구비하는 것을 특징으로 하는 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로.
  2. 제1항에 있어서,
    상기 확장 모드 레지스터 셋 제어 신호는 상기 이중 데이터 율 동기형 반도체 메모리 장치에 포함된 지연 동기 루프 회로의 동작을 활성화하기 위한 확장 모드 레지스터 셋 명령으로부터 발생되는 신호이고,
    상기 모드 레지스터 셋 제어 신호는 상기 이중 데이터 율 동기형 반도체 메모리 장치의 노멀 동작을 수행하기 위한 모드 레지스터 셋 명령으로부터 발생되는 신호인 것을 특징으로 하는 이중 데이터 율 동기형 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 셋팅 수단은
    상기 테스트 모드 제어 신호에 응답하여, 테스트 동작 모드에 관련되는 어드레스 신호를 전달하는 전송 회로;
    상기 전송 회로의 출력 신호를 래치하는 래치 회로; 및
    상기 래치 회로의 출력 신호를 버퍼링하여 상기 테스트 모드 어드레스 신호로서 출력하는 버퍼 회로를 구비하는 것을 특징으로 하는 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로.
  4. 제3항에 있어서, 상기 리셋팅 수단은
    상기 확장 모드 레지스터 셋 제어 신호 및 모드 레지스터 셋 제어 신호를 반전 논리합한 신호에 응답하여, 상기 전송 회로를 통해 전달된 어드레스 신호를 전원 전압으로서 리셋하는 트랜지스터를 포함하는 것을 특징으로 하는 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로.
  5. 제4항에 있어서, 상기 리셋 수단은
    상기 확장 모드 레지스터 셋 신호 및 모드 레지스터 셋 신호를 반전 논리합하는 반전 논리합 회로를 구비하는 것을 특징으로 하는 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로.
  6. 제5항에 있어서, 상기 트랜지스터는
    피모스 트랜지스터인 것을 특징으로 하는 이중 데이터 율 동기형 반도체 메모리 장치의 테스트 모드 셋팅/리셋팅 회로.
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