KR100870432B1 - 트리밍 테스트모드 및 노말 테스트모드를 갖는반도체메모리소자 - Google Patents

트리밍 테스트모드 및 노말 테스트모드를 갖는반도체메모리소자 Download PDF

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Abstract

본 발명은 종래 기술에서 트리밍 테스트 모드에 의한 설정값이 노말 테스트 모드에서도 적용되어 테스트모드가 수행될 수 있는 반도체메모리소자를 제공하기 위한 것으로, 제1 리셋신호에 응답하여 리셋되며, 복수의 구동-제어신호에 응답하여 복수의 지연값-입력신호를 복수의 디코딩신호와 복수의 지연-조절신호로 출력하기 위한 지연 조절신호 생성수단; 상기 복수의 디코딩신호를 인가받아 구동-리셋신호를 생성하기 위한 구동 리셋 제어수단; 제2 리셋신호와 상기 구동-리셋신호를 인가받아 리셋되며, 복수의 테스트-진입신호와 제1 지연값-입력신호를 인가받아 상기 복수의 구동-제어신호를 생성하기 위한 구동 제어수단; 상기 복수의 지연-조절신호에 응답하여 해당 신호의 지연량 또는 내부전원의 레벨을 조절하여 출력하기 위한 트리밍 테스트수단; 상기 복수의 테스트-진입신호를 인가받아 노말-테스트모드신호를 생성하기 위한 노말테스트모드 진입 제어수단; 및 상기 트리밍 테스트수단의 출력신호를 인가받아서, 상기 노말-테스트모드신호에 대응되는 동작을 수행하기 위한 코어블록을 구비하는 반도체메모리소자를 제공한다.
Figure R1020070037805
트리밍 테스트모드, 노말 테스트모드, 내부클럭, 내부전원, 지연량

Description

트리밍 테스트모드 및 노말 테스트모드를 갖는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING TRIMING-TEST MODE AND NORMAL-TEST MODE}
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도.
도 2는 도 1의 트리밍 테스트부의 내부 회로도.
도 3은 도 1의 지연 제어부의 내부 블록 구성도.
도 4는 도 3의 구동 제어부의 내부 회로도.
도 5는 도 3의 지연 조절신호 생성부의 내부 회로도.
도 6은 도 5의 제1 플립플롭의 내부 회로도.
도 7은 도 1내지 도 6에 도시된 종래기술에 따른 반도체메모리소자의 동작 파형도를 도시한 도면.
도 8은 종래기술에 따른 반도체메모리소자가 갖는 문제점을 도시한 동작 파형도.
도 9는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 10은 도 9의 구동 리셋 제어부의 내부 회로도.
도 11은 도 9의 구동 제어부의 내부 회로도.
도 12는 도 11의 제1 래치부의 내부 회로도.
도 13은 도 11의 테스트신호 감지부의 내부 회로도.
도 14는 도 9의 지연 조절신호 생성부의 내부 회로도.
도 15는 도 10 내지 도 14에 도시된 본 발명에 따른 반도체메모리소자의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
500 : 구동리셋 제어부
300 : 구동 제어부
400 : 지연 조절신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 종래 기술에서 트리밍 테스트 모드에 의한 설정값이 노말 테스트 모드에서도 적용되어 테스트모드가 수행될 수 있는 반도체메모리소자에 관한 것이다.
일반적으로, 반도체메모리소자는 정상적인 구동 및 성능을 판별하기 위한 여러가지 테스트모드를 갖는다. 그 가운데, 블록 내 지연량 또는 내부전원의 레벨을 조절하기 위한 테스트모드를 트리밍 테스트모드라고 정의하며, 트리밍 테스트모드 이외의 테스트모드를 노말 테스트모드라고 정의한다.
특히, 트리밍 테스트모드 동안에는, 프로브 테스트를 이용하여 내부전원과 내부 신호의 지연량을 단계적으로 제어한다. 이는 반도체메모리소자의 수율(Yeild)과, Screen ability을 향상시키기 위한 것이다.
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도로서, 특히 소자를 테스트하기 위한 블록을 중심으로 도시하였다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 복수의 리셋신호(RSTTMB, RSTB)를 인가받아 리셋되며, 복수의 테스트-진입신호(TS01<0>, TMSET, TMRS)를 인가받아 테스트에 진입하여, 복수의 지연값-입력신호(TRIG<3>, TRG234<0:7>)를 복수의 지연-조절신호(V1TCM<0:2>, V2TCM<0:2>, V3TCM<0:2>)로 출력하기 위한 지연 제어부(20)와, 복수의 지연-조절신호(V1TCM<0:2>, V2TCM<0:2>, V3TCM<0:2>)에 응답하여 해당 신호의 지연량을 조절하여 출력하기 위한 트리밍 테스트부(30)와, 복수의 테스트-진입신호(TS01<1>, TRG234<0>)를 인가받아 노말-테스트모드신호(TM1)를 생성하기 위한 노말테스트모드 진입 제어부(10)와, 트리밍 테스트부(30)의 출력신호(CLKD)와 노말-테스트모드신호(TM1)에 대응되는 구동을 수행하기 위한 코어블록(40)를 구비한다.
참고적으로, 테스트-진입신호 TMRS는 외부에서 인가되는 커맨드에 의해 모드레지스터셋(Mode Register Set)이 액티브되고, 어드레스 7번이 논리레벨 H를 가질 때 활성화되는 신호로서, 테스트의 진입을 알리는 신호이다. 또한, 테스트-진입신호 TMSET은 TMRS가 정해진 코드에 따라 3번 입력되면 활성화되고, 이후 다른 테스트 모드 입력을 위해 다시 테스트-진입신호 TMRS가 입력되면 비활성화되는 신호이 다.
도 2는 도 1의 트리밍 테스트부(30)의 내부 회로도이다.
도 2를 참조하면, 트리밍 테스트부(30)는 지연-조절신호 V1TCM<0>, V1TCM<1>, V2TCM<2>에 응답하여 내부클럭(CLK)을 지연시키기 위한 복수의 커패시터(C1, C2, C3)와, 내부클럭(CLK)을 지연시켜 지연-내부클럭(CLKD)으로 출력하기 위한 인버터 체인(32)를 구비한다.
트리밍 테스트부(30)는 인가되는 내부클럭(CLK)을 지연시켜 출력한다. 이때, 출력되는 지연-내부클럭(CLKD)이 갖는 지연량은 액티브된 커패시터의 수에 의해 조절되며, 이 커패시터는 해당 지연-조절신호(V1TCM<0:2>)에 의해 액티브된다.
참고적으로, 도면에는 도시되지 않았으나, 트리밍 테스트부(30)는 복수의 지연-조절신호 V2TCM<0:2> 및 V3TCM<0:2>에 응답하여 내부전압의 레벨을 조절하기 위한 테스트모드 블록을 포함할 수 있다. 즉, 트리밍 테스트부(30)는 앞서 언급한 바와 같이, 복수의 지연-조절신호(V1TCM<0:2>, V2TCM<0:2> 및 V3TCM<0:2>)에 응답하여 내부전압의 레벨 또는 신호의 지연량을 조절하기 위한 블록으로서, 트리밍 테스트모드를 위한 블록이다.
한편, 다음에서 내부클럭(CLK)의 지연량을 조절하기 위한 지연-조절신호 V1TCM<0:2>를 생성하는 블록의 내부 회로도 및 구동을 살펴보도록 한다.
도 3은 도 1의 지연 제어부(20)의 내부 블록 구성도이다.
도 3을 참조하면, 지연 제어부(20)는 리셋신호 RSTTMB를 인가받아 리셋되며, 복수의 테스트-진입신호(TS01<0>, TMSET, TMRS)와 지연값-입력신호 TRG234<0>를 인 가받아 복수의 구동-제어신호(V1TRIMP, V2TRIMP, V3TRIMP)를 생성하기 위한 구동 제어부(22)와, 리셋신호 RSTB에 응답하여 리셋되며, 복수의 구동-제어신호(V1TRIMP, V2TRIMP, V3TRIMP)에 응답하여 복수의 지연값-입력신호(TRIG<3>, TRG234<0:7>)를 복수의 지연-조절신호(V1TCM<0:2>, V2TCM<0:2>, V3TCM<0:2>)로 출력하기 위한 지연 조절신호 생성부(24)를 구비한다.
각 블록의 내부 회로도를 하기 도면을 참조하여 살펴보도록 한다.
도 4는 도 3의 구동 제어부(22)의 내부 회로도이다.
도 4를 참조하면, 구동 제어부(22)는 복수의 테스트-진입신호(TMSET, TMRS)를 인가받아 테스트-진입펄스신호(TSETTRP)를 생성하기 위한 테스트신호 감지부(22b)와, 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<0>에 응답하여 제1 프리-구동신호(V1TRIM) 및 제1 반전-프리-구동신호(V1TRIMB)를 생성하기 위한 제1 래치부(22a)와, 테스트-진입펄스신호(TSETTRP)에 응답하여 제1 프리-구동신호(V1TRIM)를 펄스 형태의 제1 구동-제어신호(V1TRIMP)로 출력하기 위한 제1 출력 제어부(22c)와, 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<1>에 응답하여 제2 프리-구동신호(V2TRIM) 및 제2 반전-프리-구동신호(V2TRIMB)를 생성하기 위한 제2 래치부(22d)와, 테스트-진입펄스신호(TSETTRP)에 응답하여 제2 프리-구동신호(V2TRIM)를 펄스 형태의 제2 구동-제어신호(V2TRIMP)로 출력하기 위한 제2 출력 제어부(22e)와, 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<2>에 응답하여 제3 프리-구동신호(V3TRIM) 및 제3 반전-프리-구동신호(V3TRIMB)를 생성하기 위한 제3 래치부(22f)와, 테스트-진입펄스신호(TSETTRP)에 응답하여 제3 프리-구동신 호(V3TRIM)를 펄스 형태의 제3 구동-제어신호(V3TRIMP)로 출력하기 위한 제3 출력 제어부(22g)와, 리셋신호 RSTTMB와 제2 및 제3 반전-프리-구동신호(V2TRIMB, V3TRIMB)에 응답하여 제1 래치부(22a)를 리셋 제어하기 위한 제1 리셋 제어부(22h)와, 리셋신호 RSTTMB와 제1 및 제3 반전-프리-구동신호(V1TRIMB, V3TRIMB)에 응답하여 제2 래치부(22d)를 리셋 제어하기 위한 제2 리셋 제어부(22i)와, 리셋신호 RSTTMB와 제1 및 제2 프리-구동신호(V1TRIM, V2TRIM)에 응답하여 제3 래치부(22f)를 리셋 제어하기 위한 제3 리셋 제어부(22j)를 구비한다.
동작을 간략히 살펴보면, 제1 래치부(22a)는 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<0>가 모두 활성화되면, 이에 응답하여 제1 프리-구동신호(V1TRIM)를 활성화하며, 제1 출력 제어부(22c)는 테스트-진입펄스신호(TSETTRP)가 활성화 될때, 제1 프리-구동신호(V1TRIM)에 응답하여 펄스 형태의 제1 구동-제어신호(V1TRIMP)로 출력한다.
또한, 제2 래치부(22d) 및 제2 출력 제어부(22e)는 해당 입력신호인 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<1>에 응답하여 제2 구동-제어신호(V2TRIMP)를 활성화한다. 제3 래치부(22f) 및 제3 출력 제어부(22g) 역시 해당 입력신호의 활성화에 응답하여 제3 구동-제어신호(V3TRIMP)를 활성화한다.
또한, 제1 리셋 제어부(22h)는 리셋신호 RSTTMB와 제2 및 제3 반전-프리-구동신호(V2TRIMB, V3TRIMB) 중 어느 하나의 신호가 활성화되면, 이에 응답하여 제1 래치부(22a)의 제1 프리-구동신호(V1TRIM)와 제1 반전-프리-구동신호(V1TRIMB)를 비활성화한다. 제2 및 제3 리셋 제어부(22i, 22j) 역시 동일한 구동을 가져, 해당 래치부의 출력신호를 비활성화한다.
즉, 구동 제어부(22)는 테스트-진입신호 TS01<0>와 함께 인가되는 지연값-입력신호 TRG234<0:2>에 따라, 해당 래치부가 액티브되어 프리-구동신호를 출력한다. 그리고 이렇게 하나의 래치부의 프리-구동신호가 활성화되면, 액티브된 래치부 이외의 래치부의 출력신호는 비활성화된다.
도 5는 도 3의 지연 조절신호 생성부(24)의 내부 회로도이다.
도 5를 참조하면, 지연 조절신호 생성부(24)는 지연값-입력신호 TRIG<3>과 TRG234<0:7>를 인가받아 제1 내지 제3 디코딩신호(TCM0, TCM1, TCM2)로 출력하기 위한 신호 생성부(24a)와, 리셋신호 RSTB에 의해 리셋되고, 제1 구동-제어신호 V1TRIMP에 응답하여 제1 디코딩신호 TCM0를 지연-조절신호 V1TCM<0>로 출력하기 위한 제1 플립플롭(24b)과, 리셋신호 RSTB에 의해 리셋되고, 제1 구동-제어신호 V1TRIMP에 응답하여 제2 디코딩신호 TCM1를 지연-조절신호 V1TCM<1>로 출력하기 위한 제2 플립플롭(24c)과, 리셋신호 RSTB에 의해 리셋되고, 제1 구동-제어신호 V1TRIMP에 응답하여 제3 디코딩신호 TCM2를 지연-조절신호 V1TCM<2>로 출력하기 위한 제3 플립플롭(24d)을 구비한다.
참고적으로, 도면에 도시된 지연 조절신호 생성부(24)는 지연조절신호 V1TCM<0:2>를 생성하기 위한 블록만을 도시하였다. 이는 지연-조절신호 V2TCM<0:2> 및 V3TCM<0:2>를 생성하기 위한 지연 조절신호 생성부 역시 도 5와 동일한 회로적 구현 및 구동을 갖기 때문에, 예시적으로 도시한 것이다.
도 6은 도 5의 제1 플립플롭(24b)의 내부 회로도이다. 제1 내지 제3 플립플 롭(24b, 24c, 24d)은 입력받는 디코딩신호만 다를 뿐 동일한 회로적 구현 및 구동을 가지므로, 제1 플립플롭(24b)만을 예시적으로 살펴보도록 한다.
도 6을 참조하면, 제1 플립플롭(24b)은 제1 구동-제어신호 V1TRIMP를 반전하기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 반전하기 위한 인버터(I2)와, 인버터 I1 및 I2의 출력신호에 응답하여 제1 디코딩신호 TCM0를 전달하기 위한 트랜스퍼 게이트(TG1)와, 트랜스퍼 게이트(TG1)의 출력신호와 리셋신호 RSTB를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전하여 제1 지연-조절신호 V1TCM<0>로 출력하기 위한 인버터(I4)와, 인버터 I1 및 I2의 출력신호에 응답하여 낸드게이트(ND1)의 출력신호를 반전하여 트랜스퍼 게이트(TG1)의 출력단의 레벨을 유지하기 위한 트라이-스테이트 인버터(I3)를 구비한다.
제1 플립플롭(24b)의 구동을 간략히 보면, 제1 플립플롭(24b) 내 트랜스퍼 게이트(TG1)는 제1 구동-제어신호 V1TRIMP가 논리레벨 'H'로 활성화되면, 이에 응답하여 제1 디코딩신호 TCM0를 전달한다. 그리고 리셋신호 RSTB가 논리레벨 'H'로 비활성화된 동안, 트랜스퍼 게이트(TG1)의 출력신호는 낸드게이트(ND1) 및 인버터(I4)를 거쳐 제1 지연-조절신호 V1TCM<0>로 출력된다.
또한, 제1 구동-제어신호 V1TRIMP가 논리레벨 'L'로 비활성화되면, 트라이-스테이트 인버터(I3)와 낸드게이트(ND1)에 의해, 트랜스퍼 게이트(TG1)의 출력단 레벨이 지속적으로 유지된다.
또한, 리셋신호 RSTB가 논리레벨 'L'로 활성화되면, 이를 입력으로 갖는 낸드게이트(ND1)가 출력신호를 논리레벨 'H'로, 인버터(I4)가 이를 반전하여 제1 지 연-조절신호 V1TCM<0>를 논리레벨 'L'로 출력한다.
즉, 제1 플립플롭(24b)은 리셋신호 RSTB의 비활성화 동안 제1 구동-제어신호 V1TRIMP가 활성화되면, 제1 디코딩신호 TCM0를 제1 지연-조절신호 V1TCM<0>로 출력한다. 그리고 리셋신호 RSTB가 활성화되면, 제1 지연-조절신호 V1TCM<0>를 논리레벨 'L'로 리셋한다.
도 5 및 도 6에 도시된 지연 조절신호 생성부(24)의 구동을 간략히 살펴보도록 한다.
먼저, 신호 생성부(24a)가 지연값-입력신호 TRIG<3>과 TRG234<0:7>를 인가받아, 제1 디코딩신호 TCM0를 활성화하여 출력하면, 제1 플립플롭(24b)이 펄스 형태로 인가되는 제1 구동-제어신호 V1TRIMP의 활성화에 응답하여 제1 지연-조절신호 V1TCM<0>를 활성화한다. 또한, 제2 디코딩신호 TCM1를 활성화하면, 제2 플립플롭(24c)이 제1 구동-제어신호 V1TRIMP에 응답하여 제2 지연-조절신호 V1TCM<1>를 활성화한다. 끝으로, 제3 디코딩신호 TCM2를 활성화하면, 제3 플립플롭(24d)이 제3 지연-조절신호 V1TCM<2>를 활성화한다.
도 7은 도 1내지 도 6에 도시된 종래기술에 따른 반도체메모리소자의 동작 파형도를 도시한 도면으로, 연속하여 트리밍 테스트모드에 2번 진입하는 경우에 따른 동작 파형도이다.
참고적으로, 한번의 트리밍 테스트모드는, 테스트-진입신호 TMSET이 활성화되어 트리밍 테스트모드에 진입하게 되며, 해당 신호의 지연 정도를 조절하기 위한 트리밍의 정도는 다시 테스트-진입신호 TMSET이 인가될 때, 지연값-입력신호가 인 가되어 조절된다. 따라서, 한번의 트리밍 테스트모드를 위해서는 테스트-진입신호 TMRS가 6번, TMSET이 2번 인가된다.
도 7를 참조하면, 먼저, 첫번째 트리밍 테스트모드에 진입하여, 내부클럭(CLK)의 지연량을 조절하기 위한 지연-조절신호 V1TCM<0:2>를 생성하는 과정에 대해 살펴보도록 한다.
MRS를 액티브하기 위한 외부 커맨드와 어드레스 7번이 활성화되면, 테스트-진입신호 TRMS가 활성화된다. 이러한 테스트-진입신호 TMRS가 3번 이어 입력되면, 테스트-진입신호 TMSET이 논리레벨 'H'로 활성화된다. 이때, 테스트-진입신호 TS01<0>이 활성화된다. 따라서, 트리밍 테스트모드에 진입한다.
이어, 구동 제어부(22) 내 제1 래치부(22a)가 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<0>의 활성화에 응답하여, 제1 프리-구동신호(V1TRIM)을 논리레벨 'H'로 활성화하여 유지한다. 테스트신호 감지부(22b)가 테스트-진입신호 TMRS와 TMSET의 활성화에 응답하여 테스트-진입펄스신호(TSETTRP)를 펄스 형태로 활성화하며, 제1 출력 제어부(24c)가 테스트-진입펄스신호(TSETTRP)에 응답하여, 제1 구동-제어신호(V1TRIMP)를 활성화한다. 그러나, 지연값-입력신호 TRIG<3>과 TRG234<0:7>는 2번째 테스트-진입신호 TMSET이 활성화될 때 인가되기 때문에, 신호생성부(24a)에 의해 활성화되는 디코딩신호(TCM0, TCM1, TCM2)가 없으므로, 지연-조절신호(V1TCM<0:2>)가 활성화되지는 않는다.
이어, 테스트-진입신호 TMRS가 다시 3번 인가되어, 2번째로 테스트-진입신호 TMSET이 활성화될 때, 지연값-입력신호 TRIG<3>과 TRG234<0>이 인가된다.
이어, 신호 생성부(24a)가 지연값-입력신호 TRIG<3>과 TRG234<0>에 응답하여, 제1 디코딩신호(TCM0)를 활성화한다.
또한, 테스트신호 감지부(22b)가 테스트-진입신호 TMRS와 TMSET의 활성화에 응답하여 테스트-진입펄스신호(TSETTRP)를 펄스 형태로 활성화하며, 제1 출력 제어부(24c)가 지속적으로 활성화된 제1 프리-구동신호(V1TRIM)와 테스트-진입펄스신호(TSETTRP)에 응답하여, 제1 구동-제어신호(V1TRIMP)를 펄스 형태로 활성화한다.
이어, 제1 플립플롭(24b)이 제1 구동-제어신호(V1TRIMP)의 활성화에 응답하여 제1 디코딩신호(TCM0)를 저장하여 지연-조절신호 V1TCM<0>로 출력한다.
따라서, 트리밍 테스트부(30)는 지연-조절신호 V1TCM<0>의 활성화에 의해 커패시터(C1)가 액티브되어, 내부클럭(CLK)에 커패시터(C1)와 인버터체인(32)에 의한 지연을 부여하여 지연-내부클럭(CLKD)으로 출력한다.
한편, 두번째로 트리밍 테스트모드에 진입하여, 지연-조절신호 V2TCM<0:2>를 생성하는 과정에 대해서 살펴보도록 한다.
먼저, 테스트-진입신호 TMRS가 3번 이어 입력되면, 테스트-진입신호 TMSET이 논리레벨 'H'로 활성화된다. 이때, 테스트-진입신호 TS01<0>이 활성화된다. 따라서, 트리밍 테스트모드에 진입한다.
또한, 구동 제어부(22) 내 제2 래치부(22d)가 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<1>의 활성화에 응답하여, 제2 프리-구동신호(V2TRIM)을 논리레벨 'H'로 활성화하여 유지한다. 이때, 제2 반전-프리-구동신호(V2TRIMB) 역시 논리레벨 'L'로 활성화된다.
제1 리셋 제어부(22h)는 제2 반전-프리-구동신호(V2TRIMB)가 논리레벨 'L'로 활성화되는 것에 응답하여 제1 래치부(22a)를 리셋 제어하므로, 제1 래치부(22a)가 제1 프리-구동신호(V1TRIM)를 논리레벨 'L'로 비활성화한다.
테스트신호 감지부(22b)가 테스트-진입신호 TMRS와 TMSET의 활성화에 응답하여 테스트-진입펄스신호(TSETTRP)를 펄스 형태로 활성화하며, 제2 출력 제어부(24e)가 테스트-진입펄스신호(TSETTRP)에 응답하여, 제2 구동-제어신호(V2TRIMP)를 펄스 형태로 활성화한다. 그러나, 지연값-입력신호 TRIG<3>과 TRG234<0:7>는 2번째 테스트-진입신호 TMSET이 활성화될 때 인가되기 때문에, 활성화되는 디코딩신호가 없으므로, 지연-조절신호(V2TCM<0:2>)가 활성화되지는 않는다.
이어, 테스트-진입신호 TMRS가 다시 3번 인가되어, 2번째로 테스트-진입신호 TMSET이 활성화될 때, 지연값-입력신호 TRIG<3>과 TRG234<1>이 인가된다.
이어, 구동 제어부(22)가 지연값-입력신호 TRIG<3>과 TRG234<1>에 응답하여, 제2 구동-제어신호(V2TRIMP)를 활성화한다. 이어, 지연 조절신호 생성부가 지연값-입력신호 TRIG<3>과 TRG234<1>에 응답하여 디코딩신호를 생성하고, 제2 구동-제어신호 V2TRIMP에 동기시켜 지연-조절신호 V2TCM<0>를 활성화한다.
따라서, 도면에는 도시되지 않았으나, 지연-조절신호 V2TCM<0>의 활성화에 해당 신호의 지연량이 조절되어 출력된다.
이후, 리셋신호 RSTTMB가 인가되며, 지연값-입력신호 TRIG<3>과 TRG234<1>이 비활성화된다.
따라서, 제2 리셋 제어부(22i)가 제2 래치부(22d)의 출력신호를 리셋 제어한 다.
그러므로, 종래기술에 따른 반도체메모리소자는 연속적으로 트리밍테스트모드에 진입하는 경우에 해당 신호의 지연량을 조절하는 정상적인 트리밍 구동을 한다. 그러나, 트리밍테스트 모드에 이어, 노말 테스트 모드 진입하는 경우에, 트리밍 테스트에 의한 설정값이 리셋되는 문제점이 있다. 이에 관해 다음 동작 파형도를 참조하여 살펴보도록 한다.
도 8은 종래기술에 따른 반도체메모리소자가 갖는 문제점을 도시한 동작 파형도이다. 참고적으로, 본 파형도는 트리밍 테스트모드에 진입한 뒤, 연속하여 노말 테스트모드에 진입하는 경우를 도시한 것이다.
도 8를 도 7과 비교하여 보면, 트리밍 테스트모드에 진입하여, 지연-조절신호 V1TCM<0>를 생성하는 과정은 동일한 것을 알 수 있다. 이때, 제1 래치부(22a)는 제1 프리-구동신호(V1TRIM)를 논리레벨 'H'로 활성화하여 유지한다. 이는 리셋신호(RSTTMB) 또는 제2 및 제3 프리-구동신호(V2TRIM, V3TRIM)가 인가되지 않으므로, 제1 리셋 제어부(22h)에 의해 제1 래치부(22a)의 출력신호가 리셋되지 않고, 기존에 래치된 제1 프리-구동신호(V1TRIM)가 지속적 되는 것이다.
이후, 테스트-진입신호 TRMS가 활성화된다. 이러한 테스트-진입신호 TMRS가 3번 이어 입력되면, 테스트-진입신호 TMSET이 논리레벨 'H'로 활성화된다. 이때, 테스트-진입신호 TS01<1>과 지연값-입력신호 TRG234<0>이 활성화된다.
따라서, 노말 테스트모드 진입 제어부(10)가 테스트-진입신호 TS01<1>과 지연값-입력신호 TRG234<0>이 활성화에 응답하여, 노말-테스트모드신호(TM1)를 활성화하여 노말 테스트모드에 진입한다.
또한, 테스트신호 감지부(22b)가 테스트-진입신호 TMRS와 TMSET의 활성화에 응답하여 테스트-진입펄스신호(TSETTRP)를 펄스 형태로 활성화하며, 제1 출력 제어부(24c)가 제1 래치부(22a)의 제1 프리-구동신호(V1TRIM)와 테스트-진입펄스신호(TSETTRP)에 응답하여, 제1 구동-제어신호(V1TRIMP)를 활성화한다.
이어, 제1 내지 제3 플립플롭(24b, 24c, 24d)이 제1 구동-제어신호(V1TRIMP)의 활성화에 응답하여, 제1 디코딩신호 TCM0를 지연-조절신호 V1TCM<0>으로 출력한다. 이때, 지연값-입력신호 TRIG<3>과 TRG234<0>가 인가되지 않고 있어 디코딩신호(TCM0, TCM1, TCM2)가 모두 논리레벨 'L'를 갖기 때문에, 지연-조절신호 V1TCM<0:2>가 논리레벨 'L'로 비활성화된다.
즉, 종래기술에 따른 반도체메모리소자는 트리밍 테스트모드에서 설정된 설정된 지연-조절신호가, 노말 테스트모드로 진입하면서 리셋되는 것을 알 수 있다. 따라서, 트리밍 테스트모드에 의한 설정값이 노말 테스트모드 동안에 적용되지 않은 상태에서 테스트가 수행되는 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 종래 기술에서 트리밍 테스트 모드에 의한 설정값이 노말 테스트 모드에서도 적용되어 테스트모드가 수행될 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 제1 리셋신호에 응답하여 리셋되며, 복수의 구동-제어신호에 응답하여 복수의 지연값-입력신호를 복수의 디코딩신호와 복수의 지연-조절신호로 출력하기 위한 지연 조절신호 생성수단; 상기 복수의 디코딩신호를 인가받아 구동-리셋신호를 생성하기 위한 구동 리셋 제어수단; 제2 리셋신호와 상기 구동-리셋신호를 인가받아 리셋되며, 복수의 테스트-진입신호와 제1 지연값-입력신호를 인가받아 상기 복수의 구동-제어신호를 생성하기 위한 구동 제어수단; 상기 복수의 지연-조절신호에 응답하여 해당 신호의 지연량 또는 내부전원의 레벨을 조절하여 출력하기 위한 트리밍 테스트수단; 상기 복수의 테스트-진입신호를 인가받아 노말-테스트모드신호를 생성하기 위한 노말테스트모드 진입 제어수단; 및 상기 트리밍 테스트수단의 출력신호를 인가받아서, 상기 노말-테스트모드신호에 대응되는 동작을 수행하기 위한 코어블록을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 9는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 9를 참조하면, 본 발명에 따른 반도체메모리소자는 리셋신호 RSTB에 응답하여 리셋되며, 복수의 구동-제어신호(V1TRIMP, V2TRIMP, V3TRIMP)에 응답하여 복수의 지연값-입력신호(TRIG<3>, TRG234<0:7>)를 복수의 디코딩신호(TCM0, TCM1, TCM2)와 지연-조절신호(V1TCM<0:2>, V2TCM<0:2>, V3TCM<0:2>)로 출력하기 위한 지연 조절신호 생성부(400)와, 복수의 디코딩신호(TCM0, TCM1, TCM2)를 인가받아 구동-리셋신호(RSTTRIMB)를 생성하기 위한 구동 리셋 제어부(500)와, 리셋신호 RSTTMB와 구동-리셋신호(RSTTRIMB)를 인가받아 리셋되며, 복수의 테스트-진입신호(TS01<0>, TMSET, TMRS)와 지연값-입력신호 TRG234<0>를 인가받아 구동-제어신호(V1TRIMP, V2TRIMP, V3TRIMP)를 생성하기 위한 구동 제어부(300)와, 복수의 지연-조절신호(V1TCM<0:2>, V2TCM<0:2>, V3TCM<0:2>)에 응답하여 해당 신호의 지연량을 조절하여 출력하기 위한 트리밍 테스트부(200)와, 복수의 테스트-진입신호(TS01<1>, TRG234<0>)를 인가받아 노말-테스트모드신호(TM1)를 생성하기 위한 노말테스트모드 진입 제어부(100)와, 트리밍 테스트부(200)의 출력신호를 인가받아 노말-테스트모드신호(TM1)에 대응되는 구동을 수행하기 위한 코어블록(500)를 구비한다.
그러므로, 본 발명은 복수의 디코딩신호(TCM0, TCM1, TCM2)를 인가받아 구동-리셋신호(RSTTRIMB)를 생성하기 위한 구동 리셋 제어부(500)를 더 구비하여, 구동-제어신호(V1TRIMP, V2TRIMP, V3TRIMP)를 리셋한다. 즉, 종래 트리밍 테스트모드에서 노말 테스트모드로 진입할 때, 발생되던 불필요한 구동-제어신호를 제거함으로써, 트리밍 테스트모드에서 설정된 지연-조절신호가 노말 테스트모드에서도 유지되도록 한다. 이에 관해 도면을 참조하여 구체적으로 살펴보도록 한다.
도 10은 도 9의 구동 리셋 제어부(500)의 내부 회로도이다.
도 10을 참조하면, 구동 리셋 제어부(500)는 제1 내지 제3 디코딩신호(TCM0, TCM1, TCM2)를 입력받기 위한 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 반전시키기 위한 인버터(I5)와, 인버터(I5)의 출력신호를 지연시키기 위한 인버터 체인(420)과, 인버터(I5)와 인버터 체인(420)의 출력신호를 입력으로 가져 구동-리셋신호(RSTTRIMB)로 출력하기 위한 낸드게이트(ND2)를 구비한다.
구동을 살펴보면, 구동 리셋 제어부(500)는 제1 내지 제3 디코딩신호(TCM0, TCM1, TCM2) 중 어느 하나만이라도 활성화되면, 이에 응답하여 구동-리셋신호(RSTTRIMB)를 논리레벨 'L'로 활성화한다.
참고적으로, 구동 리셋 제어부(500)는 제1 내지 제3 디코딩신호(TCM0, TCM1, TCM2) 대신, 지연-조절신호(V1TCM<0:2>, V2TCM<0:2>, V3TCM<0:2>)를 인가받을 수 있으며 동일한 구동 및 효과를 얻을 수 있다.
도 11은 도 9의 구동 제어부(300)의 내부 회로도이다.
도 11을 참조하면, 구동 제어부(300)는 복수의 테스트-진입신호(TMSET, TMRS)를 인가받아 테스트-진입펄스신호(TSETTRP)를 생성하기 위한 테스트신호 감지부(310)와, 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<0>에 응답하여 제1 프리-구동신호(V1TRIM) 및 제1 반전-프리-구동신호(V1TRIMB)를 생성하기 위한 제1 래치부(320)와, 테스트-진입펄스신호(TSETTRP)에 응답하여 제1 프리-구동신호(V1TRIM)를 펄스 형태의 제1 구동-제어신호(V1TRIMP)로 출력하기 위한 제1 출력 제어부(330)와, 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<1>에 응답하여 제2 프리-구동신호(V2TRIM) 및 제2 반전-프리-구동신호(V2TRIMB)를 생성하기 위한 제2 래치부(340)와, 테스트-진입펄스신호(TSETTRP)에 응답하여 제2 프리-구동신호(V2TRIM)를 펄스 형태의 제2 구동-제어신호(V2TRIMP)로 출력하기 위한 제2 출력 제어부(350)와, 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<3>에 응답하여 제3 프리-구동신호(V3TRIM) 및 제3 반전-프리-구동신호(V3TRIMB)를 생성하기 위한 제3 래치부(360)와, 테스트-진입펄스신호(TSETTRP)에 응답하여 제3 프리-구동신호(V3TRIM)를 펄스 형태의 제3 구동-제어신호(V3TRIMP)로 출력하기 위한 제3 출력 제어부(370)와, 리셋신호 RSTTMB, 구동-리셋신호 RSTTRIMB와 제2 및 제3 반전-프리-구동신호(V2TRIMB, V3TRIMB)에 응답하여 제1 래치부(320)를 리셋 제어하기 위한 제1 리셋 제어부(380)와, 리셋신호 RSTTMB, 구동-리셋신호 RSTTRIMB와 제1 및 제3 반전-프리-구동신호(V1TRIMB, V3TRIMB)에 응답하여 제2 래치부(340)를 리셋 제어하기 위한 제2 리셋 제어부(390)와, 리셋신호 RSTTMB, 구동-리셋신호 RSTTRIMB와 제1 및 제2 반전-프리-구동신호(V1TRIMB, V2TRIMB)에 응답하여 제3 래치부(360)를 리셋 제어하기 위한 제3 리셋 제어부(395)를 구비한다.
그리고 제1 리셋 제어부(380)는 리셋신호 RSTTMB와 구동-리셋신호 RSTTRIMB를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전하기 위한 인버터(I6)와, 인버터(I6)의 출력신호와 제2 및 제3 반전-프리-구동신호(V2TRIMB, V3TRIMB)를 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전하여 제1 리셋 제어부(380)의 출력신호(RST0)로 출력하기 위한 인버터(I7)를 포함한다. 또한, 제2 및 제3 리셋 제어부(390, 395)는 인가받는 반전-프리-구동신호만이 다르고 동일한 회로적 구현 및 구동을 가지므로, 구체적인 언급은 생략하도록 한다.
동작을 간략히 살펴보면, 제1 래치부(320)는 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<0>가 모두 활성화되면, 이에 응답하여 제1 프리-구동신호(V1TRIM)를 활성화한다. 이어, 제1 출력 제어부(330)는 테스트-진입펄스신호(TSETTRP)가 활성화 될때, 제1 프리-구동신호(V1TRIM)에 응답하여 펄스 형태의 제1 구동-제어신호(V1TRIMP)로 출력한다.
또한, 제2 래치부(340) 및 제2 출력 제어부(350)는 해당 입력신호인 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<1>에 응답하여 제2 구동-제어신호(V2TRIMP)를 활성화한다. 제3 래치부(360) 및 제3 출력 제어부(370) 역시 해당 입력신호의 활성화에 응답하여 제3 구동-제어신호(V3TRIMP)를 활성화한다.
또한, 제1 리셋 제어부(380)는 리셋신호 RSTTMB, 구동-리셋신호 RSTTRIMB, 제2 및 제3 반전-프리-구동신호(V2TRIMB, V3TRIMB) 중 어느 하나의 신호가 활성화되면, 이에 응답하여 제1 래치부(320)의 제1 프리-구동신호(V1TRIM)와 제1 반전-프리-구동신호(V1TRIMB)를 비활성화한다. 제2 및 제3 리셋 제어부(390, 395) 역시 동일한 구동을 가져, 해당 래치부(340, 360)의 출력신호를 비활성화한다.
즉, 구동 제어부(300)는 테스트-진입신호 TS01<0>와 함께 인가되는 지연값-입력신호 TRG234<0:2>에 따라, 해당 래치부가 액티브되어 프리-구동신호를 출력한다. 그리고 디코딩신호가 활성화되면, 모든 래치부의 프리-구동신호를 리셋한다.
참고적으로, 제1 내지 제3 리셋 제어부(380, 390, 395)는 반전-프리-구동신호를 인가받지 않고, 리셋신호 RSTTMB와 구동-리셋신호 RSTTRIMB에만 응답하여 해 당 래치부를 리셋 제어할 수 있다. 이러한 경우, 제1 내지 제3 리셋 제어부는 동일한 회로적 구현을 갖는다. 예를 들어, 리셋신호 RSTTMB와 구동-리셋신호 RSTTRIMB를 인가받기 위한 낸드게이트와, 낸드게이트의 출력신호를 반전하기 위한 인버터만을 구비하여 구현될 수 있다. 또한, 이러한 리셋 제어부는 구동리셋 제어부 안에 포함될 수 있으며, 구동 제어부 내 제1 내지 제3 래치부(320, 340, 360)는 구동리셋 제어부의 출력신호만을 인가받아 리셋될 수 있다.
도 12는 도 11의 제1 래치부(320)의 내부 회로도이다. 참고적으로, 제1 내지 제3 래치부(320, 340, 360)는 동일한 회로적 구현을 가지므로, 제1 래치부(320)만을 예시적으로 살펴보도록 한다.
도 12를 참조하면, 제1 래치부(320)는 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<0>를 입력으로 갖는 낸드게이트(ND5)와, 낸드게이트(ND5)의 출력신호를 한 입력으로 갖는 낸드게이트(ND6)와, 제1 리셋 제어부(380)의 출력신호(RST0)를 한 입력으로 갖는 낸드게이트(ND7)가 크로스 커플드(Cross-Coupled) 연결되며, 낸드게이트(ND6)의 출력신호를 반전하여 제1 반전-프리-구동신호(V1TRIMB)로 출력하기 위한 인버터(I8)와, 인버터(I8)의 출력신호를 반전하여 제1 프리-구동신호(V1TRIM)로 출력하기 위한 인버터(I9)를 포함한다.
제1 래치부(320)의 구동을 살펴보면, 제1 래치부(320)는 테스트-진입신호 TS01<0>와 지연값-입력신호 TR234<0>가 모두 활성화되면, 제1 프리-구동신호(V1TRIM)를 논리레벨 'H'로 출력한다. 이때, 제1 반전-프리-구동신호(V1TRIMB)는 논리레벨 'L'로 활성화된다.
반면, 제1 리셋 제어부(380)의 출력신호가 논리레벨 'L'로 활성화되면, 제1 래치부(320)가 이에 응답하여 제1 프리-구동신호(V1TRIM)를 논리레벨 'L'로 비활성화하고, 제1 반전-프리-구동신(V1TRIMB)호를 논리레벨 'H'로 비활성화한다.
도 13은 도 11의 테스트신호 감지부(310)의 내부 회로도이다.
도 13을 참조하면, 테스트신호 감지부(310)는 테스트-진입신호 TMRS를 인가받아 펄스신호를 생성하기 위한 펄스 생성부(312)와, 펄스신호를 소정시간 지연하기 위한 지연부(314)와, 지연부(314)의 출력신호(TSETED)와 테스트-진입신호 TMSET를 입력으로 갖는 낸드게이트(ND8)와, 낸드게이트(ND8)의 출력신호를 반전하여 테스트-진입펄스신호(TSETTRP)로 출력하기 위한 인버터(I10)를 포함한다.
즉, 테스트신호 감지부는 테스트-진입신호 TMRS 및 TMSET이 모두 활성화될 때, 테스트-진입펄스신호(TSETTRP)를 펄스 형태로 활성화한다.
도 14는 도 9의 지연 조절신호 생성부(400)의 내부 회로도이다.
도 14를 참조하면, 지연 조절신호 생성부(400)는 지연값-입력신호 TRIG<3>과 TRG234<0:7>를 인가받아 제1 내지 제3 디코딩신호(TCM0, TCM1, TCM2)로 출력하기 위한 신호 생성부(420)와, 리셋신호 RSTB에 의해 리셋되고, 제1 구동-제어신호 V1TRIMP에 응답하여 제1 디코딩신호 TCM0를 지연-조절신호 V1TCM<0>로 출력하기 위한 제1 플립플롭(440)과, 리셋신호 RSTB에 의해 리셋되고, 제1 구동-제어신호 V1TRIMP에 응답하여 제2 디코딩신호 TCM1를 지연-조절신호 V1TCM<1>로 출력하기 위한 제2 플립플롭(460)과, 리셋신호 RSTB에 의해 리셋되고, 제1 구동-제어신호 V1TRIMP에 응답하여 제3 디코딩신호 TCM2를 지연-조절신호 V1TCM<2>로 출력하기 위 한 제3 플립플롭(480)을 구비한다.
참고적으로, 도면에 도시된 지연 조절신호 생성부(400)는 지연-조절신호 V1TCM<0:2>를 생성하기 위한 블록만을 도시하였다. 이는 지연-조절신호 V2TCM<0:2> 및 V3TCM<0:2>를 생성하기 위한 지연 조절신호 생성부도 동일한 회로적 구현 및 구동을 갖기 때문에, 예시적으로 도시한 것이다.
다음에서는 도 14에 도시된 지연 조절신호 생성부(400)의 구동을 간략히 살펴보도록 한다.
먼저, 신호 생성부(420)가 지연값-입력신호 TRIG<3>과 TRG234<0:7>를 인가받아 제1 디코딩신호 TCM0를 활성화하여 출력하면, 제1 플립플롭(440)이 펄스 형태로 인가되는 제1 구동-제어신호 V1TRIMP의 활성화에 응답하여 제1 지연-조절신호 V1TCM<0>를 활성화한다. 또한, 제2 디코딩신호 TCM1를 활성화하면, 제2 플립플롭(460)이 제1 구동-제어신호 V1TRIMP에 응답하여 제2 지연-조절신호 V1TCM<1>를 활성화한다. 끝으로, 제3 디코딩신호 TCM2를 활성화하면, 제3 플립플롭(480)이 제3 지연-조절신호 V1TCM<2>를 활성화한다.
도 15는 도 10 내지 도 14에 도시된 본 발명에 따른 반도체메모리소자의 동작 파형도이다. 참고적으로, 본 파형도는 트리밍 테스트모드에 진입한 뒤, 연속하여 노말 테스트모드에 진입하는 경우를 도시한 것이다.
먼저, 트리밍 테스트모드에 진입하여, 내부클럭(CLK)의 지연량을 조절하기 위한 지연-조절신호 V1TCM<0:2>를 생성하는 과정에 대해 살펴보도록 한다.
MRS를 액티브하기 위한 외부 커맨드와 어드레스 7번이 활성화되면, 테스트- 진입신호 TRMS가 활성화된다. 이러한 테스트-진입신호 TMRS가 3번 이어 입력되면, 테스트-진입신호 TMSET이 논리레벨 'H'로 활성화된다. 이때, 테스트-진입신호 TS01<0>이 활성화된다. 따라서, 트리밍 테스트모드에 진입한다.
또한, 구동 제어부(300) 내 제1 래치부(320)가 테스트-진입신호 TS01<0>와 지연값-입력신호 TRG234<0>의 활성화에 응답하여, 제1 프리-구동신호(V1TRIM)을 논리레벨 'H'로 활성화하여 유지한다. 이때, 제1 반전-프리-구동신호(V1TRIMB) 역시 논리레벨 'L'로 활성화된다.
테스트신호 감지부(310)가 테스트-진입신호 TMRS와 TMSET의 활성화에 응답하여 테스트-진입펄스신호(TSETTRP)를 펄스 형태로 활성화하며, 제1 출력 제어부(330)가 테스트-진입펄스신호(TSETTRP)에 응답하여, 제1 구동-제어신호(V1TRIMP)를 활성화한다. 그러나, 지연값-입력신호 TRIG<3>과 TRG234<0:7>는 2번째 테스트-진입신호 TMSET이 활성화될 때 인가되기 때문에, 활성화되는 신호생성부(420)의 디코딩신호(TCM0, TCM1, TCM2)가 없으므로, 지연-조절신호(V2TCM<0:2>)가 활성화되지는 않는다.
이어, 테스트-진입신호 TMRS가 다시 3번 인가되어, 2번째로 테스트-진입신호 TMSET이 활성화될 때, 지연값-입력신호 TRIG<3>과 TRG234<0>이 인가된다.
이어, 구동 제어부(300)가 지연값-입력신호 TRIG<3>과 TRG234<0>에 응답하여, 제1 구동-제어신호(V1TRIMP)를 활성화한다. 이어, 지연 조절신호 생성부(400)가 지연값-입력신호 TRIG<3>과 TRG234<0>에 응답하여 디코딩신호 TCM0를 생성하고, 제1 구동-제어신호(V1TRIMP)에 동기시켜 지연-조절신호 V1TCM<0>를 활성화한다. 이 렇게 생성된 지연-조절신호 V1TCM<0>는 해당 플립플롭(440)에 저장되어 출력되므로, 리셋신호 RSTB가 인가되기 이전까지는 지속적으로 그 값을 유지한다.
이어, 트리밍 테스트부(200)가 지연-조절신호 V1TCM<0>에 응답하여 내부클럭(CLK)의 지연량을 조절하여 지연-내부클럭(CLKD)으로 출력한다.
이어, 구동리셋 제어부(500)가 디코딩신호 TCM0의 활성화에 응답하여 구동-리셋신호(RSTTRIMB)를 논리레벨 'L'로 활성화한다. 따라서, 제1 리셋 제어부(380)가 구동-리셋신호(RSTTRIMB)에 응답하여 제1 래치부(320)의 제1 프리-구동신호(V1TRIM)를 논리레벨 'L'로 비활성화한다.
한편, 노말 테스트모드에 진입하는 과정을 살펴보도록 한다.
이후, 테스트-진입신호 TRMS가 활성화된다. 이러한 테스트-진입신호 TMRS가 3번 이어 입력되면, 테스트-진입신호 TMSET이 논리레벨 'H'로 활성화된다. 이때, 테스트-진입신호 TS01<1>과 지연값-입력신호 TRG234<0>이 활성화된다.
따라서, 노말 테스트모드 진입 제어부(100)가 테스트-진입신호 TS01<1>과 지연값-입력신호 TRG234<0>의 활성화에 응답하여, 노말-테스트모드신호(TM1)를 활성화한다. 따라서, 코어블럭(600)이 노말-테스트모드신호(TM1)에 응답하여 노말 테스트모드에 진입한다.
이와 같이, 본 발명에 따른 반도체메모리소자는 지연값-입력신호 TRIG<3>과 TRG234<0:7>에 의해 디코딩신호(TCM0, TCM1, TCM2)를 생성하고, 이를 구동-제어신호 V1TRIMP에 동기시켜 지연-조절신호 V1TCM<0:2>를 생성한다. 그리고 디코딩신호(TCM0, TCM1, TCM2)에 응답하여 구동-제어신호(V1TRIMP)의 생성을 위한 프리-구 동신호(V1TRIM)를 미리 비활성화한다. 즉, 노말 테스트모드에 진입하는 과정 가운데 구동-제어신호가 활성화되어 지연-조절신호가 원치않게 리셋되는, 종래의 문제점을 방지한다. 따라서, 본 발명은 트리밍 테스트모드를 통해 설정된 지연값 도는 내부전원의 레벨이, 노말 테스트모드 동안에도 유지되어 신뢰성 높은 테스트를 수행할 수 있다.
본 발명은 트리밍 테스트 모드를 통해 내부 전원이나 내부 딜레이 회로를 트리밍한 후에, 노말 테스트에 진입하면 설정되었던 트리밍 값이 리셋되는 오동작을 개선한다. 다시 언급하면, 한 번 진입된 트리밍 테스트 모드는 MRS가 진입되기 전까지는 리셋되지 않도록 하여 연속적인 트리밍 테스트 진입 및 트리밍 테스트 모드 후에 노말 테스트 모드가 진입하여도 트리밍 테스트 모드가 계속 그 값을 유지하도록 한다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 트리밍 테스트모드를 통해 설정된 지연값 도는 내부전원의 레벨이, 노말 테스트모드 동안에도 유지되어 신뢰성 높은 테스트를 수행할 수 있다.

Claims (20)

  1. 제1 리셋신호에 응답하여 리셋되며, 복수의 구동-제어신호에 응답하여 복수의 지연값-입력신호를 복수의 디코딩신호와 복수의 지연-조절신호로 출력하기 위한 지연 조절신호 생성수단;
    상기 복수의 디코딩신호를 인가받아 구동-리셋신호를 생성하기 위한 구동 리셋 제어수단;
    제2 리셋신호와 상기 구동-리셋신호를 인가받아 리셋되며, 복수의 테스트-진입신호와 제1 지연값-입력신호를 인가받아 상기 복수의 구동-제어신호를 생성하기 위한 구동 제어수단;
    상기 복수의 지연-조절신호에 응답하여 해당 신호의 지연량 또는 내부전원의 레벨을 조절하여 출력하기 위한 트리밍 테스트수단;
    상기 복수의 테스트-진입신호를 인가받아 노말-테스트모드신호를 생성하기 위한 노말테스트모드 진입 제어수단; 및
    상기 트리밍 테스트수단의 출력신호를 인가받아서, 상기 노말-테스트모드신호에 대응되는 동작을 수행하기 위한 코어블록
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 지연 조절신호 생성수단은,
    상기 복수의 지연값-입력신호를 인가받아 제1 내지 제3 디코딩신호로 출력하기 위한 신호 생성부와,
    상기 제1 리셋신호에 의해 리셋되고, 제1 구동-제어신호에 응답하여 상기 제1 디코딩신호를 제1 지연-조절신호로 출력하기 위한 제1 플립플롭과,
    상기 제1 리셋신호에 의해 리셋되고, 상기 제1 구동-제어신호에 응답하여 상기 제2 디코딩신호를 제2 지연-조절신호로 출력하기 위한 제2 플립플롭과,
    상기 제1 리셋신호에 의해 리셋되고, 상기 제1 구동-제어신호에 응답하여 상기 제3 디코딩신호를 제3 지연-조절신호로 출력하기 위한 제3 플립플롭을 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 구동 리셋 제어수단은,
    상기 제1 내지 제3 디코딩신호를 입력받기 위한 제1 노어게이트와, 상기 제1 노어게이트의 출력신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 지연시키기 위한 제1 인버터 체인과,
    상기 제1 인버터와 제1 인버터 체인의 출력신호를 입력으로 가져 상기 구동-리셋신호로 출력하기 위한 제1 낸드게이트를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 구동 제어수단은,
    제1 및 제2 테스트-진입신호를 인가받아 테스트-진입펄스신호를 생성하기 위한 테스트신호 감지부와,
    제3 테스트-진입신호와 상기 제1 지연값-입력신호에 응답하여 제1 프리-구동신호 및 제1 반전-프리-구동신호를 생성하기 위한 제1 래치부와,
    상기 테스트-진입펄스신호에 응답하여 상기 제1 프리-구동신호를 펄스 형태의 상기 제1 구동-제어신호로 출력하기 위한 제1 출력 제어부와,
    상기 제3 테스트-진입신호와 제2 지연값-입력신호에 응답하여 제2 프리-구동신호 및 제2 반전-프리-구동신호를 생성하기 위한 제2 래치부와,
    상기 테스트-진입펄스신호에 응답하여 상기 제2 프리-구동신호를 펄스 형태의 제2 구동-제어신호로 출력하기 위한 제2 출력 제어부와,
    상기 제3 테스트-진입신호와 제3 지연값-입력신호에 응답하여 제3 프리-구동신호 및 제3 반전-프리-구동신호를 생성하기 위한 제3 래치부와,
    상기 테스트-진입펄스신호에 응답하여 상기 제3 프리-구동신호를 펄스 형태의 제3 구동-제어신호로 출력하기 위한 제3 출력 제어부와,
    상기 제2 리셋신호와, 상기 구동-리셋신호와 상기 제2 및 제3 반전-프리-구 동신호에 응답하여 상기 제1 래치부를 리셋 제어하기 위한 제1 리셋 제어부와,
    상기 제2 리셋신호와, 상기 구동-리셋신호와 상기 제1 및 제3 반전-프리-구동신호에 응답하여 상기 제2 래치부를 리셋 제어하기 위한 제2 리셋 제어부와,
    상기 제2 리셋신호와, 상기 구동-리셋신호와 상기 제1 및 제2 반전-프리-구동신호에 응답하여 상기 제3 래치부를 리셋 제어하기 위한 제3 리셋 제어부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 제1 리셋 제어부는,
    상기 제2 리셋신호와 상기 구동-리셋신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전하기 위한 제2 인버터와,
    상기 제2 인버터의 출력신호와 상기 제2 및 제3 반전-프리-구동신호를 입력으로 갖는 제3 낸드게이트와,
    상기 제3 낸드게이트의 출력신호를 반전하여 제1 리셋 제어부의 출력신호로 출력하기 위한 제3 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 제2 리셋 제어부는,
    상기 제2 리셋신호와 상기 구동-리셋신호를 입력으로 갖는 제4 낸드게이트와,
    상기 제4 낸드게이트의 출력신호를 반전하기 위한 제4 인버터와,
    상기 제4 인버터의 출력신호와 상기 제1 및 제3 반전-프리-구동신호를 입력으로 갖는 제5 낸드게이트와,
    상기 제5 낸드게이트의 출력신호를 반전하여 제2 리셋 제어부의 출력신호로 출력하기 위한 제5 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 제3 리셋 제어부는,
    상기 제2 리셋신호와 상기 구동-리셋신호를 입력으로 갖는 제6 낸드게이트와,
    상기 제6 낸드게이트의 출력신호를 반전하기 위한 제6 인버터와,
    상기 제6 인버터의 출력신호와 상기 제1 및 제2 반전-프리-구동신호를 입력으로 갖는 제7 낸드게이트와,
    상기 제7 낸드게이트의 출력신호를 반전하여 제3 리셋 제어부의 출력신호로 출력하기 위한 제7 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 테스트신호 감지부는,
    상기 제1 테스트-진입신호를 인가받아 펄스신호를 생성하기 위한 펄스 생성부와,
    상기 펄스신호를 소정시간 지연하기 위한 지연부와,
    상기 지연부의 출력신호와 상기 제2 테스트-진입신호를 입력받아 상기 테스트-진입펄스신호로 출력하기 위한 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 출력부는
    상기 지연부의 출력신호와 상기 제2 테스트-진입신호를 입력으로 갖는 제8 낸드게이트와,
    상기 제8 낸드게이트의 출력신호를 반전하여 상기 테스트-진입펄스신호로 출 력하기 위한 제8 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 제1 래치부는,
    상기 제3 테스트-진입신호와 상기 제1 지연값-입력신호를 입력으로 갖는 제9 낸드게이트와,
    상기 제9 낸드게이트의 출력신호를 한 입력으로 갖는 제10 낸드게이트와,
    상기 제1 리셋 제어부의 출력신호를 한 입력으로 갖는 제11 낸드게이트와,
    상기 제10 낸드게이트의 출력신호를 반전하여 상기 제1 반전-프리-구동신호로 출력하기 위한 제9 인버터와,
    상기 제9 인버터의 출력신호를 반전하여 상기 제1 프리-구동신호로 출력하기 위한 제10 인버터를 구비하며,
    상기 제10 및 제11 낸드게이트가 크로스 커플드되어 연결되는 것
    을 특징으로 하는 반도체메모리소자.
  11. 제1 리셋신호에 응답하여 리셋되며, 복수의 구동-제어신호에 응답하여 복수의 지연값-입력신호를 복수의 디코딩신호와 복수의 지연-조절신호로 출력하기 위한 지연 조절신호 생성수단;
    제2 리셋신호와 상기 복수의 디코딩신호를 인가받아 구동-리셋신호를 생성하기 위한 구동 리셋 제어수단;
    상기 구동-리셋신호를 인가받아 리셋되며, 복수의 테스트-진입신호와 제1 지연값-입력신호를 인가받아 상기 복수의 구동-제어신호를 생성하기 위한 구동 제어수단;
    상기 복수의 지연-조절신호에 응답하여 해당 신호의 지연량 또는 내부전원의 전압 레벨을 조절하여 출력하기 위한 트리밍 테스트수단;
    상기 복수의 테스트-진입신호를 인가받아 노말-테스트모드신호를 생성하기 위한 노말테스트모드 진입 제어수단; 및
    상기 트리밍 테스트수단의 출력신호를 인가받고, 상기 노말-테스트모드신호에 대응되는 구동을 수행하기 위한 코어블록
    을 구비하는 반도체메모리소자.
  12. 제11항에 있어서,
    상기 구동 리셋 제어수단은,
    제1 내지 제3 디코딩신호를 입력받기 위한 제1 노어게이트와, 상기 제1 노어게이트의 출력신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 지연시키기 위한 제1 인버터 체인과,
    상기 제1 인버터와 제1 인버터 체인의 출력신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제2 리셋신호와 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전하여 상기 구동-리셋신호로 출력하기 위한 제2 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  13. 제12항에 있어서,
    상기 구동 제어수단은,
    제1 및 제2 테스트-진입신호를 인가받아 테스트-진입펄스신호를 생성하기 위한 테스트신호 감지부와,
    상기 구동-리셋신호에 응답하여 리셋되며, 제3 테스트-진입신호와 상기 제1 지연값-입력신호에 응답하여 제1 프리-구동신호를 생성하기 위한 제1 래치부와,
    상기 테스트-진입펄스신호에 응답하여 상기 제1 프리-구동신호를 펄스 형태의 상기 제1 구동-제어신호로 출력하기 위한 제1 출력 제어부와,
    상기 구동-리셋신호에 응답하여 리셋되며, 상기 제3 테스트-진입신호와 제2 지연값-입력신호에 응답하여 제2 프리-구동신호를 생성하기 위한 제2 래치부와,
    상기 테스트-진입펄스신호에 응답하여 상기 제2 프리-구동신호를 펄스 형태 의 제2 구동-제어신호로 출력하기 위한 제2 출력 제어부와,
    상기 구동-리셋신호에 응답하여 리셋되며, 상기 제3 테스트-진입신호와 제3 지연값-입력신호에 응답하여 제3 프리-구동신호를 생성하기 위한 제3 래치부와,
    상기 테스트-진입펄스신호에 응답하여 상기 제3 프리-구동신호를 펄스 형태의 제3 구동-제어신호로 출력하기 위한 제3 출력 제어부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  14. 제13항에 있어서,
    상기 지연 조절신호 생성수단은,
    상기 복수의 지연값-입력신호를 인가받아 제1 내지 제3 디코딩신호로 출력하기 위한 신호 생성부와,
    상기 제1 리셋신호에 의해 리셋되고, 제1 구동-제어신호에 응답하여 상기 제1 디코딩신호를 제1 지연-조절신호로 출력하기 위한 제1 플립플롭과,
    상기 제1 리셋신호에 의해 리셋되고, 상기 제1 구동-제어신호에 응답하여 상기 제2 디코딩신호를 제2 지연-조절신호로 출력하기 위한 제2 플립플롭과,
    상기 제1 리셋신호에 의해 리셋되고, 상기 제1 구동-제어신호에 응답하여 상기 제3 디코딩신호를 제3 지연-조절신호로 출력하기 위한 제3 플립플롭을 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  15. 제14항에 있어서,
    상기 제1 래치부는,
    상기 제3 테스트-진입신호와 상기 제1 지연값-입력신호를 입력으로 갖는 제3 낸드게이트와,
    상기 제3 낸드게이트의 출력신호를 한 입력으로 갖는 제4 낸드게이트와,
    상기 구동-리셋신호를 한 입력으로 갖는 제5 낸드게이트와,
    상기 제4 낸드게이트의 출력신호를 반전하여 상기 제1 반전-프리-구동신호로 출력하기 위한 제3 인버터와,
    상기 제3 인버터의 출력신호를 반전하여 상기 제1 프리-구동신호로 출력하기 위한 제4 인버터를 구비하며,
    상기 제4 및 제5 낸드게이트가 크로스 커플드되어 연결되는 것
    을 특징으로 하는 반도체메모리소자.
  16. 제1 리셋신호에 응답하여 리셋되며, 복수의 구동-제어신호에 응답하여 복수의 지연값-입력신호를 복수의 지연-조절신호로 출력하기 위한 지연 조절신호 생성수단;
    제2 리셋신호와 복수의 지연-조절신호를 인가받아 구동-리셋신호를 생성하기 위한 구동 리셋 제어수단;
    상기 구동-리셋신호를 인가받아 리셋되며, 복수의 테스트-진입신호와 제1 지연값-입력신호를 인가받아 상기 복수의 구동-제어신호를 생성하기 위한 구동 제어수단;
    상기 복수의 지연-조절신호에 응답하여 해당 신호의 지연량 또는 내부전원의 전압 레벨을 조절하여 출력하기 위한 트리밍 테스트수단;
    상기 복수의 테스트-진입신호를 인가받아 노말-테스트모드신호를 생성하기 위한 노말테스트모드 진입 제어수단; 및
    상기 트리밍 테스트수단의 출력신호를 인가받고, 상기 노말-테스트모드신호에 대응되는 구동을 수행하기 위한 코어블록
    을 구비하는 반도체메모리소자.
  17. 제16항에 있어서,
    상기 구동 리셋 제어수단은,
    상기 복수의 지연-조절신호를 입력받기 위한 제1 노어게이트와,
    상기 제1 노어게이트의 출력신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 지연시키기 위한 제1 인버터 체인과,
    상기 제1 인버터와 제1 인버터 체인의 출력신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제2 리셋신호와 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전하여 상기 구동-리셋신호로 출력하기 위한 제2 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  18. 제17항에 있어서,
    상기 구동 제어수단은,
    제1 및 제2 테스트-진입신호를 인가받아 테스트-진입펄스신호를 생성하기 위한 테스트신호 감지부와,
    상기 구동-리셋신호에 응답하여 리셋되며, 제3 테스트-진입신호와 상기 제1 지연값-입력신호에 응답하여 제1 프리-구동신호를 생성하기 위한 제1 래치부와,
    상기 테스트-진입펄스신호에 응답하여 상기 제1 프리-구동신호를 펄스 형태의 상기 제1 구동-제어신호로 출력하기 위한 제1 출력 제어부와,
    상기 구동-리셋신호에 응답하여 리셋되며, 상기 제3 테스트-진입신호와 제2 지연값-입력신호에 응답하여 제2 프리-구동신호를 생성하기 위한 제2 래치부와,
    상기 테스트-진입펄스신호에 응답하여 상기 제2 프리-구동신호를 펄스 형태의 제2 구동-제어신호로 출력하기 위한 제2 출력 제어부와,
    상기 구동-리셋신호에 응답하여 리셋되며, 상기 제3 테스트-진입신호와 제3 지연값-입력신호에 응답하여 제3 프리-구동신호를 생성하기 위한 제3 래치부와,
    상기 테스트-진입펄스신호에 응답하여 상기 제3 프리-구동신호를 펄스 형태의 제3 구동-제어신호로 출력하기 위한 제3 출력 제어부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  19. 제18항에 있어서,
    상기 지연 조절신호 생성수단은,
    상기 복수의 지연값-입력신호를 인가받아 제1 내지 제3 디코딩신호로 출력하기 위한 신호 생성부와,
    상기 제1 리셋신호에 의해 리셋되고, 제1 구동-제어신호에 응답하여 상기 제1 디코딩신호를 제1 지연-조절신호로 출력하기 위한 제1 플립플롭과,
    상기 제1 리셋신호에 의해 리셋되고, 상기 제1 구동-제어신호에 응답하여 상기 제2 디코딩신호를 제2 지연-조절신호로 출력하기 위한 제2 플립플롭과,
    상기 제1 리셋신호에 의해 리셋되고, 상기 제1 구동-제어신호에 응답하여 상기 제3 디코딩신호를 제3 지연-조절신호로 출력하기 위한 제3 플립플롭을 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  20. 제19항에 있어서,
    상기 제1 래치부는,
    상기 제3 테스트-진입신호와 상기 제1 지연값-입력신호를 입력으로 갖는 제3 낸드게이트와,
    상기 제3 낸드게이트의 출력신호를 한 입력으로 갖는 제4 낸드게이트와,
    상기 구동-리셋신호를 한 입력으로 갖는 제5 낸드게이트와,
    상기 제4 낸드게이트의 출력신호를 반전하여 상기 제1 반전-프리-구동신호로 출력하기 위한 제3 인버터와,
    상기 제3 인버터의 출력신호를 반전하여 상기 제1 프리-구동신호로 출력하기 위한 제4 인버터를 구비하며,
    상기 제4 및 제5 낸드게이트가 크로스 커플드되어 연결되는 것
    을 특징으로 하는 반도체메모리소자.
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