KR100935601B1 - 반도체 메모리 장치의 어드레스 버퍼 제어회로 - Google Patents

반도체 메모리 장치의 어드레스 버퍼 제어회로 Download PDF

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Abstract

본 발명은 클럭을 입력 받고, 버퍼 제어신호에 응답하여 종료신호를 생성하는 종료신호 생성부; 및 리프레쉬 동작신호, 클럭인에이블 신호 및 상기 종료신호에 응답하여 상기 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부; 를 포함하고, 상기 버퍼 제어신호는 상기 리프레쉬 동작신호가 인에이블 될 때 인에이블 되고, 상기 종료신호가 인에이블 될 때 디스에이블 되는 것을 특징으로 한다.
상기 종료신호 생성부는, 상기 클럭 및 상기 버퍼 제어신호를 입력 받아 제어 클럭신호를 생성하는 클럭 제어부; 상기 버퍼 제어신호를 입력 받아 리셋 감지신호를 생성하는 리셋 감지신호 생성부; 및 상기 제어 클럭신호 및 상기 리셋 감지신호를 입력 받고, 상기 제어 클럭신호를 소정의 시간 동안 지연하여 상기 종료신호로 생성하는 카운터부; 를 포함한다.
Figure R1020080033317
오토리프레쉬, 어드레스 버퍼 제어, 전류감소

Description

반도체 메모리 장치의 어드레스 버퍼 제어회로{Address Buffer Control Circuit of Semiconductor Memory Device}
본 발명은 반도체 메모리 장치의 설계에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 어드레스 버퍼 제어에 관한 것이다.
반도체 메모리 장치에서 오토리프레쉬 동작이 수행되는 경우, 어드레스 버퍼(Address Buffer)를 디스에이블(Disable)시키기 위해서 각각의 뱅크 액티브 명령을 노어(NOR) 연산을 통해 생성하여 디스에이블 구간을 추가로 확장한 신호를 사용하였다. 이러한 방식은 반도체 메모리 장치의 센스엠프가 활성화되고 다시 안정화 상태로 되는데 걸리는 시간을 의미하는 RAS 타임이 변하거나 리프레쉬 하는 방법이 변하는 경우 어드레스 버퍼가 디스에이블 되는 시간이 감소하는 문제가 있다.
종래 기술에 따른 어드레스 버퍼 제어회로의 블록도는 도 1에 도시되어 있다. 종래에는 오토리프레쉬 동작모드에서 리프레쉬 동작임을 알리는 리프레쉬 동작신호(ACTR)가 생성되며, 뱅크액티브 신호(BA) 발생부(10)의 입력으로 들어가게 된다. 뱅크액티브 신호 발생부(10)를 통해 BA<0:7> 에 해당하는 신호가 생성된다. 여기서 BA<0:7>는 각각 다른 RAS 타임을 가질 수도 있으며 리프레쉬 하는 방법에 따 라서 동일한 RAS 타임을 가질 수도 있다. 이렇게 생성된 BA<0:7>는 뱅크 활성화 정보신호 발생부(IDL 발생부, 20)의 입력으로 들어가 뱅크 활성화 정보신호(IDL)를 생성하게 된다. 도 2를 참조하여 설명하면 상기 뱅크 활성화 정보신호(IDL)는 BA<0> 내지 BA<7> 신호를 노어(NOR) 연산을 통해 얻어진 신호이며 복수개의 뱅크 중 어느 하나라도 인에이블 되면 인에이블 되는 신호이다. 뱅크 활성화 정보신호(IDL)가 라이징 딜레이(Rising Delay)를 거치게 되면 뱅크 활성화 정보신호(IDL)가 로우(Low)에서 하이(High)로 천이하는 부분이 라이징 딜레이만큼 확장된다. 이렇게 출력된 신호는 인버터를 거쳐 파워다운 신호(PWDA)를 생성하며, 오토 리프레쉬 상태일 때는 PWDA가 하이인 구간 동안 어드레스 버퍼를 디스에이블 시키게 된다.
그러나 상기와 같은 방법을 사용하는 경우 BA<0:7> 각각의 신호가 하이로 인에이블(Enale)되고 로우로 디스에이블 되는 시간이 다를 경우에 오토리프레쉬 구간 동안 어드레스 버퍼를 완전하게 디스에이블 시킬 수 없어서 필요 없는 전류 소모가 발생하는 문제점이 있다.
도 3에 나타난 종래 기술의 파형도에 표시된 두 경우를 비교하게 되면 두번째 경우에서 어드레스 버퍼 인에이블(ADDRESS BUFFER Enable) 구간이 확장되어 전류소모가 더 많게 된다.
본 발명은 종래기술의 문제점을 해결하기 위해 오토리프레쉬 동작모드에서 일정한 시간 동안 어드레스 버퍼를 디스에이블 시키는 어드레스 버퍼 제어회로를 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼 제어회로는, 클럭을 입력 받고, 버퍼 제어신호에 응답하여 종료신호를 생성하는 종료신호 생성부; 및 리프레쉬 동작신호, 클럭인에이블 신호 및 상기 종료신호에 응답하여 상기 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부; 를 포함한다.
상기 종료신호 생성부는, 상기 클럭 및 상기 버퍼 제어신호를 입력 받아 제어 클럭신호를 생성하는 클럭 제어부; 상기 버퍼 제어신호를 입력 받아 리셋 감지신호를 생성하는 리셋 감지신호 생성부; 및 상기 제어 클럭신호 및 상기 리셋 감지신호를 입력 받고, 상기 제어 클럭신호를 소정의 시간 동안 지연하여 상기 종료신호로 생성하는 카운터부; 를 포함한다.
본 발명에 의하면, 오토리프레쉬 동작모드에서 뱅크액티브 신호가 인에이블 또는 디스에이블 되는 시간에 관계 없이 리프레쉬 사이클링 타임 동안에는 어드레스 버퍼가 디스에이블 되므로 전류를 저감할 수 있는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 버퍼 제어회로는 도 4에 도시된 것과 같이 버퍼 제어신호 생성부(100) 및 종료신호 생성부(200)를 포함한다.
상기 버퍼 제어신호 생성부(100)는 오토리프레쉬 동작모드일 때 리프레쉬 동작임을 알리는 리프레쉬 동작신호(ACTR)와 리프레쉬 동작모드에 따라 구분되는 신호인 클럭인에이블 신호(CKE)를 입력 받아 어드레스 버퍼 제어신호(AREF)를 생성한다. 상기 어드레스 버퍼 제어신호(AREF)는 상기 종료신호 생성부(200)에서 생성되는 종료신호(EXIT)가 인에이블 될 때까지 어드레스 버퍼로 입력되어 상기 어드레스 버퍼를 디스에이블 시키게 된다.
상기 종료신호 생성부(200)에는 클럭(CLK)이 입력되고 상기 버퍼 제어신호(AREF)가 피드백 되어 입력된다. 상기 종료신호 생성부(200)는 클럭(CLK)을 리프레쉬 사이클링 타임만큼 지연하여 종료신호(EXIT)를 생성한다. 상기 종료신호(EXIT)는 버퍼 제어신호 생성부(100)에 입력되고 상기 버퍼 제어신호를 디스에이블 시킨다.
상기 종료신호 생성부(200)는 클럭(CLK) 및 버퍼 제어신호(AREF)가 입력되고 제어 클럭신호(CLKA)를 생성하는 클럭 제어부(210), 버퍼 제어신호(AREF)가 입력되어 리셋 감지신호(RSTA)를 생성하는 리셋 감지신호 생성부(220) 및 상기 제어 클럭신호(CLKA) 및 상기 리셋 감지신호(RSTA)를 인가 받고 종료신호(EXIT)를 생성하는 카운터부(230)를 포함한다.
상기 클럭 제어부(210)는 버퍼 제어신호(AREF)가 인에이블 될 때 입력되는 클럭(CLK)을 제어 클럭신호(CLKA)로 생성하고 카운터부(230)에 인가하여 종료신호(EXIT)를 생성할 수 있도록 한다. 상기 버퍼 제어신호(AREF)가 디스에이블 되면 제어 클럭신호(CLKA)도 디스에이블 된다.
상기 리셋 감지신호 생성부(220)는 버퍼 제어신호(AREF)가 디스에이블 되면 인에이블 되는 리셋 감지신호(RSTA)를 생성한다.
상기 카운터부(230)는 복수개의 카운터 유닛(CNT)을 구비하고 있으며 입력 받은 제어 클럭신호(CLKA)를 리프레쉬 사이클링 타임만큼 지연시켜 종료신호(EXIT)를 생성한다. 상기 카운터부(230)에 입력되는 리셋 감지신호(RSTA)가 인에이블 되면 상기 카운터부(230)를 구성하는 각각의 카운터 유닛(CNT)은 다음 오토리프레쉬 동작모드에서 제어 클럭신호(CLKA)를 지연시켜 종료신호(EXIT)를 생성할 수 있도록 초기화 된다.
즉 오토리프레쉬 동작모드에서 버퍼 제어신호(AREF)가 인에이블 되어 어드레스 버퍼를 디스에이블 시키고, 종료신호 생성부(200)는 리프레쉬 사이클링 타임만큼의 시간이 지난 후에 종료신호(EXIT)를 생성하여 버퍼 제어신호(AREF)를 디스에이블 시킨다.
본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 버퍼 제어회로의 상세한 구성을 살펴보면 다음과 같다. 버퍼 제어신호 생성부(100)는 도 5에 도시된 것과 같이 리프레쉬 동작신호(ACTR)와 클럭인에이블 신호(CKE)를 입력으로 하는 제 1 낸드게이트(101), 종료신호(EXIT)를 입력으로 하는 제 1 인버터(102), 제 1 낸드게이트(101)의 출력과 제 1 인버터(102)의 출력을 하나의 입력으로 하고 각 상대방 의 출력을 다른 하나의 입력으로 하는 제 2 낸드게이트(103)와 제 3 낸드게이트(104) 및 제 3 낸드게이트(104)의 출력을 반전시키는 제 2 인버터(105)로 구성된다. 리프레쉬 동작신호(ACTR)와 클럭인에이블 신호(CKE)가 인에이블 되고 종료신호(EXIT)가 디스에이블 상태일 때 버퍼 제어신호(AREF)는 인에이블 되며, 종료신호(EXIT)가 인에이블 되면 버퍼 제어신호(AREF)는 디스에이블 된다.
상기 버퍼 제어신호 생성부(100)에는 추가로 리셋 신호(RST)가 입력될 수 있다. 상기 리셋 신호(RST)는 상기 버퍼 제어신호(AREF)를 로우 레벨로 초기화 시켜주는 하이레벨의 펄스 신호이다. 상기 리셋 신호(RST)가 추가로 입력될 때는 상기 버퍼 제어신호 생성부(100)의 구성 중 제 1 인버터(102)를 리셋 신호(RST)와 종료신호(EXIT)를 입력으로 하는 노어게이트로 바꾸어 구성하면 된다. 반도체 메모리 장치에 파워가 들어오면 상기 리셋 신호(RST)가 인에이블 되고, 버퍼제어 신호(AREF)는 디스에이블 된다.
클럭 제어부(210)는 도 6에 도시된 것과 같이 클럭(CLK) 및 버퍼 제어신호(AREF)를 입력으로 하는 낸드게이트(211) 및 상기 낸드게이트(211)의 출력을 반전시키는 인버터(212)로 구성된다. 상기 클럭 제어부(210)는 버퍼 제어신호(AREF)가 인에이블 되면 클럭(CLK)을 제어 클럭신호(CLKA)로 출력하고, 버퍼 제어신호(AREF)가 디스에이블 되면 제어 클럭신호(CLKA)도 디스에이블 된다.
리셋 감지신호 생성부(220)는 도 7에 도시된 것과 같이 펄스 생성부를 구비한다. 버퍼 제어신호(AREF)의 지연을 수행하고 상기 지연된 신호를 반전 시키는 제 1 인버터(221) 및 상기 지연 반전된 신호와 버퍼 제어신호(AREF)를 입력으로 하는 제 1 노어게이트(222)로 구성된다. 추가로 리셋 신호(RST)가 입력되는 경우에는 리셋신호(RST)와 상기 제 1 노어게이트(222)의 출력을 입력으로 하는 제 2 노어게이트(223) 및 상기 제 2 노어게이트(223)의 출력을 반전시키는 제 2 인버터(224)를 추가로 하여 구성된다. 상기 리셋 감지신호 생성부(220)는 리셋신호(RST)가 인에이블 될 때 또는 버퍼 제어신호(AREF)가 디스에이블 될 때 인에이블 되는 리셋 감지신호(RSTA)를 생성한다.
제어 클럭신호(CLKA)를 지연하는 카운터부(230)는 도 8에 도시된 것과 같이 순차적으로 지연기능을 수행하는 직렬로 연결된 복수개의 카운터 유닛(CNT)으로 구성된다. 원하는 시간만큼 지연을 수행하기 위해 카운터 유닛(CNT)의 수를 임의로 조절할 수 있다. 예를 들어 2배의 시간 지연을 위해서는 카운터부(230)를 두 개의 카운터 유닛(CNT)으로 구성하면 되고, 4배의 시간 지연을 위해서는 카운터부(230)를 세 개의 카운터 유닛(CNT)으로 구성하면 된다. 본 발명의 실시예에서는, 특히 2GB 집적 메모리 장치의 리프레쉬 사이클링 타임(197.5ns)에 해당하는 시간만큼 지연되어 인에이블 되는 신호를 만들기 위해서 카운터부(230)는 7개의 카운터 유닛(CNT)으로 구성된다. 즉 클럭(CLK)의 주기가 3ns에 해당하면 상기 카운터부(230)는 64배의 지연을 위해 7개의 카운터 유닛(CNT)으로 구성되는 것이다.
도 9의 타이밍도를 참조하여 본 발명의 동작을 살펴보면 다음과 같다.
먼저 버퍼 제어신호 생성부(100)에 리프레쉬 동작임을 알리는 리프레쉬 동작신호(ACTR), 오토리프레쉬일 때는 하이(High)레벨의 신호인 클럭인에이블 신호(CKE) 및 버퍼 제어신호를 초기에 로우 레벨로 초기화 시키는 하이 레벨의 펄스 인 리셋신호(RST)가 입력된다. 리프레쉬 동작모드이고 오토리프레쉬 동작모드일 때는 리프레쉬 동작신호(ACTR) 및 클럭인에이블 신호(CKE)가 하이 레벨의 신호가 되며 버퍼 제어신호 생성부(100)는 하이 레벨의 버퍼 제어신호(AREF)를 생성하게 된다. (S1)
하이 레벨의 버퍼 제어신호(AREF)는 어드레스 버퍼로 입력되어 어드레스 버퍼를 디스에이블 시킨다. 하이 레벨의 버퍼 제어신호(AREF)는 클럭 제어부(210) 및 리셋 감지신호 생성부(220)로 입력된다. 버퍼 제어신호(AREF)가 하이가 되면 클럭 제어부(210)를 통해 클럭(CLK)을 제어 클럭신호(CLKA)로 출력하게 된다. (S2)
상기 제어 클럭신호(CLKA)는 카운터부(230)를 구성하는 카운터 유닛(CNT)에 입력된다. 상기 카운터부(230)는 앞서 설명한 바와 같이 7개의 카운터 유닛(CNT)으로 구성된다. 제어 클럭신호(CLKA)는 각 카운터 유닛(CNT)을 지나면서 CLK1 내지 종료신호(EXIT) 신호로 점차 지연된다. 클럭 제어부(210)로 입력된 클럭(CLK)의 주기(tCK)는 3ns이고, 클럭 제어부(210)를 통해 활성화된 제어 클럭신호(CLKA) 역시 3ns의 주기를 갖는다. 상기 제어 클럭신호(CLKA)가 각 카운터 유닛(CNT)을 지나면서 2배씩 순차적으로 지연되어 결국 카운터부(400)를 구성하는 7번째 카운터 유닛(CNT)을 지나면 192ns의 시간이 지난 이후에 하이로 인에이블 되는 종료신호(EXIT)가 출력된다. (S3)
상기 종료신호(EXIT)는 버퍼 제어신호 발생부(100)에 입력되고 상기 종료신호(EXIT)에 응답하여 버퍼 제어신호(AREF)는 로우로 디스에이블 된다. (S4)
상기 버퍼 제어신호(AREF)가 디스에이블 되면 리셋 감지신호(RSTA)가 인에이 블 되고 (S5), 상기 리셋 감지신호(RSTA)는 카운터부(230)의 각각의 카운터 유닛(CNT)으로 입력되어 각각의 카운터 유닛(CNT)을 초기화 시키게 된다. (S6)
이후 다음 오토리프레쉬 동작을 기다리는 대기상태로 들어가게 되며 또 다시 오토리프레쉬 동작이 수행되면 상기와 같은 동작을 반복하게 된다.
따라서 버퍼 제어신호(AREF)가 인에이블 될 때 상기 버퍼 제어신호(AREF)가 어드레스 버퍼로 입력되어 어드레스 버퍼를 디스에이블 시키고, 버퍼 제어신호(AREF)가 디스에이블 될 때까지 RAS 타임과 무관하게 192ns 동안 일정하게 어드레스 버퍼의 디스에이블 상태를 유지함으로써 전류를 저감할 수 있는 효과를 거둘 수 있다는 것으로 본 발명을 이해할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 어드레스 버퍼 제어회로의 블록도,
도 2는 도 1의 IDL 발생부의 상세 회로도,
도 3은 종래기술에 따른 어드레스 버퍼 제어회로의 타이밍도,
도 4는 본 발명의 실시예에 따른 어드레스 버퍼 제어회로의 블록도,
도 5는 도 4의 버퍼 제어신호 생성부,
도 6은 도 4의 클럭 제어부,
도 7은 도 4의 리셋 감지신호 생성부,
도 8은 도 4의 카운터부,
도 9는 본 발명에 따른 어드레스 버퍼 제어회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 버퍼 제어신호 생성부
200: 종료신호 생성부
210: 클럭 제어부
220: 리셋 감지신호 생성부

Claims (11)

  1. 클럭을 입력 받고, 버퍼 제어신호에 응답하여 종료신호를 생성하는 종료신호 생성부; 및
    리프레쉬 동작신호, 클럭인에이블 신호 및 상기 종료신호에 응답하여 상기 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부;
    를 포함하고, 상기 버퍼 제어신호는 상기 리프레쉬 동작신호가 인에이블 될 때 인에이블 되고, 상기 종료신호가 인에이블 될 때 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
  2. 제 1 항에 있어서,
    상기 종료신호 생성부는, 상기 클럭 및 상기 버퍼 제어신호를 입력 받아 제어 클럭신호를 생성하는 클럭 제어부;
    상기 버퍼 제어신호를 입력 받아 리셋 감지신호를 생성하는 리셋 감지신호 생성부; 및
    상기 제어 클럭신호 및 상기 리셋 감지신호를 입력 받고, 상기 제어 클럭신호를 소정의 시간 동안 지연하여 상기 종료신호로 생성하는 카운터부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
  3. 제 1 항에 있어서,
    상기 버퍼 제어신호 생성부는, 상기 리프레쉬 동작신호와 상기 클럭인에이블 신호를 입력으로 하는 제 1 낸드게이트;
    상기 종료신호를 입력으로 하는 제 1 인버터;
    상기 제 1 낸드게이트의 출력과 상기 제 1 인버터의 출력을 각각 하나의 입력으로 하며, 각 상대방의 출력을 다른 하나의 입력으로 하는 제 2 낸드게이트 및 제 3 낸드게이트; 및
    상기 제 3 낸드게이트의 출력을 반전시키는 제 2 인버터;
    로 구성된 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
  4. 제 1 항에 있어서,
    상기 버퍼 제어신호가 인에이블 되면 상기 버퍼 제어신호가 인가 되는 어드레스 버퍼를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
  5. 제 2 항에 있어서,
    상기 클럭 제어부는, 상기 버퍼 제어신호가 인에이블 되면 상기 클럭을 상기 제어 클럭신호로 출력하고, 상기 버퍼 제어신호가 디스에이블 되면 상기 제어 클럭신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버 퍼 제어회로.
  6. 제 2 항에 있어서,
    상기 리셋 감지신호 생성부는, 상기 버퍼 제어신호가 디스에이블 될 때 상기 리셋 감지신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
  7. 제 2 항 또는 제 6항에 있어서,
    상기 리셋 감지신호 생성부는, 상기 버퍼 제어신호를 입력 받는 펄스 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
  8. 제 2 항에 있어서,
    상기 카운터부는, 상기 소정의 시간이 지연된 후에 인에이블 되는 상기 종료신호를 생성하기 위해 복수개의 카운터 유닛을 구비하고, 상기 제어 클럭신호를 지연하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
  9. 제 2 항 또는 제 8 항에 있어서,
    상기 카운터부는, 상기 리셋 감지신호를 각각 입력 받고, 순차적으로 지연을 수행하도록 직렬로 연결된 복수개의 카운터 유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
  10. 제 1 항에 있어서,
    상기 종료신호 생성부에 상기 종료신호 생성부를 초기화하기 위한 리셋 신호가 추가로 입력되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
  11. 제 1 항에 있어서,
    상기 버퍼 제어신호 생성부에 상기 버퍼 제어신호 생성부를 초기화하기 위한 리셋 신호가 추가로 입력되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼 제어회로.
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