KR100857448B1 - 반도체 메모리 장치의 리셋펄스 생성회로 - Google Patents

반도체 메모리 장치의 리셋펄스 생성회로 Download PDF

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Abstract

개시된 본 발명은 반도체 메모리 장치의 리셋펄스 생성회로로서, 로우 어드레스 신호에 응답하여 리프레쉬 리셋 신호를 생성하는 리프레쉬 리셋펄스 생성부, 및 상기 리프레쉬 리셋 신호, 테스트 신호 또는 파워 업신호에 응답하여 카운터를 초기화 시키는 리셋펄스 신호를 생성하는 리셋펄스 생성부를 포함한다.
로우 어드레스, 리셋펄스

Description

반도체 메모리 장치의 리셋펄스 생성회로{Circuit for Generating Reset Pulse of Semiconductor Memory Apparatus}
도 1은 본 발명에 따른 리셋펄스 생성회로의 블록도,
도 2는 도 1에 도시한 리프레쉬 리셋펄스 생성부의 회로도,
도 3은 도 1에 도시한 리셋펄스 생성부의 회로도, 및
도 4는 본 발명에 따른 리셋펄스 생성회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 리프레쉬 리셋펄스 생성부 200 : 리셋펄스 생성부
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 리셋펄스 생성회로에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)의 리프레쉬(Refresh) 동작이라 함은, 셀(Cell) 내의 스위칭 역할을 하는 MOS 트랜지스터의 P/N 정션(Positive/Negative Junction)등에 누설전류가 있어서 저장된 초기의 전하량이 소멸되게 되어 캐패시터에 저장된 데이터가 소실됨에 따라 데이터를 잃어버리기 전 에 메모리 셀(Memory Cell)의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 초기의 전하량으로 재충전하는 것을 의미한다. 예를 들어 /RAS Only Refresh 를 설명하면, 보통 외부로부터 리프레쉬 어드레스(Refresh Address)를 인가한 뒤 /RAS 신호를 하강시켰다가 다시 상승시키는 한 주기로 실행되는 것이다. 이때, 로우 어드레스(Row Address : RA)에 의해 선택된 한 워드라인(Wore Line)에 연결된 모든 셀들이 센스엠프(Sense Amplifier)에 의해 증폭되어 다시 쓰여지므로 이 동작을 전체 워드라인에 대해 실행하면 전체 DRAM 셀들을 모두 리프레쉬할 수 있다.
DRAM이 가지고 있는 가장 큰 특징은 셀의 리프레쉬 특성을 평가하는 하고, 리프레쉬가 취약한 셀들을 추려내는 것이다.
종래의 리셋펄스 생성회로에서 카운터의 리셋펄스는 두 가지 경우에 발생한다. 첫번째는, 외부로부터 리프레쉬 어드레스를 주는 대신 DRAM 칩(Chip)에 내장된 리프레쉬 어드레스 카운터가 로우 어드레스를 발생시켜 리프레쉬하는 방식이다. 상기 리셋펄스 생성 방식은 상기 로우 어드레스를 디코딩한 128개의 워드라인이 리던던시회로의 각각 매트마다 하나씩 선택되고, 상기 리프레쉬 어드레스 카운터가 리던던시회로의 128개의 워드라인을 모두 리프레쉬하면 리셋펄스 신호(Reset Pulse : RSP)가 생성된다. 두번째는, 파워 업 시 리셋펄스 신호(RSP)가 생성되어 카운터를 초기화한다.
종래의 리셋펄스 생성회로는 리프레쉬 명령이 들어오면 리프레쉬 어드레스 카운터의 동작에 따라 해당 어드레스가 선택된다. 상기 리셋펄스 생성회로는 리프레쉬 패턴(Pattern)이 삽입된 특정 테스트를 진행할 경우, 불량난 해당 어드레스를 찾기 어렵다. 상기 리셋펄스 생성회로는 테스트 이전에 리프레쉬 명령이 몇 번 들어 왔는지 불명확하기 때문에, 특정 테스트 시 불량난 어드레스를 알 수가 없다.
본 발명에 따른 반도체 메모리 장치의 리셋펄스 생성회로는 리프레쉬가 입력된 특정 테스트 시 불량난 해당 어드레스를 찾는 것에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 리셋펄스 생성회로는 로우 어드레스 신호에 응답하여 리프레쉬 리셋 신호를 생성하는 리프레쉬 리셋펄스 생성부, 및 상기 리프레쉬 리셋 신호, 테스트 신호 또는 파워 업 신호에 응답하여 카운터를 초기화 시키는 리셋펄스 신호를 생성하는 리셋펄스 생성부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 리셋펄스 생성회로에 관한 것이다.
도 1을 참조하면, 상기 리셋펄스 생성회로는 리프레쉬(REF) 명령, 및 로우 어드레스 신호[(RA<0:6>), (RA<12>), RA<13>)]를 입력받아 리프레쉬 리셋 신호(Ref_RST)를 생성하는 리프레쉬 리셋펄스 생성부(100), 및 상기 리프레쉬 리셋 신호(Ref_RST), 테스트 신호(TMP) 또는 파워 업(Pwrup)신호에 응답하여 카운터를 초기화시키는 리셋펄스 신호(RSTP)를 생성하는 리셋펄스 생성부(200)를 포함한다.
도 2는 도 1에 도시한 리프레쉬 리셋펄스 생성부의 회로도에 관한 것이다.
도 2를 참조하면, 리프레쉬 리셋펄스 생성부(100)는 제 1 내지 제 7 로우 어드레스 신호(RA<0:6>)를 입력받아 노멀 영역에서 리프레쉬를 수행하여 노멀 리프레쉬 신호(NRS)를 출력하는 노멀 리프레쉬 수행부(110), 리던던시 영역에서 리프레쉬를 수행하여 리던던시 리프레쉬 신호(RRS)를 출력하는 리던던시 리프레쉬 수행부(120), 및 상기 제 8 및 제 9 로우 어드레스 신호(RA<12:13>)를 입력받아 상기 노멀 리프레쉬 신호(NRS)와 상기 리던던시 리프레쉬 신호(RRS)를 논리합하여 리프레쉬 리셋 신호(Ref_RST)를 출력하는 제 1 신호 조합부(130)를 포함한다.
노멀 리프레쉬 수행부(110)는 제 1 내지 제 3 노아게이트(NR1~NR3), 및 제 1 낸드게이트(ND1)를 포함한다. 상기 제 1 노아게이트(NR1)는 상기 제 6 및 제 7 로우 어드레스 신호(RA<5:6>)를 입력받고, 상기 제 2 노아게이트(NR2)는 상기 제 4 및 제 5 로우 어드레스 신호(RA<3:4>)를 입력받으며, 상기 제 3 노아게이트(NR3)는 상기 제 1 내지 제 3 로우 어드레스 신호(RA<0:2>)를 입력받는다. 상기 제 1 낸드게이트(ND1)는 상기 제 1 내지 제 3 노아게이트(NR1~NR3)의 출력신호를 입력받아 노멀 리프레쉬 신호(NRS)를 출력한다.
리던던시 리프레쉬 수행부(120)는 제 2 및 제 3 낸드게이트(ND2,ND3),및 제 1 인버터(IV1)를 포함한다. 상기 제 2 낸드게이트(ND2)는 제 9 로우 어드레스(RA<13>) 및 리프레쉬 신호(REF)를 입력받아 출력신호를 상기 제 1 인버터(IV1)에 출력한다. 상기 제 1 인버터(IV1)는 상기 제 2 낸드게이트(ND2)의 출력신호를 입력받아 출력신호를 제 3 낸드게이트(ND3)에 출력한다. 상기 제 3 낸드게이 트(ND3)는 제 8 로우 어드레스(RA<12>) 및 상기 제 1 인버터(IV1)의 출력신호를 입력받아 리던던시 리프레쉬 신호(RRS)를 출력한다.
제 1 신호 조합부(130)는 제 4 노아게이트(NR4), 및 제 2 인버터(IV2)를 포함한다. 상기 제 4 노아게이트(NR4)는 상기 노멀 리프레쉬 신호(NRS) 및 상기 리던던시 리프레쉬 신호(RRS)를 입력받아 출력신호를 상기 제 2 인버터(IV2)에 인가한다. 상기 제 2 인버터(IV2)는 상기 제 4 노아게이트(NR4)를 입력받아 상기 리프레쉬 리셋 신호(Ref_RST)를 출력한다.
상기 노멀 리프레쉬 수행부(110)에 입력되는 상기 제 1 내지 제 7 어드레스 신호(RA<0:6>)는 상위 어드레스부터 순차적으로 카운팅(Counting)되고, 리프레쉬(REF)신호로부터 분주된 신호이다. 상기 노멀 리프레쉬 수행부(110)는 노멀 영역에서 리프레쉬가 완료되면, 상기 제 1 내지 제 7 로우 어드레스 신호(RA<0:6>)를 '로우'레벨로 초기화시킨다. 상기 노멀 리프레쉬 수행부(110)는 노멀 영역에서 리프레쉬가 완료되면, '로우'레벨의 상기 노멀 리프레쉬 신호(NRS)를 출력한다.
상기 리던던시 리프레쉬 수행부(120)는 리던던시 영역에서 128개의 워드라인의 리프레쉬를 수행한다. 상기 리던던시 리프레쉬 수행부(120)는 상기 제 8 어드레스 신호(RA<12>)가 '로우'레벨에서 상기 리던던시회로의 128개의 워드라인이 모두 리프레쉬가 완료된 후 '하이'레벨로 천이되고, 상기 제 9 로우 어드레스 신호(RA<13>) 및 리프레쉬(REF)신호가 '하이'레벨일 때, '로우'레벨의 상기 리던던시 리프레쉬 신호(RRS)를 출력한다.
상기 제 1 신호 조합부(130)는 상기 '로우'레벨의 노멀 리프레쉬 신호(NRS) 와 상기 '로우'레벨의 리던던시 리프레쉬 신호(RRS)를 논리합하여 상기 리프레쉬 리셋 신호(Ref_RST)를 출력한다.
즉, 상기 리프레쉬 리셋펄스 생성부(100)는 상기 노멀 리프레쉬 수행부(110)에서 리프레쉬가 완료되고, 상기 리던던시 리프레쉬 수행부(120) 에서 리프레쉬가 완료되었을 때, 카운터를 초기화시킬 수 있는 상기 리프레쉬 리셋 신호(Ref_RST)를 생성한다.
도 3은 도 1에 도시한 리셋펄스 생성부의 회로도에 관한 것이다.
도 3을 참조하면, 리셋펄스 생성부(200)는 테스트 신호(TMP) 또는 파워 업 신호(Pwrup)에 응답하여, 리셋펄스 인에이블 신호(RSTPEN)를 생성하는 리셋펄스 인에이블부(210), 및 상기 리프레쉬 리셋 신호(Ref_RST) 또는 상기 리셋펄스 인에이블 신호(RSTPEN)를 논리조합하여 리셋펄스 신호(RSTP)를 출력하는 제 2 신호 조합부(220)를 포함한다.
상기 리셋펄스 인에이블부(210)는 제 3 내지 제 5 인버터(IV3~IV5)와 제 4 낸드게이트(ND4)를 포함한다. 상기 제 3 인버터(IV3)는 테스트 신호(TMP)를 입력받고, 상기 제 4 인버터(IV4)는 파워 업 신호(Pwrup)를 입력받으며, 상기 제 4 낸드게이트(ND4)는 상기 제 3 및 제 4 인버터(IV4)의 출력을 입력받아 출력신호를 상기 제 5 인버터(IV5)에 출력한다. 상기 제 5 인버터(IV5)는 상기 제 4 낸드게이트(ND4)의 출력을 입력받아 상기 리셋펄스 인에이블 신호(RSTPEN)를 출력한다.
상기 제 2 신호 조합부(220)는 상기 리프레쉬 리셋 신호(Ref_RST)와 상기 리셋펄스 인에이블 신호(RSTPEN)를 입력받아 카운터를 초기화시키는 상기 리셋펄스 신호(RSTP)를 출력하는 제 5 낸드게이트(ND5)를 포함한다.
상기 리셋펄스 인에이블부(210)는 상기 테스트 신호(TMP)가 '하이'레벨로 인에이블 될 때, 또는 상기 파워 업 신호(Pwrup)가 '하이'레벨로 인에이블 될 때,'하이'레벨의 상기 리셋펄스 인에이블 신호(RSTPEN)를 생성한다. 여기서, 상기 테스트 신호(TMP)와 상기 파워 업 신호(Pwrup)는 펄스형태로 입력되는 신호이다.
상기 리셋펄스 인에이블부(210)는 상기 테스트 신호(TMP)와 상기 파워 업 신호(Pwrup)가 디스에이블된 경우, 상기 '하이'레벨의 리셋펄스 인에이블 신호(RSTPEN)를 생성한다. 이때, 상기 카운터를 초기화시키는 리셋 펄스 신호(RSTP)는 비활성화된다.
상기 리셋펄스 인에이블부(210)는 상기 테스트 신호(TMP)가 인에이블된 경우, 상기 '로우'레벨의 리셋펄스 인에이블 신호(RSTPEN)를 생성한다. 이때, 상기 리셋 펄스 신호(RSTP)는 활성화되어, 상기 카운터를 초기화 시킨다.
상기 리셋펄스 인에이블부(210)는 상기 파워 업 신호(Pwrup)가 인에이블된 경우, 상기 '로우'레벨의 리셋펄스 인에이블 신호(RSTPEN)를 생성한다. 이때, 상기 리셋 펄스 신호(RSTP)는 활성화되어, 상기 카운터를 초기화 시킨다.
여기서, 상기 테스트 신호(TMP)와 파워 업 신호(Pwrup)는 '하이'레벨로 인에이블 되는 신호이고, 상기 리프레쉬 리셋 신호(Ref_RST) 및 상기 리셋펄스 인에이블 신호(RSTPEN)는 '로우'레벨로 인에이블 되는 신호이다.
즉, 상기 테스트 신호(TMP), 상기 파워 업(Pwrup)신호가 '하이'레벨로 인에이블 되고, 또는 리프레쉬 리셋 신호(Ref_RST) 및 상기 리셋 펄스 인에이블 신호 중 어느 하나라도 '로우'레벨로 인에이블 되면, 상기 리셋펄스 신호(RSTP)는 활성화 되어 상기 카운터를 초기화시킨다.
도 4는 본 발명에 따른 리셋펄스 생성회로의 타이밍도이다.
도 4를 참조하면, 상기 리셋펄스 생성회로는 리프레쉬(Refresh) 동작이 수행되고, 리프레쉬(REF)신호를 가지고 분주하여 상기 제 1 내지 제 7 어드레스 신호(RA<0:6>)를 카운팅(Counting)한다. 상기 제 1 내지 제 7 어드레스 신호(RA<0:6>)는 상기 카운팅(Counting)을 수행할 때, 상기 테스트 신호(TMP)가 입력되는 시점에서 초기화된다.
예들 들어, 상기 테스트 신호(TMP)가 입력되는 시점에서 상기 제 6 어드레스 신호(RA<5>)는 '하이'레벨을 유지하여야 한다. 그러나, 상기 제 1 내지 제 7 어드레스 신호(RA<0:6>)는 상기 리셋펄스 신호(RSTP)가 입력되는 시점에서 '로우'레벨로 초기화된다.
종래의 리셋펄스 생성회로는 노멀 영역에서의 리프레쉬 동작이 완료되고 리던던시영역의 리프레쉬 동작이 완료되면 카운터가 초기화된다. 그래서 리프레쉬가 몇 번 들어왔는지 불명확하기 때문에 불량이 검출되었을 때, 어느 어드레스가 불량인지 알 수가 없었다.
그러나, 본 발명에 따른 리셋펄스 생성회로는 리셋 카운팅 중에 테스트 신호(TMP)를 입력함으로써, 리프레쉬 초기의 시간과 불량이 검출된 시간을 알 수 있어 그에 대한 어드레스를 추출할 수 있다. 따라서, 불량의 원인이 리프레쉬성 불량인지 다른 원인인지 파악할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 리셋펄스 생성회로는 불량난 어드레스를 알 수 있고, 불량의 원인을 파악할 수 있어 테스트 시간을 단축하는 효과가 있다.

Claims (11)

  1. 로우 어드레스 신호에 응답하여 리프레쉬 리셋 신호를 생성하는 리프레쉬 리셋펄스 생성부, 및
    상기 리프레쉬 리셋 신호, 테스트 신호 또는 파워 업신호에 응답하여 카운터를 초기화 시키는 리셋펄스 신호를 생성하는 리셋펄스 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  2. 제 1 항에 있어서,
    상기 리프레쉬 리셋 펄스 생성부는,
    노멀 리프레쉬 신호 및 리던던시 리프레쉬 신호가 디스에이블 되면, 상기 리프레쉬 리셋 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  3. 제 2 항에 있어서,
    상기 리프레쉬 리셋펄스 생성부는,
    노멀 영역의 리프레쉬를 수행하여 상기 노멀 리프레쉬 신호를 생성하는 노멀 리프레쉬 수행부,
    리던던시 영역의 리프레쉬를 수행하여 상기 리던던시 리프레쉬 신호를 생성하는 리던던시 리프레쉬 수행부, 및
    상기 노멀 리프레쉬 신호와 상기 리던던시 리프레쉬 신호를 입력받아 리프레쉬 리셋 신호를 출력하는 제 1 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  4. 제 3 항에 있어서,
    상기 노멀 리프레쉬 수행부는,
    상기 노멀 영역의 리프레쉬가 완료되면, 상기 노멀 리프레쉬 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  5. 제 3 항에 있어서,
    상기 리던던시 리프레쉬 수행부는,
    상기 리던던시 영역의 리프레쉬가 완료되면, 상기 리던던시 리프레쉬 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  6. 제 3 항에 있어서,
    상기 제 1 신호 조합부는,
    상기 노멀 리프레쉬 신호 및 상기 리던던시 리프레쉬 신호가 디스에이블 되면 상기 리프레쉬 리셋 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  7. 제 1 항에 있어서,
    상기 리셋펄스 생성부는,
    상기 테스트 신호 또는 상기 파워업 신호에 응답하여 리셋펄스 인에이블 신호를 생성하는 리셋펄스 인에이블부, 및
    상기 리프레쉬 리셋 신호 또는 상기 리셋펄스 인에이블 신호에 응답하여 상기 카운터를 초기화시키는 리셋펄스 신호를 생성하는 제 2 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  8. 제 7 항에 있어서,
    상기 리셋펄스 인에이블부는,
    상기 테스트 신호가 인에이블 되면, 상기 리셋펄스 인에이블 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  9. 제 7 항에 있어서,
    상기 리셋펄스 인에이블부는,
    상기 파워업 신호가 인에이블 되면, 상기 리셋펄스 인에이블 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제 2 신호 조합부는,
    상기 리셋펄스 인에이블 신호가 디스에이블 되면, 상기 리셋펄스 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
  11. 제 1 항에 있어서,
    상기 리셋펄스 생성부는,
    상기 리프레쉬 리셋 신호, 상기 테스트 신호, 또는 상기 파워 업 신호가 인에이블 되면, 상기 리셋펄스 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 리셋펄스 생성회로.
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Citations (4)

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