CN101009141B - 半导体存储设备 - Google Patents

Abstract

一种半导体存储设备，包括，控制信号发生器，用于组合从外部部分施加的命令信号以生成测试信号；设置/重置信号发生器，用于响应于该测试信号而接收从外部部分施加的模式设置信号，并且当该模式设置信号是指定单个设置/重置的信号时，生成第一设置/重置信号；测试逻辑部分，用于响应于该测试信号而存储并然后输出该模式设置信号；设置/重置主信号发生器，用于接收该第一设置/重置信号以输出用于共同控制该半导体存储设备中的内部块的测试模式的设置/重置主信号；以及测试控制信号发生器，用于组合该测试逻辑部分的输出信号以生成多个控制信号，并响应于所述多个控制信号而生成该设置/重置主信号作为多个测试控制信号。

Description

半导体存储设备

技术领域

当前公开涉及半导体存储设备，尤其涉及这样的测试模式半导体存储设备，其中在N个阶段的测试模式中，可以分别重置每个测试项，由此降低了测试时间并提供了测试便利。

背景技术

用于检测半导体存储设备中的特定缺陷的测试不仅在存储器的正常模式下执行，而且也在可以最好地检测对应缺陷的特定测试模式下执行。为此，半导体存储设备可以在其中具有测试模式寄存器，用于设置半导体存储设备的测试模式。

测试模式寄存器对分别对应于多个不同测试模式的诸如列地址选通(CAS)等待时间(latency)、脉冲串类型、和脉冲串长度之类的各种选项进行编程，并且存储它们。当从外部输入用于设置某个测试模式的命令时，测试模式寄存器感知与所输入的命令相对应的测试模式，并且生成测试模式设置信号以便将该半导体存储设备设置为所感知的测试模式。

下面参考附图描述传统的半导体存储设备。

图1是说明传统的测试模式半导体存储设备的框图。图1中的测试模式半导体存储设备包括控制信号发生器10、锁存器11、行地址锁存器12、列地址锁存器13、列译码器14、行译码器15、存储单元阵列16、读出放大器17、输出缓冲器18、填充器(pad)19、设置/重置信号发生器20、测试控制信号发生器30、和测试逻辑部分40。

控制信号发生器10从测试装备(set up)的外部部分接收命令，并且向列译码器14、行译码器15、和测试逻辑部分40输出各种控制信号。锁存器11经由地址总线从外部部分接收模式设置信号，并且将它们发送到设置/重置信号发生器20和测试逻辑部分40。行地址锁存器12和列地址锁存器13接收来自外部部分的模式设置信号A[12:0]，并且将它们分别发送到行译码器15和列译码器14。列译码器14和行译码器15连接到存储单元阵列16，而且将存储单元阵列16的输出顺序地发送到读出放大器17、输出缓冲器18、和填充器19。

设置/重置信号发生器20接收来自控制信号发生器10的测试信号TMRS以及来自锁存器11的模式设置信号MA[12:0]，以便输出测试MRS重置信号TMRS RESET。测试逻辑部分40接收来自锁存器11的模式设置信号MA[12:0]以便输出N位设置信号LS[8:0]，其中L为1到N。测试控制信号发生器30接收来自测试逻辑部分40的设置信号LS[8:0](其中L为1到N)、以及来自设置/重置信号发生器20的测试MRS重置信号TMRS RESET，以便将测试控制信号TMRS SET0到TMRS SETM输出和施加到半导体存储设备中的全部项目测试目标块。

下面参考图1描述传统测试模式半导体存储设备的操作。

当控制信号发生器10从外部部分接收各种命令以输出包括时钟信号CLK和测试信号TMRS在内的用于控制半导体存储设备的内部操作的信号、并且锁存器11经由地址总线从外部总线接收模式设置信号A[12:0]并输出它们时，测试逻辑部分40从控制信号发生器10接收时钟信号CLK和测试信号TMRS并且从锁存器11接收模式设置信号MA[12:0]的组合以识别出进入测试模式，测试逻辑部分40输出第一到第N阶段MRS的N位设置信号LS[8:0]，其中L为1到N。设置/重置信号发生器20从锁存器11接收模式设置信号MA[12:0]，以便如原有电路设计者所定义的那样、根据模式设置信号的组合而输出MRS重置信号TMRS RESET。测试控制信号发生器30从测试逻辑部分40接收第一到第N阶段设置信号LS[8:0](其中L为1到N)，并且对它们进行译码以在输出对应项目的测试控制信号TMRS SET 0到TMRS SET M之前选择某一测试模式MRS单元。将测试控制信号TMRS SET 0到TMRSSET M分别施加到作为半导体存储设备内部块的行译码器15、列译码器14、读出放大器17、输出缓冲器18、和填充器19，以便控制测试MRS的设置或者重置。

图2是说明图1所示的传统测试模式半导体存储设备中的测试控制信号发生器30的框图。图2中的测试控制信号发生器包括多个测试模式MRS单元30-1到30-M。

将来自测试逻辑部分40的第一到第N阶段设置信号LS[8:0]的组合(其中L为1到N)施加到每个测试模式MRS单元30-I...30-M的输入端，并且将来自设置/重置信号发生器20的测试MRS重置信号TMRS RESET施加到每个测试模式MRS单元30-I...30-M的控制端，以便从每个测试模式MRS单元30-I...30-M的输出端输出测试控制信号TMRS SET 0到TMRS SET M。也就是说，将第一到第N设置信号LS[8:0](其中L为1到N)的第0位1S[0]到NS[0]的组合施加到第一测试模式MRS单元30-1的输入端，并且以同样的方式，将第一到第N设置信号LS[8:0](其中L为1到N)的第8位1S[8]到NS[8]的组合施加到第M测试模式MRS单元30-M的输入端。这里，M是用于进入测试模式的安全锁(safety key)的格(cases)数512，其是2的9次幂并且其是除了位MA[7:4]之外的9位模式设置信号MA[12:8]和MA[3:0]的组合。但是，根据电路设计者的需要，有可能通过增加模式设置信号的位数目来构造2的更高乘幂的格数。

首先，将来自测试逻辑部分40的测试MRS重置信号TMRS RESET施加到第一测试模式MRS单元30-1的控制端，以便通过第一到第N阶段设置信号LS[8:0](其中L为1到N)的第零位1S[0]到NS[0]的组合、以及测试MRS重置信号TMRS RESET的控制，而从第一测试模式MRS单元30-1的输出端输出第一测试控制信号TMRS RESET 0。以同样的方式，通常将测试MRS重置信号TMRS RESET从设置/重置信号发生器20施加到第二到第M测试模式MRS单元30-2到30-M的控制端，以便通过第一到第N阶段设置信号LS[8:0](其中L为1到N)中的第一到第八位的组合以及测试MRS重置信号TMRS RESET的控制，从第二到第M测试模式MRS单元30-2到30-M的输出端输出第二到第M测试控制信号TMRS RESET 1到TMRS RESET M。

图3是说明传统的N阶段测试模式MRS单元30-M的电路图。图3中的N阶段测试模式MRS单元包括与非(NAND)门NAND、PMOS晶体管PMOS、NMOS晶体管NMOS、传输门TG、和四个反相器INV1到INV4。将第一到第N阶段设置信号LS[8:0](其中L为1到N)施加到与非门NAND，将反相的测试MRS重置信号TMRS RESET施加到PMOS晶体管PMOS的栅极，并且将电源电压VDD施加到NMOS晶体管NMOS的栅极。将与非门NAND的输出施加到传输门TG中的PMOS晶体管的栅极，并且将与非门NAND的反相输出施加到传输门TG中的NMOS晶体管的栅极。将NMOS晶体管NMOS的漏极施加到传输门TG的一侧，并且由反相器INV2将传输门TG的输出反相并且将其作为测试控制信号TMRS SET输出。将电源电压施加到PMOS晶体管PMOS的源极，并且将PMOS晶体管的漏极连接到传输门TG的另一侧以及反馈测试控制信号TMRS SET的反相输出端。

这里，第一到第N阶段设置信号LS[8:0](其中L为1到N)是防止芯片尺寸增大的解码信号，这是因为当测试MRS单元选择每个项目以添加测试MRS项时，芯片尺寸随着用于将所选线连接到实际电路的连接线的增加而增大。

下面参考图3描述传统的第N测试模式MRS单元30-1...30-M电路的操作。

在图3中，如果以低电平施加测试MRS重置信号TMRS RESET的话，则其由第四反相器INV4反相为高电平，并然后被施加到PMOS晶体管PMOS的栅极。PMOS晶体管PMOS截止，而且测试控制信号TRMS SET维持低电平。然而，如果所有施加到与非门NAND的第一到第N阶段设置信号LS[8:0](其中L为1到N)都具有高电平，则与非门NAND输出低电平，而且通过NMOS晶体管NMOS的低电平地电压通过传输门TG，以便最终输出具有高电平的测试控制信号TMRS SET，由此应用测试MRS项目。即使N个输入信号之一具有低电平，与非门NAND也输出高电平，而且通过NMOS晶体管NMOS的低电平不通过传输门TG，测试控制信号TMRS SET通过第三反相器INV3反馈并且然后再次由第二反相器INV2反相，由此将测试控制信号TMRS SET维持为高电平。同时，如果施加了高电平的测试MRS重置信号TMRS RESET的话，则其由第四反相器INV4反相为低电平并然后被施加到PMOS晶体管PMOS的栅极。PMOS晶体管导通，而且电源电压VDD通过PMOS晶体管PMOS和第二反相器INV2，以便输出具有低电平的测试控制信号TMRS SET。

图4是说明传统的半导体存储设备的N阶段测试模式操作的时序图。图4示出了诸如时钟信号CLK、时钟使能信号CLE、芯片选择带(bar)信号/CS、行地址选通带信号/RAS、列地址选通带信号/CAS、写入使能带信号/WE、存储体地址带信号/BA[1:0]、和模式设置信号A[12:0]之类的信号的时序图。通过顺序地重复低电平和高电平来反转(toggle)时钟信号CLK，时钟使能信号CLE具有高电平，而信号/CS、/RAS、/CAS、/WE、和/BA[1:0]具有低电平，并且通过命令和模式设置信号A[12:0]的组合(即通过在五个周期期间将A[7:4]设置为“1000”并且将模式设置信号的值加载到A[3:0]和A[12:9]中)来进入测试模式。这里，A[7:4]是不被频繁使用的位，而且因为它起用于防止容易地进入测试模式的密码的作用、而将“1000”设置为用于允许从正常模式进入测试模式的安全锁，所以电路设计者可以使用不同位的组合。

在图4中，当时钟信号CLK变为高时启动所有操作。为了应用第一测试模式MRS项，模式设置信号A[3:0]和A[12:8]加载第一阶段的1S0到1S8、第二阶段的2S0到2S8、以及第N阶段的NS0到NS8的数据，锁存这些数据直到预定时间过去之后，然后从锁存周期中脱离(deviate)。为了应用第二测试模式MRS项目，模式设置信号A[3:0]和A[12:8]再次加载第一阶段的1S0到1S8、第二阶段的2S0到2S8、以及第N阶段的NS0到NS8的数据，并如同在应用第一测试模式MRS项时那样锁存这些数据。在测试模式操作的操作期间，如果需要的话，通过设置在数据表的规范表格中提供的模式寄存器、例如通过将A[7]的值设置为“0”，来重置该测试模式。

然而，如果通过上述方法重置了用于个别项的测试模式，则全部测试模式MRS项都被重置了。因为上述原因，即使当为了某一项的重新试验或者重新测试而需要重置时，也不可避免地在重置了全部测试模式MRS项之后再次启动该测试模式。也就是说，因为传统的N阶段测试模式的重置信号由全部测试MRS设置单元所共享，所以个别项的重置是不可能的，而且因为测试模式寄存器的重置信号由正常模式寄存器组所生成，所以当重置测试模式时也取消了进入该测试模式。

因为上述原因，因为使用测试MRS集的测试仅仅施加一次测试模式MRS重置，所以为了为另一个测试项实行该试验，就必须再次进入该测试模式。对于其中不可能同时应用测试模式MRS项或者需要多个测试模式项的组合的试验，应该无数次和重复地执行“测试模式进入”、“测试模式项应用”、和“测试模式释放”。进入测试MRS集和应用个别项需要有限的时间，因此这样在每次试验操作中的重复是非常耗时的。

发明内容

本发明的示范实施例提供了这样的半导体存储设备，其中在半导体存储设备的测试模式中，可以分别重置测试项，由此降低了测试时间并产生测试便利。

本发明的示范实施例提供了一种测试模式半导体存储设备，其包括：控制信号发生器，用于组合从外部部分施加的命令信号以生成测试信号；设置/重置信号发生器，用于响应于该测试信号接收从外部部分施加的模式设置信号，并且当该模式设置信号是指定单个设置/重置的信号时，生成第一和第二设置/重置信号；测试逻辑部分，用于响应于该测试信号而存储并然后输出该模式设置信号；设置/重置主信号发生器，用于接收所述第一和第二设置/重置信号以输出用于共同控制半导体存储设备的内部块的测试模式的设置/重置主信号；以及测试控制信号发生器，用于组合该测试逻辑部分的输出信号以生成多个控制信号，并响应于所述多个控制信号而输出所述设置/重置主信号作为多个测试控制信号。

本发明的示范实施例提供了一种测试模式半导体存储设备，其包括：控制信号发生器，用于组合从外部部分施加的命令信号以生成测试信号；设置/重置信号发生器，用于响应于该测试信号而接收外部提供的模式设置信号，并且当该模式设置信号是指定单个设置/重置的信号时，生成测试模式寄存器组重置信号，测试逻辑部分，用于响应于该测试信号而存储并然后输出模式设置信号；以及测试控制信号发生器，用于组合从该测试逻辑部分输出的模式设置信号以生成多个设置信号和多个重置信号，并且生成多个测试控制信号，在检测到所述模式设置信号的值变化时，这些测试控制信号的状态发生改变，其中该测试逻辑部分包括：测试模式使能部分，用于接收该模式设置信号、该测试信号、和时钟信号，以生成用于进入测试模式的测试模式使能信号；模式寄存器组使能脉冲发生器，用于接收所述时钟信号和测试模式使能信号，以生成用于顺序地使能测试模式寄存器组的测试模式寄存器组使能脉冲；以及多个阶段模式寄存器组逻辑单元，用于接收该模式设置信号、该测试模式寄存器组使能脉冲信号和该测试模式使能信号，以输出多个阶段设置信号。

附图说明

根据以下结合附图进行的描述，本发明的示范实施例将得到更详细的理解，在附图中：

图1是说明传统的测试模式半导体存储设备的框图；

图2是说明传统的测试模式半导体存储设备中的测试控制信号发生器的框图；

图3是说明传统的N阶段测试模式MRS单元的电路图；

图4是说明传统的半导体存储设备的N阶段测试模式操作的时序图；

图5是说明了根据本发明的示范实施例的处于测试模式下的半导体存储设备中的模式寄存器的配置的示意图；

图6是说明根据本发明的示范实施例的半导体存储设备的框图；

图7是说明根据本发明的示范实施例的半导体存储设备的测试逻辑部分的框图；

图8是说明根据本发明的示范实施例的设置/重置主信号发生器的电路图；

图9是说明根据本发明的示范实施例的半导体存储设备的测试控制信号发生器的框图；

图10是说明根据本发明的示范实施例的测试模式MRS单元的电路图；

图11是说明根据本发明的示范实施例的半导体存储设备的操作的时序图；

图12是说明根据本发明的示范实施例的测试模式MRS单元电路的电路图；

图13是说明图12所示的根据本发明示范实施例的测试模式MRS单元电路的操作的时序图。

具体实施方式

在下文中，将参考附图对本发明的示范实施例进行更全面的描述。然而，这个发明可以以许多不同的形式实施，而且不应当被解释为是受限于此处阐述的实施例。相反，提供这些实施例以便使这个公开变得彻底和完整，并且将向本领域技术人员充分传达本发明的范围。在该说明书中，类似的符号始终表示类似的元件。

图5是说明了根据本发明的示范实施例的处于测试模式下的半导体存储设备中的模式寄存器的配置的示意图。模式寄存器的输入端连接到地址管脚，从而该模式寄存器通过该地址管脚接收数据。通常的模式寄存器对诸如OPCODE、CAS等待时间、脉冲串类型、和脉冲串长度之类的各种选项进行编程并存储，但是在测试模式中，如图4所示，将第一到第N阶段控制的N阶段测试模式的每一个中的9位编码值加载到A[3:0]和A[12:8]中，并且将作为用于半导体存储器测试模式进入的数据值的“1000”加载到A[7:4]中。这里，A[7:4]是不被频繁使用的位，而且因为它们起用于防止容易地进入测试模式的密码的作用，所以将它们设置为作为用于允许从正常模式进入测试模式的安全锁的″1000″，然而，电路设计者可以使用不同的位组合。

图6是说明根据本发明的示范实施例的半导体存储设备的框图。图5中的测试模式半导体存储设备包括控制信号发生器100、锁存器110、行地址锁存器120、列地址锁存器130、列译码器140、行译码器150、存储单元阵列160、读出放大器170、输出缓冲器180、填充器190、设置/重置信号发生器200、测试控制信号发生器400、设置/重置主信号发生器300、以及测试逻辑部分500。测试控制信号发生器400包括多个测试模式MRS单元，而且测试逻辑部分500包括测试模式使能部分、MRS使能脉冲发生器、以及多个阶段的MRS逻辑部分。

控制信号发生器100从测试装备的外部部分接收命令，并且向列译码器140、行译码器150、和测试逻辑部分500输出各种控制信号。锁存器110经由地址总线从外部部分接收模式设置信号，并且将它们发送到设置/重置信号发生器200和测试逻辑部分500。行地址锁存器120和列地址锁存器130接收来自外部部分的模式设置信号，并且将它们分别发送到行译码器150和列译码器140。列译码器140和行译码器150连接到存储单元阵列160，而且将存储单元阵列160的输出顺序地发送到读出放大器170、输出缓冲器180、和填充器190。

设置/重置信号发生器200接收来自控制信号发生器100的测试信号TMRS以及来自锁存器110的模式设置信号MA[12:0]，以输出测试MRS重置信号TMRS RESET和设置/重置信息信号S/R INFO。测试逻辑部分500接收来自锁存器110的模式设置信号MA[12:0]以便输出N位设置信号LS[8:0]，其中L为1到N。设置/重置主信号发生器300接收来自测试逻辑部分500的阶段设置信号LS[8:0](其中L为1到N)和测试模式使能信号TMEN、以及来自设置/重置信号发生器200的设置/重置信息信号S/R INFO，以输出设置/重置主信号S/R MAST。测试控制信号发生器400接收来自设置/重置主信号发生器300的设置/重置主信号S/R MAST、来自测试逻辑部分500的阶段设置信号LS[8:0](其中L为1到N)、以及来自设置/重置信号发生器200的测试MRS重置信号TMRS RESET，以便将测试控制信号TMRS SET 0到TMRSSET M输出并施加到半导体存储设备中的全部项目测试目标块。

下面描述图6中的半导体存储设备的块的功能。

控制信号发生器100组合从外部部分施加的命令信号以生成测试信号TMRS，而且锁存器110从外部部分接收模式设置信号并且将它们发送到半导体存储设备的内部部分。列地址锁存器130或者行地址锁存器120锁存列地址或者行地址，以输出内部地址。列译码器140和行译码器150译码该内部地址，以存取多条字线和位线。存储单元阵列160向/从连接在多条字线和多条位线之间的多个存储单元写入/读出数据。读出放大器170将由位线充电(charged)的低压信号放大到电源电压VDD电平，以具有用于将其传输到外部部分的驱动能力。输出缓冲器180经由填充器190将位线信息发送到外部部分。

设置/重置信号发生器200响应于该测试信号TMRS而组合模式设置信号MA[12:0]，以生成测试MRS重置信号TMRS RESET和设置/重置信息信号S/R INFO。测试逻辑部分500响应于该测试信号TMRS而存储顺序施加的模式设置信号MA[12:0]，当完全存储了模式设置信号MA[12:0]时，组合所存储的模式设置信号MA[12:0]，以生成多个阶段设置信号LS[8:0](其中L为1到N)。设置/重置主信号发生器300接收测试MRS重置信号TMRS RESET、设置/重置信息信号S/R INFO和模式设置信号MA[12:0]，以输出设置/重置主信号S/R MAST，以便共同地控制该半导体存储设备的内部块的测试模式。测试控制信号发生器400接收该测试MRS重置信号TMRS RESET来重置和初始化该半导体存储设备的内部块的测试模式。测试控制信号发生器400然后响应于多个阶段设置信号LS[8:0](其中L为1到N)中的每一个，接收该设置/重置主信号S/R MAST和测试MRS重置信号TMRS RESET以生成对应项目的多个测试控制信号TMRS SET0到TMRS SETM，以便测试该半导体存储设备的内部块的时间延迟余量(margin)或者数据通路的自由度。

下面参考图6描述该创造性测试模式半导体存储设备的操作。

当控制信号发生器100从外部部分接收各种命令以输出用于控制半导体存储设备的内部操作的信号(包括时钟信号CLK和测试信号TMRS在内)、并且锁存器110经由地址总线从外部总线接收模式设置信号A[12:0]并输出它们时，测试逻辑部分500接收来自控制信号发生器100的时钟信号CLK和测试信号TMRS以及来自锁存器110的模式设置信号MA[12:0]的组合以识别出进入测试模式，并且输出测试模式使能信号TMEN、测试MRS重置信号TMRSRESET、以及第一到第N阶段MRS的N位设置信号LS[8:0](其中L为1到N)。设置/重置信号发生器200从锁存器110接收模式设置信号MA[12:0]，以便根据由电路设计者所定义的模式设置信号的组合而输出设置/重置信息信号S/R INFO。设置/重置主信号发生器300接收来自测试逻辑部分500的N位阶段设置信号LS[8:0](其中L为1到N)以及来自设置/重置信号发生器500的设置/重置信息信号S/R INFO，以输出设置/重置主信号S/R MAST，用于根据第一到第N阶段设置信号LS[8:0](其中L为1到N)的组合，而控制该半导体存储设备中的单个内部块或者多个内部块的测试模式。

在这时候，测试控制信号发生器400接收来自设置/重置信号发生器200的测试MRS重置信号TMRS RESET，以便重置并初始化该半导体存储设备的内部块的测试模式。测试控制信号发生器400然后接收来自测试逻辑部分500的第一到第N阶段设置信号LS[8:0](其中L为1到N)，并对它们进行译码，以便在从设置/重置主信号发生器300接收设置/重置主信号S/R MAST之前选择某一测试模式MRS单元，以输出对应项目的测试控制信号TMRSSET0到TMRS SETM。将测试控制信号TMRS SET0到TMRS SETM施加到半导体存储设备的内部块，即行译码器150、列译码器140、读出放大器170、输出缓冲器180、和填充器190，以根据每个测试项分别执行测试MRS重置，以便测试该半导体存储设备的内部块的时间延迟余量或者数据通路的自由度。

图7是说明根据本发明示范实施例的半导体存储设备的测试逻辑部分500的框图。图7所示的测试逻辑部分包括测试模式使能部分520、MRS使能脉冲发生器530、和第一到第N阶段MRS逻辑510-1到510-N。每个阶段MRS逻辑包括多个D触发器。该测试模式使能部分520接收来自锁存器110的模式设置信号MA[12:8]和MA[3:0]以及来自控制信号发生器100的测试信号TMRS，以输出用于进入测试模式的测试模式使能信号TMEN。MRS使能脉冲发生器530接收来自控制信号发生器100的时钟信号CLK以及来自测试模式使能部分520的测试模式使能信号TMEN，以生成测试MRS使能脉冲ENP。每个阶段MRS逻辑接收来自锁存器110的模式设置信号MA [12:8]和MA[3:0]、来自MRS使能脉冲发生器530的测试MRS使能脉冲ENP、以及来自测试模式使能部分520的测试模式使能信号TMEN，并且输出第一到第N阶段设置信号LS[8:0](其中L为1到N)。

下面参考图7描述测试逻辑部分500的操作。

当测试模式使能部分520接收来自锁存器110的模式设置信号MA[12:8]和MA[3:0]以及来自控制信号发生器100的测试信号TMRS以输出测试模式使能信号TMEN时，根据模式设置信号MA[12:8]和MA[3:0]的组合按次序在每个阶段输出测试模式使能信号TMEN。在这时候，MRS使能脉冲发生器530接收来自控制信号发生器100的时钟信号CLK，并且根据顺序地变为高电平的测试模式使能信号TMEN来使其同步，由此在每个阶段生成测试MRS使能脉冲ENP。

第一阶段MRS逻辑510-1接收来自测试模式使能部分520的测试模式使能信号TMEN以进入测试模式，而且第一阶段MRS逻辑510-1中的多个D触发器接收模式设置信号MA[12:8]和MA[3:0]以及第一测试MRS使能脉冲ENP，以输出第一阶段设置信号1S 12:8]和1S[3:0]。第二阶段MRS逻辑510-2接收来自测试模式使能部分520的测试模式使能信号TMEN以进入测试模式，而且第二阶段MRS逻辑510-2中的多个D触发器接收模式设置信号MA[12:8]和MA[3:0]以及在第一测试模式项应用时间之后变为高电平的第二测试MRS使能脉冲ENP，并输出第二阶段设置信号2S[12:8]和2S[3:0]。类似地，第N阶段MRS逻辑510-N接收第N个测试MRS使能脉冲ENP并且输出第N阶段设置信号NS[12:8]和NS[3:0]。

图8是说明根据本发明示范实施例的设置/重置主信号发生器300的电路图。图8中的设置/重置主信号发生器300包括PMOS晶体管PMOS、传输门TG、三个反相器INV1、INV4和INV5、以及锁存器310。锁存器310包括两个反相器INV2和INV3。把来自测试逻辑部分500的测试模式使能信号TMEN施加到第一反相器INV1，并且来自测试逻辑部分500的测试MRS重置信号TMRS RESET由第四反相器INV4反相并然后被施加到PMOS晶体管PMOS的栅极。将测试模式使能信号TMEN施加到传输门TG中的NMOS晶体管的栅极，并且将第一反相器INV1的输出施加到传输门TG中的PMOS晶体管的栅极。来自图6中的设置/重置信号发生器200的设置/重置信息信号S/RINFO由第五反相器INV5反相，并然后被施加到传输门TG的一侧，并且来自传输门TG另一侧的输出由第二反相器INV2反相并然后作为设置/重置主信号S/R MAST被输出。将电源电压VDD施加到PMOS晶体管PMOS的源极，而且PMOS晶体管PMOS的漏极连接到其中第三反相器INV3的输出包含已经由第三反相器INV3反馈和反相的设置/重置主信号S/R MAST的、在传输门TG另一侧处的节点。

下面描述图8中的设置/重置主信号发生器300的操作。

当施加具有高电平的测试MRS重置信号TMRS RESET作为初始条件时，其由第四反相器INV4反相为低电平并然后施加到PMOS晶体管PMOS的栅极。PMOS晶体管PMOS被导通以允许电源电压VDD通过，以便输出由第二反相器INV2反相为低电平的设置/重置主信号S/R MAST，由此重置并初始化该半导体存储设备的内部块的测试模式。

当测试MRS重置信号TMRS RESET转换为低电平时，其由第四反相器INV4反相为高电平并然后施加到PMOS晶体管PMOS的栅极。PMOS晶体管PMOS截止，而且设置/重置主信号S/R MAST维持作为先前值的低电平。然而，将高电平的测试模式使能信号TMEN施加到传输门TG中的NMOS晶体管的栅极并同时由第一反相器INV1对其反相，以便将低电平施加到传输门TG中的PMOS晶体管的栅极以打开传输门TG。因此，设置/重置信息信号S/R INFO的反相后的值通过传输门TG，并然后再次由第二反相器INV2反相，由此最终输出由第二反相器INV2再次反相的值作为设置/重置主信号S/R MAST。

图9是说明根据本发明示范实施例的半导体存储设备的测试控制信号发生器400的框图。图9中的测试控制信号发生器不同于图2之处在于，将来自测试逻辑部分的第一到第N阶段设置信号LS[8:0](其中L为1到N)的组合和来自设置/重置主信号发生器的设置/重置主信号S/R MAST施加到每个测试模式MRS单元410-1到410-M的输入端，并因此省略了对在组件之间的连接关系的描述。

下面描述图9中的测试控制信号发生器400的操作。

如果将第一到第N阶段设置信号LS[8:0](其中L为1到N)的第零位1S[0]到NS[0]的组合、设置/重置主信号S/R MAST和测试MRS重置信号TMRS RESET施加到第一测试模式MRS单元410-1的输入端，则根据第一到第N阶段设置信号LS[8:0](其中L为1到N)的预定值来选择第一测试模式MRS单元410-1。输出高电平的设置/重置主信号S/R MAST作为第一测试控制信号TMRS SET0，并且其维持在高电平，以保持用于测试例如行译码器的时间延迟余量或者数据通路的自由度的对应项目的测试模式。否则，当输出低电平的设置/重置主信号S/R MAST作为第一测试控制信号TMRSSET0并然后将其反相为低电平时，重置对应项的测试模式MRS，以由此完成行译码器(其是该半导体存储设备的内部测试目标块)的测试。

如果将第一到第(N-1)阶段设置信号LS[8:0](其中L为1到N-1)的第零位1S[0]到(N-1)S[0]和第N阶段设置信号NS[8:0]的第一位NS[1]的组合、设置/重置主信号S/R MAST、和测试MRS重置信号TMRS RESET施加到第二测试模式MRS单元410-2的输入端，以便根据阶段设置信号LS[8:0](其中L为1到N)的预定值选择第二测试模式MRS单元410-2的话，则根据作为输出信号的第二测试控制信号TMRS SET1的值，而维持或者重置从而完成用于测试例如列译码器的时间延迟余量或者数据通路的自由度的测试模式。类似地，如果将第一到第N阶段设置信号LS[8:0](其中L为1到N)的第八位1S[8]到NS[8]的组合、设置/重置主信号S/R MAST和测试MRS重置信号TMRS RESET施加到第M测试模式MRS单元410-M的输入端，以便根据第一到第N阶段设置信号LS[8:0](其中L为1到N)的预定值选择第M测试模式MRS单元410-M的话，则根据第M测试控制信号TMRS SETM的值(其是输出信号)，而维持或者重置从而完成用于测试例如输出缓冲器的时间延迟余量或者数据通路自由度的测试模式。

图10是说明根据本发明示范实施例的测试控制信号发生器400中的测试模式MRS单元的电路图。图10中的测试模式MRS单元与图8中的设置/重置主信号发生器的不同之处在于：将设置/重置主信号S/RMAST而不是设置/重置信息信号S/R INFO施加到第五反相器INV5；不将来自测试逻辑部分的测试模式使能信号TMEN直接施加到传输门TG的控制端，而是将第一到第N阶段设置信号施加到与非门NAND并且将其输出以施加到传输门TG的控制端；以及从输出端输出测试控制信号TMRS SET而不是设置/重置主信号S/R MAST。

下面描述图10中的测试模式MRS单元的操作。

如果施加具有高电平的测试MRS重置信号TMRS RESET作为初始条件的话，则其由第四反相器INV4反相为低电平，并然后被施加到PMOS晶体管PMOS的栅极。导通PMOS晶体管PMOS以允许电源电压通过，以便输出由第二反相器INV2反相为低电平的测试控制信号TMRS SET，由此不应用测试MRS项。

此后，如果测试MRS重置信号TMRS RESET转换为低电平的话，则其由第四反相器INV4反相为高电平，并然后被施加到PMOS晶体管PMOS的栅极。PMOS晶体管PMOS截止，而且测试控制信号TMRS SET维持作为先前值的低电平。此后，当施加到与非门NAND以选择对应的测试模式MRS单元的全部第一到第N阶段设置信号都具有高电平时，从与非门NAND输出低电平然后将其施加到传输门TG中的PMOS晶体管的栅极，并同时由第一反相器INV1对其反相，以便将高电平施加到传输门TG中的NMOS晶体管的栅极以打开传输门TG，并且设置/重置主信号S/R MAST的反相后的值通过传输门TG并且由第二反相器INV2再次反相，由此最终输出由第二反相器INV2再次反相的值作为测试控制信号TMRS SET，并且应用测试MRS项。即使第一到第N阶段设置信号之一具有低电平，与非门NAND也输出高电平，其被施加到传输门TG中的PMOS晶体管的栅极并同时由第一反相器INV1反相。将低电平施加到传输门TG中的NMOS晶体管的栅极从而不打开传输门TG，而且因此设置/重置主信号S/R MAST的反相后的值不通过传输门TG，而且测试控制信号TMRS SET通过第三反相器INV3反馈并且然后再次由第二反相器INV2反相，由此将测试控制信号TMRS SET维持为高电平。

也就是说，本发明的示范实施例使用离散的设置/重置主信号来执行测试模式项的连续设置/重置，而且所有测试模式MRS单元共享该设置/重置主信号，以便当通过第一到第N阶段译码选中某个测试模式MRS单元时，由该设置/重置主信号维持或者重置并从而完成用于测试该半导体存储设备中的各个内部块的时间延迟余量或者数据通路的自由度的测试模式。

图11是说明根据本发明的示范实施例的半导体存储设备的操作的时序图。图11示出了诸如时钟信号CLK、时钟使能信号CLE、芯片选择带信号/CS、行地址选通带信号/RAS、列地址选通带信号/CAS、写入使能带信号/WE、存储体地址带信号/BA[1:0]、模式设置信号A[12:0]、和设置/重置信息信号S/RINFO之类的信号的时序图。在测试模式进入处理和用于应用第一测试模式MRS项的处理方面，图11的时序图类似于图4的时序图。然而，不同于图4中的时序图，在根据本发明示范实施例的半导体存储设备中，为了应用该半导体存储设备的第二内部块的测试模式MRS，电路设计者将预定数据加载到模式设置信号A[12:8]中，以输出设置/重置信息信号S/R INFO，以便确定是设置还是重置该半导体存储设备的全部内部块的测试模式MRS，而且因为有可能使用这个信号重置每一块的单个项目的测试模式MRS，所以为了设置第二测试目标块的测试模式MRS，模式设置信号A[3:0]和A[12:8]再次加载第一阶段的1S0到1S8、第二阶段的2S0到2S8、以及类似的第N阶段的NS0到NS8的数据，并且就象当应用第一测试模式MRS项时那样锁存该数据，然后从锁存周期中脱离。

在本发明的示范实施例中，用于单个项目的测试控制信号的生成与否取决于模式设置信号的设置/重置信息、测试模式使能信号、和第一到第N阶段设置信号的编码值的组合，借此有可能为单个测试MRS集项目或者多个测试MRS执行设置/重置。为了实现这个，修改了传统的测试模式MRS单元电路，使用了测试模式使能信号，而且设置/重置主信号仅仅需要单条连接线，因此有可能实现测试MRS集试验的便利性和高效率，而不用广泛地修改传统的测试装备并使用附加功能。

根据本发明示范实施例的半导体存储设备在该测试控制信号发生器的测试模式MRS单元的内部组件方面有所不同，但是其框图类似于图1中的传统测试模式半导体存储设备，因此省略对这些块当中的连接关系以及这些块的操作的描述。此外，根据本发明示范实施例的半导体存储设备不同于本发明上述实施例之处在于，它不具有设置/重置主信号发生器，而且多个测试模式MRS单元的内部组件是不同的，因此响应于多个阶段设置信号中的每一个而输入测试MRS重置信号TMRS RESET，以便为每个项目生成多个测试控制信号TMRS SET0到TMRS SETM。根据本发明上述实施例的图7中的测试逻辑部分和图9中的测试控制信号发生器与本发明这个示范实施例中的那些相同，因此省略对这些块之间的连接关系以及这些块的操作的描述。

与如上参考图6所述的本发明的示范实施例相比，根据本发明这个示范实施例的半导体存储设备不需要在所有测试模式MRS单元当中共享设置/重置主信号，并且具有以反转触发器(T型触发器)的形式配置的测试模式MRS单元，以便测试控制信号发生器400中的多个测试模式MRS单元电路可以独立地将测试控制信号改变为高电平和低电平。

图12是说明根据本发明的示范实施例的测试模式MRS单元电路的电路图。图12中的测试模式MRS单元电路包括单个与非门NAND、4阶段时钟控制反相器(clocked inverters)710到740、两个PMOS晶体管PMOS9和PMOS10、以及五个反相器INV1到INV5。每个时钟控制反相器包括两个PMOS晶体管和两个NMOS晶体管。

首先，将第一到第N阶段设置信号施加到与非门NAND的输入端以输出重置信号SETB，并且由反相器INV5反相该重置信号SETB以输出设置信号SET。

第一阶段时钟控制反相器710被这样配置，以便串联连接两个PMOS晶体管PMOS1和PMOS2，将电源电压VDD施加到一端，两个NMOS晶体管NMOS1和NMOS2在另一端串联连接到地，PMOS晶体管PMOS2和NMOS晶体管N1连接到节点N2，并且将重置信号SETB和设置信号SET分别施加到彼此相连的第二PMOS晶体管PMOS2和第一NMOS晶体管NMOS1的栅极。第二阶段时钟控制反相器720被这样配置，以便在晶体管之间的连接类似于第一阶段时钟控制反相器710，但是将设置信号SET施加到向其施加了电源电压VDD的第三PMOS晶体管PMOS3的栅极，并且将重置信号SETB施加到一端接地的第四NMOS晶体管NMOS4的栅极。将第一阶段时钟控制反相器710的输出施加到第二阶段时钟控制反相器720中的第四PMOS晶体管PMOS4和第三NMOS晶体管NMOS3的栅极。第九PMOS晶体管PMOS9的漏极连接到作为第二阶段时钟控制反相器720的输出端的节点N3，其源极连接到电源电压VDD，而且将由第三反相器INV3反相的测试MRS重置信号TMRS RESET的反相值施加到第九PMOS晶体管PMOS9的栅极。

在第三和第四阶段时钟控制反相器730和740中的晶体管之间的连接关系类似于第一和第二阶段时钟控制反相器710和720中的那些，不过将设置信号SET和重置信号SETB分别施加到第三阶段时钟控制反相器730中的、彼此相连的第六PMOS晶体管PMOS6和第五NMOS晶体管NMOS5的栅极，并且将设置信号SET和重置信号SETB分别施加到第四阶段时钟控制反相器740中的第七PMOS晶体管PMOS7和第八NMOS晶体管NMOS8的栅极。

第二阶段时钟控制反相器720的输出由第一反相器INV1反相，并然后被施加到第三阶段时钟控制反相器730中的、连接到电源电压VDD的PMOS晶体管PMOS5的栅极以及接地的NMOS晶体管NMOS6的栅极，而且PMOS晶体管PMOS6和NMOS晶体管NMOS5在节点N4处相连。第十PMOS晶体管PMOS10与第二和第四反相器INV2和INV4之间的连接类似于第九PMOS晶体管PMOS9与第一和第三反相器INV1和INV3之间的连接。第三阶段时钟控制反相器730的输出通过节点N5被施加到第四阶段时钟控制反相器740中的第八PMOS晶体管PMOS8的栅极和第七NMOS晶体管NMOS7的栅极。第四时钟控制反相器740的输出通过节点N1被反馈到第一阶段时钟控制反相器710中的、向其施加了电源电压VDD的第一PMOS晶体管PMOS1的栅极和一端接地的NMOS晶体管NMOS2的栅极，并且同时由第二反相器INV2反相并作为测试控制信号TMRS SET输出。

图13是说明图12所示的根据本发明示范实施例的测试模式MRS单元电路的操作的时序图。在图13中，示出了测试MRS重置信号TMRS RESET、设置信号SET、重置信号SETB、节点N1到N5的信号、以及测试控制信号TMRS SET。

下面参考图12和13对测试模式MRS单元电路的操作进行描述。

当第一到第N阶段设置信号全部以高电平输入时，以低电平输出重置信号SETB并且以高电平输出设置信号SET，但是当以低电平施加了至少一个阶段设置信号时，以高电平输出重置信号SETB并且以低电平输出设置信号SET。

如果作为图13中的初始条件而以高电平施加了测试MRS重置信号TMRS RESET的话，则第四反相器INV4输出施加到第十PMOS晶体管PMOS10的栅极的低电平，以便导通第十PMOS晶体管PMOS10。电源电压VDD通过PMOS晶体管PMOS10，节点N1输出高电平，而且以低电平输出通过第二反相器INV2的测试控制信号TMRS SET，由此不应用测试MRS项目。在这时候，因为第一到第N阶段设置信号全部都处于在以高电平输入它们之前的状态下，在该状态下，设置信号SET具有低电平而且重置信号SETB具有高电平，节点N1的输出被施加到第一阶段时钟控制反相器710中的第一PMOS晶体管PMOS1和第二NMOS晶体管NMOS2，并且仅仅导通第二NMOS晶体管NMOS2，以便将低电平输出到节点N2。类似地，如果高电平的测试MRS重置信号TMRS RESET通过第三反相器INV3从而被反相为施加到第九PMOS晶体管PMOS9的栅极的低电平，则导通第九PMOS晶体管PMOS9。电源电压VDD通过第九PMOS晶体管PMOS9，节点N3输出高电平，而且高电平通过第一反相器INV1，以便将低电平输出到节点N4。此外，在初始阶段，在其中设置信号SET具有低电平而且重置信号RESET具有高电平的状态下，将节点N4的输出施加到第三阶段时钟控制反相器730中的第五PMOS晶体管PMOS5和第六NMOS晶体管NMOS6，以便仅仅导通第五PMOS晶体管PMOS5，由此将高电平输出到节点N5。

然后，如果测试MRS重置信号TMRS RESET转换为低电平，则第十PMOS晶体管PMOS10截止，而且在这个状态下，测试控制信号TMRS SET维持作为先前值的低电平。然后，如果以高电平输入了施加到与非门NAND以选择对应测试模式MRS单元的第一到第N阶段设置信号的全部对应位，则设置信号SET转换为高电平而且重置信号SETB转换为低电平，然后将设置信号SET和重置信号SETB分别施加到第四阶段时钟控制反相器740中的第七PMOS晶体管PMOS7和第八NMOS晶体管NMOS8的栅极，而且如果将节点N5的高电平输出施加到第四阶段时钟控制反相器740中的第八PMOS晶体管PMOS8和第七NMOS晶体管NMOS7的栅极，则仅仅第七NMOS晶体管NMOS7被导通，从而节点N1反转为低电平，再次以高电平输出通过第二反相器INV2的测试控制信号TMRS SET，由此选择对应的测试模式MRS单元，并且将测试MRS项目施加到半导体存储设备中的对应块。

因此，通过第一阶段时钟控制反相器710的节点N2的信号被反转为高电平，通过第二阶段时钟控制反相器720的节点N3的信号被反转为低电平，再次通过第一反相器INV1的节点N4的信号被反转为高电平，而且通过第三阶段时钟控制反相器730的节点N5的信号被反转为低电平。在这个状态下，通过第四阶段时钟控制反相器740的节点N1的信号被反转为高电平，通过第二反相器INV2的测试控制信号TMRS SET以低电平输出，由此不将测试MRS项目应用到半导体存储设备中的对应块。

高电平的节点N1的值再次通过第一阶段时钟控制反相器710从而将节点N2的信号反转为低电平，而且如果设置信号SET维持高电平且重置信号SETB维持低电平，则节点N3到N5的值维持先前值，但是如果为了即使以低电平输入了第一到第N阶段设置信号中的对应位之一从而将设置信号SET反转为低电平并且将重置信号SETB反转为高电平、也测试半导体存储设备中的下一块，则将设置信号SET和重置信号SETB分别施加到第二阶段时钟控制反相器720中的第三PMOS晶体管PMOS3和第四NMOS晶体管NMOS4的栅极，以导通第三PMOS晶体管PMOS3和第四NMOS晶体管NMOS4，并且将节点N2的低电平值施加到第四PMOS晶体管PMOS4和第三NMOS晶体管NMOS3的栅极以仅仅导通第四PMOS晶体管PMOS4，并因此将高电平输出到节点N3。

这个输出再次通过第一反相器INV1，以便将节点N4反转为低电平，并且将通过第三阶段时钟控制反相器730的节点N5的信号反转为高电平并维持该高电平值。然后，如果为了测试该半导体存储设备中的下一块而以高电平输入第一到第N阶段设置信号中的全部下一位，则将设置信号SET反转为高电平，并且将重置信号SETB反转为低电平。将节点N1反转为低电平，并且以高电平输出通过第二反相器INV2的测试控制信号TMRS SET，由此选择下一个测试模式MRS单元，并且将测试MRS项目施加到半导体存储设备中的下一单元。

如上所述，本发明的这个示范实施例提供了以T型触发器的形式实现、以便独立地将测试控制信号的电平值改变为高电平和低电平的测试模式MRS单元，而且根据第一到第N阶段设置信号的值而翻转设置信号SET和重置信号SETB，而无需使用离散的设置/重置主信号。

总之，根据本发明示范实施例的半导体存储设备利用对N阶段测试控制信号生成电路的微小修改，通过仅仅译码第一到第N阶段设置信号来执行测试模式MRS的设置/重置。根据本发明另一个示范实施例的半导体存储设备通过简单地翻转测试控制信号来改变单个项目的设置/重置，而无需使用附加的连接线或者用于执行附加功能的分离电路。

如上所述，本发明示范实施例的半导体存储设备可以利用对传统N阶段测试控制信号生成电路的微小修改或者通过对模式设置信号进行编码来分别执行该半导体存储设备中的每个内部块的测试模式MRS重置。因此，有可能连续地测试半导体存储设备，而不用重复地执行用于重新试验的许多阶段的测试模式处理，由此降低了测试时间并获得了改进的测试便利性。

Claims (22)

1.一种半导体存储设备，包含：

控制信号发生器，用于组合外部提供的命令信号以生成测试信号；

设置/重置信号发生器，用于响应于该测试信号而接收外部提供的模式设置信号，并且当该模式设置信号是指定单个设置/重置的信号时，生成第一设置/重置信号；

测试逻辑部分，用于响应于该测试信号而存储并随后输出该模式设置信号；

设置/重置主信号发生器，用于接收该第一设置/重置信号以输出用于共同地控制该半导体存储设备中的内部块的测试模式的设置/重置主信号；以及

测试控制信号发生器，用于处理该测试逻辑部分的输出信号以生成多个控制信号，并响应于所述多个控制信号而输出所述设置/重置主信号作为多个测试控制信号。

2.如权利要求1所述的设备，其中，该测试逻辑部分存储响应于该测试信号而顺序施加的模式设置信号，并且当完全存储了该模式设置信号时，组合所存储的模式设置信号以生成多个阶段设置信号。

3.如权利要求2所述的设备，其中，该设置/重置信号发生器响应于该测试信号而接收外部提供的模式设置信号，并且当该模式设置信号是指定公用设置/重置的信号时，生成第二设置/重置信号。

4.如权利要求1所述的设备，还包含锁存器，其中该设置/重置信号发生器响应于该测试信号而从锁存了外部提供的模式设置信号的锁存器接收该模式设置信号。

5.如权利要求1所述的设备，其中该测试逻辑部分包括：

测试模式使能部分，用于接收该模式设置信号、测试信号、和时钟信号，以生成用于进入测试模式的测试模式使能信号；

模式寄存器组使能脉冲发生器，用于接收所述时钟信号和测试模式使能信号，以生成用于顺序地使能测试模式寄存器组的测试模式寄存器组使能脉冲；以及

多个阶段模式寄存器组逻辑单元，用于接收该模式设置信号、该测试模式寄存器组使能脉冲信号和该测试模式使能信号，以输出多个阶段设置信号。

6.如权利要求5所述的设备，其中，所述多个阶段模式寄存器组逻辑单元分别接收所述测试模式使能信号以进入测试模式，并且分别包括多个D触发器，用于接收所述模式设置信号和测试模式寄存器组使能脉冲，以输出所述多个阶段设置信号。

7.如权利要求3所述的设备，其中，所述测试控制信号发生器包括多个测试模式模式寄存器组单元，当将自测试逻辑部分输出的多个阶段设置信号的组合施加到这些单元的输入端并且将所述第二设置/重置信号施加到其控制端时，这些单元分别生成所述测试控制信号。

8.如权利要求2所述的设备，其中，当根据所述多个阶段设置信号的组合而选择某个测试模式模式寄存器组单元并且当所述测试控制信号维持高电平时，所述测试控制信号发生器维持该半导体存储设备的测试目标内部块的测试模式，并且当所述测试控制信号反相为低电平时，重置对应内部块的测试模式模式寄存器组并且完成该测试模式。

9.如权利要求5所述的设备，其中所述设置/重置主信号发生器包括：

第一反相器，用于接收该测试模式使能信号以输出反相后的值；

第二反相器，用于接收第二设置/重置信号以输出反相后的值，该第二设置/重置信号是在该模式设置信号是指定公用设置/重置的信号时自设置/重置信号发生器输出；

第一PMOS晶体管，用于当将第二反相器的输出信号施加到其栅极并且将电源电压连接到其源极时，执行切换操作；

传输门，包括NMOS晶体管和第二PMOS晶体管，其中在NMOS晶体管中将所述测试模式使能信号施加到其栅极，并且在第二PMOS晶体管中将第一反相器的输出信号施加到其栅极；

第三反相器，用于接收该第一设置/重置信号，并且反相该第一设置/重置信号以输出到所述传输门的一侧；以及

锁存器，连接到该传输门的另一侧和该第一PMOS晶体管的漏极，并接收该传输门的输出信号，并存储数据。

10.如权利要求7所述的设备，其中每个测试模式模式寄存器组单元包括：

与非门，用于接收所述多个阶段设置信号以输出与非运算结果；

第一反相器，用于接收该与非门的输出信号以输出反相后的值；

第二反相器，用于接收该第二设置/重置信号以输出反相后的值；

第一PMOS晶体管，其中将第二反相器的输出信号施加到其栅极，并且将电源电压连接到其源极；

传输门，其中将所述与非门的输出信号施加到第二PMOS晶体管的栅极，并且将第一反相器的输出信号施加到NMOS晶体管的栅极；

第三反相器，用于接收该第一设置/重置信号，并且反相该第一设置/重置信号以输出到所述传输门的一侧；以及

锁存器，连接到该传输门的另一侧和该第一PMOS晶体管的漏极，并接收该传输门的输出信号并存储数据。

11.如权利要求10所述的设备，其中在该测试模式模式寄存器组单元中，

当最初以高电平施加该第二设置/重置信号时，以低电平施加该测试控制信号，以便不将测试模式寄存器组项目应用到该半导体存储设备中的对应内部块，

根据所述多个阶段设置信号的组合而以高电平输出所述测试控制信号，以便将该测试模式寄存器组项目应用到对应的内部块，以及

当为了下一块的测试而以低电平施加该设置/重置主信号时，以低电平输出该测试控制信号，以便释放对对应测试模式模式寄存器组单元的选择并且不应用该测试模式寄存器组项目。

12.如权利要求11所述的设备，其中，所述测试模式寄存器组项目用于测试该半导体存储设备中的各个内部块的时间延迟余量或者数据通路的自由度。

13.一种半导体存储设备，包含：

控制信号发生器，用于组合所施加的外部提供的命令信号以生成测试信号；

设置/重置信号发生器，用于响应于该测试信号而接收外部提供的模式设置信号，并且当该模式设置信号是指定单个设置/重置的信号时，生成测试模式寄存器组重置信号；

测试逻辑部分，用于响应于该测试信号而存储并随后输出该模式设置信号；以及

测试控制信号发生器，用于组合该测试逻辑部分的输出信号以生成多个设置信号和多个重置信号，并且生成多个测试控制信号，其中当检测到所述模式设置信号的值变化时，改变这些测试控制信号的状态，

其中该测试逻辑部分包括：

测试模式使能部分，用于接收该模式设置信号、该测试信号、和时钟信号，以生成用于进入测试模式的测试模式使能信号；

模式寄存器组使能脉冲发生器，用于接收所述时钟信号和测试模式使能信号，以生成用于顺序地使能测试模式寄存器组的测试模式寄存器组使能脉冲；以及

多个阶段模式寄存器组逻辑单元，用于接收该模式设置信号、该测试模式寄存器组使能脉冲信号和该测试模式使能信号，以输出多个阶段设置信号。

14.如权利要求13所述的设备，还包含锁存器，其中所述设置/重置信号发生器从该锁存器接收该模式设置信号，其中响应于该测试信号而从锁存了外部提供的模式设置信号的锁存器施加该模式设置信号。

15.如权利要求13所述的设备，其中，该测试逻辑部分存储响应于该测试信号而顺序地施加的模式设置信号，并且当完全存储了该模式设置信号时，组合所存储的模式设置信号以生成多个阶段设置信号。

16.如权利要求13所述的设备，其中，所述多个阶段模式寄存器组逻辑单元分别接收所述测试模式使能信号以进入测试模式，并且分别包括多个D触发器，用于接收所述模式设置信号和测试模式寄存器组使能脉冲，以输出所述多个阶段设置信号。

17.如权利要求13或者权利要求14所述的设备，其中，所述测试控制信号发生器包括多个测试模式模式寄存器组单元，当将自测试逻辑部分输出的所述多个阶段设置信号的组合施加到这些单元的输入端并且将所述测试模式寄存器组重置信号施加到其控制端时，这些单元分别输出所述测试控制信号。

18.如权利要求13所述的设备，其中，当根据所述多个阶段设置信号的组合而选择某个测试模式模式寄存器组单元并且当所述测试控制信号维持高电平时，所述测试控制信号发生器维持该半导体存储设备的对应测试目标内部块的测试模式，并且当所述测试控制信号转变为低电平时，重置所述对应内部块的测试模式模式寄存器组，并且完成该测试模式。

19.如权利要求17所述的设备，其中所述测试模式模式寄存器组单元包括：

与非门，用于接收所述多个阶段设置信号并且执行与非运算以输出重置信号；

第一反相器，用于接收该与非门的输出信号，并且反相该与非门的输出信号，以输出设置信号；

第二反相器，用于接收测试模式寄存器组重置信号，反相该测试模式寄存器组重置信号，并且输出该测试模式寄存器组重置信号的反相后的值；

第一PMOS晶体管，用于执行切换操作，以便将电源电压施加到其源极，并且将该第二反相器的输出信号施加到其栅极；

第一阶段时钟控制反相器，用于接收第一PMOS晶体管的漏极的输出值，通过控制该重置信号和设置信号来反相该第一PMOS晶体管的漏极的输出值，并且输出该反相后的输出值；

第二阶段时钟控制反相器，用于接收该第一阶段时钟控制反相器的输出值，通过控制重置信号和设置信号来反相该第一阶段时钟控制反相器的输出值，并且输出反相后的输出值；

第三反相器，用于接收并反相测试模式寄存器组重置信号并输出反相后的测试模式寄存器组重置信号；

第二PMOS晶体管，其中将该第二阶段时钟控制反相器的输出信号施加到其漏极，将电源电压施加到其源极，而且将该第三反相器的输出信号施加到其栅极；

第四反相器，用于接收并反相该第二阶段时钟控制反相器的输出信号，并输出反相后的输出信号；

第三阶段时钟控制反相器，用于接收该第四反相器的输出值，通过控制所述重置信号和设置信号来反相第四反相器的输出值，并且输出反相后的输出值；

第四阶段时钟控制反相器，用于接收该第三阶段时钟控制反相器的输出值，通过控制所述重置信号和设置信号来反相该第三阶段时钟控制反相器的输出值，并且输出反相后的输出值；以及

第五反相器，其连接到该第一PMOS晶体管的漏极，接收该第四阶段时钟控制反相器的输出信号，反相该第四阶段时钟控制反相器的输出信号，并输出反相后的输出信号。

20.如权利要求19所述的设备，其中在该测试模式模式寄存器组单元中，

当最初以高电平施加该设置/重置信号时，以低电平施加该测试控制信号，以便不将测试模式寄存器组项目应用到该半导体存储设备中的对应内部块，

根据所述多个阶段设置信号的组合，以高电平输出所述测试控制信号，以便将该测试模式寄存器组项目应用到所述对应内部块，以及

当为了下一块的测试而以低电平施加该设置信号并然后将其转换为高电平时，以低电平输出该测试控制信号，以便释放对对应测试模式模式寄存器组单元的选择，并且不应用该测试模式寄存器组项目。

21.如权利要求20所述的设备，其中，所述测试模式寄存器组项目是对该半导体存储设备中的各个内部块的时间延迟余量或者数据通路的自由度的测试。

22.如权利要求20所述的设备，其中，所述测试模式模式寄存器组单元独立地改变该测试控制信号的值以选择对应的测试模式模式寄存器组单元，并且确定是否将测试模式寄存器组项目应用到该半导体存储设备中的对应内部块。

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